JPH0570156B2 - - Google Patents
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- JPH0570156B2 JPH0570156B2 JP59173849A JP17384984A JPH0570156B2 JP H0570156 B2 JPH0570156 B2 JP H0570156B2 JP 59173849 A JP59173849 A JP 59173849A JP 17384984 A JP17384984 A JP 17384984A JP H0570156 B2 JPH0570156 B2 JP H0570156B2
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- JP
- Japan
- Prior art keywords
- drain electrode
- electrode
- thin film
- semiconductor thin
- pixel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクテイブ・マトリクス液晶表示装
置における薄膜トランジスタ基板に関するもので
ある。
置における薄膜トランジスタ基板に関するもので
ある。
非晶質シリコン（ａ−Si）や多結晶Si（ｐ−Si）
等の半導体薄膜を用いた薄膜トランジスタ
（TFT）は、広く応用されつつある。その１つに
液晶表示装置に代表されるアクテイブマトリクス
表示装置がある。その単位画素は、第２図と第３
図に示す様な構造を有していた。ａ−Si TFTを
例にとつて説明する。第２図は、ガラスや石英の
如き透明絶縁基板１上に、ゲート電極２を配し、
それを被覆するゲート絶縁膜３，ａ−Si膜４を形
成し、その上にドレイン電極配線５、ソース電極
６を配したものである。さらに、ITOやSnO2等
の透明導電膜からなる画素電極７を設け、ソース
電極６を接続する。第２図の例では、ドレイン電
極配線５とソース電極６、画素電極７をすべて透
明導電膜で形成したものである。第３図の例で
は、ドレイン・ソース電極５，６共に、透明導電
膜以外の金属と低抵抗ａ−Siの２層で形成したも
ので、絶縁膜８のコンタクト開孔部を介してａ−
Si膜３や画素電極７に接続されている。この場
合、低抵抗ａ−Si２５，２６は、例えばリンを添
加したａ−Si：Ｈが用いられ、金属１５，１６は
ＡやMo等が用いられる。アクテイブマトリク
ス表示装置の場合、例えばゲート電極２は行電極
に、ドレイン電極配線５は列電極に用いられ、そ
れぞれ１回のマスク工程により形成され、その高
歩留り性が要求されていた。
等の半導体薄膜を用いた薄膜トランジスタ
（TFT）は、広く応用されつつある。その１つに
液晶表示装置に代表されるアクテイブマトリクス
表示装置がある。その単位画素は、第２図と第３
図に示す様な構造を有していた。ａ−Si TFTを
例にとつて説明する。第２図は、ガラスや石英の
如き透明絶縁基板１上に、ゲート電極２を配し、
それを被覆するゲート絶縁膜３，ａ−Si膜４を形
成し、その上にドレイン電極配線５、ソース電極
６を配したものである。さらに、ITOやSnO2等
の透明導電膜からなる画素電極７を設け、ソース
電極６を接続する。第２図の例では、ドレイン電
極配線５とソース電極６、画素電極７をすべて透
明導電膜で形成したものである。第３図の例で
は、ドレイン・ソース電極５，６共に、透明導電
膜以外の金属と低抵抗ａ−Siの２層で形成したも
ので、絶縁膜８のコンタクト開孔部を介してａ−
Si膜３や画素電極７に接続されている。この場
合、低抵抗ａ−Si２５，２６は、例えばリンを添
加したａ−Si：Ｈが用いられ、金属１５，１６は
ＡやMo等が用いられる。アクテイブマトリク
ス表示装置の場合、例えばゲート電極２は行電極
に、ドレイン電極配線５は列電極に用いられ、そ
れぞれ１回のマスク工程により形成され、その高
歩留り性が要求されていた。
ａ−SiTFTの場合には第２図と第３図の例の
他に、さらに上下からの遮光膜を形成したり、電
荷保持用の容量を形成したものがあるが、説明は
省略する。ｐ−SiTFTの場合は、特に遮光は必
要ないがほぼ同様な構造を有している。
他に、さらに上下からの遮光膜を形成したり、電
荷保持用の容量を形成したものがあるが、説明は
省略する。ｐ−SiTFTの場合は、特に遮光は必
要ないがほぼ同様な構造を有している。
第２図と第３図の従来例から明らかな様に、ド
レイン電極配線５は、長くかつ細いにもかかわら
ず、１回のマスク工程で形成する必要があつた。
そのため、本工程は製造歩留りに直接影響を与
え、歩留り低下の原因にもなつていた。また、第
３図の構造例の場合には、ソース電極６と画素電
極７を接続するため画素電極７とのコンタクト不
良やソース電極６の段切れ等の断線が画素欠陥と
して生じやすかつた。
レイン電極配線５は、長くかつ細いにもかかわら
ず、１回のマスク工程で形成する必要があつた。
そのため、本工程は製造歩留りに直接影響を与
え、歩留り低下の原因にもなつていた。また、第
３図の構造例の場合には、ソース電極６と画素電
極７を接続するため画素電極７とのコンタクト不
良やソース電極６の段切れ等の断線が画素欠陥と
して生じやすかつた。
本発明は、上述の問題点を解決するもので、高
歩留りのアクテイブマトリクス表示装置のための
単位画素構造を提供するものである。その結果、
低コストの表示装置の提供を可能ならしめるもの
である。
歩留りのアクテイブマトリクス表示装置のための
単位画素構造を提供するものである。その結果、
低コストの表示装置の提供を可能ならしめるもの
である。
本発明では、ドレイン電極配線を２つ以上の導
電膜を、２回以上のマスク工程で形成し、冗長配
線を行なつて、高歩留り化するものである。さら
に具体的には、画素電極用透明導電膜をその１つ
として用い付加ドレイン電極配線となし、さらに
他の導電膜によるドレイン電極配線を設ける。同
様な冗長性は、ソース電極にも適用され、さらに
歩留りを向上できる。また、付加ドレイン電極配
線とドレイン電極配線が半導体薄膜の上または下
で平面的に重なる部分をもたせることにより、両
配線間の抵抗を少なくし、例え一方が断線しても
電気的に影響を少なくするものである。さらに、
従来通りTFT特性をきめる一要因であるチヤン
ネル長は本来のドレイン電極とソース電極間距離
できまる様、付加ドレイン電極と画素電極間距離
の方を長くする様、配慮している。
電膜を、２回以上のマスク工程で形成し、冗長配
線を行なつて、高歩留り化するものである。さら
に具体的には、画素電極用透明導電膜をその１つ
として用い付加ドレイン電極配線となし、さらに
他の導電膜によるドレイン電極配線を設ける。同
様な冗長性は、ソース電極にも適用され、さらに
歩留りを向上できる。また、付加ドレイン電極配
線とドレイン電極配線が半導体薄膜の上または下
で平面的に重なる部分をもたせることにより、両
配線間の抵抗を少なくし、例え一方が断線しても
電気的に影響を少なくするものである。さらに、
従来通りTFT特性をきめる一要因であるチヤン
ネル長は本来のドレイン電極とソース電極間距離
できまる様、付加ドレイン電極と画素電極間距離
の方を長くする様、配慮している。
本発明を図面を用いて以下に詳述する。第１図
は、本発明による単位画素の断面構造例である。
ガラス、石英、サフアイヤ等の透明絶縁基板１の
上に、行電極としてのゲート電極２が形成されて
いる。ゲート電極２はＡ，Mo，Cr，Ta，Ｗ
等の金属やその硅化物場合によつてはｐ−Si等が
用いられる。ゲート電極２上には、ゲート絶縁膜
３が形成され、主にCVDやプラズマCVD等で堆
積される窒化膜（SiNx）、酸化膜（SiOx）や、
場合によつてはゲート電極２材料の酸化物が用い
られる。ゲート絶縁膜３上には、ａ−Si：Ｈ合
金、ａ−Si：Ｆ合金、ｐ−Si等の半導体薄膜４が
堆積されるが、本例ではその前に画素電極７と付
加ドレイン電極配線３５がITOやSnO2の如き透
明導電膜で形成されている。必要に応じ酸化膜等
のフイールド絶縁膜８を堆積、選択開孔後、ドレ
イン電極配線５、ソース電極６、必要によつては
ゲート配線（図示せず）が設けられている。ドレ
イン及びソース電極５，６は、下からn+半導体
薄膜２５，２６，Ａ等の金属膜１５，１６から
成つている。列電極は、ドレイン電極配線５と付
加ドレイン電極配線３５とで冗長配線されている
が、特に工程増にはなつていない。画素電極７
は、半導体薄膜４と直接接しているので、画素欠
陥を発生しにくい。付加ドレイン電極配線３５及
び画素電極７は、必ずしもゲート絶縁膜３を介し
てゲート電極２と平面的に重なる必要はないが、
ドレイン電極配線５及びソース電極６にも冗長性
をもたせる意味で重なつた方が望ましい。しか
し、良好なオーミツク接触を得るには、ドレイン
及びソース電極５及び６を半導体薄膜４の上部に
設けた方が望ましく、TFTのチヤンネル長は、
この両電極５，６の間隔できめている。付加ドレ
イン電極配線３５と画素電極７の間隔は、チヤン
ネル長以上にした方が望ましい。
は、本発明による単位画素の断面構造例である。
ガラス、石英、サフアイヤ等の透明絶縁基板１の
上に、行電極としてのゲート電極２が形成されて
いる。ゲート電極２はＡ，Mo，Cr，Ta，Ｗ
等の金属やその硅化物場合によつてはｐ−Si等が
用いられる。ゲート電極２上には、ゲート絶縁膜
３が形成され、主にCVDやプラズマCVD等で堆
積される窒化膜（SiNx）、酸化膜（SiOx）や、
場合によつてはゲート電極２材料の酸化物が用い
られる。ゲート絶縁膜３上には、ａ−Si：Ｈ合
金、ａ−Si：Ｆ合金、ｐ−Si等の半導体薄膜４が
堆積されるが、本例ではその前に画素電極７と付
加ドレイン電極配線３５がITOやSnO2の如き透
明導電膜で形成されている。必要に応じ酸化膜等
のフイールド絶縁膜８を堆積、選択開孔後、ドレ
イン電極配線５、ソース電極６、必要によつては
ゲート配線（図示せず）が設けられている。ドレ
イン及びソース電極５，６は、下からn+半導体
薄膜２５，２６，Ａ等の金属膜１５，１６から
成つている。列電極は、ドレイン電極配線５と付
加ドレイン電極配線３５とで冗長配線されている
が、特に工程増にはなつていない。画素電極７
は、半導体薄膜４と直接接しているので、画素欠
陥を発生しにくい。付加ドレイン電極配線３５及
び画素電極７は、必ずしもゲート絶縁膜３を介し
てゲート電極２と平面的に重なる必要はないが、
ドレイン電極配線５及びソース電極６にも冗長性
をもたせる意味で重なつた方が望ましい。しか
し、良好なオーミツク接触を得るには、ドレイン
及びソース電極５及び６を半導体薄膜４の上部に
設けた方が望ましく、TFTのチヤンネル長は、
この両電極５，６の間隔できめている。付加ドレ
イン電極配線３５と画素電極７の間隔は、チヤン
ネル長以上にした方が望ましい。
半導体薄膜４の電導率の光感度が高いとき、例
えばａ−Siや単結晶Siを用いた場合には、TFT
を遮光する必要がある。それには、従来の技術を
適用できるので、特に説明はしない。
えばａ−Siや単結晶Siを用いた場合には、TFT
を遮光する必要がある。それには、従来の技術を
適用できるので、特に説明はしない。
第４図には、本発明による他の実施例が示され
ている。付加ドレイン電極配線３５を半導体薄膜
４の上に設けたものである。この場合、金属１
５，n+薄膜２５から成るドレイン電極配線５は
付加ドレイン電極配線３５と一部重なり、かつ半
導体薄膜４上に直接コンタクトしている。
ている。付加ドレイン電極配線３５を半導体薄膜
４の上に設けたものである。この場合、金属１
５，n+薄膜２５から成るドレイン電極配線５は
付加ドレイン電極配線３５と一部重なり、かつ半
導体薄膜４上に直接コンタクトしている。
上述の如く、本発明によれば、列電極はドレイ
ン電極配線と付加ドレイン電極配線とで冗長度を
もたせて形成されるもので、たとえ一方が断線し
ても他の配線で救済することができる。また、例
えばドレイン電極と半導体薄膜間のコンタクトに
不良が生じても、付加ドレインによるコンタクト
で多少のコンタクト抵抗があつても致命的な欠陥
になることはない。同様なことは、ソース電極と
画素電極についてもいえ、画素欠陥救済効果を有
する。必要によつては、半導体薄膜と重ならない
画素電極上でもソース電極と接触させれば、その
効果はより大きい。
ン電極配線と付加ドレイン電極配線とで冗長度を
もたせて形成されるもので、たとえ一方が断線し
ても他の配線で救済することができる。また、例
えばドレイン電極と半導体薄膜間のコンタクトに
不良が生じても、付加ドレインによるコンタクト
で多少のコンタクト抵抗があつても致命的な欠陥
になることはない。同様なことは、ソース電極と
画素電極についてもいえ、画素欠陥救済効果を有
する。必要によつては、半導体薄膜と重ならない
画素電極上でもソース電極と接触させれば、その
効果はより大きい。
また、既述の如く、工程を特に増加させずに冗
長配線ができるので、高歩留りで表示装置用基板
が製造できる。その結果として、低コスト、高品
質のアクテイブマトリクス表示装置の提供が可能
となる。また、高歩留りであることから大面積大
容量表示装置の製造も容易となり、応用範囲がさ
らに拡がる。
長配線ができるので、高歩留りで表示装置用基板
が製造できる。その結果として、低コスト、高品
質のアクテイブマトリクス表示装置の提供が可能
となる。また、高歩留りであることから大面積大
容量表示装置の製造も容易となり、応用範囲がさ
らに拡がる。
第１図は本発明による単位画素の構造断面図、
第２図及び第３図はそれぞれ従来の単位画素の構
造断面図、第４図は本発明による単位画素の他の
構造断面図である。 １……基板、２……ゲート電極、３……ゲート
絶縁膜、４……半導体薄膜、５……ドレイン電極
配線、６……ソース電極、７……画素電極、８…
…絶縁膜、３５……付加ドレイン電極配線。
第２図及び第３図はそれぞれ従来の単位画素の構
造断面図、第４図は本発明による単位画素の他の
構造断面図である。 １……基板、２……ゲート電極、３……ゲート
絶縁膜、４……半導体薄膜、５……ドレイン電極
配線、６……ソース電極、７……画素電極、８…
…絶縁膜、３５……付加ドレイン電極配線。
Claims (1)
- 【特許請求の範囲】 １ 透明絶縁基板上のゲート電極と、該電極を被
覆するゲート絶縁膜と、該絶縁膜上の半導体薄膜
と、前記半導体薄膜上に形成されたソース電極と
ドレイン電極配線とから成る薄膜トランジスタ
と、前記ソース電極に接続された透明導電膜より
成る画素電極を少なく共有する単位画素から成る
アクテイブマトリクス表示装置用基板において、
前記ドレイン電極配線と前記半導体薄膜上または
下で平面的に重なる部分を有する付加ドレイン電
極配線を設け、付加ドレイン電極配線の少なく共
一部を前記透明導電膜で前記画素電極より離間し
て形成したことを特徴とするアクテイブ・マトリ
クス表示装置用基板。 ２ 前記ソース電極と画素電極が前記半導体薄膜
上または下で平面的に重なる部分を有することを
特徴とする特許請求の範囲第１項記載のアクテイ
ブ・マトリクス表示装置用基板。 ３ 前記付加ドレイン電極配線と前記画素電極と
の離間距離が、前記ソース及びドレイン電極配線
の離間距離よりきまる実質的チヤンネル長以上に
長いことを特徴とする特許請求の範囲第１項また
は第２項記載のアクテイブ・マトリクス表示装置
用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173849A JPS6151188A (ja) | 1984-08-21 | 1984-08-21 | アクテイブ・マトリクス表示装置用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173849A JPS6151188A (ja) | 1984-08-21 | 1984-08-21 | アクテイブ・マトリクス表示装置用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6151188A JPS6151188A (ja) | 1986-03-13 |
| JPH0570156B2 true JPH0570156B2 (ja) | 1993-10-04 |
Family
ID=15968292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59173849A Granted JPS6151188A (ja) | 1984-08-21 | 1984-08-21 | アクテイブ・マトリクス表示装置用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6151188A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8222098B2 (en) | 2005-10-14 | 2012-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having first and second source and drain electrodes sandwiched between an island-shaped semiconductor film |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63216091A (ja) * | 1987-03-04 | 1988-09-08 | 三菱電機株式会社 | マトリクス型表示装置 |
| JPH01219825A (ja) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタ |
| JP2550692B2 (ja) * | 1989-02-11 | 1996-11-06 | 日本電気株式会社 | 薄膜トランジスタアレイの製造方法 |
| JPH07113729B2 (ja) * | 1989-08-25 | 1995-12-06 | 日本電気株式会社 | 薄膜トランジスタ |
| JP3104356B2 (ja) * | 1991-12-13 | 2000-10-30 | カシオ計算機株式会社 | 薄膜トランジスタパネルおよびその製造方法 |
| JP5427340B2 (ja) * | 2005-10-14 | 2014-02-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US20100224880A1 (en) * | 2009-03-05 | 2010-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP6103854B2 (ja) * | 2012-08-10 | 2017-03-29 | 三菱電機株式会社 | 薄膜トランジスタ基板 |
| CN105161544A (zh) * | 2015-10-16 | 2015-12-16 | 深圳市华星光电技术有限公司 | 薄膜场效应晶体管及其制作方法、液晶显示器 |
-
1984
- 1984-08-21 JP JP59173849A patent/JPS6151188A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8222098B2 (en) | 2005-10-14 | 2012-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having first and second source and drain electrodes sandwiched between an island-shaped semiconductor film |
| US9312393B2 (en) | 2005-10-14 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Transistor having tapered gate electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6151188A (ja) | 1986-03-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |