JP2000507016A - メモリの命令を読み出す処理装置 - Google Patents

Abstract

(57)【要約】 処理ユニット用の命令は複数のメモリバンクに記憶され、連続的な命令は連続した相違するメモリバンクに記憶される。命令の実行が開始されると常に、１サイクルより遅く実行される命令の読出しも開始される。その結果、複数の命令が、相違するメモリバンクから平行して読み出される。命令の読出し後及び命令の実行の開始前、命令はパイプラインを通過し、処理装置は、関連の命令が分岐命令であるか否かを検出する。分岐命令である場合、処理ユニットは、分岐ターゲット命令から複数の命令の並列な読出しを開始する。最終段で分岐が行われたことがわかると、同数の命令がパイプラインに並列にロードされる。

Description

【発明の詳細な説明】 メモリの命令を読み出す処理装置 本発明は、− 処理ユニットと、 − この処理ユニットに対する命令を記憶するメモリと、 − このメモリから論理シーケンスで命令を読み出すとともにこの論理シーケン スで実行するために前記処理ユニットに前記命令を供給する読出しユニットとを 有する処理装置に関するものである。 この種の処理装置は、国際特許出願番号ＷＯ９３／１４４５７から既知である 。プログラム実行中、実行のために連続的な命令がメモリから処理ユニットにロ ードされる。しかしながら、現代の処理ユニットは、一般に命令のメモリからの 読出しに比べて命令の実行を速くすることができる。したがって、特別なステッ プを要しない場合、メモリは、処理装置の全体に亘る速度に関して制限的な要因 となる。この問題は、一般に「メモリボトルネック」（memory bottleneck）と 称される。 メモリボトルネックを累積する複数のステップが従来から既知である。例えば 、「キャッシュ」技術が既知である。キャッシュは、キャッシュストラテジに基 づいて処理ユニットによって実行することが予測される命令をセーブする高速な キャッシュメモリを利用する。キャッシュメモリは比較的高価である。その理由 は、それは、処理ユニットの命令サイクルごとに命令を読み出すために十分高速 である必要があるからである。さらに、キャッシュ技術は一般に非常に複雑であ り、したがって十分な回路オーバヘッドを必要とする。 メモリを単一命令を読み出すのに必要な場合に比べて大きくすることは従来か ら既知である。これは、メモリの１読出しサイクル中に複数の連続的な命令を平 行して同時に読み出すことができることを意味する。これらの命令は、非常に迅 速に読み出すことができる先取りバッファに記憶され、その後これら命令が処理 ユニットに連続的に供給される。処理ユニットが先取りバッファから複数の命令 を実行する間、新たなメモリ読出しサイクルが次の複数の命令に対して開始され る。Ｎ個の命令をメモリから同時に読み出す場合、最適な状況ではメモリの有効 速度がＮ倍となり、その結果、メモリはもはや処理装置の速度に関して制限的な 要因を必要としない。この技術は、処理ユニットが命令を「論理」シーケンス（ これは、処理ユニットによって再調整されることなく読出しユニットによって規 定されたシーケンスを意味する。）で実行する場合にのみ最適結果を提供する。 これは通常の場合である。しかしながら、処理ユニットによって実行された命令 も、相違する命令実行シーケンスが生じる分岐命令も有することができる。した がって、分岐命令のために、（分岐出力後又は分岐入力前の）先取りバッファの 内容の一部は役に立たない。メモリの既に開始された読出しも役に立たない。こ れもプロセッサの速度を制限する。 本発明の目的は、少ないオーバヘッドを用いながらメモリボトルネックを提供 する処理装置を提供することである。 本発明による処理装置は、前記メモリが複数の独立してアドレス指定可能なメ モリバンクを具え、論理的に連続する命令を、相違するメモリバンクに記憶し、 前記読出しユニットを、前記相違するメモリバンクから複数の命令を並列に読み 出すとともに、前記メモリバンクから瞬時的に並列に読み出される命令に論理的 に続く命令の読出しを開始することによって前記処理ユニットが命令を実行を開 始する度に、前記複数の命令を再び充填するように配置したことを特徴とするも のである。 したがって、連続的な命令の各々は次のメモリバンクに記憶される。このため に、処理ユニットは好適には固定長の排他的な命令を有する。本発明の結果、命 令がパイプライン方式で探索され、一般的には、複数の命令は相違する読出しの 段にある。結果的には、命令を、同一バスを通じて、一つのメモリバンクを読み 出すのに必要とされる時間間隔より短い中間時間間隔でプロセッサに連続的に供 給することができる。一つの新たな命令が、実行される命令の各々に対してアド レス指定されるので、アドレス指定された命令数は、絶対必要な数より多くなら ない。これによって、一つより多い命令を同一のメモリバンクから同時に読み出 す必要がある場合に生じるメモリ衝突のリスクを減少させる。 本発明による処理装置の一例の処理ユニットは、連続的なＮ個のみの命令の実 行を開始することができ、少なくともメモリバンクのアドレス指定と読み出され た命令の前記処理ユニットへの供給との間に要求される時間間隔中、前記読出し ユニットを、種々のメモリバンクから前記Ｎ個の命令を並列に読み出すように配 置する。したがって、処理ユニットはメモリによってスローダウンされなること なく非常に多くの命令を平行して読み出すことができる。その結果、複数のメモ リバンクの数を読出しに従事させることができ、したがって、新たなアドレス指 定に利用できないメモリバンクの数を最小にする。したがって、好適にはＮ個の メモリバンクが存在する。 本発明による処理装置の一例の処理ユニットを、特に分岐命令を実行するため に配置し、その後、前記処理ユニットが、評価すべき条件を満足するか否かに依 存して分岐ターゲット命令又はこの前記分岐命令に論理的に続く命令を実行しつ づけ、前記読出しユニットを、前記メモリからの読出しと前記処理ユニットへの 供給との間にパイプラインユニットの命令をバッファリングして、このパイプラ インユニットの分岐命令を検出し、別のメモリバンクが前記分岐命令に論理的に 続く一つ以上の命令のいずれも記憶していない場合には、前記分岐命令の検出に 応答するとともに前記分岐命令に論理的に続く一つ以上の命令の読出しに平行し て前記別のメモリバンクから分岐ターゲット命令の読出しを開始し、かつ、前記 分岐命令の実行後前記条件を満足するか否かに依存して、前記分岐ターゲット命 令及びそれに論理的に続く命令、又は前記分岐命令に論理的に続く命令及びそれ に論理的に続く命令を前記処理ユニットに供給するように配置する。したがって 、分岐命令の場合のスローダウンも防止することができる。分岐ターゲットから 先取りすることもそれ自体ＷＯ９３／１４４５７から既知であるが、各々が論理 的に連続する一連の命令から一つの命令を記憶する相違するメモリバンクから、 実行されたメモリバンクの読出しがパイプライン化されない。メモリバンクのパ イプライン化された読出し及びパイプラインユニットのバッファリングのために 、使用されるメモリバンクの数を最小にし、その結果、分岐ターゲット命令及び 分岐命令に続く命令の読出し間のメモリバンク衝突のリスクを最小にする。 本発明による処理装置の一例の読出しユニットを、分岐ターゲット命令位置の アドレス指定と平行して前記分岐ターゲット命令に論理的に連続する少なくとも 一つの命令の命令位置をアドレス指定するとともに、前記条件が満足された場合 には前記少なくとも一つの命令を内部段又は前記パイプラインユニットの各内部 段にロードするように配置する。 本発明による処理装置の他の例の処理ユニットを、前記処理ユニットは、少な くともメモリバンクのアドレス指定とそれに応じて読み出された命令の前記処理 ユニットへの供給との間に要求される時間間隔中にＮ個の命令の連続的な実行を 開始することができ、前記読出しユニットを、前記分岐ターゲット命令のアドレ ス指定と平行して前記分岐ターゲット命令に論理的に連続するＮ−１個の命令の 命令位置をアドレス指定するとともに、前記条件を満足する場合にはＮ−１個の 命令を前記パイプラインユニットに並列にロードするように配置する。したがっ て、パイプラインユニットを、処理ユニットで実行される命令に論理的に続く命 令でできるだけ速くロードすることができ、連続的な命令の読出しもできるだけ 速く完了し、その結果、メモリバンクが他の命令の読出しに対してもできるよう になる。衝突の読出しを防止するために、メモリは、好適には少なくとも２＊Ｎ 個のメモリバンクを具える。メモリバンクの個数が増大すると、分岐ターゲット 命令又はそれに論理的に続く命令を分岐命令に続く命令と同一のメモリバンクか ら読み出す必要があるというリスクが減少する。 本発明による処理装置の一例の読出しユニットを、前記処理ユニットが命令の 実行を開始する度に、条件付きの分岐命令を検出した後前記処理ユニットがこの 条件付きの分岐命令を実行するまで、分岐命令に論理的に連続する命令及び前記 分岐ターゲット命令に論理的に連続する命令を相違するメモリバンクから並列に 読み出し始めるように配置する。分岐ターゲット命令の実行開始後、新たな命令 の実行を開始する度に命令を遅延なくすぐに利用することができ、実際のメモリ バンクの数を最小にする。 本発明による処理装置の一例の読出しユニットを、前記分岐命令に論理的に連 続する命令の命令位置と同一メモリバンクに前記分岐ターゲット命令位置を配置 したか否かを検出するようにするとともに、一致した場合には前記分岐命令に関 する追加の情報に基づいて、前記分岐ターゲット命令位置及びこれに論理的に続 く命令の命令位置、又は前記分岐命令に論理的に続く命令の命令位置及びそれに 論理的に続く命令の命令位置をアドレス指定するように配置する。この情報は、 条件を満足させる方法を表す。この情報を、例えば、プログラムのコンパイル中 に発生させ、又は命令の実行中に現在の分岐統計に基づいて発生させる。この情 報を、一致の場合に最も実行されうる命令を実際にアドレス指定させるのに用い る。 本発明による処理装置の一例は、前記分岐ターゲット命令及び前記分岐ターゲ ット命令に論理的に続くＭ個の命令を、前記分岐命令に論理的に続く命令及びこ の分岐命令に論理的に続くＭ個の命令以外のメモリバンクに記憶するプログラム でプログラミングする。したがって、これら命令はできるだけ迅速に読み出され 、メモリバンクは、他の読出し動作に対して（例えば、分岐命令のために）でき るだけ迅速に利用できる。パイプラインユニットを用いる場合、このように読み 出された命令を直接並列にパイプラインユニットにロードすることができる。 処理装置を、好適にはメモリバンクとともに半導体基板上に集積する。したが って、命令をロードする多数の接続線を、メモリバンクと処理ユニットとの間で 容易に実現することができる。 また、本発明は、分岐命令を含む命令メモリに記憶すべき命令を発生させ、分 岐ターゲット命令及びそれに論理的に続く一つ以上の命令が前記分岐命令に続く 同数の命令以外のメモリバンクに記憶されるように前記命令メモリの命令の配置 に適合させるように配置したコンパイラに関するものである。バンク衝突を、バ ンク構造、特にメモリのバンク数をコンパイル中に考慮することによって防止す ることができる。本発明による処理装置では、どの命令を読み出すかを正確に予 測することができ、この際、バンク間の衝突は、同時に読み出すべき命令の適切 な配置によって回避される。この配置を、例えば、「不動作」命令の包含、条件 なしの分岐命令後の適切な数の用いられない位置の分岐ターゲット命令の記憶又 は用いられない命令位置全体に亘る分岐をパディングすることによって実現する ことができる。 本発明のこれら及び他の好適な態様を、図面を参照して以後詳細に説明する。 図１は、本発明による処理装置の一実施の形態を示す。 図２は、図１の処理装置の動作のタイミング図を示す。 図３は、本発明による処理装置の他の実施の形態を示す。 図４は、図３に示した処理装置の動作のタイミング図を示す。 図１は、本発明による処理装置の一実施の形態を示す。処理装置は、処理ユニ ット１０と、複数のメモリバンク１２ａ〜ｄを有するメモリと、読出しユニット １４と、クロック１９とを有する。読出しユニット１４は複数のアドレス／選択 出力部を有し、その各々を関連のアドレス／選択接続部１８ａ〜ｄを通じてメモ リバンク１２ａ〜ｄに結合する。メモリバンク１２ａ〜ｄを、命令バス１６を通 じて処理ユニット１０の命令入力部に接続する。クロック１９を、読出しユニッ ト１４、メモリバンク１２ａ〜ｄ及び処理ユニット１０に結合する。 図２は、図１に示した処理装置の動作に関連するタイミング図を示す。読出し ユニット１４は、（命令サイクル又は読出しサイクルとも称する）連続的なクロ ック周期で連続的な記憶位置をアドレス指定する。ラベルＡＤを付したトレース は、メモリアドレス（Ｉ１，Ｉ２，．．）を選択したクロック周期ごとを示す。 連続的なメモリアドレス（Ｉ１，Ｉ２，．．）を有する記憶位置を、連続的なメ モリバンク１２ａ〜ｄに配置する。したがって、アドレス指定中、読出しユニッ ト１４は常に連続的なメモリバンク１２ａ〜ｄを選択する。メモリアドレス（Ｉ １，Ｉ２，．．）を受け取った後、選択したメモリバンク１２ａ〜ｄは、メモリ アドレス（Ｉ１，Ｉ２，．．）によって表された記憶位置の内容の読出しを開始 する。トレースＢ１，Ｂ２，Ｂ３，Ｂ４は、各メモリバンク１２ａ〜ｄによって 読み出された位置のメモリアドレス（Ｉ１，Ｉ２，．．）を表す。メモリバンク １２ａ〜ｄは、メモリアドレス（Ｉ１，Ｉ２，．．）を受け取った後に利用でき る記憶位置の内容に対して１クロック周期よりも多く（例えば、タイミング図に おいて３クロック周期）必要とする。メモリバンク１２ａ〜ｄをアドレス指定し た結果メモリバンク１２ａ〜ｄが利用できる内容を有しないクロック周期に続く クロック周期において、読出しユニット１４は既に他のデータバンク１２ａ〜ｄ を選択し、メモリアドレス（Ｉ１，Ｉ２，．．）にこのメモリバンク１２ａ〜ｄ を供給する。読出しユニット１４は、例えば、メモリバンク１２ａ〜ｄを連続的 な４クロック周期ごとに固定されたシーケンスでアドレス指定されるラウンドロ ビンに基づいてこのような動作を行う。したがって、その度に複数のメモリバン ク１２ａ〜ｄを、命令の並列な読出しに従事させる。アドレス指定された記憶位 置（Ｉ１，Ｉ２，．．．）の内容は、メモリバンク１２ａ〜ｄのアドレス指定後 複数のクロック周期（例えば、３クロック周期）利用できるようになる。それに 応じて、読出しユニット１４は、関連のメモリバンク１２ａ〜ｄに信号を供給し て、この内容を命令バス１６を通じて処理ユニット１０に供給する。それに応じ て、処理ユニット１０は、命令読出しの実行を開始する。トレースＥＸは、実行 すべき命令のメモリアドレス（Ｉｌ，Ｉ２，．．．）を表す。処理ユニット１０ を、例えば、原理的に各クロック周期中に命令の実行を開始することができるＲ ＩＳＣ処理ユニットとする。しかしながら、付随的には、以前の命令の実行によ って「機能停止」させることができ、その結果、処理ユニット１０は、所定のク ロック周期中に命令の実行を開始することができない。この場合、読出しに従事 しているメモリバンクの数が命令を読み出すのに必要な命令サイクル数よりも少 なくない場合、いずれのメモリバンク１２ａ〜ｄもアドレス指定されない。 読出しユニット１４によって、連続的に選択したメモリバンク１２ａ〜ｄもア ドレス指定された記憶内容の各々を処理ユニットに供給するようにする。メモリ バンク１２ａ〜ｄの数が、少なくとも命令をメモリバンク１２ａ〜ｄから読み出 すのに必要な時間間隔で処理ユニット１０による実行を考慮することができる最 大命令数に等しい場合、新たな命令を各クロック周期中に処理ユニット１０に供 給することができる。 命令は、予め設定された状態が満足された場合のみ実行される分岐命令を有す ることもできる。分岐命令は、分岐ターゲットアドレスを規定する。分岐命令の 連続的な実行後（すなわち、もしあれば状態が満足された場合）、メモリ１２ａ 〜ｄの分岐ターゲットアドレスからの命令を処理ユニット１０に供給する必要が ある。分岐が実行されるクロック周期直後にメモリバンク１２ａ〜ｄから利用で きる命令は一般に、分岐ターゲットアドレスからの命令ではない。読出しユニッ ト１４はこれに関して訂正を行う必要がある。 このために、処理ユニット１０は、分岐命令が「連続的に」実行される際に読 出しユニット１４に情報が提供され、分岐ターゲットアドレスについての情報も 読出しユニット１４に提供される。読出しユニット１４は、既にアドレス指定さ れた命令が更に供給されるのを防止し、分岐ターゲットアドレスが配置されたメ モリバンク１２ａ〜ｄを選択する。次いで、読出しユニット１４は、従来の分岐 命令のようにその分岐ターゲットアドレスから再びメモリバンクを連続的に選択 する。分岐ターゲットアドレスの内容が利用できる瞬時から、命令が処理ユニッ ト１０にも再び供給される。 しかしながら、このアプローチは、プロセッサが複数のクロック周期中命令を 受け取らないという不都合がある。 図３は、この不都合を十分軽減する実施の形態を示す。 図３は、本発明による処理装置の他の実施の形態を示す。この処理装置も、処 理ユニット２０、複数のメモリバンク２２ａ〜ｈ、読出しユニット２４及びクロ ック２９を有する。処理ユニット２０、複数のメモリバンク２２ａ〜ｈ及び読出 しユニット２４間の接続は、図２がパイプラインユニット２４０を通じて処理ユ ニット２０に結合した三つの命令バス２６ａ〜ｃを示す点を除いて図１に示した ようなものである。 処理ユニット２０を、例えば、連続的な段の各命令が復号化、算術／論理処理 、データメモリアドレス指定、書込みを実行するパイプラインＲＩＳＣ処理ユニ ットとする。種々の段の連続的な命令を、パイプラインＲＩＳＣ処理ユニットで 並列に実行する。命令によって指定された算術及び論理動作を実行する間、次の 命令は既に並列に復号化されている。したがって、命令の実行が開始されると、 以前の命令は実行処理中である。このために、処理ユニット２０は、好適には種 々の段に対する命令を記憶するレジスタ（図示せず）のパイプラインも有する。 このパイプラインを、パイプラインユニット２４０から下流に接続することがで きる。 メモリバンクの各々を、切替回路２５ａ〜ｈの各々を通じて三つの命令バス２ ６ａ〜ｃに結合する。パイプラインユニット２４０は、二つのレジスタ２４２， ２４４と、二つのマルチプレクサ２４３，２４５とを有する。第１命令バス２６ ａを、先頭のレジスタ２４２の入力部に結合する。先頭のレジスタ２４２の出力 部を、第１マルチプレクサ２４３を通じて末尾のレジスタ２４４に接続する。末 尾のレジスタ２４４の出力部を、第２マルチプレクサ２４５を通じて処理ユニッ ト２０に結合する。第２命令バス２６ｂを、第１マルチプレクサ２４３を通じて 末尾のレジスタ２４４に結合する。第３命令バス２６ｃを、第２マルチプレクサ ２４５を通じて処理要素２０に結合する。処理装置は、先頭のレジスタ２４２の 出力部に結合した検出器２４８も有する。検出器の出力部を読出しユニット２４ に結合する。パイプラインユニット２４０のレジスタ２４２，２４４の個数及び 命令バス２６ａ〜ｃの個数を、本例では２及び３とそれぞれ仮定する。概して、 レジスタの個数に１加えたもの及び命令バスの個数を、好適には読出しユニット ２４によって要求されるクロック周期数に等しくして、メモリバンク２２ａ〜ｈ から命令を読み出すようにする。 図４は、メモリアドレス（Ｉ１，Ｉ２，．．．，Ｔ１，Ｔ２，．．．）を有す る複数のトレースを示すタイミング図に基づく図３の処理装置の動作を示す。ト レースは、クロックサイクルによって表された時間“ｎ”、１６個のメモリバン ク（トレースＢ１，Ｂ２，．．．，Ｂ１６）の各々から読み出されたメモリアド レス（Ｉ１，Ｉ２，．．．，Ｔ１，Ｔ２，．．．）、レジスタ２４２，２４４に 記憶されたメモリアドレス（Ｉ１，Ｉ２，．．．，Ｔ１，Ｔ２，．．．）及び処 理ユニット２０で実行される命令のメモリアドレス（Ｉ１，Ｉ２，．．．，Ｔ１ ，Ｔ２，．．．）を示す。概して（すなわち、分岐命令が読み出されない場合） 、図３の処理装置は、命令がメモリバンク２０ａ〜ｈから先頭のレジスタ２４２ に供給されるとともに、処理ユニット２０が命令の実行を開始する連続的なクロ ック周期ごとに次のレジスタ（例えば、先頭のレジスタ２４４に直接）に転送さ れる点を除いて、図１に示したものと同様に動作する。先頭のレジスタ２４４か ら、命令が処理ユニット２０に供給されて、命令の実行が行われる。 命令が第１の命令バス２６ａを通じて先頭のレジスタ２４４に到達すると、検 出器２４８は、状態分岐命令に関連されるか否か検出する。この場合、検出器２ ４８は、条件付き分岐命令に関連するものか否かを検出する。例えば、メモリア ドレス１３から読み出された命令に対してそうである。検出に応答して、読出し ユニット２４は、処理ユニット２０が次の命令の実行を開始すると、論理的に分 岐命令のアドレス（１３）に続ける命令のアドレス（Ｉ４，Ｉ５，Ｉ６，．．． ）によってメモリバンク２２ａ〜ｈのアドレス指定を並列に開始するとともに、 分岐ターゲットアドレス（Ｔ１）及び論理的に続くアドレス（Ｔ２，Ｔ３，．． ．）からメモリアドレス（Ｔ１，Ｔ２，．．．）を有するメモリバンクのアドレ ス指定を開始する（分岐を除いて他の命令に続く実行を命令に考慮する場合、命 令は他の命令に論理的に続く。）。分岐ターゲットアドレス（Ｔ１）及びそれに 論理的に続くアドレス（Ｔ２，Ｔ３）のアドレス指定を行うに当たり、読出しユ ニットは、メモリバンク２２ａ〜ｈが一度より多くアドレス指定される衝突が招 じない間、命令バス２６ａ〜ｃと同数の連続的な命令に対するメモリバンクを並 列にアドレス指定することによって開始する。このアドレス指定動作に続く一つ 以上のクロック周期中、読出しユニット２４は、処理ユニットが命令の実行を開 始すると常に、既にアドレス指定された命令のメモリアドレス（Ｔ１，Ｔ２，Ｔ ３）に続くメモリアドレス（Ｔ４，Ｔ５，．．．）及び分岐命令のメモリアドレ ス（１４）に続くメモリアドレス（１８，１９）を、メモリバンク２２ａ〜ｈに 並列に供給する。 次にあるメモリアドレス（Ｉ１，Ｉ２）から命令の実行を開始した後、処理ユ ニット２０は、（メモリアドレス１３からの）分岐命令の実行を開始する。この 分岐命令は、例えば、第１段で最初に復号化される。第２段において、例えば、 分岐命令の状態がテストされる。（メモリアドレス１３からの）分岐命令の完了 の際に、処理ユニット２０は、（メモリアドレス１３からの）分岐命令が連続的 に実行されたか否かの信号を読出しユニット２４に送信する（「連続的」とは、 分岐命令後分岐ターゲット命令を実行する必要がある状態を意味するものと理解 されたい。）。この信号送信は、例えば、分岐命令のメモリアドレス（１３）に 論理的に続くメモリアドレス（１４）からの命令の実行を開始する命令サイクル の終了時に行われる。 （メモリアドレス１３からの）分岐命令を連続的に実行した場合、信号送信に 応答して、読出しユニット２４は、通常分岐命令のアドレス（１３）に続く命令 のメモリアドレス（Ｉ１０，Ｉ１１，図示せず）のアドレス指定を中止する。処 理ユニット２０は、（メモリアドレス１４からの）任意の命令の実行（例えば、 復号化後の段）を中止し、その実行は、（メモリアドレス１３からの）分岐命令 後開始される。読出しユニット２４は、分岐ターゲットアドレス（Ｔ１）及びこ れに続くアドレス（Ｔ２，Ｔ３）から読みだされ、分岐ターゲットアドレスと同 時にアドレス指定された命令が命令バス２６ａ〜ｃを通じて利用できるように、 メモリバンク２２ａ〜ｈも制御する。マルチプレクサ２４３，２４５を用いて、 ユニット２４は、次のメモリアドレス（Ｔ３，Ｔ２）からパイプラインユニット ２４０のレジスタ２４２，２４４への命令のローディングと平行に（メモリアド レスＴ１からの）分岐ターゲット命令が処理ユニット２０に供給されるようにす る。次のクロック周期中、次の命令は通常先頭のレジスタ２４２にロードされる 。この方法を、読出しユニットが無条件の分岐命令の信号送信から既に分岐命令 に論理的に続く命令の読出しを中止することができるとすると、無条件の分岐命 令の場合も用いることができる。 （メモリアドレス１３からの）分岐命令が連続的に実行されない（図４に図示 しない状況）場合、読出しユニット２４は、分岐ターゲットアドレス（Ｔ１）に 続く命令のメモリアドレス（Ｔ７，Ｔ８）のアドレス指定を中止する。連続的な クロック周期中、分岐命令に続く命令は先頭のレジスタ２４２に再びロードされ 、この際、分岐ターゲットアドレスから読み出された命令及びそれにつづぐ命令 は無視される。 処理ユニット２０が、（例えば、先頭のレジスタ２４２をバイパスする関連の 命令がパイプラインユニット２４０にロードされるので、）検出器２４８によっ て信号送信されない分岐命令を実行する場合、読出しユニット２４は、図１及び ２を参照して説明したような分岐命令を処理し、その結果、より多くの時間を損 失する。これは、例えば処理ユニット２０によってデータに基づいて計算する必 要があるため分岐ターゲットアドレスが予め既知でない分岐命令にも当てはまる 。実際にはこのような状況がプログラム中に稀にしか生じないことがわかってい る。所望の場合には、この問題を、各々を命令バス２６ａ〜ｃの入力部に接続し た（図示しない）複数の分岐検出器をユニットことによって軽減することができ る。これら検出器は、先頭のレジスタ２４２から読出しユニット２４に予めバイ パスする間パイプラインユニットにロードした分岐命令を信号送信することがで きる。この場合、読出しユニット２４は、既に説明したようにこのような分岐命 令を処 理することができ、その結果、時間消失が少なくなる。 メモリバンク２２ａ〜ｈのアドレス指定中、分岐命令に論理的に続く命令のメ モリアドレス（Ｉ４，Ｉ５，Ｉ６，．．．）のアドレス指定と、分岐ターゲット 命令（Ｔ１）及び分岐ターゲット命令（Ｔ２，Ｔ３，．．．）に論理的に続く命 令との間に衝突が生じるおそれがある。メモリバンク２２ａ〜ｈを他の命令に対 してアドレス指定する必要がある間にメモリバンク２２ａ〜ｈを命令の読出しの 際にアドレス指定すべき又は他の命令の読出しに従事させる場合に衝突が生じる 。このような衝突は、分岐命令のメモリアドレス（１３）に論理的に先行する又 は続く命令のメモリアドレス（Ｉｌ，Ｉ２，Ｉ４，Ｉ５，．．．）間に衝突が生 じるおそれがない。その理由は、論理的に直接連続する命令のメモリアドレスを ラウンドロビンに基づいて相違するメモリバンク２２ａ〜ｈ間に分布させるから であり、また、以前の読出し命令に論理的に続く命令の読出しの際にメモリバン ク２２ａ〜ｈを再びアドレス指定することができる命令を非常に多くの新しい命 令に考慮することができる前では、メモリバンクの数が非常に多いのでメモリバ ンク２２ａ〜ｈは常に読出しを終了しているからである。同様な理由で、分岐タ ーゲット命令（Ｔ１）及び分岐ターゲット命令に論理的に続く命令（Ｔ２，Ｔ３ ，．．．）の読出し間に衝突が生じるおそれがない。 しかしながら、分岐ターゲット命令のメモリアドレス（Ｔ１）をメモリバンク ２２ａ〜ｈに記憶させることができ、そのメモリバンク２２ａ〜ｈは、分岐命令 （１３）のメモリアドレスに論理的に続くとともに分岐ターゲット命令（Ｔ１） を読み出すのに必要な時間間隔に重なる時間間隔で読み出す必要がある命令のメ モリアドレス（Ｉ４，Ｉ５，Ｉ６，．．．）も記憶する。分岐ターゲット命令（ Ｔ１）に論理的に続く命令（Ｔ２，Ｔ３，．．．）に対しても同様に当てはまる 。読出しユニット２４はこのような衝突を検出するとともにこれからエラーが生 じるのを防止する。 二つの命令を同時に（すなわち、同一クロック周期内で）読み出す際に同一の メモリバンク２２ａ〜ｈをアドレス指定する必要がある場合、読出しユニット２ ４は、これら二つの命令のうちの一つを選択し、選択した命令の読出しの際にメ モリバンク２２ａ〜ｈのアドレス指定のみを行う。読出し命令２４は、原理的に はこの選択を任意に行う。読出しユニット２４は、分岐が成功したか否かを知る まで選択されていない命令及び論理的に続く命令の読出しを延期する。分岐命令 が信号送信される際に他の命令の読出しに従事するメモリバンク２２ａ〜ｈに分 岐ターゲット命令を記憶させると、読出しユニット２４は、この読出しの割り込 み及び分岐ターゲット命令のアドレス指定と分岐ターゲット命令のアドレス指定 からの中断との間の選択を行う（明らかに、これは、例えばＤＲＡＭでない場合 にこのような読出し動作中に割り込まれるおそれがあるメモリをメモリバンク２ ２ａ〜ｈが具える場合のみ行われる。）。読出しユニット２４は、分岐が成功し たか否かを知るまで選択されていない命令及びそれに論理的に続く命令の読出し を延期する。 分岐の結果実際にアドレス指定された命令を実行する必要が生じた場合、処理 装置は、図４を参照して説明したような動作を続ける。分岐の結果アドレス指定 されていない命令を実行する必要が生じた場合、読出しユニット２４は、この命 令及びこれに論理的に続く命令をまだアドレス指定する。この場合において、処 理ユニット２０は、このようにアドレス指定された命令をメモリバンク２２ａ〜 ｈから読み出すまであるクロック周期中に命令の実行を開始することができない 。この場合、命令読出しは処理ユニット２０及びレジスタ２４２，２４４に供給 され、その後処理ユニット２０は動作を続けることができる。読出しユニット２ ４は、原理的にはこの命令のアドレス指定と平行に（同一クロック周期で並列に ）、この命令に論理的に続く複数のアドレスをアドレス指定することができ、し たがって、これら論理的に続く命令がパイプラインユニットのレジスタ２４２， ２４４へのローディングの際にできるだけ速く利用できるようになり、その結果 、処理ユニット２０に対する待機時間を最小にするとともに、関連のメモリバン ク２２ａ〜ｈも別のアドレス指定に対してもできるだけ速く利用できるようにな る。メモリバンク２２ａ〜ｈが、（例えばＤＲＡＭの場合のように）読出し動作 （の一部）の間割り込まれるおそれのないメモリを具える場合、これら論理的に 続く命令の読出しを延期する必要がある。 衝突の場合にどの命令を読み出すかとともにどの命令を読み出さないかを決定 する際の読出しユニット２４による選択を、種々の方法で実現することができる 。 許容される可能性は、任意の選択、分岐ターゲットに対する意図的な選択、又は 分岐命令に論理的に続く命令に対する意図的な選択である。分岐の連続を予測す ることができない間、読み出されなかった命令を実行する必要があることがわか った場合、命令を実行する際に時間の損失が常に生じるおそれがある。この時間 の損失を最小にするために、選択を好適に行うことができることを表す情報を分 岐命令とともに記憶することができる。読出し後、読出しユニット２４はこの情 報に基づいた選択を行うことができる。この情報を、分岐が成功したか否かに依 存して、例えばコンパンイラによって発生させることができ、又は命令の実行を 更新することができる。 さらに、コンパイルを行うと、衝突が生じない関連の分岐命令に対するこのよ うなアドレスに分岐ターゲット命令を配置することによって、すなわち、メモリ バンク２２ａ〜ｈのラウンドロビンシーケンスの分岐命令から十分離れて分岐タ ーゲット命令を配置することによって、メモリ衝突を防止することもできる。

Claims (1)

1. 【特許請求の範囲】 １．− 処理ユニットと、 − この処理ユニットに対する命令を記憶するメモリと、 − このメモリから論理シーケンスで命令を読み出すとともにこの論理シーケ ンスで実行するために前記処理ユニットに前記命令を供給する読出しユニット とを有する処理装置において、前記メモリが複数の独立してアドレス指定可能 なメモリバンクを具え、論理的に連続する命令を、相違するメモリバンクに記 憶し、前記読出しユニットを、前記相違するメモリバンクから複数の命令を並 列に読み出すとともに、前記メモリバンクから瞬時的に並列に読み出される命 令に論理的に続く命令の読出しを開始することによって前記処理ユニットが命 令を実行を開始する度に、前記複数の命令を再び充填するように配置したこと を特徴とする処理装置。 ２．前記処理ユニットが、連続的なＮ個のみの命令の実行を開始することができ 、少なくともメモリバンクのアドレス指定と読み出された命令の前記処理ユニ ットへの供給との間に要求される時間間隔中、前記読出しユニットを、種々の メモリバンクから前記Ｎ個の命令を並列に読み出すように配置したことを特徴 とする請求の範囲１記載の処理装置。 ３．前記処理ユニットを、特に分岐命令を実行するために配置し、その後、前記 処理ユニットが、評価すべき条件を満足するか否かに依存して分岐ターゲット 命令又はこの前記分岐命令に論理的に続く命令を実行しつづけ、前記読出しユ ニットを、前記メモリからの読出しと前記処理ユニットへの供給との間にパイ プラインユニットの命令をバッファリングして、このパイプラインユニットの 分岐命令を検出し、別のメモリバンクが前記分岐命令に論理的に続く一つ以上 の命令のいずれも記憶していない場合には、前記分岐命令の検出に応答すると ともに前記分岐命令に論理的に続く一つ以上の命令の読出しに平行して前記別 のメモリバンクから分岐ターゲット命令の読出しを開始し、かつ、前記分岐命 令の実行後前記条件を満足するか否かに依存して、前記分岐ターゲット命令及 びそれに論理的に続く命令、又は前記分岐命令に論理的に続く命令及びそれに 論理的に続く命令を前記処理ユニットに供給するように配置したことを特徴と する請求の範囲１又は２記載の処理装置。 ４．前記読出しユニットを、分岐ターゲット命令位置のアドレス指定と平行して 前記分岐ターゲット命令に論理的に連続する少なくとも一つの命令の命令位置 をアドレス指定するとともに、前記条件が満足された場合には前記少なくとも 一つの命令を内部段又は前記パイプラインユニットの各内部段にロードするよ うに配置したことを特徴とする請求の範囲３記載の処理装置。 ５．前記処理ユニットが、少なくともメモリバンクのアドレス指定とそれに応じ て読み出された命令の前記処理ユニットへの供給との間に要求される時間間隔 中にＮ個の命令の連続的な実行を開始することができ、前記読出しユニットを 、前記分岐ターゲット命令のアドレス指定と平行して前記分岐ターゲット命令 に論理的に連続するＮ−１個の命令の命令位置をアドレス指定するとともに、 前記条件を満足する場合にはＮ−１個の命令を前記パイプラインユニットに並 列にロードするように配置したことを特徴とする請求の範囲４記載の処理装置 。 ６．前記読出しユニットを、前記処理ユニットが命令の実行を開始する度に、条 件付きの分岐命令を検出した後前記処理ユニットがこの条件付きの分岐命令を 実行するまで、分岐命令に論理的に連続する命令及び前記分岐ターゲット命令 に論理的に連続する命令を相違するメモリバンクから並列に読み出し始めるよ うに配置したことを特徴とする請求の範囲３，４又は５記載の処理装置。 ７．前記読出しユニットを、前記分岐命令に論理的に連続する命令の命令位置と 同一メモリバンクに前記分岐ターゲット命令位置を配置したか否かを検出する ようにするとともに、一致した場合には前記分岐命令に関する追加の情報に基 づいて、前記分岐ターゲット命令位置及びこれに論理的に続く命令の命令位置 、又は前記分岐命令に論理的に続く命令の命令位置及びそれに論理的に続く命 令の命令位置をアドレス指定するように配置したことを特徴とする請求の範囲 ３，４，５又は６記載の処理装置。 ８．前記分岐ターゲット命令及び前記分岐ターゲット命令に論理的に続くＭ個の 命令を、前記分岐命令に論理的に続く命令及びこの分岐命令に論理的に続くＭ 個の命令以外のメモリバンクに記憶するプログラムでプログラミングしたこと を特徴とする請求の範囲３から７のうちのいずれかに記載の処理装置。 ９．前記読出しユニットを、命令が読み出されずに前記処理ユニットが命令の実 行を開始する準備ができている場合、実行すべき最初の命令及びこの実行すベ き最初の命令に論理的に続く少なくとも一つの命令を並列に読み出し始めるよ うに配置したことを特徴とする請求の範囲１から８のうちのいずれかに記載の 処理装置。 10．半導体基板上に集積したことを特徴とする請求の範囲１から９のうちのいず れかに記載の処理装置。 11．分岐命令を含む命令メモリに記憶すべき命令を発生させ、分岐ターゲット命 令及びそれに論理的に続く一つ以上の命令が前記分岐命令に続く同数の命令以 外のメモリバンクに記憶されるように前記命令メモリの命令の配置に適合させ るように配置したことを特徴とする請求の範囲１から９のうちのいずれかに記 載した処理装置用のコンパイラ。