JPS63131230A - 情報処理装置 - Google Patents

情報処理装置

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JPS63131230A
JPS63131230A JP61276554A JP27655486A JPS63131230A JP S63131230 A JPS63131230 A JP S63131230A JP 61276554 A JP61276554 A JP 61276554A JP 27655486 A JP27655486 A JP 27655486A JP S63131230 A JPS63131230 A JP S63131230A
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Yoichi Shintani
洋一 新谷
Kazunori Kuriyama
和則 栗山
Toru Shonai
亨 庄内
Eiki Kamata
釜田　栄樹
Kiyoshi Inoue
潔 井上
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Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はいわゆる汎用コンピュータ等の、概念的に命令
が１つずつ処理されるコンピュータに係り、特に処理速
度向上のために複数の演算器にて複数の命令を並列に演
算する方式を実現する上で重要となる制御方式に関する
。
〔従来の技術〕
概念的に命令が１つずつ処理されるコンピュータのうち
、複数の演算器にて複数の命令を並列に演算する方式を
とるものの従来例の１つとして、米国クレイリサーチ社
のクレイ１がある。クレイ１においては、概念的に順序
づけられた２つの命令が、異なる演算器で演算され得る
ため、結果の書き込み順序が概念的順序の逆となること
がある。
〔発明が解決しようとする問題点〕
米国ＩＢＭ社の３７０アーキテクチャ−において、クレ
イ１で起こるような結果の書き込み順序の逆転が起こる
と、いくつかの問題点が発生する。
この問題点は、概念的に先行する命令の結果の書き込み
、すなわち、実行の完了した時点で、後続命令の処理を
中断する必要が生じた時、既に記憶装置に後続命令の結
果の書き込みが行われていると、同アーキテクチャの仕
様に従い、記憶装置を後続命令による変更の直前の状態
に復元しなければならないことから生ずる。これを行う
には、結果の書き込みが無効化される可能性のある場合
は、書き込みによって失われるフィールドのデータを退
避しておき、書き込み後方−前の状態に復元する必要の
生じた場合には、退避しておいたデータを再び書キ込む
といった動作が必要となる。このような動作そのものは
、従来機種においても別の理由で行われている例はある
が、制御が複雑になること、金物が増加すること、復元
に時間を要するため、復元が頻発すると処理速度の低下
要因となることなど、いくつかの欠点がある。並列演算
を行い、結果の書き込み順序の逆転を許す方式において
、上述のような復元動作が必要となるのは。
割込みが起った場合、分岐命令において、分岐判定が確
定する前に予測したストリーム上の命令処理を行う場合
等である。
割込みの発生する頻度は少ないと考えられるが、分岐命
令の出現頻度はきわめて高く、この時に上述の復元動作
が必要となると、処理速度の低下が無視できず問題であ
る。
本発明は、並列演算によって処理速度の向上を図る上で
、上述のような復元動作の必要でない。
従って、制御のより簡単で、金物のより少ない、そして
、復元動作による処理速度低下のないコンピュータを提
供することにある。
〔問題点を解決するための手段〕
上記目的は、本発明においては、並列に演算実行する命
令グループの間では演算実行の追い抜きを行わないこと
で実現する。これは、Ｎ個ある演算手段のうち、演算実
行の追い抜きを許したくないＭｌｌｌの演算手段に対し
て、それらが全て空きとなることを検出する検出手段と
、該検出手段の検出結果が否である間は、該Ｍ個のいず
れの演算手段においても後続命令の演算実行を待ち合わ
せるだめの待ち合わせ手段を設けることで達成される。
〔作用〕
上記Ｍ個の演算器で実行されている命令の演算実行が全
て完了しないうちは、上記検出手段の検出結果は否とな
り、この間は、該′Ｍ個の演算器のいずれにおいても後
続命令の演算実行が開始しないように、上記待ち合わせ
手段が作用する。従って、該Ｍ個の演算器にて同時に演
算実行されている１つμ上の命令を命令グループと呼ぶ
とすると。
命令グループ間では演算実行の追い抜きがないこととな
る。汎用コンピュータに対してはＭの値は器 高々数個でよいため、このＭ個の演算における命へ 令の同時実行に伴う、概念的順序性保障のみ行えばよい
こととなる。これは従来のように、書き込み前の記憶域
のデータを予め待避しておき、オーバランが発生した時
にそれを回復するという方法で解決されるっそしてＭが
小さいことからこのだめの処理時間は十分小さくて済む
。あるいはまた同一命令グループ内での演算実行の追い
抜き抑止手段を用いる場合は、上記退避１回復すら必要
としない。
〔実施例〕
以下本発明の一実施例を図をもって説明する。
第１図は本発明を適用した情報処理装置の全体構成であ
る。１は記憶装置であり、プログラム及びデータが格納
される。２は命令制御装置であり記憶装置１から命令を
読み出し、解読を行い、必要ならオペランドを記憶装置
１から読み出す。このため、命令読み出しアドレスＭＡ
！及びオペランド読み出しアドレスＭ　Ａ　ｌ＝　Ｍ　
Ａ　Ｎが命令制御装置２から記憶装置１へ、また命令デ
ータＭＤ＋及びオペランドデータＭ　Ｄ　ｌ−Ｍ　Ｄ　
Ｎが記憶装置１から命令制御装置２へ送出される。
命令制御装置２では、後述するようにＮ個の命令解読回
路があり、各解読回路毎に、それによって解読が済み演
算実行待ちである命令が存在することを示す命令準備完
了信号ＩＲＤＹＩ〜ＩＲＤＹｓを並列演算制御回路５に
送出する。
３〜４はＮ個の演算器（Ｅｌ−ＥＮ）であり、これら全
体の演算実行制御を並列演算制御回路５が行う。５から
は各演算器Ｅ＋（ｔ−ｔ〜Ｎ）毎に演算実行開始信号Ｂ
ＯＰ＋が送出され、また各演算器からは演算実行終了信
号Ｅ　ＯＰ　＋が送シ返される。Ｅ　ＯＰ　Ｉ信号は、
オンとなった後はＥｌに新たなりＯＰ　Ｉ信号が入力さ
れ、演算実行が開始されるまではずっとオンの１ま保持
される。
命令制御装置２からは、Ｎ個の命令解読回路で解読され
た命令解読情報ＯＰｌ〜ＯＰ　Ｎ及び各命令のオペラン
ドＤＩ−ＤＮが演算器Ｅ１〜ＥＨに送出される。またＥ
１〜ＥＮからは、それぞれ演算結果几１〜ＲＮが命令制
御装置ｉ１２に送出される。
並列演算制御回路５からは、ＢＯＰ　１＝ＢＯＰＮ信号
が命令制御装置２にも送出される。
また、演算器ＥＮからは１分岐命令の分岐成立信号ＴＫ
Ｎが命令制御装置２に送出される。
第２図は並列演算制御回路５の構成である。
２２はＡＮＤゲートであり、ＥＯＰ１〜ＥＯＰＮ信号を
入力とし、これらが全て′１”のときのみ演算準備完了
信号ＥＲＤＹを１”とし、１つでも”Ｏｎの入力があれ
ばＥＲＤＹ信号を０”とする。
２３〜２４はＡＮＤゲートであシ、演算器Ｅｘ〜ＥＮに
対し、演算実行開始信号ＢＯＰｔ〜ＢＯＰ　Ｎを送出す
る。２３〜２４の各ＡＮＤゲートにはＩＲＤＹ＋及びＥ
ＲＤＹが入力されその論理積をＢＯＰＩとして出力する
。ＢＯＰ　ｔ　カ”　１　’　トｌ’ｊ、命令解読回路
１によって解読済みの命令があり。
しかも対応する演算器ＥＩが空いているため、該命令を
Ｅ＋にセットアツプし、演算実行を開始することを示し
ている。
ＢＯＰＩが”１”となると演算器Ｅ＋では命令制御装置
２から送出されるＯＰＩ及びＤ−をとり込み、これによ
って該命令の演算実行を開始する。
演算実行が開始されるとＥ、はＥＯＰＩをオフとし、演
算実行が終了するとＥ＋は再びＥＯＰＩをオンとし、空
き状態となったことを示す。Ｅ＋は例えばマイクロプロ
グラム制御による従来技術で構成される。
以上のような動作によって、演算器Ｅ！〜ＥＨの全てが
空いて始めてＥＲＩ）Ｙが′″１″となり。
これによってＢＯＰ　＋が１１”となるので、この時点
まで後続の命令グループの演算実行が待ち合わされるこ
とになる。
ここで、Ｎ個の演算器のうちＭ個の演算器についてのみ
上記の、命令グループ間の逐次実行を行わせる場合には
、ＡＮＤゲート２２０入力を該Ｍ個の演算器に対応した
演算実行終了信号とすることで容易に実現できる。
第３図に命令制御装置２の構成を示す。３０１は命令読
み出し回路であり、現在実行中の命令に引き続く複数命
令を先行フェッチする。３０１における命令の先行フェ
ッチは従来技術によって容易に構成することができる。
３０１からは命令読み出しアドレスＭＡ　ｌが記憶装置
１に送出され。
記憶装置１から命令データＭＤＩが送られてくる。
３０１は先行フェッチした複数命令を同時にＮ個ある命
令解読回路３０２〜３０３　（ＤＢＣＩ−ＤＥＣＮ）に
切シ出すことができる。この構成と制御は例えば、！Ｆ
ｙ門チ蝉〜／７６７ダツ（命令語解読ユニット。
鳥居能５名）に示しであるように、ＤＥＣｌにアドレス
Ａ上の命令を切り出すと同時にその命令の命令長りを解
読し、この命令長りに従ってＤＥＣ２にアドレス（Ａ＋
Ｌ）上の命令を切シ出す、という技術によシ容易に実現
することができる。解読した命令は命令待ち行列レジス
タ３０４・〜３０５（Ｉ　Ｑ　ｒ〜ＩＱＮ）に格納され
、同時にＩＱｔ〜ＩＱＨに解読済み命令が格納されてい
ることを表示する。命令準備完了表示回路３０６〜３０
７（ＩＲＤＹＣｔ〜ＩＲＤＹＣＮ）に解読完了信号Ｄ８
゜〜Ｕ　８　Ｎが送出される。ＩＱｔ〜ＩＱＮはそれぞ
れ先入れ先出しく　ＦＩ　ＦＯ）アルゴリズムに従って
命令解読情報の格納ととシ出しを制御する。とり出した
命令解読情報ＯＰｌ〜ＯＰ　ＮはＥ１〜ＥＮに送出され
るとともに、このうちオペランドレジスタ番号が汎用レ
ジスタ（ＧＲ）　３０８に送出される。これらのレジス
タ番号に従ってレジスタオペランドがＧ　ｌ−Ｇ　Ｎと
して読み出される。ＤＥＣ。
〜ＤＥＣＮで解読された情報のうち、オペランドアドレ
スを生成するだめのアドレスレジスタ番号Ｘ　Ｉ−Ｘ　
ＮがＧＲに、また変位値ＤＳＰ　ｔ−ＤＳＰ　Ｎがアド
レス加算器３０９〜３１０　（ＡＡｌ−ＡＡに）に送出
される。Ｘ１〜ＸＮで指定されたＧＲの内容が読み出さ
れ、Ａ　Ａ　ｔ　””　Ａ　Ａ　ｗに送出され、上記Ｄ
ＳＰ１〜Ｄ８ＰＮと加算され、オペランドアドレスＭＡ
ｓ〜ＭＡＮとして出力される。
ＭＡ　１〜Ｍ　Ａ　ｓは記憶装置１に送出され、対応す
るオペランドデータＭＤｓ〜ＭＤＮが記憶装置から読み
出され、命令制御装置２の中のオペランドバッファ３１
１〜３１２（ＯＢ１〜０ＢＮ）に格納される。ＯＢ１〜
ＯＢＮもＩＱｔ〜ＩＱＮと同様の制御によって読み出さ
れ、各々の出力が前述の０１〜ＧＮとともに、オペラン
ドデータＤ１〜Ｄｓとして演算器Ｅ！〜ＥＮに送出され
る。
Ｅ！〜ＥＮからの演算結果几ｔ”ＲにはＧＲに書き込ま
れる。
一方、命令準備完了表示回路Ｉ　ＲＤＹＣｒ〜ＩＲＤＹ
ＣＮにはＥ１〜ＥＮからＢＯＰｔ〜ＢＯＰＮが送出され
、また、命令準備完了信号ＩＲＤＹＩ〜ＩＲＤＹＮを出
力し、これらを並列演算制御回路５に送出する。
ＬＲＤＹＣＩはＩ　Ｑ　ｔに対応し、Ｉ　Ｑ　Ｉに格納
されている命令数が１以上存在する時にＩＲＤＹ＋信号
をオンとする。このため、初期値を０とすると。
ＤＳ＋信号が”１”となると命令数を１増加させ。
Ｂ　ＯＰ　＋信号が６１＃となると命令数を１減少させ
るような命令数カウンタ及び、カウンタの値が１以上の
時″１ｎとなる比較回路により構成することができる。
次に本実施例における分岐命令の予測制御方式について
説明する。分岐命令のうち特にＢｒａｎｃｈｏｎ　Ｃｏ
ｎｄｉｔｉｏｎ命令（ＢＣ命令と略記する）は、演算実
行時に分岐判定が行われ１分岐成立の場合はＴＫＮ信号
が演算器Ｅｓから命令制御装置２に送出される。ＢＣ命
令は従来よく行われるように、不成立予測とし、ＢＣ命
令に引き続く命令を分岐判定を待たずして処理していく
。従ってＢＣ命令が分岐成立すなわち分岐予測失敗とな
るとＴＫＮ信号が′１″となり、これを受けた命令制御
装置２はＢＣ命令に引き続く命令解読を中止し、ＩＱｌ
〜ＩＱＮの中にある解読済みの命令を全て無効化する。
上記のように現在演算器Ｅ１〜ＥＮで演算中の命令グル
ープと、後続命令との間での追い抜きがないため、命令
制御装置２の中の命令はすべて概念的にＢＣの後に実行
すべき命令であり、従ってＴＫＮ信号を受けてこれらを
全て無効化すればよく、無効化の制御は単純で済む。一
方Ｅ１〜Ｅｓで演算中の命令グループ内の命令の概念的
実行順序は演算器番号の順となっていることは上記制御
から明らかである。よってＢＣ命令がｉ番目の演算器Ｅ
Ｉにセットアツプされたとすると、分岐が成立であった
場合Ｅ＋＋ｔ−ＥＮ内の命令がＢＣの後続命令であり、
これを無効化する。このためＥｌから分岐成立信号Ｔ　
Ｋ　Ｎ　＋がＥｔ＋ｔ〜ＥＮに送出され、これを受けて
Ｅ＋＋ｔ〜ＥＮは演算実行を中止し命令を無効化する。
Ｔ　Ｋ　Ｎ　＋信号の接続関係を第４図に示す。Ｅｌか
らはＴ　Ｋ　Ｎ　１信号がＥｚ〜Ｅ＊に、Ｅ２からはＴ
　Ｋ　Ｎ　ｚ信号がＥ３〜ＥＮに送出され、同様にして
ＥＩからはＴＫＮ　＋信号がＥｔ＋１−ＥＮに送出され
る。ＢＮではＴＫＮｔ〜Ｔ　Ｋ　Ｎ　ＮのＮ本の信号の
論理和を生成しＴＫＮ信号として命令制御装置２に送出
する。
本実施例では演算実行の追い抜きがないためＢＣ命令に
よる分岐予測失敗があっても予測した命令による書き込
みのオーバランがなく、従ってオーバラフ発生に伴う回
復処理による遅れが生じない。従って並列実行による高
速化を図りながらも分岐予測失敗による処理速度低下を
来さないため、命令処理装置全体としての高速化を実現
できる。また上述のとおり分岐予測失敗時の制御も簡潔
であシ、命令制御装置、演算器のいずれについても従来
と同様の命令無効化論理を設けるだけでよいため、特別
のハードウェアの増加もない。
第５図を用いて、簡単な命令列の処理タイムチャートの
説明を行う。第５図は、メモリのＡ番地の内容を汎用レ
ジスタＧＲＯに格納する第１の命令Ｌｏａｄ　、　１３
番地の内容をＧＲＯの内容と乗算し。
結果をＧＲ，Ｏに格納する第２の命令Ｍｕｌｔｉｐｌｙ
、Ｃ番地の内容ＩＧＩ（，２に格納する第３の命令ＬＯ
ａｄ、Ｄ番地の内容をＧＲ２の内容と加算し、結果をＧ
Ｒ２に格納する第４のＡｄｄ命令の４つの命令処理タイ
ムチャートを示している。ここで命令解読回路や演算器
は２つ（Ｎ＝２）であるとしている。
横軸はサイクルタイムを単位とした時間を、縦軸は上半
分が該４命令の処理ステージ、下半分が対応する信号の
値を示している。処理ステージのうち、ＤＩ、Ｄ、は命
令解読回路１，２による命令解読ステージ、ＡＨ、Ａ２
はアドレス加算器１゜２によるアドレス加算ステージ、
Ｌｌ、Ｌｘは記憶装置からのオペランドデータ読み出し
ステージ、Ｅｌ、Ｅｚは演算器１，２における演算ステ
ージ、Ｐｘ、Ｐｚは汎用レジスタに対する結果の書き込
みステージである。同図では命令読み出しのステージは
省略しである。サイクルＣ１では命令■。
■の解読が行われ、解読完了信号ＤＳＬ、ＤＳ２が次の
Ｃ２でオンとなる。これに応答して、命令準備完了表示
回路ＤＹ１　、ＩＲＤＹ２がＣ３でオンとなる。Ｃ３に
おいて、演算器１，２はともに空いているとすると演算
実行終了信号ＥＯＰ　Ｉ、ＥＯＰｚがともにオンであシ
、従って演算準備完了信号ＥＲＤＹがオンである。この
結果、演算実行開始信号ＢＯＰ　１．　ＢＯＰ　ｚがオ
ンとなり、演算器１，２にて命令■、■の演算が開始す
る。Ｌｏａｄ命令は１サイクルで演算が終了するためｂ
　Ｃ，にてＥ１ステージが実行され同時にＥ　ＯＰ　１
がオンとなシ、ＰＩステージがＣｓにて実行され、結果
が書き込まれる。またＭｕｌｔｉｐｌｙ命令は演算に３
サイクルを要するため、Ｃ４〜Ｃ６にてＥ２ステージが
実行されＣ６にてＥ　ＯＰ　ｚがオンとなり、Ｐｉステ
ージがＣ７にて実行され、結果が書き込まれる。
−万〇２では命令■、■の解読が行われ、Ｄ８１゜Ｄ　
Ｓ　２が次の０３でオンとなる。これに応答してＩＲＤ
Ｙｌ、ＩＲＤＹ２が０４にてオンとなる。Ｃ４゜Ｃｓに
おいては演算器２にてＭｕｌｔｉｐｌｙ命令が演算中で
あるためＥＲＤＹがオフであり、従ってＢＯＰ　ｌ、Ｂ
ＯＰｚともにオンとならない。つまり。
本発明により％　Ｃｓ　ｔ　Ｃ６は演算器１は空いてい
るが命令■の演算ステージは待たされることとなる。こ
こでＩＲＤＹ　１．ＩＲＤＹ２はこの間オンのまま保持
される。Ｃ６においてＥ　ＯＰ　ｚがオンとなるためＥ
ＲＤＹがオンとなシ、これによってＢＯＰ　１　。
ＢＯＰ２がオンとなるため演算器１．２にてそれぞれ命
令■、■の演算ステージがＣｔにて実行される。
上記処理から明らかなように、本発明によれば、命令■
〜■の結果の書き込みステージＰｓ、Ｐ２は追い抜きが
生じない。従来の並列処理方式では命令■のＰ１ステー
ジが０６で実行されうるので。
命令■のＰ２ステージを追い抜くこととなり、分岐予測
失敗時や割込み発生時の順序性保証が困難であった。
〔発明の効果〕
本発明によれば、概念的に１つずつ命令の処理されるタ
イプの情報処理装置において、並列演算方式によって高
速化を図る場合、割込みや分岐命令による予測失敗時の
演算実行の順序保障が極めて容易になり、従って順序保
障に必要な退避データレジスタや制御回路が簡略化でき
るのでノ・−ドウエア量が削減でき、しかもオーバラン
発生もしくはその可能性のある場合の回復処理時間を短
縮することができるので、経済的にも、また処理速度向
上の上でも効果がある。
【図面の簡単な説明】
第１図は本発明を実施した情報処理装置の全体構成図、
第２図は並列演算制御回路の構成図、第３図は命令制御
装置２の構成図、第４図はＮ個の１・・・記憶装置、２
・・・命令制御ユニット、３−４・・・演算器、５・・
・並列演算制御回路、２２〜２４・・・ＡＮＤゲー）、
３０１・・・命令読み出し回路、３０２〜３０３・・・
命令解読回路、３０４〜３０５・・・命令待ち行列、３
０６〜３０７・・・命令準備完了表示回路、３０８・・
・汎用レジスタ、３０９〜３１０・・・アドレス加算器
、３１１〜３１２・・・オペランドバッファ。

Claims (1)

    【特許請求の範囲】
  1. １、概念的に命令が１つずつ処理され結果が概念的に順
    序的に記憶装置に書き込まれる情報処理装置において、
    Ｍ個命令の解読およびオペランド読み出しを並列に行え
    る命令制御手段と、複数の命令の演算を相互に並列に行
    うことのできる、該Ｍより大きいか等しいＮ個の演算手
    段と、該Ｎ個の演算手段のうち該命令制御手段にて解読
    されたＭ個の命令が必要とするＭ個の演算手段が全て空
    きか否かを検出する検出手段と、該検出手段の検出結果
    が否である間は、該解読されたＭ個の命令の演算実行を
    待ち合わせるための待ち合わせ手段を有することを特徴
    とする情報処理装置。
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