JP2000507066A - 信号が自由にされることなく制御されたアクセスビデオ信号を供給する方法及び装置 - Google Patents

Abstract

(57)【要約】 暗号化され又はスクランブルされたビデオデータを受信し、ビデオデータを解読又はスクランブル解除し、信号を自由にされないようにする。ビデオデータは暗号化された形態でメモリアレイに記憶し、解読キーを用いてメモリアレイから読み出す。暗号化されたデータは既知の方法に基づいてメモリ素子から読み出される。

Description

【発明の詳細な説明】 信号が自由にされることなく制御されたアクセスビデオ信号を 供給する方法及び装置 １．発明の分野 本発明は、一般的には表示装置、特に表示装置において信号が自由にされるの を阻止するスクランブリング装置及び暗号化装置並びにその方法に関するもので ある。 ２．従来技術の説明 ビデオの無断複写を防止するため、ビデオはその提供者によりスクランブルさ れ、すなわち暗号化され無許可で見ることから保護されている。用語「スクラン ブリング」は、一般に適当な解読処理を行わない通常の状態では表示されないよ うにアナログ信号を変更することを意味する。スクランブリング技術の例は、限 定されるものではないが、同期抑制、アクティブラインの回転及びラインシャフ リングを含む。用語「暗号化」は、擬似ランダムシーケンスにより多重化するこ とによりディジタルシーケンスを変更する処理を表わすために一般的に用いられ ている。オリジナルの信号を再生するため、「キー」が必要である。ここで、ソ ースＳ（左側）はラスタ順序（ＲＳＳ）で走査され図示の時間順序を与える。ソ ースＳ（例えば、カメラ）はＲＧＢ信号をＭＰＥＧエンコーダ（ＭＰＥＧＥＮＣ ）に供給し、このエンコーダはＭＰＥＧ送信機（ＭＰＥＧＴＲ）に結合する。 表示装置Ｄ（右側）は、ＭＰＥＧデコーダ（ＭＰＥＧＤＥＣ）に結合したＭＰ ＥＧ受信機（ＭＰＥＧＲＥＣ）の信号を受信する。ＭＰＥＧデコーダは表示装置 ＤにＲＧＢ信号を同一の時間順次（Ｔ）で供給し、情報を同一のラスタ順序（Ｒ ＳＳ）で表示する。この技術の例は、Data Encrytion Standard（ＤＥＳ）であ る。 暗号化しない典型的な表示システムの一例を図１に示す。暗号化する典型的な ＭＰＥＧ表示システムの一例を図２に示し、このシステムにおいて暗号化された 順序「ＢＬＣＦ列ＤＧＩＨＥＫＪ」が発生する。ここで、ソースＳ（左側）もラ スタ順序（ＲＳＳ）で走査され、図示の時間順序を与える。ソースＳ（例えば、 カメラ）はＲＧＢ信号を暗号化ユニット（ＥＮＣＲ）に供給し、このユニットは ＲＧＢ信号をＭＰＥＧエンコーダ（ＭＰＥＧＥＮＣ）に暗号化された形態で時間 順序（Ｔ）で供給する。ＭＰＥＧ、エンコーダはＭＰＥＧ送信機（ＭＰＥＧＴＲ ）に結合する。 ＭＰＥＧ受信機（ＭＰＥＧＲＥＣ）はＭＰＥＧ送信機からの信号を受信し、こ のＭＰＥＧ受信機にはＭＰＥＧデコーダ（ＭＰＥＧＤＥＣ）を結合する。ＲＧＢ 信号は時間順次（Ｔ）で暗号化されている。 ＭＰＥＧデコーダには解読ユニット（ＤＥＣＲ）が結合される。 解読ユニットはＲＧＢ信号をオリジナルの時間順序（ＤＥＣＲＲＣＣＴ）で受 信機（Ｒ）の表示装置（Ｄ）に供給する。 ビデオ信号は、適当な許可がない場合使用不能な態様にスクランブルされ又は 暗号化されている。一方、消費者の家屋に許可が与えられると、ケーブルコンバ ータボックス又は受信機の「ビデオ出力」ジャックにおいてビデオ信号がスクラ ンブル解除又は解読され、自由にされる（図３参照）。この図において、ソース ビデオ（ＳＶ）がエンコーダ（ＥＮＣ）に供給され、このエンコーダには暗号化 ユニット（ＥＮＣＲ）が結合されている。暗号化ユニットは暗号化された信号を 送信機（ＴＲ）に供給する。送信チャネルを介して（ＴＲＣＨＯは受信機入力部 （ＲＩ）に供給される信号である）、受信機入力部は復調器（ＤＥＭ）に結合さ れている。復調の後、この信号は解読ユニット（ＤＥＣＲ）において解読され、 出力ポート（ＯＰ）に供給される。前述したように、この段階でビデオ信号（Ｖ Ｓ）が「明瞭に」される。出力ポートは表示装置（Ｄ）を有するモニタ（Ｍ）及 びビデオレコーダ（ＶＣＲ）に結合される。今日多くの型式の表示装置が利用さ れている。一般的に周知の陰極線管表示装置（ＣＲＴ）、及びディジタル光変調 器又は変形可能なミラー空間光変調器（ＤＭＤ）、液晶ディスプレイ（ＬＣＤ） 及びプラズマディスプレイのような個別の表示装置がある。これらディスプレイ の各々は、許可を受けていないユーザがケーブルコンバータボックス又はテレビ ジョン受信機の「ビデオ出力」ジャックの出力からビデオを「自由に」記録する ことに関する問題がある。尚、説明を容易にするため、ＤＭＤの操作について説 明することにする。 ディジタル光変調素子は入射光を２個の異なる輝度レベルに変調できる変調素 子である。最も簡単な場合、明るい光レベル又は暗い光レベルのいずれかが発生 する。典型的には、この素子は光反射性又は光透過性である。この型式の素子の 利点は、ディジタル信号を供給することにより全体として動作できる表示装置を 構成することができることである。これにより、表示回路と関連するディジタル 駆動回路とを１個のチィップに一体化することができる。 特有の型式の空間光変調器は、Larry J.Hornbeck著「Deformable-Mirror Spaci al Light Modu1ater」,SPIE,Vol,1150,Page８６〜１０２（１９９０）に記載され ている変形可能なミラー素子（ＤＭＤ）である（参考として本明細書に記載する ）。このＤＭＤは、集積回路チィップに個別にアドレス可能で静電的に変形可能 なミラーのマトリックスアレイを含んでいる。各ミラーは、観視者に与えられる 画像（例えば、図面、記号、又はテキスト）を構成する１個の光変調された画 素を構成する。 本明細書において参考として記載する米国特許第５０７９５４４号は、ＤＭＤ を用いる種々の表示装置を詳細に記載する。この特許明細書の２個の図面が図４ 及び図５として僅かに変更されて本願に含まれ、代表的なＤＭＤの動作の一般的 な説明を行う。 図４は、タイミング回路１４、変形可能なミラーセルのアレイ１６、レジスタ １８（例えば、シフトレジスタ）、及び第１及び第２のデコーダ２２及び２４を 含むＤＭＤ集積回路チィップの回路図である。変形可能なミラーセルはマトリッ クス状に又は別の通常の配置構成に配置することができる。代表的な配置構成は 行及びＡのマトリックスであり、各セルは行導体と列導体又はラインのとの交点 に配置される。この配置構成はアレイ１６の動作を説明するためのものとする。 多重ビット表示コードの各ビットを記憶する複数のサブセルを含むメモリセルは 各ミラーセルと関連する。多重ビット表示コードにより、ミラーがオン又はオフ する時間量を変えることにより種々の輝度レベルを達成することができる。種々 の輝度レベルを達成する詳細な説明については、米国特許第５０７９５４４号及 び米国特許第出願第０８／４９５２９０号を参照されたい。 レジスタ１８はバス（図示せず）への電気的接続をＡうための多数のタップ２ ０を有し、データをレジスタにロードしてアレイ中の各メモリセルへ転送するこ とができる。バスは、ビデオ源（例えば、テレビジョン）により駆動されるＡ／ Ｄ変換器、コンプュータ又はグラフィック装置のような種々のデータ源からデー タを供給することができる。レジスタ１８は、アレイ１６の各列ラインＣ₁、Ｃ₂ ......Ｃ_Nにより接続した多数の出力部も有する。同様に、デコーダ２２は、ア レイの各行ラインＲ₁、Ｒ₂.....Ｒ_Nに接続した多数の出力部を有する。図４には 図示されていないが、タイミング回路１４がレジスタ１８及びデコーダ２２及び ２４に接続されている。これらデコーダ自身は、タイミング回路１４からのタイ ミングパルスに応じてメモリのサブセルを順次選択するシフトレジスタのような 手段をそれぞれ含んでいる。ＤＭＤ装置において、データはレジスタに順次ロー ドして順次読出すことができる。従って、信号が暗号化されている場合、データ をレジスタにロードする前に解読する必要がある。これにより、信号が自由にさ れてしまう。 タイミング回路１４からのタイミングパルスに応じて、レジスタ１８及びダコ ーダ２２は行及びＡラインを順次選択し、データをレジスタから選択したメモリ セルと関連するメモリセルに供給している。 デコーダ２２は、メモリサブセルを順次選択してレジスタ１８からのデータを 書込む。 デコーダ２４はメモリサブセルからデータを順次読出して関連するミラーセル を起動している。 図５は行ラインＲ_m及び列ラインＣ_nに電気的に接続したＤＭＤアレイ１６の任 意の３ビットメモリセルを線図的に示す。この図５はメモリセルと関連する集積 回路、このメモリセルと関連する行ラインＲ_mと列ラインＣ_nとの交点に位置する メモリセルＤＭ_mn、及びレジスタ１８及びデコーダ２２，２４への接続部を示す 。 アレイ中のこのメモリセル及び他のメモリセルは３ビット二進表示コードの各 ビットを記憶する３個の単一ビット反転メモリサブセル５４、５５、５６により 構成される。このメモリセルに書込むべきデータは、レジスタ１８の各出力部か らＡラインＣ_nを経て３本の電気的に接続されたデータライン５０、５１、５２ に供給され、これらのラインはＷＲＩＴＥスイッチィングトランジスタ９６、９ ７、９８を経てサブセルの入力部に選択的に接続される。これらのトランジスタ の選択は行ラインＲ_mを介して制御され、この行ラインは３個の列導体のグルー プにより形成され、これらの列導体はそれぞれゲートライン９２、９１、９０を 介してトランジスタ９６、９７、９８のゲートに電気的に接続される。Ａライン Ｃ_nはＡｎの各メモリセルのデータ線５０、５１、５２に電気的に接続されてい る。同様に、行ラインＲ_mは列ｍの各メモリセルのゲートライン９２、９１、９ ０の電気的に接続される。 記憶したデータのメモリサブセルからの読出は、ゲートライン８４、８５、８ ６を介して３個の読出スイッチィングトランジスタ６８、６９、７０の各ゲート に電気的に接続されている３個の出力部を有するデコーダ２４により制御される 。メモリサブセルの出力部は、これらのトランジスタを介して単一ビット反転メ モリセル７４の入力部７２に選択的に接続される。ゲートライン８４、８５、８ ６はアレイ中の各メモリセル用の対応するＲＥ列Ｄスイッチィングトランジスタ に電気的に接続される。 単一ビット反転メモリセル７４は、関連するメモリセルＤＭ_nmに電気的に接続 した出力部を有している。メモリセル７４の出力部は制御電極１２８に直接電気 的に接続されると共にインバータ１２９を介して制御電極１３０に電気的に接続 される。参考として本明細書に記載するHornbeckによるＳＰＩＥの文献及び米国 特許第５０７９５４４号に詳細に説明されているように、メモリセル７４が論理 １を表す電圧を発生すると、この電圧は、各ミラー素子１１６を破線１１８で表 されるオンの位置に偏向する。これとは逆に、メモリセル７４が論理０を表す電 圧を発生すると、この電圧は、反射性ミラー素子１１６をオフの位置に偏向する 。オンの位置において、ミラー素子１１６は光（図５では図示されていないソー スからの）を反射し、メモリセルにより表される画素と対応する表示スクリーン 上の行ｍ及びＡｎの画素に向けて入射させる。これとは反対に、オフの位置にお いて、ミラー素子１１６は光を表示スクリーンから遠ざけている。 米国特許出願第０８／４９５２９０号（参考として記載する）は、上述した簡 単なオン及びオフの制御を利用していかにして種々の輝度レベルを達成するかの 一例を図示している。 画素データはレジスタ及びアドレス可能なメモリ素子に各ラインに沿ってライ ン毎に順次ロードされ、画像全体を表示するため全ての画素が同時に変調されて いる。しかしながら、この順次ローディングは信号を自由にしており、容易に複 写されてしまう。ＬＣＤデバイス、ＣＲＴ及びプラズマディスプレイ装置におい ても同様に信号が自由にされてしまう。 本発明の目的は、信号が自由にされるのを防止することにある。 本発明の別の目的は、表示装置を大幅に変更することなく信号が自由にされる のを阻止することにある。 これらの及び他の目的は、メモリ素子に画素データを供給する際順番に従った 順序で画素データを供給する必要がないという認識に基づいている。その代わり に、メモリ素子には暗号化キーに基づいて暗号化された順序でデータを供給する 。初めに、レジスタは画素データの暗号化された順序でロードする（例えば、初 めに行１をレジスタにロードせず、その代わりに暗号化された画素データを、列 ２行３、次に列８行１、次に列４行６等でロードする。）。この場合、メモリ素 子は順番にしたがった順序でロードされることはできず、その代わりにレジスタ からの画素データを正しいメモリ位置に配置する解読キーに基づいてロードする ことができる。例えば、列２、行３、列８、行１及び列４、行６に対応するメモ リ素子はレジスタからの画素データがロードされる。従って、画素データは解読 され、一旦メモリ素子のアレイにロードされるが、解読されたビデオデータは表 示装置自身においてだけ視認され容易に複写することはできない。 デコーダにより読出動作が実行される前に解読されたビデオデータがメモリア レイにロードされるので、暗号化されたアレイへの書込は読出動作に対して作用 せず読出動作は既知の方法にしたがって実列される。 これらの目的は、スクランブルされたアナログ信号を暗号化されたディジタル 順序に変換し暗号化されたデータをメモリを記憶することによりアナログ表示装 置においても達成される。この場合、データは解読キーを用いてメモリから読出 されディジタルアナログ変換されて表示される。データは、メモリに書込まれ画 素順次、ライン順次のバイアスで読出される際に解読することもできる。 本発明の他の目的及び作用効果は明かであり、明細書からも明かにする。 従って、本発明は、数個の工程及びこれら工程間の相互関連性、並びにこれら の工程を実Ａするように適合した構成要件、素子の組合せ、及び部材の配置を用 いる装置、並びに以下の詳細な開示で実証した全ての事項を含み、本発明の範囲 は請求の範囲に記載する。 本発明の理解を一層深めるため、添付図面を参照して本発明を詳細に説明する 。ここで、 図１は典型的なＭＰＥＧ表示システムを示し、 図２は暗号化を有する典型的なＭＰＥＧ表示システムを示し、 図３はＭＰＥＧスキムにおいて信号が自由にされる構成を示し、 図４は本発明による変形可能なミラーセデバイスの線図であり、 図５は図４のデバイスの単一セルの線図的な回路図であり、 図６は個別の表示装置の画素マトリックスを示し、 図７は図６の個別の表示装置の画素データ値を示し、 図８は解読が実Ａされないときの個別の表示装置のメモリ素子アレイの暗号化 された内容を示し、 図９は個別の表示装置のメモリ素子アレイの解読された内容を示し、 図１０はテレビジョン受信機における本発明によるビデオデータの流れを示し 、 図１１は画素位置のサンプルメモリマップ及び図７に示す対応する画素値を示 し、 図１２は本発明によるアナログ表示装置を示す。 上述したように、図４に示すＤＭＤの実施例は画素データを画素（列）レジス タ１８に記憶する。従来技術において、画素レジスタ１８は所定のアクティブラ イン（行）上のアクティブ画素の数に対応した多数のメモリ素子を含む。所定の ライン（行）についての画素データは、ライン（列）選択デコーダ２２の制御の もとでライン順次の順序でアレイ１６に転送する。デコーダ２２は所望のライン についてアレイ１６のメモリ位置をアドレスする。画素（列）レジスタ１８に記 憶されている画素データはライン毎にアレイ１６に転送する。アレイ１６が画素 データのフレームで全体がロードされると、ＤＭＤは起動することができる。Ｄ ＭＤの起動は、ビット面デコーダ２４の制御のもとで、ビット面バイアスのアレ イ全体をアドレスする必要がある。例えば、全ての最上位ビットが所定の時間期 間中にアドレスされ、これに次のビットが後続する。このシステムについての全 てのタイミングはタイミング発生器１４の制御のもとで行う。アレイへのロード ィングは「書込」処理と称することができ、アレイからの読出はビット面起動又 は「読出」処理に対応する。タイミング発生器１４は適切な書込イネーブル信号 及び読出イネーブル信号を供給する。 データはレジスタ１８からメモリ素子（各画素位置毎に二進コードの個別の記 憶機構をそれぞれ具える）へ解読器２５により与えられた特定の解読キーが続く 任意の方法で書込まれ、メモリ素子のアレイは図９に示す解読された画素データ を維持する。次に、このデータは読出デコーダ２４により読出され構成された方 法でＤＭＤ上に表示される。この方法は、信号を自由にする表示装置以外の装置 で信号を発生させることができない。画素データが自由になる唯一の位置は表示 装置自身である。 図６は個別の画素セルを有する個別の表示装置を示す。各画素はライン番号１ 及びそのラインの画素番号ｐにより表す。表示の個々の点は（１，ｐ）として表 す。ラインは「行」として称することもでき、行内の位置（画素番号）は「列」 と称することもできる。例えば、図６の表示の下側で右側の部分は（８，１５） 又は（行８，列１５）として表すことができる。このようにして、表示上に各点 は対応する座標系を有し、これによりメモリアレイの位置にマップすることがで きる。 図７はＤＭＤ表示用のメモリアレイに記憶したデータの特定のフレームを示す 。画素位置及び対応する画素値は、ライン（行）２及び６についての画素値の表 を示す図１１に示すように発生することができル。 代表的なＤＭＤシステムにおいて、図７に示す画素データは時間順次の順序で 受信機により発生する。例えば、この順序は、ラスタ走査系におけるようにライ ン毎に画素位置に従うことができる。これは、画素データがＤＭＤに対するイン タフェースにおいて自由になることを位置する。 一方、本発明においては、図７に示す画素データは受信機により時間順次の順 番で発生することはない。この理由は、データが暗号化され、画素の時間順序は ビデオデコーダから出力される際に暗号化された順序にされているからである。 暗号化された順序はランダムに現れるが、ある型式のキーが続く。これは、デー タがアレイにライン順序で転送される場合データの時間順序に「スクランブルさ れた」画像が続くことを意味する（図８に示すように）。図８から明かなように 、画素データはメモリ素子のアレイに明かにランダムの位置に記憶される。例え ば、第１の画素位置は実際には（０，０）であるが（図６参照）、この位置につ いては画素（４，１）がデコーダされている（図８参照）。一方、キーが既知の 場合、データがアレイ１６のメモリ素子にロードされたときデコーダ２２及びレ ジスタ１８により解読されることができ、個別のディスプレイに供給されて適切 に表示される。これは、順番に従ってではなく、解読キーに基づいてメモリ素子 のマトリックスアレイにロードすることにより達成できる。従って、図９示すよ うに、メモリ素子のマトリックスアレイが形成されることになる。次に、読出動 作が既知のＤＭＤ読出動作に基づいてデコーダ２４により行わる。 従って、本発明の好適実施例において、画素データが時間順次の順番でない順 序でメモリ素子のアレイに供給されるようにアレイへのローディングが変更され る。このような動作は、タイミング発生器１４が画素データに対応する解読キー に続いて画素Ａレジスタ１８及びライン（列）デコーダ２２の適切な制御を与え る必要がある。画素（列）レジスタへのデータの書込は一度に１個の画素で行い 、続いてライン（行）デコーダ２２及びレジスタ１８の指示に従ってそのデータ をアレイ１６の適切なラインに転送する。ロードされたアレイは図９のように現 れる。ライン毎ではなく画素毎にアレイ全体がロードされると、読出起動は、上 述したビット面デコーダ２４の制御のもとで、標準の構成モードで発生すること ができる。 図１０は本発明によるテレビジョン受信機におけるビデオデータ流を示す。ビ デオ信号はビデオエンコーダ３０に供給されて符号化され、次に暗号化器３２に 供給する。暗号化及び符号化されたビデオ信号は送信機３４により送信チャネル を経て受信機３５に送信される。受信機３５は暗号化及び符号化されたビデオ信 号をビデオデコーダ３６に供給する。このビデオ信号はビデオデコーダ３６にお いてデコードされるが、ＤＭＤ表示装置に供給された際依然として暗号化された 形態にあり、従ってビデオ出力ジャックにおいて信号が自由にされるのが防止さ れる。 本発明の類似の構成において、ＣＲＴを用いてアナログ又はディジタルの形態 で送信される信号を表示する。図１２は本発明によるＣＲＴのシステムを示す。 典型的には、スクランブルされたビデオ信号はＣＲＴインタフェースの前でスク ランブル解除される。デコードされスクランブルされたアナログＲＧＢビデオ信 号は、アナログ対ディジタル変換器４０においてディジタルの形態に変換する。 ディジタル化された画素データは、ランダムアクセスメモリ（Ｒ列Ｍ）４２だけ で構成されるフレームメモリ（インタレースされた信号の場合、フィルドメモリ ）に記憶する。従って、いかなる時間においてもメモリのいかなる位置にもアド レスすることができる。このアドレシングはアドレスカウンタ４３により与えら れる。アドレスカウンタ４３はタイミング発生器４４により制御する。このタイ ミンング発生器４４は、スクランブルされたデータを解読器４７からの解読キー により指示された既知のパターンにマップする機能を有する。ディジタル化され たデータは、スクランブルされた画素値により要求される位置に対応するメモリ の位置をアドレスするアドレスカウンタ４３によりランダムな順序でＲ列Ｍ４２ に書き込まれる。Ｒ列Ｍ４２の「読出」側において、ディジタル化されたデータ は画素対画素又はライン対ラインのフォーマットの順序で出力される。次に、ス クランブル解除されたディジタル化されたビデオ画素値は、ラスタ−ベースの順 序でＲ列Ｍ４２から読み出され、ディジタル対アナログ変換器によりアナログの 形態に変換され、駆動電子装置４８から供給されるＣＲＴ駆動電子信号と同期し てＣＲＴ４６に供給される。 画素データは、暗号化された順序でＲ列Ｍ３２に記憶し解読キーに基づいて読 み出すことができ、或いは解読キーに基づいてＲ列Ｍ３２に書き込み順番にした がった順序で読み出すことができる。本発明は、ディジタル信号を受信しディジ タル信号をアナログ形態に変換して表示するアナログデイスプレイにも適用する ことができる。 上述した説明から明かにされたように上記目的が達成されること明かであり、 上述した方法を実施及び上述した構成を実施する際本発明の精神及び範囲から逸 脱することなく種々の変更が可能であり、上述した説明及び添付図面に含まれる 全ての事項はこれらに限定されず本発明の範囲に含まれるものである。

Claims (1)

1. 【特許請求の範囲】 １．暗号化されたビデオ画素データを解読及び表示する表示装置であって、 前記解読されたビデオ画素データをフレームとして表示するｐ列１行の画素 セルのアレイと、 ｐ列１行のメモリ素子であって、各メモリ素子が個々の画素セルと関連し、 フレーム期間中に個々の画素セルの輝度を表す解読されたビデオデータのディ ジタルコードを記憶するｐ列１行のメモリ素子と、 前記暗号化されたビデオ画素データのディジタルコードのフレームの少なく とも一部を、列及び行の順次の順序ではなく暗号化された順序で記憶し、ビデ オ画素データを前記メモリ素子のアレイに供給するレジスタと、 前記メモリ素子のアレイのＡ及び行を起動し、これらメモリ素子に前記記憶 したディジタルコードをロードする書込デコーダと、 解読キーを受信すると共に、前記書込デコーダが前記メモリ素子のアレイの 行及びＡを順次の順番ではなく解読キーに基づく順番で起動するように解読キ ーを前記書込デコーダに供給し、前記解読キーにより各画素セル毎にレジスタ に記憶されている暗号化されているビデオデータのディジタルコードを正しい メモリ素子に供給してビデオ画素データを解読する解読器とを具える表示装置 。 ２．請求項１に記載の表示装置において、表示装置を変形可能なミラー空間変調 器とした表示装置。 ３．前記書込デコーダにタイミングパルスを供給してメモリ素子のアレイの行及 びＡを起動させるタイミング回路をさらに具える請求項１に記載の表示装置。 ４．請求項１に記載の表示装置において、前記ディジタルコード自身が各画素毎 に暗号化され、解読キーがメモリ素子に配置される前にディジタルコードを解 読する表示装置。 ５．スクランブルされたビデオ信号をスクランブル解除して表示するアナログ表 示装置であって、 スクランブルされたアナログＲＧＢビデオ信号を暗号化されたディジタル画 素データに変換するアナログ対ディジタル変換器と、 スクランブル解除されたビデオ信号を表示するｐ列１行の画素セルのアレイ と、 対応するｐ列１行のメモリ素子のアレイであって、各メモリ素子がフレーム 期間中に画素セルのディジタル化された画素データを記憶し、前記ディジタル 化された画素データが暗号化された順序でｐ列１行のメモリ素子に記憶され、 ｐ_iｎ_jのメモリ素子はｐ_iｎ_jの画素セルのディジタル化された画素データを必 ずしも保持せず、前記ディジタル化された画素データはメモリ素子アレイに暗 号化された順序で記憶されるメモリ素子のアレイと、 前記メモリ素子のアレイからのディジタル化された画素データを解読キーを 用いることにより解読して解読信号を供給し、前記メモリ素子の各々に記憶さ れているディジタル化された画素データをその正しい画素セルに整合させる解 読器と、 前記解読信号を受信し、解読されたディジタル化された画素データを画素順 次の順序で且つライン順次の順序で供給する読出デコーダと、 前記解読されたディジタル画素データを受信すると共に、画素セルに表示す るためのスクランブルされていないアナログビデオ信号に変換するディジタル 対アナログ変換器とを具えるアナログ表示装置。 ６．請求項５に記載の表示装置において、前記画素セルを起動する駆動電子回路 をさらに具え、前記スクランブルされていないビデオ信号を前記駆動電子書込 と同期して画素セルに供給するアナログ表示装置。 ７．請求項５に記載のアナログ表示装置において、前記ビデオ信号がインタレー スされ、前記メモリ素子がフィールド期間中に前記ディジタル化された画素デ ータを記憶するアナログ表示装置。 ８．請求項１に記載の表示装置を具えるテレビジョン受信機。 ９．請求項５に記載のアナログ表示装置を具えるテレビジョン受信機。 10．暗号化されたビデオ画素データを解読し表示するに際し、 ｐＡ１行の画素セルのアレイに１フレームとして表示される各画素毎にディ ジタルコードを含む暗号化されたビデオ画素データを受信する工程と、 前記暗号化されたビデオ画素データのディジタルコードのフレームの少なく とも一部をレジスタに記憶し、暗号化されたビデオデータをＡ及び行の順次の 順序ではなく暗号化された順序で記憶レジスタに記憶する工程と、 ｐ列１行のメモリ素子を有するメモリ素子のアレイに前記暗号化されたビデ オ画素データを供給し、各メモリ素子が個々の画素セルと関連し、フレーム期 間中に個々の画素セルの輝度を表す解読されたビデオ画素データをディジタル コードを記憶する工程と、 解読キーを用いてメモリ素子アレイのＡ及び行を起動し、これらメモリ素子 に前記レジスタからの分類されたディジタルコードをロードし、前記行及び列 を順次の順番ではなく解読キーに基づく順番で起動し、前記解読キーにより各 画素セル毎にレジスタに記憶されている暗号化されているビデオデータのディ ジタルコードを正しいメモリ素子に供給してビデオデータを解読する工程とを 具える暗号化されたビデオ画素データを解読し表示する方法。 11．スクランブルされたビデオ画素データをスクランブル解除して表示するに際 し、 ｐ列１行の画素セルのアレイに表示されるスクランブルされたビデオ画素デ ータを受信する工程と、 スクランブルされたビデオデータを暗号化されたディジタルビデオデータに アナログ対ディジタル変換する工程と、 前記暗号化されたディジタルビデオデータを対応するｐ列１行のメモリ素子 のアレイに記憶し、各メモリ素子がフレーム期間中に画素セルの輝度を表すデ ィジタルコードを記憶し、前記ディジタルコードが暗号化された順序でｐ列１ 行のメモリ素子に記憶され、ｐ_iｎ_jのメモリ素子はｐ_iｎ_jの画素セルのディジ タルコードを必ずしも保持せず、前記ディジタルコードはメモリ素子アレイに 暗号化キーに基づいて記憶する工程と、 前記メモリ素子アレイからのディジタル化されたビデオデータを解読キーを 用いることにより解読し、前記メモリ素子の各々に記憶されているディジタル 化された画素データをその正しい画素セルに整合させ、画素順次の順序及びラ イン順次の順序で解読されたディジタル化されたビデオデータを読み出す工程 と、 前記解読されたディジタルビデオデータを、スクランブルされていないビデ オ信号にディジタル対アナログ変換して画素セルに表示する工程とを具えるス クランブルされたビデオ画素データをスクランブル解除及び表示する方法。 12．スクランブルされたビデオ信号をスクランブル解除して表示するアナログ表 示装置であって、 スクランブルされたアナログＲＧＢビデオ信号を暗号化されたディジタル画素 データに変換するアナログ対ディジタル変換器と、 スクランブル解除されたビデオ信号を表示するｐ列１行のアレイと、 ｐ列１行のメモリ素子のアレイであって、各メモリ素子が画素セルのディジ タル化れさた画素データをフレーム期間中に記憶するメモリ素子のアレイと、 解読キーに基づいてメモリ素子をアドレスし、暗号化されたディジタル画素 データを解読された形態でメモリ素子のアレイに記憶するアドレス器と、 前記解読されたディジタル画素データを受信し、画素セルに表示するための スクランブルされていないアナログビデオ信号に変換するディジタル対アナロ グ変換器とを具えるアナログ表示装置。 13．請求項１２に記載のアナログ表示装置を具えるテレビジョン受信機。 14．暗号化されたビデオ信号受信し、解読し、ディジタル対アナログ変換し、解 読されたアナログビデオ信号を表示するアナログ表示装置であって、 解読されたアナログビデオ信号を表示するｐ列１行のアレイと、 ｐ列１行のメモリ素子のアレイであって、各メモリ素子が暗号化されたビデ オ自己のディジタル化された画素データをフレーム期間中に画素セルに記憶す るメモリ素子アレイと、 解読キーに基づいてメモリ素子をアドレスし、暗号化されたディジタル画 素データを解読された形態でメモリ素子のアレイに記憶するアドレス器と、 前記解読されたディジタル画素データを受信し、画素セルに表示するため のスクランブルされていないアナログビデオ信号に変換するディジタル対アナ ログ変換器とを具えるアナログ表示装置。