JP2000509865A - 高速桁上げ／和選択加算器のためのシステム及び方法 - Google Patents

Abstract

(57)【要約】 加算システム（１００）は、少なくとも１つの加算ブロックサブシステム（１０２ａ）を備える。各加算ブロックサブシステムは、一対の入力信号ライン（１３０a-h及び１３３a-h）、条件付き和−選択及び条件付き桁上げ−選択を備える加算回路ブロック（１１０）、和−ハイライン（２２０a-h）、和−ローライン（２２５a-h）、桁上げ−ハイライン（２６０ｈ）、桁上げ−ローライン（２６５ｈ）、和選択スイッチ（１６０）、桁上げ選択スイッチ（１６３）、桁上げ転送ライン（１９９ａ）、及び出力信号ライン（１８５）を備える。入力ラインは、個別のビットラインであり、それらは、最下位ビットから最上位ビットまでペアにされる。加算回路ブロック内で、入力ビットラインのペアが、条件付き和−選択と条件付き桁上げ−選択に結合される。条件付き和−選択が、和−ハイ及び和−ローラインに結合され、条件付き桁上げ−選択が、桁上げ−ハイ及び桁上げ−ローラインに結合される。和選択スイッチは、出力信号ラインを、和−ハイまたは和−ローラインに選択的に結合する。

Description

【発明の詳細な説明】 発明の名称 高速桁上げ／和選択加算器のためのシステム及び方法 発明の分野 １．発明の分野 本発明は、２進加算用のシステム及び方法に関連する。より詳しくは、本発明 は、２進加算回路用のシステム及び方法に関連する。 ２．関連技術の説明 加算回路は、電子ディジタル回路において既知である。加算回路は、２つのｎ ビット数の並列加算を実行するために使用される。ここで、ｎは、整数とするこ とができる。加算回路において、従来の論理回路を、２つの数を足し合わせるた めに使用することができ、この論理回路は、適切な桁上げ出力及び桁上げ入力を 提供する。典型的な加算回路は、キャリー（桁上げ）リプル加算器、キャリール ックアヘッド（桁上げ先見）並列加算器、及び条件付き和／桁上げ選択加算器を 備える。 最も単純な加算回路は、キャリーリプル加算器である。キャリーリプル加算器 は、全加算論理回路を使用する。この全加算論理回路には、第１及び第２の加算 入力信号に加えて、第３の入力信号として先行ビットからの桁上げ出力信号が入 力される。キャリーリプル加算回路では、桁上げビットは、最下位ビットから最 上位ビットまで伝達される。キャリーリプル加算回路を使用すれば、加算器を簡 単に実装することができる。しかしながら、桁上げビットは、回路の各ステージ （段）を通って伝わらなければならないので、動作速度を制限する重大な伝搬遅 延が存在するという欠点がある。従って、キャリーリプル加算回路は、回路の動 作速度が重要となる、例えば、３２ビットかそれより大きい加算回路のような、 大きなビット幅用の加算回路には適しない。 演算プロセスに対する動作速度を上げるために、桁上げ先見加算回路が使用さ れる。桁上げ先見加算回路は、各ビット信号用の入力信号ラインの第１の組 に加えて、桁上げ信号が発生するかどうかを個別に判定するために、入力信号ラ インに結合された桁上げ信号ラインの個別の組を備える標準的な全加算論理回路 構成要素から構成される。例えば、桁上げ先見加算回路は、共に加算される２つ の８ビット数の最下位４ビットの入力信号を評価して、それらが下流の全加算回 路から桁上げ出力を発生するかどうかを判定することができる。従って、桁上げ が低次の全加算器を通って伝搬するのを待つことなく、最上位の４ビット入力を ともに加算することができる。 桁上げ先見加算回路では、各加算入力信号は、入力ブロックに分割される。各 入力ブロックは、桁上げ入力信号に個別に加算されて、必要であれば、桁上げ出 力信号を生成する。桁上げ出力信号は、桁上げ出力ブロックのロジックを使用し て計算される。各入力ブロックに対する桁上げ出力信号は、各桁上げ出力ブロッ クを使用して、加算入力信号から計算され、次に、この計算をカスケード接続し て大きなビット幅の加算器を作成する。桁上げ先見加算回路は、算術演算を実行 するための回路動作速度を上げる。しかしながら、桁上げ先見加算回路には、加 算入力信号と桁上げ出力信号を各ステージ毎に処理するために必要な２重のロジ ックを備えるという欠点がある。さらに、回路のステージが増加すると、桁上げ 出力ブロックの数は指数関数的に増加する。回路ステージの増加もまた、伝搬遅 延が増加する原因となる。従って、例えば、３２ビット以上の、大きなビット幅 を有する加算回路については、加算器を実装するために必要なチップの表面積が 大幅に増加し、各回路ステージに対して必要なロジックを組み込むためのコスト が増加する。さらに、伝搬遅延が増加して、回路の動作速度の元々の上昇が打ち 消されてしまう。 ロジック要素の数を低減するために、加算器を、条件付き和／桁上げ選択加算 回路として実施することができる。条件付き和／桁上げ選択加算回路は、特定の 論理レベルを選択するためのスイッチを備えた従来のロジック要素からなる。条 件付き和／桁上げ選択加算回路では、２つの和が、２組の桁上げと共に計算され る。一方の桁上げは、入力桁上げ信号、すなわち桁上げ入力信号を論理０（「０ 」）として加算することを想定し、他方の桁上げは、入力桁上げ信号、すなわち 、桁上げ入力信号を論理（「１」）として加算することを想定し ている。次に、実際の桁上げ入力信号の論理値に基づいて、正しい和信号と桁上 げ出力信号が選択される。 条件付き和／桁上げ選択加算回路は、桁上げ先見加算回路よりも少ない論理回 路要素を使用し、従って、実装するのに必要となるチップの表面積がより小さい 。しかしながら、条件付き和／桁上げ選択加算回路によって伝搬遅延が導入され る。なぜなら、桁上げ入力信号ビットは、各論理ブロック内を最下位ビットから 最上位ビットまで伝搬するからである。この場合にも、３２ビット以上の多ビッ ト加算回路については、回路の動作速度を制限する重大な伝搬遅延がある。従っ て、条件付き和／桁上げ選択加算回路は、より高速の回路スループットを要求す る加算回路、特に、多ビット加算回路用としては不十分である。従って、論理回 路要素の数が少なく、かつ、加算システム全体の伝搬遅延を最小化することによ って演算スループットをより改善した加算システムが必要とされている。 発明の要約 本発明は、桁上げを有する少なくとも１つの加算回路ブロックのサブシステム からなる加算システムを備える。各加算ブロックのサブシステムは、少なくとも １つの条件付き和−選択、及び少なくとも１つの条件付き桁上げ−選択を有する 加算回路ブロックを備える。条件付き和−選択は、第１の組の入力ビット信号と 、第２の組の入力ビット信号を受け取るように結合され、さらに、第１の組の桁 上げ−選択ビット信号と、第２の組の桁上げ−選択ビット信号を受け取るように 結合される。桁上げ−選択ビットは、条件付き桁上げ−選択によって生成される 。 条件付き和−選択は、第１及び第２の組の入力ビット信号の各入力ビット信号 に対して、個々の入力ラインを備える。第１及び第２の組の入力ビット信号の各 々からの１ビットは、ペアにされて、最下位ビットから開始して、最上位ビット まで移動する。入力ビット信号の各ペア毎に、条件付き和−選択は、論理加算器 、第１及び第２の論理加算器の和出力ライン、第１及び第２のスイッチマルチプ レクサ（switch multlplexer）、桁上げ−ハイ（高）ライン、桁上 げ−ロー（低）ライン、和−ハイ（高）ライン、及び和−ロー（低）ラインを備 える。論理加算器は、入力ビット信号のペアを受信して、和信号を出力するよう に結合される。この和信号は、第１の論理加算器の和出力ラインを通る入力ビッ ト信号のペアの和と、第２の論理加算器の和出力ラインを通るその和の反転を表 す。 桁上げ−ローラインは、第１のスイッチマルチプレクサに結合される。第１の スイッチマルチプレクサは、桁上げ−ローラインが、論理ハイ（高）（ハイ＝１ ）信号を有する場合には、第１の論理加算器の和出力ラインに結合され、桁上げ −ローラインが論理ロー（低）（ロー＝０）信号を有する場合には、第２の論理 加算器の和出力ラインに結合される。第１のスイッチマルチプレクサは、また、 和−ロー出力ラインにも結合される。桁上げ−ハイラインは、第２のスイッチマ ルチプレクサに結合される。第２のスイッチマルチプレクサは、桁上げハイライ ンが論理ハイ信号を有する場合には、第１の論理加算器の和出力ラインに結合さ れ、桁上げハイラインが、論理ロー信号を有する場合には、第２の論理加算器の 和出力ラインに結合される。第２のスイッチマルチプレクサは、また、和−ハイ 出力ラインにも結合される。従って、ロー及びハイ−和ラインのそれぞれを通る 和信号は、入力ビット信号の各ペアについて実行される論理加算機能の他に、桁 上げ−ローライン及び桁上げ−ハイラインを通る論理信号にも依存する。 １ビット桁上げ−ハイライン及び１ビット桁上げローライン上の桁上げ信号は 、条件付き桁上げ−選択からのものである。条件付き和−選択に対してペアにさ れる入力信号ビットは、条件付き桁上げ−選択に対してもペアにされる。入力信 号ビットの各ペアは、論理ＯＲサブ回路及び論理ＡＮＤサブ回路に結合される。 条件付き桁上げ選択は、また、ラインマルチプレクサの第１〜第６の組を備える 。第１及び第２のラインマルチプレクサの組は、４つのラインマルチプレクサを 備える。第１及び第２の組のラインマルチプレクサ内の各ラインマルチプレクサ は、第２、第４、第６、及び第８の諭理ＯＲ及び論理ＡＮＤサブ回路にそれぞれ 結合される。第１及び第２の組のラインマルチプレクサのラインマルチプレクサ は、先行する論理ＯＲサブ回路（第１の組）及び先行する 論理ＡＮＤサブ回路（第２の組）からの出力信号が、それぞれ、論理ハイまたは 論理ローであったかどうかに基づいて、論理ＯＲサブ回路の出力と論理ＡＮＤサ ブ回路の出力を切り換える。 第３及び第４の組のラインマルチプレクサは、３つのラインマルチプレクサを 含む。第３及び第４の組のラインマルチプレクサの第１のラインマルチプレクサ は、第１及び第２のそれぞれの組のラインマルチプレクサの第１のラインマルチ プレクサからの出力信号によって切り換えられる。第３及び第４の組のラインマ ルチプレクサの第２のラインマルチプレクサは、第３及び第４の組のラインマル チプレクサのそれぞれの第１のラインマルチプレクサからの出力信号に基づいて 切り換えられる。第３及び第４の組のラインマルチプレクサの第３のラインマル チプレクサは、第３及び第４の組のラインマルチプレクサのそれぞれの第２のラ インマルチプレクサからの出力に基づいて切り換えられる。 第５及び第６の組のラインマルチプレクサは、それぞれ、３つのラインマルチ プレクサを備える。第５及び第６の組のラインマルチプレクサの３つのラインマ ルチプレクサは、第３、第５、及び第７の論理ＯＲ及び論理ＡＮＤサブ回路の出 力にそれぞれ結合される。第５及び第６の組のラインマルチプレクサの第１のラ インマルチプレクサは、第１及び第２の組のラインマルチプレクサの第１のライ ンマルチプレクサからの出力をそれぞれ使用して切り換えられる。第５及び第６ の組のラインマルチプレクサの第２のラインマルチプレクサは、第３及び第４の 組のラインマルチプレクサの第１のラインマルチプレクサからの出力をそれぞれ 使用して切り換えられる。第５及び第６の組のラインマルチプレクサの第３のラ インマルチプレクサは、第３及び第４の組のラインマルチプレクサの第２のライ ンマルチプレクサからの出力をそれぞれ使用して切り換えられる。 条件付き桁上げ−選択は、桁上げ−ハイライン及び桁上げ−ローラインを通る 加算されたｎビット入力信号の桁上げ用の桁上げビット信号を生成し、桁上げビ ット信号の１つは、出力信号を生成するために各ビット毎に結合される。１番目 の桁上げビットライン（最下位桁）は、１ビット桁上げ−ハイラインの論理ＯＲ サブ回路と、１ビット桁上げ−ローラインの論理ＡＮＤサブ回路に結 合される。ラインマルチプレクサの第１及び第２の組の第１のラインマルチプレ クサは、ｎビット桁上げ信号の２番目の最下位ビットである、次の１ビット桁上 げ−ハイライン及び１ビット桁上げ−ローラインにそれぞれ結合される。ライン マルチプレクサの第５及び第６の組の第１のラインマルチプレクサは、３番目の 最下位桁の１ビット桁上げ−ハイライン及び１ビット桁上げ−ローラインにそれ ぞれ結合される。ラインマルチプレクサの第３及び第４の組の第１のラインマル チプレクサは、４番目の最下位桁の１ビット桁上げ−ハイライン及び１ビット桁 上げ−ローラインにそれぞれ結合される。 ラインマルチプレクサの第５及び第６の組の第２のラインマルチプレクサは、 ５番目の最下位桁の１ビット桁上げ−ハイライン及び１ビット桁上げローライン にそれぞれ結合される。ラインマルチプレクサの第３及び第４の組の第２のライ ンマルチプレクサは、６番目の最下位桁の１ビット桁上げ−ハイライン及び１ビ ット桁上げローラインにそれぞれ結合される。ラインマルチプレクサの第５及び 第６の組の第３のラインマルチプレクサは、２番目の最上位桁（７番目の最下位 桁、すなわち最下位桁から７番目の桁）の１ビット桁上げ−ハイライン及び１ビ ット桁上げローラインにそれぞれ結合される。ラインマルチプレクサの第３及び 第４の組の第３のラインマルチプレクサは、最上位桁の１ビット桁上げ−ハイラ イン及び１ビット桁上げローラインにそれぞれ結合される。 本発明の動作中、第１及び第２のｎビット入力信号は、各加算ブロックのサブ システムに、具体的には、条件付き和−選択と条件付き桁上げ−選択に同時に送 られる。条件付き和−選択において、第１及び第２のｎビット入力信号の個々の ビットのペアが加算される。同時に、桁上げ信号が、条件付き桁上げ−選択によ って決定される。ｎビット桁上げ信号については、ｎ−１の個々のビットが条件 付き和−選択に送られて、各論理加算器に結合された第１及び第２のマルチプレ クサスイッチを切り換える。従って、加算ブロックのサブシステムは、加算され たビットのペアの最下位桁の和信号を出力し、さらに、桁上げ信号のｎ番目のビ ットの桁上げビットを出力する。ｎ番目の桁上げビットは、次の加算ブロックの サブシステムに送られ、そこで、和出力選択スイッチと、桁上げ選択スイッチを 切り換えるための信号を出力する。これ以上加算ブロッ クのサブシステムがない場合には、桁上げ信号は、加算システムの桁上げ信号と して加算システムから出力される。 本発明は、複数のラインマルチプレクサを有する条件付き桁上げ−選択を使用 して、桁上げ計算を伴う和計算中のゲート遅延の数を減らすという利点を提供す る。従って、本発明は、回路全体の動作速度を上げるという利点を提供する。さ らに、本発明は、桁上げを有する多ビット加算器に必要なチップ回路の量を低減 し、及び、その結果として、桁上げを有する多ビット加算器を実装するために必 要なチップの表面積の大きさを低減するという利点を提供する。なぜなら、伝搬 させる桁上げ信号に対して回路要素を追加するのではなく、ラインマルチプレク サを、桁上げ信号を伝搬させるために条件付きで切り換えることができるからで ある。 本明細書に記載された特徴及び利点は、すべてを含むものではなく、特に、図 面、発明の詳細な説明、及び請求の範囲を参照することによって、他の多くの特 徴及び利点が、当業者には明らかになるであろう。さらに、本明細書で使用した 用語は、主に読みやすさと教示の目的で選択したものであり、創作の対象物の全 体を描写し、または、制限するために選択したものではないということに注意す べきである。 図面の簡単な説明 図１は、本発明に従う加算システムのブロック図である。 図２は、本発明に従う加算回路ブロックのブロック図である。 図３は、本発明に従う加算ブロックの条件付き和−選択のブロック図である。 図４は、本発明に従う加算ブロックの条件付き桁上げ−選択のブロック図であ る。 図５は、本発明に従う条件付き桁上げ−選択ブロックの動作を示す流れ図であ る。 図６は、本発明に従う加算システムの動作を示す流れ図である。 発明の詳細な説明 本発明は、和及び桁上げを有し、伝搬遅延が最小である加算システムのための システム及び方法を提供する。図１は、本発明に従う３２ビット加算システム１ ００を示すブロック図である。加算システム１００は、ｘを任意の整数とする、 ｘビット加算器とすることができるということに留意されたい。 加算システム１００は、１つまたは複数の加算ブロックのサブシステム１０２ ａ〜１０２ｄから構成することができる。１実施態様においては、加算システム １００は、第１〜第４の加算ブロックのサブシステム１０２ａ〜１０２ｄを有す る３２ビット加算器である。各加算ブロックサブシステム１０２ａ〜１０２ｄは 、加算回路ブロック１１０、１１５、１２０、１２５を備える。具体的には、図 １の加算システム１００は、３２ビット加算器であり、４つの８ビット加算回路 ブロック１１０、１１５、１２０、１２５の組を備える。図２〜５を用いて後で さらに説明するように、各加算回路ブロック１１０、１１５、１２０、１２５は 、条件付き和−選択回路２１０と、条件付き桁上げ−選択回路２１５から構成さ れる。 各加算回路ブロック１１０、１１５、１２０、１２５は、第１のｎビット入力 ライン１３０a-h、１３６a-h、１４２a-h、１４８a-hと、第２のｎビット入力ラ イン１３３a-h、１３９a-h、１４５a-h、１５１a-hを備える。ここで、ｎは、す べてのｎビットを加え合わせたものの合計がｘとなるようなｘの倍数である任意 の整数である。好ましい実施態様では、入力信号は、それぞれ３２ビット幅であ って、ｎが８であり、各加算回路ブロック１１０、１１５、１２０、１２５への 各入力が８ビット幅である。各加算回路ブロック１１０、１１５、１２０、１２ ５は、また、ｎビットのハイ−和ライン２２０a-h、２３０a-h、２４０a-h、２ ５０a-h、ｎビットのロー−和ライン２２５a-h、２３５a-h、２４５a-h、２５５ a-h、ｍビットの桁上げ−ハイライン２６０ｈ、２７０ｈ、２８０ｈ、２９０ｈ 、ｍビットの桁上げ−ローライン２６５ｈ、２７５ｈ、２８５ｈ、２９５ｈ、和 出力選択スイッチ１６０、１６６、１７２、１７８、及び桁上げ選択スイッチ１ ６３、１６９、１７５、１８１を備える。好ましい実施態様では、ｍビットライ ンは１ビット幅である。また、加算システム１００は、 他の装置または他のシステムを起点とすることができる桁上げ入力信号ライン１ ５５、加算されたｍビット入力信号の最下位桁を表す出力信号ライン１８５、１ ８８、１９１、１９４、加算システムからの１ビット桁上げを表す加算システム の桁上げ転送ラインを備える。 第１のｎビット入力ライン１３０、１３６、１４２、１４８、及び第２のｎビ ット入力ライン１３３、１３９、１４５、１５１は、それぞれ、それぞれの加算 回路ブロック１１０、１１５、１２０、１２５に結合される。また、各ｎビット のハイ−和ライン２２０a-h、２３０a-h、２４０a-h、２５０a-h、ｎビットのロ ー−和ライン２２５a-h、２３５a-h、２４５a-h、２５５a-h、ｍビットの桁上げ −ハイライン２６０ｈ、２８０ｈ、２７０ｈ、２９０ｈ、及びｍビットの桁上げ −ローライン２６５ｈ、２７５ｈ、２８５ｈ、２９５ｈは、それぞれの加算回路 ブロック１１０、１２０、１３０、２４０に結合される。 各加算回路ブロック１１０、１１５、１２０、１２５のｎビットの和−ハイラ イン２２０a-h、２３０a-h、２４０a-h、２５０a-h、及びｎビットの和−ローラ イン２２５a-h、２３５a-h、２４５a-h、２５５a-hは、それぞれの和出力選択ス イッチ１６０、１６６、１７２、１７８に結合される。各和出力選択スイッチ１ ６０、１６６、１７２、１７８は、それぞれの出力信号ライン１８５、１８８、 １９１、１９４に接続される。各出力信号ライン１８５、１８８、１９１、１９ ４は、ｎビット幅であり、それぞれの加算回路ブロック１１０、１１５、１２０ 、１２５への入力信号ライン１３０a-h、１３３a-h、１３６a-h、１３９a-h、１ ４２a-h、１４５a-h、１４８a-h、１５１a-hを通るｎビット信号として表される 被加算入力信号の最下位桁を生成する。上述したように、本加算システム１００ では、ｎは８である。各桁上げ−ハイライン２６０ｈ、２７０ｈ、２８０ｈ、２ ９０ｈ、及び各桁上げ−ローライン２６５ｈ、２７５ｈ、２８５ｈ、２９５ｈは 、それぞれの桁上げ選択スイッチ１６３、１６９、１７５、１８１に結合される 。各桁上げ選択スイッチ１６３、１６９、１７５は、最後の桁上げ選択スイッチ １８１を除いて、桁上げ転送信号ライン１９９a-cに結合され、次に、続く加算 回路ブロックの和選択スイッチと、桁上げ選択スイッチに結合される。最後の桁 上げ選択スイッチ１８１は、加算システム１００ から出力される桁上げ転送信号ライン１９９ｄに結合される。 桁上げ入力信号ライン１５５は、加算回路ブロック１１０の和出力選択スイッ チ１６０を、ｎビットのハイ−和ライン２２０a-hとｎビットのロー−和ライン ２２５a-hとの間で切り換えるための、論理ハイ（ハイ＝１）または論理ロー（ ロー＝０）信号を提供する。桁上げ入力ライン１５５を通る桁上げ入力信号がハ イの場合は、ｎビットハイ−和ライン２２０a-hがイネーブルにされ、桁上げ入 力ライン１５５を通る桁上げ入力信号がローの場合は、ｎビットロー−和ライン ２２５a-hがイネーブルにされる。同様に、桁上げ入力ライン１５５を通る桁上 げ入力信号がハイの場合は、桁上げ選択スイッチ１６３は、第１の加算回路ブロ ック１１０の桁上げハイライン２６０ｈをイネーブルにし、桁上げ入力ライン１ ５５を通る桁上げ入力信号がローの場合は、桁上げ選択スイッチ１６３は、第１ の加算回路ブロック１１０の桁上げローライン２６５ｈをイネーブルにする。 第１のブロックの信号出力ライン１８５を通る出力信号は、和選択スイッチが 結合される和ライン２２０a-h、２２５a-hを通る和出力信号である。信号出力ラ イン１８５上に生成される出力信号は、第１の加算回路ブロック１１０における 第１のｎビット入力ライン１３０a-h及び第２のｎビット入力ライン１３３a-hを 通る入力信号からの被加算信号の最下位ビットである。第１のｎビット入力ライ ン１３０a-h及び第２のｎビット入力ライン１３３a-hを通る入力信号は、図２で さらに詳述するように、桁上げ信号が、桁上げ−ハイライン２６０ｈ上に発生さ れるか、または桁上げ−ローライン２６５ｈ上に発生されるかを判定するために も使用される。 桁上げ入力信号ライン１５５を通る桁上げ入力信号の値に基づいて、桁上げ選 択スイッチは、第１の加算回路ブロック１１０の桁上げ−ハイライン２６０ｈ、 または桁上げ−ローライン２６５ｈのいずれかに結合する。例えば、桁上げ入力 信号ライン１５５を通る信号がハイの場合は、第１の加算回路ブロック１１０の 桁上げ選択スイッチ１６３は、桁上げ−ハイライン２６０ｈに結合する。桁上げ −ハイライン２６０ｈを通る信号は、桁上げ転送ライン１９９ａを介して、第２ の加算回路ブロック１１５の和選択スイッチ１６６及び桁上げ選 択スイッチ１６９に送信される。 桁上げ転送ライン１９９ａを通る桁上げ−ハイライン２６０からの桁上げ信号 の値がハイの場合は、和選択スイッチは、第２の加算回路ブロック１１５のｎビ ットハイ−和ライン２３０a-hに結合し、桁上げ選択スイッチは、第２の加算回 路ブロック１１５のｍビット桁上げ−ハイライン２７０ｈに結合する。対照的に 、第１の加算回路ブロック１１０の桁上げ−ハイライン２６０ｈ及び桁上げ転送 信号ライン１９９ａを通る桁上げ信号がローの場合は、第２の加算回路ブロック １１５の和選択スイッチ１６６は、ロー−和ライン２３５a-hに結合され、第２ の加算回路ブロック１１５の桁上げ選択スイッチ１６９は、第２の加算回路ブロ ック１１５の桁上げ−ローライン２７５ｈに結合される。 同様に、第１及び第２の加算ブロックサブシステム１０２ａ、１０２ｂについ て説明したのと類似の結合及び信号の流れに基づいて、次の加算ブロックサブシ ステム１０２ｃ、１０２ｄの和選択スイッチ１７２、１７８、及び桁上げ選択ス イッチ１７５、１８１が、それに従って結合される。さらに、第４の加算回路ブ ロック１２５の桁上げ選択スイッチ１８１が、加算システム１００からの出力で あり、別の加算システムのような他の回路に結合することができる桁上げ転送信 号ライン１９９ｄに結合される。加算システム１００の動作については、さらに 詳しく後述する。 図２は、本発明に従う加算システム１００の第１の加算ブロックサブシステム １０２ａを示すブロック図である。例示の目的のために、図２は、図１の第１の 加算ブロックサブシステム１０２ａに関して記載されているが、本明細書に記載 した原理は、図１に示した第２、第３、及び第４の加算ブロックサブシステム１ ０２ｂ〜１０２ｄについても（留意すべき差異はあるものの）さらに適用するこ とができる。 上述したように、加算回路ブロック１１０は、それぞれ、図３と図４を参照し てさらに詳述する条件付き和−選択ブロック２１０と、条件付き桁上げ−選択ブ ロック２１５を備える。第１及び第２のｎビット入力ライン１３０a-h、１３３a -hは、それぞれ、条件付き和−選択ブロック２１０と、条件付き桁上げ−選択ブ ロック２１５に結合される。さらに、ｎビットハイ−和ライン２２０と、 ｎビットロー−和ライン２２５は、条件付き和−選択ブロック２１０に結合され る。さらに、桁上げ−ハイライン２６０ｈと、桁上げ−ローライン２６５ｈは、 条件付き桁上げ−選択ブロック２１５に結合される。 条件付き桁上げ選択ブロック２１５は、桁上げ−ハイライン２６０a-gと桁上 げ−ローライン２６５a-gを介して条件付き和−選択ブロック２１０に結合され る。条件付き桁上げ−ハイライン２６０a-gと、条件付き桁上げロー−ライン２ ６５a-gの両方とも、ｎ−１ビット幅である。ｎ番目の桁上げ−ハイライン２６ ０ｈと、ｎ番目の桁上げ−ローライン２６５ｈは、桁上げ選択スイッチ１６３が 選択的に結合する加算回路ブロック１１０からの１ビットライン出力である。上 述したように、加算システム１００において、ｎは８であり、条件付き桁上げ− 選択２０５から条件付き和−選択２１０への、７つの１ビット桁上げ−ハイライ ン２６０a-g及び１ビット桁上げ−ローライン２６５a-gがある。各ラインの８番 目のビットは、桁上げ選択スイッチ１６３に選択的に結合する桁上げ−ハイライ ン２６０ｈと、桁上げ−ローライン２６５ｈである。 第１のｎビット入力信号は、第１のｎビット入力ラインに入り、第２のｎビッ ト入力信号は、第２のｎビット入力ラインに入る。これら２つの入力信号は、両 方とも、条件付き和−選択ブロック２１０と、条件付き桁上げ−選択ブロック２ １５に同時に入力される。図３を参照してさらに説明するが、条件付き和−選択 ブロック２１０は、第１のｎビット入力信号と第２のｎビット入力信号を足し合 わせて、第１及び第２のｎビット入力信号によって表される数の和の最下位ｎビ ット数の表現を生成する。図４でさらに説明するように、条件付き桁上げ−選択 ２１５は、これ以上加算ブロックサブシステム１０２ｂ〜１０２ｄがない場合に は、続く加算ブロックサブシステム、例えば１０２ｂ、または、他の装置に対し て桁上げ信号を生成するために桁上げ転送信号を生成する。 図３は、本発明に従う第１の加算回路ブロックサブシステム１０２ａの条件付 き和−選択ブロック２１０を示すブロック図である。図３では、第１及び第２の ｎビット入力ライン１３０a-h、１３３a-hを、個々の１ビットのビット入力ライ ンとして、具体的には、１つの８ビット入力信号の代わりに８個の１ビット入力 ライン１３０ａ〜１３０ｈ、１３３ａ〜１３３ｈとして示している。 同様に、和−ハイライン２２０a-hと、和−ローライン２２５a-hは、個々のビッ トラインとして、具体的には、１つの８ビット出力信号の代わりに、８個の１ビ ット和出力ライン２２０a-h、２２５a-hとして示している。 条件付き和−選択ブロック２１０は、第１及び第２ビットのペアを１３０a-h の各々について有する。１３３a-hは、論理加算器３９５a-h、一対の論理加算器 和出力ライン３１０a-h、３１３a-h、第１のスイッチマルチプレクサ３６０a-h 、第２のスイッチマルチプレクサ３６３a-h、１ビット桁上げ−ハイライン２６ ０a-h、及び１ビット桁上げ−ローライン２６５a-hを備える。好ましい実施態様 においては、論理加算器３９５a-hは、製品化されている論理半加算器である。 第１及び第２のスイッチマルチプレクサ３１０ａ〜３３１ａ、３１０ｂ〜３３１ ｂは、製品化されているトランジスタを使用して実施されるが、従来のマルチプ レクサ回路を使用することもできる。 条件付き和−選択ブロック２１０への結合を、１ビット入力ライン１３０ａ、 １３３ａの第１のペアを有する第１の加算器列サブシステムに関連して説明する 。これらの入力ラインは、１つは、第１のｎビット入力ライン１３０からのもの であり、１つは、第２のｎビット入力ライン１３３からのものであって、最下位 ビットから始まる。すなわち、入力ビットの第１及び第２の組のそれぞれからの １ビットが、ペアにされ、このペアは、最下位ビットから始まって最上位ビット に移動する。 入力ビットライン１３０ａ、１３３ａの第１のペアは、論理加算器３９５ａに 結合される。論理加算器３９５ａは、第１の論理加算器和出力ライン３１０ａと 第２の論理加算器和出力ライン３１３ａに結合される。第２の論理加算器和出力 ライン３１３ａは、第１の論理加算器和出力ライン３１０ａを通る論理加算器３ ９５ａからの論理加算器和信号に対する、論理加算器３９５ａからの反転論理加 算器和信号を出力する。第１及び第２の論理加算器和出力ライン３１０ａ、３１ ３ａは、第１のマルチプレクサスイッチ３６０ａと、第２のマルチプレクサスイ ッチ３６３ａに結合される。同様な結合が、最下位ビットのサブシステムに続く 、次の加算器列サブシステムのそれぞれに対して適用できることは明らかである 。 第１のマルチプレクサスイッチ３６０ａは、和−ローライン２２５ａに結合さ れ、第２のマルチプレクサスイッチ３６３ａは、和−ハイライン２２０ａに結合 される。さらに、固定された論理ロー信号ラインは、第１のマルチプレクサスイ ッチ３６０ａに結合され、固定された論理ハイ信号ラインは、第２のマルチプレ クサスイッチ３６３ａに結合される。続く加算器列サブシステムのそれぞれにつ いて、第１のマルチプレクサスイッチ３６０b-hが、桁上げ−ローライン２６５a -gに結合され、第２のマルチプレクサスイッチが、桁上げ−ハイライン２６０a- gに結合されるというこに留意すべきである。 桁上げ−ローライン２６５a-gと桁上げ−ハイライン２６０a-gを通る桁上げ信 号は、先行する加算器列サブシステムからの加算された２ビット信号からの桁上 げ信号を表す。例えば、第１及び第２のｎビット入力信号の２番目の最下位ビッ トの入力ビット信号を含む第２の加算器列サブシステム内の第１のマルチプレク サスイッチは、先行する加算器列サブシステムに入力された第１及び第２のｎビ ット入力信号の最下位ビットの１ビット入力信号を使用して実行される１組の論 理動作から得られる桁上げ信号を運ぶ桁上げ−ローライン２６５ａに結合される 。同様に、第２のマルチプレクサスイッチ３６３ｂは、第１及び第２のｎビット 入力信号の最下位ビットを伴う別の組の論理動作を表す桁上げ信号を運ぶ桁上げ −ハイライン２６０ａに結合される。桁上げ−ハイライン２６０a-hと桁上げ− ローライン２６５a-hに対する桁上げ信号を発生する論理動作については、図４ に関してさらに説明する。 条件付き和−選択ブロック２１０の動作については、上述した第１の加算器列 サブシステム及び第２の加算器列サブシステムに関して一般的に説明する。この 動作は、続く加算器列サブシステムのそれぞれに対しても同様であるということ が理解されよう。 第１のｎビット入力信号と第２のｎビット入力信号のそれぞれの最下位ビット は、それぞれの１ビット入力ライン１３０ａ、１３３ａを通って、第１の加算器 列サブシステムの論理加算器３９５ａに入力する。論理加算器３９５ａは、２つ の１ビット入力信号についてエクスクルーシブＯＲ（ＸＯＲ）論理機能を実行す ることによって、それぞれの１ビット入力ライン１３０ａ、１３３ａを 通って入力される２つの１ビット入力信号を加え合わせる。論理加算器３９５ａ のＸＯＲ機能の結果、第１の論理加算器和出力ライン３１０ａを通る論理信号出 力が生じ、論理加算器３９５のＸＯＲ機能の結果生じる論理信号の反転は、第２ の論理加算器和出力ライン３１３ａを通る出力である。 第１のマルチプレクサスイッチ３６０ａが論理ロー信号に結合される場合は、 第１のマルチプレクサスイッチ３６０ａは、第１の論理加算器和出力ライン３１ ０ａに結合され、和−ローライン２２５ｂを通る信号は、論理加算器３９５ａの ＸＯＲ機能の結果生じる論理信号である。第１のマルチプレクサスイッチ３６０ ｂが、論理ハイ信号に結合される場合は、第１のマルチプレクサスイッチ３６０ ｂは、第２の論理加算器和出力ライン３１３ａに結合され、和−ローライン２２ ５ｂを通る信号は、論理加算器３９５ａのＸＯＲ機能の結果生じる論理信号の反 転である。同様に、第２のマルチプレクサスイッチ３６３ａが、論理ハイ信号に 結合されると、第２のマルチプレクサスイッチ３６３ａは、第２の論理加算器和 出力ライン３１３ａに結合され、和−ハイライン２２０ａを通る信号は、論理加 算器３９５ａのＸＯＲ機能の結果生じる論理信号の反転である。第２のマルチプ レクサスイッチ３６３ａが論理ロー信号に結合されると、第２のマルチプレクサ スイッチ３６３ａは、第１の論理加算器和出力ライン３１０ａに結合され、ハイ −和ライン２２０ａを通る信号は、論理加算器３９５ａのＸＯＲ機能の結果生じ る論理信号である。 第１のｎビット入力信号及び第２のｎビット入力信号のそれぞれからの２番目 の最下位ビット信号を使用する第２の加算器列サブシステムは、第１及び第２の マルチプレクサスイッチ３６０ｂ、３６３ｂが、１ビット桁上げ−ローライン２ ６５ａと１ビット桁上げ−ハイライン２６０ａにそれぞれ基づいて動作するとい うことを除いて、第１の加算器列サブシステムと同様に動作する。上述したよう に、１ビット桁上げ−ローライン２６５ａを通る桁上げ信号と、１ビット桁上げ −ハイライン２６０ａを通る桁上げ信号は、先行する加算器列サブシステムの条 件付き桁上げ−選択２１５内の２つの１ビット信号間の論理動作の結果である。 論理動作については、図４においてさらに説明する。 図４は、本発明に従う各加算回路ブロック１１０、１１５、１２０、１２５ に含まれる条件付き桁上げ−選択を示すブロック図である。条件付き桁上げ−選 択２１５を、第１の加算回路ブロック１１０に関して説明する。条件付き桁上げ −選択２１５の構造及び動作は、残りの加算回路ブロック１１５、１２０、１２ ５におけるものと同様であるということが理解されよう。 条件付き桁上げ−選択２１５は、第１及び第２のｎビット入力ライン１３０、 １３３を、個々の１ビット入力ラインとして有する。具体的には、図３に示すよ うに、８ビット入力信号として、８ビット幅の入力ラインの１ビット入力ライン １３０a-h、１３３a-hを有する。条件付き桁上げ−選択２１５は、また、論理Ｏ Ｒサブ回路４４０a-h、論理ＡＮＤサブ回路４５０a-h、ラインマルチプレクサの 第１の組４６０a-d、ラインマルチプレクサの第2の組４６５a-d、ラインマルチ プレクサの第３の組４７０a-c、ラインマルチプレクサの第４の組４７５a-c、ラ インマルチプレクサの第５の組４８０a-c、ラインマルチプレクサの第６の組４ ８５a-cを備える。条件付き桁上げ−選択２１５は、また、桁上げ−ハイライン ２６０、桁上げ−ローライン２６５を備え、それらは、個々のビットラインとし て、具体的には、１ビット信号ライン２６０a-h、２６５a-hとして図示されてい る。 各１ビット入力ライン１３０a-h、１３３a-hは、それぞれの論理ＯＲサブ回路 ４４０a-h、及び論理ANDサブ回路４５０a-hに結合される。例えば、第１のｎビ ット入力ライン１３０及び第２のｎビット入力ライン１３３の最下位１ビット入 力ライン１３０ａ、１３３ａは、それぞれ、第１の論理ＯＲサブ回路４４０ａ及 び第１の論理ＡＮＤサブ回路４５０ａに結合される。同様に、第１のｎビット入 力ライン１３０と第２のｎビット入力ライン１３３の最下位から２番目の１ビッ ト入力ライン１３０ｂ、１３３ｂは、それぞれ、第２の論理ＯＲサブ回路４４０ ｂと第２の論理ＡＮＤサブ回路４５０ｂに結合される。第１のｎビット入力ライ ン１３０と第２のｎビット入力ライン１３３からの続く１ビット入力ラインの組 １３０c-g、１３３c-gが、それぞれ、第３〜第７の論理ＯＲサブ回路４４０c-g 、及び第３〜第７の論理ＡＮＤサブ回路４５０c-gに結合され、最後に、最上位 の１ビット入力ライン１３０ｈ、１３３ｈが、第８の論理ＯＲサブ回路４４０ｈ と第８の論理ＡＮＤサブ回路４５０ｈに結合される。 第１の論理ＯＲサブ回路４４０ａの出力は、最下位１ビット桁上げ−ハイライ ン２６０ａと、第１の組のラインマルチプレクサ４６０a-dの第１のラインマル チプレクサ４６０ａに結合される。第１の論理ＡＮＤサブ回路４５０ａの出力は 、最下位１ビット桁上げ−ローライン２６５ａと第２の組のラインマルチプレク サ４６５a-dの第１のラインマルチプレクサ４６５ａに結合される。第２の論理 ＯＲサブ回路４４０ｂの出力は、第１の組のラインマルチプレクサ４６０a-dの 第１のラインマルチプレクサ４６０ａと、第２の組のラインマルチプレクサ４６ ５a-dの第１のラインマルチプレクサ４６５ａの結合される。第２の論理ＡＮＤ サブ回路４５０ｂの出力は、第１の組のラインマルチプレクサ４６０a-dの第１ のラインマルチプレクサ４６０ａと、第２の組のラインマルチプレクサ４６５a- dの第１のラインマルチプレクサ４６５ａに結合される。 第１の組のラインマルチプレクサ４６０a-dの第１のラインマルチプレクサ４ ６０ａの出力は、２番目の最下位１ビット桁上げ−ハイライン２６０ｂ、第３の 組のラインマルチプレクサ４７０a-cの第１のラインマルチプレクサ４７０ａ、 第５の組のラインマルチプレクサ４８０a-cの第１のラインマルチプレクサ４８ ０ａに結合される。第２の組のラインマルチプレクサ４６５a-dの第１のライン マルチプレクサ４６５ａの出力は、２番目の最下位１ビット桁上げ−ローライン ２６５ｂ、第４の組のラインマルチプレクサ４７５a-cの第１のラインマルチプ レクサ４７５ａ、第６の組のラインマルチプレクサ４８５a-cの第１のラインマ ルチプレクサ４８５ａに結合される。 第３の論理ＯＲサブ回路４４０ｃの出力は、第１の組のラインマルチプレクサ ４６０a-dの第２のラインマルチプレクサ４６０ｂ、第５の組のラインマルチプ レクサ４８０a-cの第１のラインマルチプレクサ４８０ａ、及び第６の組のライ ンマルチプレクサ４８５a-cの第１のラインマルチプレクサ４８５ａに結合され る。第３の論理ＡＮＤサブ回路４５０ｃの出力は、第２の組のラインマルチプレ クサ４６５a-dの第２のラインマルチプレクサ４６５ｂ、第５の組のラインマル チプレクサ４８０a-cの第１のラインマルチプレクサ４８０ａ、及び第６の組の ラインマルチプレクサ４８５a-cの第１のラインマルチプレクサ４８５ａに結合 される。 第５の組のラインマルチプレクサ４８０a-cの第１のラインマルチプレクサ４ ８０ａの出力は、３番目の最下位１ビット桁上げ−ハイライン２６０ｂに結合さ れる。第６の組のラインマルチプレクサ４８５a-cの第１のラインマルチプレク サ４８５ａの出力は、３番目の最下位１ビット桁上げ−ローライン２６５ｂに結 合される。 第４の論理ＯＲサブ回路４４０ｂの出力は、第１の組のラインマルチプレクサ ４６０a-dの第２のラインマルチプレクサ４６０ｂと、第２の組のラインマルチ プレクサ４６５a-dの第２のラインマルチプレクサ４６５ｂに結合される。第４ の論理ＡＮＤサブ回路４５０ｄの出力は、第１の組のラインマルチプレクサ４６ ０a-dの第２のラインマルチプレクサ４６０ｂと、第２の組のラインマルチプレ クサ４６５a-dの第２のラインマルチプレクサ４６５ｂに結合される。第１の組 のラインマルチプレクサ４６０a-dの第２のラインマルチプレクサ４６０ｂの出 力は、第３の組のラインマルチプレクサ４７０a-cの第１のラインマルチプレク サ４７０ａと、第４の組のラインマルチプレクサ４７５a-cの第１のラインマル チプレクサ４７５ａに結合される。第２の組のラインマルチプレクサ４６５a-d の第２のラインマルチプレクサ４６５ｂの出力は、第３の組のラインマルチプレ クサ４７０a-cの第１のラインマルチプレクサ４７０ａと、第４の組のラインマ ルチプレクサ４７５a-cの第１のラインマルチプレクサ４７５ａに結合される。 第３の組のラインマルチプレクサ４７０a-cの第１のラインマルチプレクサ４ ７０ａの出力は、４番目の最下位１ビット桁上げ−ハイライン２６０ｄ、第３の 組のラインマルチプレクサ４７０a-cの第２のラインマルチプレクサ４７０ｂ、 及び、第５の組のラインマルチプレクサ４８０a-cの第２のラインマルチプレク サ４８０ｂに結合される。第４の組のラインマルチプレクサ４７５a-cの第１の ラインマルチプレクサ４７５ａの出力は、４番目の最下位１ビット桁上げ−ロー ライン２６５ｄ、第４の組のラインマルチプレクサ４７５a-cの第２のラインマ ルチプレクサ４７５ｂ、及び、第６の組のラインマルチプレクサ４８５a-cの第 ２のラインマルチプレクサ４８５ｂに結合される。 第５の論理ＯＲサブ回路４４０ｅの出力は、第５の組のラインマルチプレク サ４８０a-cの第２のラインマルチプレクサ４８０ｂと、第６の組のラインマル チプレクサ４８５a-cの第２のラインマルチプレクサ４８５ｂに結合される。第 ５の論理ＡＮＤサブ回路４５０ｅの出力は、第５の組のラインマルチプレクサ４ ８０a-cの第２のラインマルチプレクサ４８０ｂと、第６の組のラインマルチプ レクサ４８５a-cの第２のラインマルチプレクサ４８５ｂに結合される。第５の 組のラインマルチプレクサ４８０a-cの第２のラインマルチプレクサ４８０ｂの 出力は、５番目の最下位１ビット桁上げ−ハイライン２６０ｅに結合される。第 ６の組のラインマルチプレクサ４８５a-cの第２のラインマルチプレクサ４８５ ａの出力は、５番目の最下位１ビット桁上げ−ローライン２６５ｅに結合される 。 第６の論理ＯＲサブ回路４４０ｆの出力は、第１の組のラインマルチプレクサ ４６０a-dの第３のラインマルチプレクサ４６０ｃと、第２の組のラインマルチ プレクサ４６５a-dの第３のラインマルチプレクサ４６５ｃに結合される。第６ の論理ＡＮＤサブ回路４５０ｆの出力は、第１の組のラインマルチプレクサ４６ ０a-dの第３のラインマルチプレクサ４６０ｃと、第２の組のラインマルチプレ クサ４６５a-dの第３のラインマルチプレクサ４６５ｃに結合される。第１の組 のラインマルチプレクサ４６０a-dの第３のラインマルチプレクサ４６０ｃの出 力は、第３の組のラインマルチプレクサ４７０a-cの第２のラインマルチプレク サ４７０ｂと、第４の組のラインマルチプレクサ４７５a-cの第２のラインマル チプレクサ４７５ｂに結合される。第２の組のラインマルチプレクサ４６５a-d の第３のラインマルチプレクサ４６５ｃの出力は、第３の組のラインマルチプレ クサ４７０a-cの第２のラインマルチプレクサ４７０ｂと、第４の組のラインマ ルチプレクサ４７５a-cの第２のラインマルチプレクサ４７５ｂに結合される。 第３の組のラインマルチプレクサ４７０a-cの第２のラインマルチプレクサ４ ７０ｂの出力は、６番目の最下位１ビット桁上げ−ハイライン２６０ｆ、第３の 組のラインマルチプレクサ４７０a-cの第３のラインマルチプレクサ４７０ｃ、 及び、第５の組のラインマルチプレクサ４８０a-cの第３のラインマルチプレク サ４８０ｃに結合される。第４の組のラインマルチプレクサ４７５a-cの第２の ラインマルチプレクサ４７５ｂの出力は、６番目の最下位１ビット桁上げ−ロー ライン２６５ｆ、第４の組のラインマルチプレクサ４７５a-cの第３のラインマ ルチプレクサ４７５ｃ、及び、第６の組のラインマルチプレクサ４８５a-cの第 ３のラインマルチプレクサ４８５ｃに結合される。 第７の論理ＯＲサブ回路４４０ｇの出力は、第１の組のラインマルチプレクサ ４６０a-dの第４のラインマルチプレクサ４６０ｄ、第５の組のラインマルチプ レクサ４８０a-cの第３のラインマルチプレクサ４８０ｃ、及び、第６の組のラ インマルチプレクサ４８５a-cの第３のラインマルチプレクサ４８５ｃに結合さ れる。第７の論理ＡＮＤサブ回路４５０ｇの出力は、第２の組のラインマルチプ レクサ４６５a-dの第４のラインマルチプレクサ４６５ｄ、第５の組のラインマ ルチプレクサ４８０a-cの第３のラインマルチプレクサ４８０ｃ、及び、第６の 組のラインマルチプレクサ４８５a-cの第３のラインマルチプレクサ４８５ｃに 結合される。第５の組のラインマルチプレクサ４８０a-cの第３のラインマルチ プレクサ４８０ｃの出力は、ｎビット桁上げ−ハイライン２６０の２番目の最上 位１ビット桁上げ−ハイライン２６０ｇに結合される。第６の組のラインマルチ プレクサ４８５a-cの第３のラインマルチプレクサ４８５ｃの出力は、ｎビット 桁上げ−ローライン２６５の２番目の最上位１ビット桁上げ−ローライン２６５ ｇに結合される。 第８の論理ＯＲサブ回路４４０ｈの出力は、第１の組のラインマルチプレクサ ４６０a-dの第４のラインマルチプレクサ４６０ｄと、第２の組のラインマルチ プレクサ４６５a-dの第４のラインマルチプレクサ４６５ｄに結合される。第８ の論理ＡＮＤサブ回路４５０ｈの出力は、第１の組のラインマルチプレクサ４６ ０a-dの第４のラインマルチプレクサ４６０ｄと、第２の組のラインマルチプレ クサ４６５a-dの第４のラインマルチプレクサ４６５ｄに結合される。第１の組 のラインマルチプレクサ４６０a-dの第４のラインマルチプレクサ４６０ｄの出 力は、第３の組のラインマルチプレクサ４７０a-cの第３のラインマルチプレク サ４７０ｃと、第４の組のラインマルチプレクサ４７５a-cの第３のラインマル チプレクサ４７５ｃに結合される。第３の組のラインマルチプレクサ４７０a-c の第３のラインマルチプレクサ４７０ｃの出力は、ｎビット桁上げ−ハイ ライン２６０の最上位１ビット桁上げ−ハイライン２６０ｈに結合される。第４ の組のラインマルチプレクサ４７５a-cの第３のラインマルチプレクサ４７５ｃ の出力は、ｎビット桁上げ−ローライン２６５の最上位１ビット桁上げ−ローラ イン２６５ｈに結合される。 本発明の条件付き桁上げ−選択２１５は、回路要素を最小限にして、桁上げビ ットの伝播遅延を減少させるという利点を提供する。さらに、条件付き桁上げ− 選択２１５は、特定のラインマルチプレクサを選択的にイネーブルにして（使用 可能にして）、例えば、条件付き和−選択２１５への１ビット入力信号と、イネ ーブルにされたラインマルチプレクサに基づく１ビット出力信号との間に、４つ の伝播遅延のみが存在するようにするという利点を提供する。従って、加算ブロ ックサブシステム１０２ａ〜１０２ｄ内の全体の伝播遅延が減少するので、条件 付き桁上げ−選択２１５により、加算システム１００の回路動作が改善される。 条件付き桁上げ−選択２１５の動作は、図４及び図５を用いて説明することが できる。プロセスが５０５で開始すると、第１及び第２のｎビット入力信号のそ れぞれの最下位ビットが、第１及び第２のｎビット入力ライン１３０、１３３の それぞれの最下位１ビット入力ライン１３０ａ、１３３ａを通って入力される（ ５１０）。第１及び第２のｎビット入力信号の最下位ビットは、第１の論理ＯＲ サブ回路４４０ａと、第１の論理ＡＮＤサブ回路４５０ａに入力される。第１の 論理ＯＲサブ回路４４０ａは、論理ＯＲサブ回路４４０ａへの２つのビット入力 について実行される論理ＯＲ機能（５１５）の結果に基づいて、論理ハイ信号、 または論埋ロー信号を生成する。同様に、第１の論理ＡＮＤサブ回路４５０ａは 、論理ＡＮＤサブ回路４５０ａへの２つのビット入力について実行される論理Ａ ＮＤ機能（５２０）の結果に基づいて、論理ハイ信号、または論理ロー信号を生 成する。 次の表は、それぞれの１ビット入力ライン１３０a-h、１３３a-hを通って、論 理ＯＲサブ回路４４０a-hと論理ＡＮＤサブ回路４５０a-hに入力する第１及び第 ２のｎビット入力信号からの１ビット入力に基づいて、論理ＯＲサブ回路４４０ a-hで実行されるＯＲ機能と、論理ＡＮＤブロック４５０a-hで実行され るＡＮＤ機能を例示するものである。 論理ＯＲと論理ＡＮＤ機能 第１の論理ＯＲサブ回路４４０ａからの出力信号が論理ローの場合は、最下位 桁上げ−ハイライン２６０ａを通って与えられる論理信号（５２５、５３５）は 論理ローであり、第１の組のラインマルチプレクサ４６０a-dの第１のラインマ ルチプレクサ４６０ａは、第２の論理ＯＲサブ回路４４０ｂの出力を選択するた めに切り換えられる。第１の論理ＯＲサブ回路４４０ａからの出力信号が論理ハ イの場合は、最下位桁上げ−ハイライン２６０ａを通って与えられる論理信号（ ５２５、５３５）は論理ハイであり、第１の組のラインマルチプレクサ４６０a- dの第１のラインマルチプレクサ４６０ａは、第２の論理ＡＮＤサブ回路４５０ ｂの出力を選択するために切り換えられる。 同様に、第１の論理ＡＮＤサブ回路４５０ａからの出力信号が論理ローの場合 は、最下位桁上げ−ローライン２６５ａを通って与えられる論理信号（５２５、 ５３５）は論理ローであり、第２の組のラインマルチプレクサ４６５a-dの第１ のラインマルチプレクサ４６５ａは、第２の論理ＯＲサブ回路４４０ｂの 出力を選択するために切り換えられる。従って、２番目の最下位１ビット桁上げ −ハイライン２６０ｂを通る出力は、第１の論理ＯＲサブ回路４４０ａからの論 理出力に依存して、第２の論理ＯＲサブ回路４４０ｂの出力の論理信号か、また は、第２の論理ＡＮＤサブ回路４５０ｂの出力の論理信号である。 第１の論理ＡＮＤサブ回路４５０ａからの出力信号が論理ハイの場合は、最下 位桁上げ−ローライン２６５ａを通って与えられる論理信号（５２５、５３５） は論理ハイであり、第２の組のラインマルチプレクサ４６５a-dの第１のライン マルチプレクサ４６５ａは、第２の論理ＡＮＤサブ回路４５０ｂの出力を選択す るために切り換えられる。従って、２番目の最下位１ビット桁上げ−ローライン ２６５ｂを通る出力は、第１の論理ＡＮＤサブ回路４５０ａからの論理出力に依 存して、第２の論理ＯＲサブ回路４４０ｂの出力の論理信号か、または、第２の 論理ＡＮＤサブ回路４５０ｂの出力の論理信号である。 第１の組のラインマルチプレクサ４６０a-dの第１のラインマルチプレクサ４ ６０ａを通る論理信号は、また、第３の組のラインマルチプレクサ４７０a-cの 第１のラインマルチプレクサ４７０ａと、第５の組のラインマルチプレクサ４８ ０a-cの第１のラインマルチプレクサ４８０ａとを切り換えるためにも使用され る。第１の組のラインマルチプレクサ４６０a-dの第１のラインマルチプレクサ ４６０ａに与えられる論理信号（５２５）が論理ハイの場合は、第５の組のライ ンマルチプレクサ４８０a-cの第１のラインマルチプレクサ４８０ａを通る論理 信号は、第３の論理ＯＲサブ回路４４０ｃからの論理信号の出力であり、これは 、３番目の最下位１ビット桁上げ−ハイライン２６０ｃを通る論理信号出力であ る。第１の組のラインマルチプレクサ４６０a-dの第１のラインマルチプレクサ ４６０ａに与えられる論理信号（５２５）が、論理ローの場合は、第５の組のラ インマルチプレクサ４８０a-cの第１のラインマルチプレクサ４８０ａを通る論 理信号は、第３の論理ＡＮＤサブ回路４５０ｃからの論理信号の出力であり、こ れは、３番目の最下位１ビット桁上げ−ハイライン２６０ｃを通る論理信号出力 である。 第２の組のラインマルチプレクサ４６５a-dの第１のラインマルチプレクサ４ ６５ａを通る論理信号は、また、第４の組のラインマルチプレクサ４７５a-cの 第１のラインマルチプレクサ４７５ａと、第６の組のラインマルチプレクサ４８ ５a-cの第１のラインマルチプレクサ４８５ａとを切り換えるためにも使用され る。第２の組のラインマルチプレクサ４６５a-dの第１のラインマルチプレクサ ４６５ａへの論理信号が論理ハイの場合は、第６の組のラインマルチプレクサ４ ８５a-cの第１のラインマルチプレクサ４８５ａを通る論理信号は、第３の論理 ＯＲサブ回路４４０ｃからの論理信号の出力であり、これは、３番目の最下位１ ビット桁上げ−ローライン２６５ｃを通る論理信号出力である。第２の組のライ ンマルチプレクサ４６５a-dの第１のラインマルチプレクサ４６５ａへの論理信 号が、論理ローの場合は、第６の組のラインマルチプレクサ４８５a-cの第１の ラインマルチプレクサ４８５ａを通る論理信号は、第３の論理ＡＮＤサブ回路４ ５０ｃからの論理信号の出力であり、これは、３番目の最下位１ビット桁上げ− ローライン２６５ｃを通る信号出力である。 第３の論理ＯＲサブ回路４４０ｃからの論理信号出力は、また、第１の組のラ インマルチプレクサ４６０a-dの第２のラインマルチプレクサ４６０ｂにも送ら れる。第３の論理ＯＲサブ回路４４０ｃからの論理信号出力が論理ハイの場合は 、第１の組のラインマルチプレクサ４６０a-dの第２のラインマルチプレクサ４ ６０ｂは、第４の論理ＯＲサブ回路４４０ｄの出力を通すように結合される。第 ３の論理ＯＲサブ回路４４０ｃからの論理信号出力が論理ローの場合は、第１の 組のラインマルチプレクサ４６０a-dの第２のラインマルチプレクサ４６０ｂは 、第４の論理ＡＮＤサブ回路４５０ｄの出力を通すように結合される。 同様に、第３の論理ＡＮＤサブ回路４５０ｃからの論理信号出力は、また、第 ２の組のラインマルチプレクサ４６５a-dの第２のラインマルチプレクサ４６５ ｂにも送られる。第３の論理ＡＮＤサブ回路４５０ｃからの論理信号出力が論理 ハイの場合は、第２の組のラインマルチプレクサ４６５a-dの第２のラインマル チプレクサ４６５ｂは、第４の論理ＯＲサブ回路４４０ｄの出力を通すように結 合される。第３の論理ＡＮＤサブ回路４５０ｃからの論理信号出力が論理ローの 場合は、第２の組のラインマルチプレクサ４６５a-dの第２のラインマルチプレ クサ４６５ｂは、第４の論理ＡＮＤサブ回路４５０ｄの出力を通すように結合さ れる。 第３の組のラインマルチプレクサ４７０a-cの第１のラインマルチプレクサ４ ７０ａを通って、４番目の最下位１ビット桁上げ−ハイライン２６０ｄ、第３の 組のラインマルチプレクサ４７０a-cの第２のラインマルチプレクサ４７０ｂ、 及び第５の組のラインマルチプレクサ４８０a-cの第２のラインマルチプレクサ ４８０ｂに送られる論理信号は、第１の組のラインマルチプレクサ４６０a-dの 第１のラインマルチプレクサ４６０ａを通る論理信号に依存する。第１の組のラ インマルチプレクサ４６０a-dの第１のラインマルチプレクサ４６０ａから、第 ３の組のラインマルチプレクサ４７０a-cの第１のラインマルチプレクサ４７０ ａへの論理信号が論理ハイの場合は、第３の組のラインマルチプレクサ４７０a- cの第１のラインマルチプレクサ４７０ａを通る論理信号は、第１の組のライン マルチプレクサ４６０a-dの第２のラインマルチプレクサ４６０ｂを通る論理信 号である。第１の組のラインマルチプレクサ４６０a-dの第１のラインマルチプ レクサ４６０ａから、第３の組のラインマルチプレクサ４７０a-cの第１のライ ンマルチプレクサ４７０ａへの論理信号が論理ローの場合は、第３の組のライン マルチプレクサ４７０a-cの第１のラインマルチプレクサ４７０ａを通る論理信 号は、第２の組のラインマルチプレクサ４６５a-dの第２のラインマルチプレク サ４６５ｂを通る論理信号である。 第４の組のラインマルチプレクサ４７５a-cの第１のラインマルチプレクサ４ ７５ａを通って、４番目の最下位１ビット桁上げ−ローライン２６５ｄ、第４の 組のラインマルチプレクサ４７５a-cの第２のラインマルチプレクサ４７５ｂ、 及び第６の組のラインマルチプレクサ４８５a-cの第２のラインマルチプレクサ ４８５ｂに送られる論理信号は、第２の組のラインマルチプレクサ４６５a-dの 第１のラインマルチプレクサ４６５ａを通る論理信号に依存する。第２の組のラ インマルチプレクサ４６５a-dの第１のラインマルチプレクサ４６５ａから、第 ４の組のラインマルチプレクサ４７５a-cの第１のラインマルチプレクサ４７５ ａへの論理信号が論理ハイの場合は、第４の組のラインマルチプレクサ４７５a- cの第１のラインマルチプレクサ４７５ａを通る論理信号は、第１の組のライン マルチプレクサ４６０a-dの第２のラインマルチプレクサ４６０ｂを通る論理信 号である。第２の組のラインマルチプレクサ４６５a-dの第１のラインマル チプレクサ４６５ａから、第４の組のラインマルチプレクサ４７５a-cの第１の ラインマルチプレクサ４７５ａへの信号が論理ローの場合は、第４の組のライン マルチプレクサ４７５a-cの第１のラインマルチプレクサ４７５ａを通る論理信 号は、第２の組のラインマルチプレクサ４６５a-dの第２のラインマルチプレク サ４６５ｂを通る論理信号である。 第３の組のラインマルチプレクサ４７０a-cの第１のラインマルチプレクサ４ ７０ａからの論理信号出力が論理ハイの場合は、第５の組のラインマルチプレク サ４８０a-cの第２のラインマルチプレクサ４８０ｂが、第５の論理ＯＲサブ回 路４４０ｅの出力に結合するように切り換わる。第３の組のラインマルチプレク サ４７０a-cの第１のラインマルチプレクサ４７０ａからの論理信号が論理ロー の場合は、第５の組のラインマルチプレクサ４８０a-cの第２のラインマルチプ レクサ４８０ｂが、第５の論理ＡＮＤサブ回路４５０ｅの出力に結合するように 切り換わる。従って、５番目の最下位１ビット桁上げ−ハイライン２６０ｅの出 力は、第３の組のラインマルチプレクサ４７０a-cの第１のラインマルチプレク サ４７０ａからの論理信号、及び、第５の論理ＯＲサブ回路４４０ｅまたは第５ の論理ＡＮＤサブ回路４５０ｅのいずれかからの論理信号に依存する。 同様に、第４の組のラインマルチプレクサ４７５a-cの第１のラインマルチプ レクサ４７５ａからの論理信号出力が論理ハイの場合は、第６の組のラインマル チプレクサ４８５a-cの第２のラインマルチプレクサ４８５ｂが、第５の論理Ｏ Ｒサブ回路４４０ｅの出力に結合するように切り換わる。第４の組のラインマル チプレクサ４７５a-cの第１のラインマルチプレクサ４７５ａからの論理信号が 論理ローの場合は、第６の組のラインマルチプレクサ４８５a-cの第２のライン マルチプレクサ４８５ｂが、第５の論理ＡＮＤサブ回路４５０ｅの出力に結合す るように切り換わる。従って、５番目の最下位１ビット桁上げ−ローライン２６ ５ｅの出力は、第４の組のラインマルチプレクサ４７５a-cの第１のラインマル チプレクサ４７５ａからの論理信号、及び、第５の論理ＯＲサブ回路４４０ｅま たは第５の論理ＡＮＤサブ回路４５０ｅのいずれかからの論理信号出力に依存す る。 第５の論理ＯＲサブ回路４４０ｅからの出力は、第１の組のラインマルチプレ クサ４６０a-dの第３のラインマルチプレクサ４６０ｃに送られ、第５の論理AND サブ回路４５０ｅからの出力は、第２の組のラインマルチプレクサ４６５a-dの 第３のラインマルチプレクサ４６５ｃに送られる。第１の組のラインマルチプレ クサ４６０a-dの第３のラインマルチプレクサ４６０ｃへの論理信号が論理ハイ の場合は、第１の組のラインマルチプレクサ４６０a-dの第３のラインマルチプ レクサ４６０ｃが、第６の論理ＯＲサブ回路４４０ｆの出力を受信するように切 り換えられる。第１の組のラインマルチプレクサ４６０a-dの第３のラインマル チプレクサ４６０ｃへの論理信号が論理ローの場合は、第１の組のラインマルチ プレクサ４６０a-dの第３のラインマルチプレクサ４６０ｃが、第６の論理ＡＮ Ｄサブ回路４５０ｆの出力を受信して通すように切り換えられる。 同様に、第２の組のラインマルチプレクサ４６５a-dの第３のラインマルチプ レクサ４６５ｃへの論理信号が論理ハイの場合は、第２の組のラインマルチプレ クサ４６５a-dの第３のラインマルチプレクサ４６５ｃが、第６の論理ＯＲサブ 回路４４０ｆの出力を受信するように切り換えられる。第２の組のラインマルチ プレクサ４６５a-dの第３のラインマルチプレクサ４６５ｃへの論理信号が論理 ローの場合は、第２の組のラインマルチプレクサ４６５a-dの第３のラインマル チプレクサ４６５ｃが、第６の論理ＡＮＤサブ回路４５０ｆの出力を受信して通 すように切り換えられる。 第３の組のラインマルチプレクサ４７０a-cの第２のラインマルチプレクサ４ ７０ｂを通って、６番目の最下位１ビット桁上げ−ハイライン２６０ｆ、第３の 組のラインマルチプレクサ４７０a-cの第３のラインマルチプレクサ４７０ｃ、 及び第５の組のラインマルチプレクサ４８０a-cの第３のラインマルチプレクサ ４８０ｃに送られる論理信号は、第３の組のラインマルチプレクサ４７０a-cの 第１のラインマルチプレクサ４７０ａを通る論理信号に依存する。第３の組のラ インマルチプレクサ４７０a-cの第１のラインマルチプレクサ４７０ａから、第 ３の組のラインマルチプレクサ４７０a-cの第２のラインマルチプレクサ４７０ ｂへの論理信号が論理ハイの場合は、第３の組のラインマルチプレクサ４７０a- cの第２のラインマルチプレクサ４７０ｂを通る論理信号は、第１の組のラ インマルチプレクサ４６０a-dの第３のラインマルチプレクサ４６０ｃを通る論 理信号である。第３の組のラインマルチプレクサ４７０a-cの第１のラインマル チプレクサ４７０ａから、第３の組のラインマルチプレクサ４７０a-cの第２の ラインマルチプレクサ４７０ｂへの論理信号が論理ローの場合は、第３の組のラ インマルチプレクサ４７Ｏa-cの第２のラインマルチプレクサ４７０ｂを通る論 理信号は、第２の組のラインマルチプレクサ４６５a-dの第３のラインマルチプ レクサ４６５ｃを通る論理信号である。 第４の組のラインマルチプレクサ４７５a-cの第２のラインマルチプレクサ４ ７５ｂを通って、６番目の最下位１ビット桁上げ−ローライン２６５ｆ、第４の 組のラインマルチプレクサ４７５a-cの第３のラインマルチプレクサ４７５ｃ、 及び第６の組のラインマルチプレクサ４８５a-cの第３のラインマルチプレクサ ４８５ｃに送られる論理信号は、第４の組のラインマルチプレクサ４７５a-cの 第１のラインマルチプレクサ４７５ａを通る論理信号に依存する。第４の組のラ インマルチプレクサ４７５a-cの第１のラインマルチプレクサ４７５ａから、第 ４の組のラインマルチプレクサ４７５a-cの第２のラインマルチプレクサ４７５ ｂへの論理信号が論理ハイの場合は、第４の組のラインマルチプレクサ４７５a- cの第２のラインマルチプレクサ４７５ｂを通る論理信号は、第１の組のライン マルチプレクサ４６０a-dの第３のラインマルチプレクサ４６０ｃを通る論理信 号である。第４の組のラインマルチプレクサ４７５a-cの第１のラインマルチプ レクサ４７５ａから、第４の組のラインマルチプレクサ４７５a-cの第２のライ ンマルチプレクサ４７５ｂへの論理信号が論理ローの場合は、第４の組のライン マルチプレクサ４７５a-cの第２のラインマルチプレクサ４７５ｂを通る論理信 号は、第２の組のラインマルチプレクサ４６５a-dの第３のラインマルチプレク サ４６５ｃを通る論理信号である。 第３の組のラインマルチプレクサ４７０a-cの第２のラインマルチプレクサ４ ７０ｂからの論理信号出力が論理ハイの場合は、第５の組のラインマルチプレク サ４８０a-cの第３のラインマルチプレクサ４８０ｃが、第７の論理ＯＲサブ回 路４４０ｇの出力に結合するように切り換わる。第３の組のラインマルチプレク サ４７０a-cの第２のラインマルチプレクサ４７０ｂからの論理信号が論理 ローの場合は、第５の組のラインマルチプレクサ４８０a-cの第３のラインマル チプレクサ４８０ｃが、第７の論理ＡＮＤサブ回路４５０ｇの出力に結合するよ うに切り換わる。従って、２番目の最上位１ビット桁上げ−ハイライン２６０ｆ の出力は、第３の組のラインマルチプレクサ４７０a-cの第２のラインマルチプ レクサ４７０ｂからの論理信号、及び、第７の論理ＯＲサブ回路４４０ｇまたは 第７の論理ＡＮＤサブ回路４５０ｇのいずれかからの論理信号出力に依存する。 同様に、第４の組のラインマルチプレクサ４７５a-cの第２のラインマルチプ レクサ４７５ｂからの論理信号が論理ハイの場合は、第６の組のラインマルチプ レクサ４８５a-cの第３のラインマルチプレクサ４８５ｃが、第７の論理ＯＲサ ブ回路４４０ｇの出力に結合するように切り換わる。第４の組のラインマルチプ レクサ４７５a-cの第２のラインマルチプレクサ４７５ｂからの論理信号が論理 ローの場合は、第６の組のラインマルチプレクサ４８５a-cの第３のラインマル チプレクサ４８５ｃが、第７の論理ＡＮＤサブ回路４５０ｇの出力に結合するよ うに切り換わる。従って、２番目の最上位１ビット桁上げ−ローライン２６５ｅ の出力は、第４の組のラインマルチプレクサ４７５a-cの第２のラインマルチプ レクサ４７５ｂからの論理信号、及び、第７の論理ＯＲサブ回路４４０ｇまたは 第７の論理ＡＮＤサブ回路４５０ｇのいずれかからの論理信号出力に依存する。 第７の論理ＯＲサブ回路４４０ｇからの論理信号出力は、また、第１の組のラ インマルチプレクサ４６０a-dの第４のラインマルチプレクサ４６０ｄにも送ら れる。第７の論理ＯＲサブ回路４４０ｇからの論理信号出力が論理ハイの場合は 、第１の組のラインマルチプレクサ４６０a-dの第４のラインマルチプレクサ４ ６０ｄは、第８の論理ＯＲサブ回路４４０ｈの出力を通すように結合される。第 ７の論理ＯＲサブ回路４４０ｇからの論理信号出力が論理ローの場合は、第１の 組のラインマルチプレクサ４６０a-dの第４のラインマルチプレクサ４６０ｄは 、第８の論理ＡＮＤサブ回路４５０ｈの出力を通すように結合される。 さらに、第７の論理ＡＮＤサブ回路４５０ｇからの論理信号出力は、また、第 ２の組のラインマルチプレクサ４６５a-dの第４のラインマルチプレクサ４６ ５ｄにも送られる。第７の論理ＡＮＤサブ回路４５０ｇからの論理信号出力が論 理ハイの場合は、第２の組のラインマルチプレクサ４６５a-dの第４のラインマ ルチプレクサ４６５ｄは、第８の論理ＯＲサブ回路４４０ｈの出力を通すように 結合される。第７の論理ＡＮＤサブ回路４５０ｇからの論理信号出力が論理ロー の場合は、第２の組のラインマルチプレクサ４６５a-dの第４のラインマルチプ レクサ４６５ｄは、第８の論理ＡＮＤサブ回路４５０ｈの出力を通すように結合 される。 第３の組のラインマルチプレクサ４７０a-cの第３のラインマルチプレクサ４ ７０ｃを通って、最上位１ビット桁上げ−ハイライン２６０ｈに送られる信号は 、第３の組のラインマルチプレクサ４７０a-cの第２のラインマルチプレクサ４ ７０ｂを通る論理信号に依存する。第３の組のラインマルチプレクサ４７０a-c の第２のラインマルチプレクサ４７０ｂから、第３の組のラインマルチプレクサ ４７０a-cの第３のラインマルチプレクサ４７０ｃへの論理信号が論理ハイの場 合は、第３の組のラインマルチプレクサ４７０a-cの第３のラインマルチプレク サ４７０ｃを通る論理信号は、第１の組のラインマルチプレクサ４６０a-dの第 ４のラインマルチプレクサ４６０ｄを通る論理信号である。第３の組のラインマ ルチプレクサ４７０a-cの第２のラインマルチプレクサ４７０ｂから、第３の組 のラインマルチプレクサ４７０a-cの第３のラインマルチプレクサ４７０ｃへの 論理信号が論理ローの場合は、第３の組のラインマルチプレクサ４７０a-cの第 ３のラインマルチプレクサ４７０ｃを通る論理信号は、第２の組のラインマルチ プレクサ４６５a-dの第４のラインマルチプレクサ４６５ｄを通る論理信号であ る。 同様に、第４の組のラインマルチプレクサ４７５a-cの第３のラインマルチプ レクサ４７５ｃを通って、最上位１ビット桁上げ−ローライン２６５ｈに送られ る論理信号は、第４の組のラインマルチプレクサ４７５a-cの第２のラインマル チプレクサ４７５ｂを通る論理信号に依存する。第４の組のラインマルチプレク サ４７５a-cの第２のラインマルチプレクサ４７５ｂから、第４の組のラインマ ルチプレクサ４７５a-cの第３のラインマルチプレクサ４７５ｃへの論理信号が 論理ハイの場合は、第４の組のラインマルチプレクサ４７５a-cの第３のラ インマルチプレクサ４７５ｃを通る論理信号は、第１の組のラインマルチプレク サ４６０a-dの第４のラインマルチプレクサ４６０ｄを通る論理信号である。第 ４の組のラインマルチプレクサ４７５a-cの第２のラインマルチプレクサ４７５ ｂから、第４の組のラインマルチプレクサ４７５a-cの第３のラインマルチプレ クサ４７５ｃへの論理信号が論理ローの場合には、第４の組のラインマルチプレ クサ４７５a-cの第３のラインマルチプレクサ４７５ｃを通る論理信号は、第２ の組のラインマルチプレクサ４６５a-dの第４のラインマルチプレクサ４６５ｄ を通る論理信号である。 本発明は、桁上げを有する加算回路を備える加算システムにおいて、２つまた はそれより多くの信号入力から信号出力までのゲート遅延の数を減少させるとい う利点を提供する。ゲート遅延の減少により、キャリーを伴う加算動作に関する 回路速度が上がる。さらに、本発明には、回路遅延をそれほど増加させることな く加算回路をカスケード接続できるという利点がある。従って、本発明は、桁上 げ信号を伝搬させるための回路を含む多ビット加算システムにおいて有利に使用 することができる。なぜなら、この加算システムは、回路速度または性能が劣化 しないからである。 加算システム１００の動作を図１及び図６に要約する。加算システム１００が 動作を開始すると、第１及び第２のｘビットの入力信号が、第１のｎビット入力 ライン１３０a-h、１３６a-h、１４２a-h、１４８a-h、及び第２のｎビット入力 ライン１３３a-h、１３９a-h、１４５a-h、１５１a-hを通って入力される。１実 施態様では、ｘビットの入力信号は、４つの組の８ビット入力ライン１３０a-h 、１３３a-h、１３６a-h、１３９a-h、１４２a-h、１４５a-h、１４８a-h、１５ １a-hを通って入力される３２ビット入力信号である。 図６は、第１の加算ブロックサブシステム１０２ａに関して記載されており、 その動作は、他の３つの加算ブロックサブシステム１０２ｂ〜１０２ｄと同様で ある。プロセスが開始すると（６０５）、第１及び第２の８ビット（ｘ＝３２な のでｎ＝８）が、第１の加算サブシステム１０２ａに入力される（６１０）。上 述したように、第１及び第２の８ビット入力信号の各々からの１ビットは、ペア にされて、第１の加算サブシステム１０２ａの第１の加算回路ブロック１ １０の条件付き和−選択２１０、及び条件付き桁上げ−選択２１５に入力される 。条件付き和−選択２１０は、個々のビットのペアを加算する。具体的には、条 件付き和−選択２１０の論理加算器３９５a-hが和信号を計算する（６２０）。 この和信号は、第１の論理加算器和出力ライン３１０a-hを通って出力される。 また、第２の論理加算器和出力ライン３１３a-hを通ってそれを反転したものが 出力される。さらに、条件付き桁上げ−選択２１５が、加算されるｎビット入力 信号用のｎビット桁上げ−ハイ信号と、ｎビットの桁上げ−ロー信号を生成する （６１５）。桁上げ−ハイ信号ビットと、桁上げ−ロー信号ビットの論理信号値 により、第１または第２の論理加算器和出力ライン３１０a-h、３１３a-hのどれ を選択するかを判定する（６３０）。 図３〜５において説明したように、条件付き桁上げ−選択２１５は、ｎ−１桁 上げ信号ビットを条件付き和−選択２１０に送るとともに、ｎ番目の桁上げ信号 ビットを、最上位の桁上げ−ハイライン、または、桁上げ−ローライン２６０ｈ 、２６５ｈに出力する。条件付き和−選択２１０は、和−ハイライン２２０a-h 、または和−ローライン２２５a-h上に、加算されたビットのペアの最下位ビッ ト数の和信号を、送信される桁上げビットと共に出力する。信号出力ライン１８ ５を通る第１の加算サブシステム１０２ａからの出力信号は、桁上げ入力信号ラ イン１５５を通る桁上げ信号に依存する。桁上げ入力信号ライン１５５を通る桁 上げ入力信号が論理ハイの場合は、和出力選択スイッチ１６０は、和−ハイライ ン２２０を選択して（６３０）、そのライン２２０を通る和信号が、出力信号ラ イン１８５を通って出力されるようにする。桁上げ−入力信号ライン１５５を通 る桁上げ入力信号が論理ローの場合は、和出力選択スイッチが、和−ローライン ２２５を選択して（６３０）、そのライン２２５を通る和信号が、出力信号ライ ン１８５を通って出力されるようにする。 桁上げ入力信号ライン１５５を通る桁上げ入力信号が論理ハイの場合は、桁上 げ選択スイッチ１６３は、最上位の桁上げ−ハイライン２６０ｈに結合して、そ のライン２６０ｈを通る桁上げ信号が、第２の加算ブロックサブシステム１０２ ｂの和出力選択スイッチ１６６と、桁上げ選択スイッチ１６９に対して生成され る（６２５）ようにする。桁上げ入力信号ラインを通る桁上げ入力信号 が論理ローの場合は、桁上げ選択スイッチ１６３は、最上位の桁上げ−ローライ ン２６５ｈに結合して、そのライン２６５ｈを通る桁上げ信号が、第２の加算ブ ロックサブシステム１０２ｂの和出力選択スイッチ１６６と、桁上げ選択スイッ チ１６９に対して生成される（６２５）ようにする。図４及び図５において説明 したように、桁上げ選択ステップ１６３の位置に加えて、第２の加算ブロックサ ブシステム１０２ｂに送られる桁上げ信号は、また、第１の加算サブシステム１ ０２ａの第１の加算回路ブロック１１０の条件付き桁上げ−選択２１５内の第１ 及び第２のｎビット入力信号に係わる論理動作に基づく。 加算システム１００に入力する第１及び第２の入力信号の第２の８ビット入力 信号の組は、第２の加算サブシステム１０２ｂの第１及び第２の８ビット入力信 号ライン１３６、１３９にそれぞれ入力される。第１の加算ブロックサブシステ ム１０２ａにおける動作と同様に、第２の加算サブシステム１０２ｂは、第２の 加算回路ブロック１１５の条件付き和−選択内の２つの組のビットを加算して、 第２の加算回路ブロック１１５の条件付き桁上げ−選択内の桁上げ信号を決定す る。第２の加算回路ブロック１１５は、和−ハイライン２３０または和−ローラ イン２３５上に和信号を送信し、桁上げ−ハイライン２７０ｈまたは桁上げ−ロ ーライン２７５ｈ上に桁上げ信号を送信する。第２の出力信号ライン１８８を通 る第２の加算サブシステム１０２ｂからの信号は、第２の加算ブロックサブシス テム１０２ｂへの第１及び第２の入力信号の和の最下位ビット数を表す。 第２の出力信号ライン１８８を通る出力信号は、桁上げ転送ライン１９９ａを 通る桁上げ信号の値に依存して、和−ハイライン２３０または和−ローライン２ ３５を通る信号である。桁上げ転送ライン１９９ａを通る桁上げ信号が論理ハイ の場合は、第２の加算ブロックサブシステム１０２ｂの和出力選択スイッチ１６ ６は、第２の加算回路ブロック１１５に結合される和−ハイライン２３０を選択 する（６３５）。桁上げ転送ライン１９９ａを通る桁上げ信号が論理ローの場合 は、第２の加算ブロックサブシステム１０２ｂの和出力選択スイッチ１６６は、 第２の加算回路ブロック１１５に結合される和−ローライン２３５を選択する。 第２の加算ブロックサブシステム１０２ｂから生成されて （６２５）、第３の加算ブロックサブシステム１０２ｃに送信される桁上げ信号 は、第１の加算サブシステム１０２ａからの桁上げ転送ライン１９９ａを通る桁 上げ信号が、論理ハイか、または論理ローであるかに依存して、第２の加算回路 ブロック１１５の桁上げ−ハイライン２７０ｈを通る桁上げ信号か、または、第 ２の加算回路ブロック１１５の桁上げ−ローライン２７５ｈを通る桁上げ信号で ある。 第１及び第２の加算ブロックサブシステム１０２ａ、１０２ｂと同様に、第３ 及び第４の加算ブロックサブシステム１０２ｃ、１０２ｄは、適切な加算回路ブ ロック１２０、１２５における、第１及び第２の８ビット入力ライン１４２、１ ４８、１４５、１５１を通って入力される第１及び第２の入力信号の第３及び第 ４の８ビット入力信号の組をそれぞれ加算する。各加算回路ブロック１２０、１ ２５の条件付き和−選択は、和−ハイライン２４０、２５０上、または、和−ロ ーライン２４５、２５５上に和信号を生成し、各加算回路ブロック２４５、２５ ５の条件付き桁上げ−選択は、桁上げ−ハイライン２８０ｈ、２９０ｈ上、また は、桁上げ−ローライン２８５ｈ、２９５ｈ上に桁上げ信号を生成する。 第３の加算サブシステム１０２ｃの第３の出力信号ライン１９１を通る８ビッ ト出力信号は、第２の加算ブロックサブシステム１０２ｂの桁上げ転送ライン１ ９９ｂを通る桁上げ信号が論理ハイの場合に、和−ハイライン２４０を通る選択 された和信号である（６３５）か、または、第２の加算ブロックサブシステム１ ０２ｂの桁上げ転送ライン１９９ｂを通る桁上げ信号が論理ローの場合に、和− ローライン２４５を通る選択された和信号である（６３５）。第３の加算ブロッ クサブシステム１０２ｃから生成されて（６２５）、桁上げ転送ライン１９９ｃ を通って第４の加算ブロックサブシステム１０２ｄに送られる第３の加算ブロッ クサブシステム１０２ｃからの桁上げ信号は、第２の加算サブシステム１０２ｂ からの桁上げ信号が論理ハイの場合に、桁上げ−ハイライン２８０ｈを通る桁上 げ信号であるか、または、第２の加算サブシステム１０２ｂからの桁上げ信号が 論理ローの場合に、桁上げ−ローライン２８５ｈを通る桁上げ信号である。 第４の加算ブロックサブシステム１０２ｄの第４の出力信号ライン１９４を通 る８ビット出力信号は、第３の加算ブロックサブシステム１０２ｃの桁上げ転送 ライン１９９ｃを通る桁上げ信号が論理ハイの場合に、和−ハイライン２５０を 通る選択された和信号である（６３５）か、または、第３の加算ブロックサブシ ステム１０２ｃの桁上げ転送ライン１９９ｃを通る桁上げ信号が論理ローの場合 に、和−ローライン２５５を通る選択された和信号である（６３５）。加算シス テム１００から生成される、第４の加算サブシステム１０２ｄの桁上げ転送ライ ン１９９ｄを通る桁上げ信号（６２５）は、第３の加算サブシステム１０２ｃか らの桁上げ信号が論理ハイの場合に、桁上げ−ハイライン２９０ｈを通る桁上げ 信号であるか、または、第３の加算サブシステム１０２ｃからの桁上げ信号が論 理ローの場合に、桁上げ−ローライン２９５ｈを通る桁上げ信号である。 従って、加算システム１００において第１及び第２の３２ビット入力信号を加 算することによって、第４の加算サブシステム１０２ｄの桁上げ転送ライン１９ ９ｄを通る桁上げ信号とともに、第１〜第４の出力信号ライン１８５、１８８、 １９１、１９４を通る３２ビットの出力信号が生成される。各加算回路ブロック １１０、１１５、１２０、１２５内の条件付き桁上げ−選択を使用することによ って、桁上げ信号の伝搬に関連する遅延が大幅に低減される。なぜなら、桁上げ 操作のための論理回路内の入力から出力までのゲート遅延の総数が減少するから である。従って、加算システム１００の回路速度が全体的に向上する。本発明の 条件付き桁上げ選択は、また、桁上げ信号を伝搬させるための回路構成要素の数 を有利に減少させるものであり、これによって、回路遅延が減少することに加え て、加算システム１００を実装するために必要なチップの表面積も減少する。 本発明の特定の実施態様と応用について図示し、説明したが、本発明は、本明 細書で開示した構成及び構成要素そのままのものに限定されるものではなく、当 業者には明らかである種々の修正、変更及び変形を、特許請求項の範囲で規定し た本発明の思想及び範囲から逸脱することなく、本明細書で開示した本発明の方 法及び装置の構成、動作及び細部について施すことが可能である。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年１１月１８日（１９９８．１１．１８） 【補正内容】 請求の範囲 １．少なくとも１つの加算回路ブロックを備える加算システムであって、各加算 回路ブロックが、 第１のｎビット入力信号を入力するための第１のｎビット入力ライン、及び第 ２のｎビット入力信号を入力するための第２のｎビット入力ラインと、 第１の（ｎ−１）ビット桁上げ−ハイ信号ライン、及び第２の（ｎ−１）ビッ ト桁上げ−ロー信号ラインを有し、かつ、１ビットの桁上げ−ハイ信号ライン、 及び１ビット桁上げ−ロー信号ラインを有する条件付き桁上げ−選択回路であっ て、前記第１のｎビット入力信号ライン及び前記第２のｎビット入力信号ライン を受け取るように配置され、加算回路ブロックから桁上げ−出力信号を生成する ための条件付き桁上げ−選択回路と、 ｎビットのハイ−和ラインとｎビットのロー−和ラインを有し、前記第１のｎ ビット入力ライン、前記第２のｎビット入力ライン、前記（ｎ−１）ビットの桁 上げ−ハイライン、及び前記（ｎ−１）ビットの桁上げ−ローラインを受け取る ように配置された条件付き和−選択回路であって、前記第１のｎビット入力信号 と前記第２のｎビット入力信号を加算して、被加算ｎビット入力信号の最下位桁 数、及び（ｎ−１）ビットの桁上げ−ハイラインまたは（ｎ−１）ビットの桁上 げ−ローラインを表すｎビットの出力信号を生成するための条件付き和−選択回 路 とからなる加算システム。 ２．前記条件付き桁上げ−選択回路が、さらに、出力イネーブルラインを有する 少なくとも１つの論理ＯＲサブ回路と、出力 イネーブルラインを有する少なくとも１つの論理ＡＮＤサブ回路を含み、それぞ れが、前記第１のｎビット信号と前記第２のｎビット信号のぞれぞれの１ビット に結合され、論理ＯＲサブ回路からの前記出力イネーブルラインが第１のマルチ プレクサに結合され、該第１のマルチプレクサは、前記論理ＯＲサブ回路からの 前記出力イネーブルラインを通るハイ信号でイネーブルにされ、論理ＡＮＤサブ 回路からの前記出力イネーブルラインが第２のマルチプレクサに結合され、該第 ２のマルチプレクサは、前記論理ＡＮＤサブ回路からの前記出力イネーブルライ ンを通るハイ信号でイネーブルにされることからなる、請求項１の加算システム 。 ３．前記第１のマルチプレクサが、桁上げ−ハイ信号ラインに結合され、前記第 ２のマルチプレクサが、桁上げ−ロー信号ラインに結合される、請求項２の加算 システム。 ４．桁上げ信号を伝搬させるための条件付き桁上げ−選択回路を有する加算シス テムにおいて、 それぞれが、論理ＯＲ出力ラインを有し、それぞれが、第１及び第２のビット 入力ラインを受け取るように結合された、第１及び第２の論理ＯＲサブ回路であ って、それぞれの論理ＯＲサブ回路が、前記第１の論理ＯＲサブ回路の前記論理 ＯＲ出力ラインを通る第１の桁上げ−ハイ信号を生成することからなる、第１及 び第２の論理ＯＲサブ回路と、 それぞれが、論理ＡＮＤ出力ラインを有し、それぞれが、前記第１及び第２の ビット入力ラインを受け取るように結合された、第１及び第２の論理ＡＮＤサブ 回路であって、それぞれの論理ＡＮＤサブ回路が、前記第２の論理ＡＮＤサブ回 路の前記論理ＡＮＤ出力ラインを通る第１の桁上げ−ロー信号を生成す ることからなる、第１及び第２の論理ＡＮＤサブ回路と、 第１及び第２のラインマルチプレクサであって、それぞれが、ラインマルチプ レクサ出力ラインを有し、それぞれが、前記第２の論理ＯＲサブ回路の前記論理 ＯＲ出力ラインを受け取るように結合され、かつ、それぞれが、前記第２の論理 ＡＮＤサブ回路の前記論理ＡＮＤ出力ラインを受け取るように結合され、前記第 １のラインマルチプレクサは、該第１のラインマルチプレクサのラインマルチプ レクサ出力ラインを、前記第２の論理ＯＲサブ回路の前記論理ＯＲ出力ライン、 または、前記第２の論理ＡＮＤサブ回路の前記論理ＡＮＤ出力ラインに選択的に 結合するために、前記第１の論理ＯＲサブ回路の前記論理ＯＲ出力ラインに結合 され、前記第２のラインマルチプレクサは、前記第２のラインマルチプレクサの ラインマルチプレクサ出力ラインを、前記第２の論理ＯＲサブ回路の前記論理Ｏ Ｒ出力ライン、または、前記第２の論理ＡＮＤサブ回路の前記論理ＡＮＤ出力ラ インに選択的に結合するために、前記第１の論理ＡＮＤサブ回路の前記論理ＡＮ Ｄ出力ラインに結合されることからなる、第１及び第２のラインマルチプレクサ とからなる加算システム。 ５．それぞれが、論理ＯＲ出力ラインを有し、それぞれが、第３及び第４のビッ ト入力ラインを受け取るように結合された第３及び第４の論理ＯＲサブ回路と、 それぞれが、論理ＡＮＤ出力ラインを有し、それぞれが、前記第３及び第４のビ ット入力ラインを受け取るように結合された第３及び第４の論理ＡＮＤサブ回路 と、 第３及び第４のラインマルチプレクサであって、それぞれが、ラインマルチプ レクサ出力ラインを有し、それぞれが、前記第 ３の論理ＯＲ出力ラインと前記第３の論理ＡＮＤ出力ラインを受け取るように結 合され、前記第３のラインマルチプレクサは、該第３のラインマルチプレクサの ラインマルチプレクサ出力ラインを、前記第３の論理ＯＲ出力ライン、または、 前記第３の論理ＡＮＤ出力ラインに選択的に結合するために、前記第１のライン マルチプレクサのラインマルチプレクサ出力ラインを受け取るように結合され、 前記第４のラインマルチプレクサは、該第４のラインマルチプレクサのラインマ ルチプレクサ出力ラインを、前記第３の論理ＯＲ出力ライン、または、前記第３ の論理ＡＮＤ出力ラインに選択的に結合するために、前記第２のラインマルチプ レクサのラインマルチプレクサ出力ラインを受け取るように結合されることから なる、第３及び第４のラインマルチプレクサ とからさらになる請求項４の条件付き桁上げ選択回路。 ６．第５及び第６のラインマルチプレクサであって、それぞれが、ラインマルチ プレクサ出力ラインを有し、それぞれが、前記第４の論理ＯＲ出力ラインと前記 第４の論理ＡＮＤ出力ラインを受け取るように結合され、前記第５のラインマル チプレクサは、該第５のラインマルチプレクサのラインマルチプレクサ出力ライ ンを、前記第４の論理ＯＲ出力ライン、または、前記第４の論理ＡＮＤ出力ライ ンに選択的に結合するために、前記第３の論理ＯＲ出力ラインを受け取るように 結合され、前記第６のラインマルチプレクサは、該第６のラインマルチプレクサ のラインマルチプレクサ出力ラインを、前記第４の論理ＯＲ出力ライン、または 、前記第４の論理ＡＮＤ出力ラインに選択的に結合するために、前記第３の論理 ＡＮＤ出力ラインを受け取るように結合されることからなる、第５及び第６のラ インマル チプレクサと、 第７及び第８のラインマルチプレクサであって、それぞれが、ラインマルチプ レクサ出力ラインを有し、それぞれが、前記第５のラインマルチプレクサと前記 第６のラインマルチプレクサからのラインマルチプレクサ出力ラインを受け取る ように結合され、前記第７のラインマルチプレクサは、該第７のラインマルチプ レクサのラインマルチプレクサ出力ラインを、前記第５のラインマルチプレクサ のラインマルチプレクサ出力ライン、または、前記第６のラインマルチプレクサ のラインマルチプレクサ出力ラインに選択的に結合するために、前記第１のライ ンマルチプレクサのラインマルチプレクサ出力ラインを受け取るように結合され 、前記第８のラインマルチプレクサは、該第８のラインマルチプレクサのライン マルチプレクサ出力ラインを、前記第５のラインマルチプレクサのラインマルチ プレクサ出力ライン、または、前記第６のラインマルチプレクサのラインマルチ プレクサ出力ラインに選択的に結合するために、前記第２のラインマルチプレク サのラインマルチプレクサ出力ラインを受け取るように結合されることからなる 、第７及び第８のラインマルチプレクサ とをさらに含む請求項５の条件付き桁上げ選択回路。 ７．条件付き和−選択回路と条件付き桁上げ−選択回路を有する加算システムに おいて、桁上げ信号伝搬遅延を低減するための方法であって、 ｎビットからなる第１の信号及びｎビットからなる第２の信号を入力するステ ップであって、前記第１の信号の各ビットが、最下位ビットから開始して、最上 位ビットに至るまで、前記第２の信号の各ビットとペアにされて、前記条件付き 相−選択回 路及び前記条件付き桁上げ−選択回路に入力されることからなるステップと、 ｎビットからなる和信号を生成するために、前記条件付き和−選択回路におい て、前記第１及び第２の入力信号の前記ペアにされたビットを加算するステップ と、 前記条件付き桁上げ−選択回路において、前記第１及び第２の入力信号の前記 ペアにされたビットに対して、ｎビットからなる桁上げ信号を決定するステップ と、 ｎビットからなる和信号を生成するために、前記桁上げ信号のｎ−１ビットを 前記条件付き和−選択回路に送信して、前記加算されたペアのビットに加えるス テップと、 前記桁上げ信号のｎ番目のビットを、前記加算システムの桁上げ信号として出 力するステップ とからなる方法。 ８．少なくとも１つの和−ハイライン及び和−ローライン上に、前記和信号を生 成するステップをさらに含む、請求項７の方法。 ９．和選択スイッチにより、前記和−ハイラインまたは前記和−ローラインのい ずれかを選択して、前記生成された和信号を出力するために、選択されたライン を出力ラインに結合するステップをさらに含む、請求項８の方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，Ｍ Ｗ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，Ｅ Ｓ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ， ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，Ｙ Ｕ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 １．少なくとも１つの加算回路ブロックを有する加算システムであって、各加算 回路ブロックが、 第１のｎビット入力信号を入力するための第１のｎビット入力ライン、及び第 ２のｎビット入力信号を入力するための第２のｎビット入力ラインと、 第１のｍビット桁上げ−ハイ信号ライン、及び第２のｍビット桁上げ−ロー信 号ラインを有し、かつ、１ビットの桁上げ−ハイ信号ライン、及び１ビット桁上 げ−ロー信号ラインを有する条件付き桁上げ−選択であって、前記第１のｎビッ ト桁上げ−入力ライン及び前記第２のｎビット桁上げ−入力ラインが、前記条件 付き桁上げ−選択に結合されることからなり、さらに、該桁上げ−選択は、加算 回路ブロックから桁上げ−出力信号を生成するためのものである、条件付き桁上 げ−選択と、 ｎビットのハイ−和ラインとｎビットのロー−和ライン、前記第１のｎビット 入力ライン、前記第２のｎビット入力ライン、前記ｍビットの桁上げ−ハイライ ン、及び前記ｍビットの桁上げ−ローラインを有する条件付き和−選択であって 、前記第１のｎビット入力信号と前記第２のｎビット入力信号を加算して、被加 算ｎビット入力信号の最下位桁数、及び桁上げ信号を出力するためのｍビット桁 上げ−ハイライン及びｍビット桁上げ−ローラインを表すｎビットの出力信号を 生成する条件付き和−選択 とからなる加算システム。 ２．前記条件付き桁上げ−選択が、さらに、出力イネーブルラインを有する少な くとも１つの論理ＯＲサブ回路と、出力イネーブルラインを有する少なくとも１ つの論理ＡＮＤサブ回路を含み、それぞれが、前記第１のｎビット信号と前記第 ２のｎビット信号のぞれぞれの１ビットに結合され、論理ＯＲサブ回路からの前 記出力イネーブルラインが第１のマルチプレクサに結合され、該第１のマルチプ レクサは、前記論理ＯＲサブ回路からの前記出力イネーブルラインを通るハイ信 号でイネーブルにされ、論理ＡＮＤサブ回路からの前記出力イネーブルラインが 第２のマルチプレクサに結合され、該第２のマルチプレクサは、 前記論理ＡＮＤサブ回路からの前記出力イネーブルラインを通るハイ信号でイネ ーブルにされることからなる、請求項１の加算システム。 ３．前記第１のマルチプレクサが、桁上げ−ハイ信号ラインに結合され、前記第 ２のマルチプレクサが、桁上げ−ロー信号ラインに結合される、請求項２の加算 システム。 ４．加算システムにおける桁上げ信号を伝搬させるための条件付き桁上げ−選択 を有することからなる加算システムにおいて、 第１及び第２の論理ＯＲサブ回路であって、それぞれが、論理ＯＲ出力ライン を有し、かつ、それぞれが、第１及び第２の入力ラインを受け取るように結合さ れており、第１及び第２の論理ＡＮＤサブ回路であって、それぞれが、論理ＡＮ Ｄ出力ラインを有し、かつ、それぞれが、前記第１及び第２の入力ラインを受け 取るように結合され、前記論理ＯＲサブ回路が、前記第１の論理ＯＲサブ回路の 前記論理ＯＲ出力ラインを通る第１の桁上げ−ハイ信号を生成し、前記論理ＡＮ Ｄサブ回路が、前記第２の論理ＡＮＤサブ回路の前記論理ＡＮＤ出力ラインを通 る第１の桁上げ−ロー信号を生成することからなることと、 第１及び第２のラインマルチプレクサであって、それぞれが、ラインマルチプ レクサ出力ラインを有し、それぞれが、前記第２の論理ＯＲサブ回路の前記論理 ＯＲ出力ラインを受け取るように結合され、かつ、それぞれが、前記第２の論理 ＡＮＤサブ回路の前記論理ＡＮＤ出力ラインを受け取るように結合されており、 前記第１のラインマルチプレクサは、該第１のラインマルチプレクサのラインマ ルチプレクサ出力ラインを、前記第２の論理ＯＲサブ回路の前記論理ＯＲ出力ラ イン、または、前記第２の論理ＡＮＤサブ回路の前記論理ＡＮＤ出力ラインに選 択的に結合するために前記第１の論理ＯＲサブ回路の前記論理ＯＲ出力ラインに 結合され、前記第２のラインマルチプレクサは、前記第２のラインマルチプレク サのラインマルチプレクサ出力ラインを、前記第２の論理ＯＲサブ回路の前記論 理ＯＲ出力ライン、または、前記第２の論理ＡＮＤサブ回路の前記論理ＡＮＤ出 力ラインに選択的に結合するために前記第１の論理ＡＮＤサブ回路の前記論理Ａ ＮＤ出力ラインに結合されることからなる、第１及び第２のラインマルチプレク サ とからなる加算システム。 ５．それぞれが、論理ＯＲ出力ラインを有し、それぞれが、第３及び第４の入力 ラインを受け取るように結合された第３及び第４の論理ＯＲサブ回路と、それぞ れが、論理ＡＮＤ出力ラインを有し、それぞれが、前記第３及び第４の入力ライ ンを受け取るように結合された第３及び第４の論理ＡＮＤサブ回路と、 第３及び第４のラインマルチプレクサであって、それぞれが、ラインマルチプ レクサ出力ラインを有し、それぞれが、前記第３の論理ＯＲ出力ラインと前記第 ３の論理ＡＮＤ出力ラインを受け取るように結合され、前記第３のラインマルチ プレクサは、該第３のラインマルチプレクサのラインマルチプレクサ出力ライン を、前記第３の論理ＯＲ出力ライン、または、前記第３の論理ＡＮＤ出力ライン に選択的に結合するために、前記第１のラインマルチプレクサのラインマルチプ レクサ出力ラインを受け取るように結合され、前記第４のラインマルチプレクサ は、該第４のラインマルチプレクサのラインマルチプレクサ出力ラインを、前記 第３の論理ＯＲ出力ライン、または、前記第３の論理ＡＮＤ出力ラインに選択的 に結合するために、前記第２のラインマルチプレクサのラインマルチプレクサ出 力ラインを受け取るように結合されることからなる、第３及び第４のラインマル チプレクサ とからさらになる請求項４の条件付き桁上げ選択。 ６．第５及び第６のラインマルチプレクサであって、それぞれが、ラインマルチ プレクサ出力ラインを有し、それぞれが、前記第４の論理ＯＲ出力ラインと前記 第４の論理ＡＮＤ出力ラインを受け取るように結合され、前記第５のラインマル チプレクサは、該第５のラインマルチプレクサのラインマルチプレクサ出力ライ ンを、前記第４の論理ＯＲ出力ライン、または、前記第４の論理ＡＮＤ出力ライ ンに選択的に結合するために、前記第３の論理ＯＲ出力ラインを受け取るように 結合され、前記第６のラインマルチプレクサは、該第６のラインマルチプレクサ のラインマルチプレクサ出力ラインを、前記第４の論理ＯＲ出力ライン、または 、前記第４の論理ＡＮＤ出力ラインに選択的に結合するために、前記第３の論理 ＡＮＤ出力ラインを受け取るように結合されることからなる、第５及び第６のラ インマルチプレクサと、 第７及び第８のラインマルチプレクサであって、それぞれが、ラインマルチプ レクサ出力ラインを有し、それぞれが、前記第５のラインマルチプレクサと前記 第６のラインマルチプレクサからのラインマルチプレクサ出力ラインを受け取る ように結合され、前記第７のラインマルチプレクサは、該第７のラインマルチプ レクサのラインマルチプレクサ出力ラインを、前記第５のラインマルチプレクサ のラインマルチプレクサ出力ライン、または、前記第６のラインマルチプレクサ のラインマルチプレクサ出力ラインに選択的に結合するために、前記第１のライ ンマルチプレクサのラインマルチプレクサ出力ラインを受け取るように結合され 、前記第８のラインマルチプレクサは、該第８のラインマルチプレクサのライン マルチプレクサ出力ラインを、前記第５のラインマルチプレクサのラインマルチ プレクサ出力ライン、または、前記第６のラインマルチプレクサのラインマルチ プレクサ出力ラインに選択的に結合するために、前記第２のラインマルチプレク サのラインマルチプレクサ出力ラインを受け取るように結合されることからなる 、第７及び第８のラインマルチプレクサ とをさらに含む請求項５の条件付き桁上げ選択。 ７．条件付き和−選択と条件付き桁上げ−選択を有する加算システムにおいて、 桁上げ信号伝搬遅延を低減するための方法であって、 ｎビットからなる第１の信号及びｎビットからなる第２の信号を入力するステ ップであって、前記第１の信号の各ビットが、最下位ビットから開始して、最上 位ビットに至るまで、前記第２の信号の各ビットとペアにされて、前記条件付き 和−選択及び前記条件付き桁上げ−選択に入力されることからなるステップと、 ｎビットからなる和信号を生成するために、前記条件付き和−選択において、 前記第１及び第２の入力信号の前記ペアにされたビットを加算するステップと、 前記条件付き桁上げ−選択において、前記第１及び第２の入力信号の前記ペア にされたビットに対して、ｎビットからなる桁上げ信号を決定するステップと、 ｎビットからなる和信号を生成するために、前記桁上げ信号のｎ−１ビットを 前記条件付き和−選択に送信して、前記加算されたペアのビットに加えるス テップと、 前記桁上げ信号のｎ番目のビットを、前記加算システムの桁上げ信号として出 力するステップ とからなる方法。 ８．少なくとも１つの和−ハイライン及び和−ローライン上に、前記和信号を生 成するステップをさらに含む、請求項７の方法。 ９．和選択スイッチにより、前記和−ハイラインまたは前記和−ローラインのい ずれかを選択して、前記生成された和信号を出力するために、選択されたライン を出力ラインに結合するステップをさらに含む、請求項７の方法。