JP2000509871A

JP2000509871A - 同時読み出し及び書き込みを可能にする不揮発性メモリのバンク構成

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Publication number: JP2000509871A
Application number: JP10528739A
Authority: JP
Inventors: ジョニー・シー・チェン; チュン・ケー・チャン; ティアオ・ホア・クオ; 隆男赤荻
Original assignee: Fujitsu Ltd; Advanced Micro Devices Inc
Current assignee: Fujitsu Ltd; Advanced Micro Devices Inc
Priority date: 1996-12-20
Filing date: 1997-11-13
Publication date: 2000-08-02
Anticipated expiration: 2017-11-13
Also published as: JP3327337B2; TW421798B; WO1998028750A1; DE69707502T2; KR20000062264A; KR100472741B1; DE69707502D1; EP0944907B1; EP0944907A1; US5867430A

Abstract

(57)【要約】フラッシュメモリ装置は２個以上のバンクに分割されており、各バンクは幾つかのセクタを含み、各セクタは１組のフラッシュメモリセルを含んでいる。各バンクは、入力アドレスバッファからのアドレス又は内部ステートマシーンによって制御される内部アドレスシーケンサからのアドレスを選択的に受信するデコーダを有している。各バンクの出力データは、読み出し用センスアンプ又はベリファイ用センスアンプに入力され得る。ベリファイ用センスアンプが内部ステートマシーンに接続されている間、読み出し用センスアンプは出力バッファに接続される。１つのバンクが書き込みコマンドを受信すると、内部ステートマシーンが制御を行い、プログラミング又は消去動作が開始される。１つのバンクに対してプログラミング又は消去動作が行われている間、他のバンクに対して読み出し動作のためのアクセスを行うことができる。

Description

【発明の詳細な説明】同時読み出し及び書き込みを可能にする不揮発性メモリのバンク構成発明の背景発明の分野本発明は、不揮発性メモリの分野に係り、より詳細には、同時読み出し及び書き込み動作を可能にする構成を備えた不揮発性メモリアレイに関する。関連技術の説明電子回路システムは、典型的にはプロセッサとメモリを備えている。このメモリは、命令及び／又はデータを格納するのに用いられるであろう。かかるシステムの中には、当該システムがオフ状態とされた時でもデータが継続的に記憶されるのを保証するために不揮発性メモリが必要とされるものもある。広く用いられている不揮発性メモリの１つとしてＥＰＲＯＭがある。しかし、当該技術分野において従来のＥＰＲＯＭは書き換え（リプログラミング）を行うことができない。そこで、多くの電子回路設計では、ＥＥＰＲＯＭやフラッシュメモリ、或いはバッテリー・バックアップ方式のＳＲＡＭが用いられている。これらのメモリは全て、電気的に書き換えを行うことができる。コストが評価要素となる装置では、ＥＥＰＲＯＭやバッテリー・バックアップ方式のＳＲＡＭに比べて安価であるという理由から、フラッシュメモリを用いることが好ましい。従来のフラッシュメモリに係る１つの問題点は、フラッシュメモリではランダムアクセスを十分に行えないということである。例えば、従来の典型的なフラッシュメモリ装置では、当該フラッシュメモリ装置においてプログラミング又は消去動作が行われている間、プロセッサは読み出し動作を行うことができない。典型的には、プロセッサは、フラッシュメモリ装置の状態レジスタを周期的に呼び出して、フラッシュメモリ装置に対する読み出し動作を開始する前にプログラミング又は消去動作の終了を検出する。しかし残念ながら、典型的なフラッシュメモリ装置に対するプログラミング又は消去のサイクル時間は、ランダムアクセスメインメモリの許容読み出しアクセス時間よりも何倍も長い。もしそのフラッシュメモリが当該電子回路システムにおいて唯一のメモリであるならば、上記プログラミング又は消去動作に関連した長い待ち時間により、当該システムがロックアップ状態となり、許容し難いほど長い期間機能しない状態となる可能性がある。従来のフラッシュメモリの中には、消去動作を一時的に停止させることで上記問題点を解消するようにしたものもある。しかし、このようなメモリでは典型的に、読み出し動作を開始できるようになるまでに数マイクロ秒程度の一時停止となる待ち時間が課せられる。従来技術に係るシステムでは、上記のロックアップ状態を回避するために多数のフラッシュメモリ装置を用いたものもある。かかるシステムでは通常、プロセッサが１つのフラッシュメモリ装置に対し読み出しアクセスを行っている間、他のフラッシュメモリ装置はプログラミング又は消去動作を行っている。しかし、このようなシステムでは典型的に、たとえ１個のフラッシュメモリ装置の容量が特定の電子回路装置を収容し得る程度のものであっても、多数のフラッシュメモリ装置が実装されているが故にコストが高くなる。また、他の従来技術に係るシステムでは、ＥＥＰＲＯＭメモリと組み合わせてフラッシュメモリを用いたものもある。かかるシステムでは、一方のメモリの読み出し動作を行っている間、他方のメモリに書き込みを行うことができる。ＥＥＰＲＯＭセルのサイズは、フラッシュメモリのサイズよりもはるかに大きい。従って、フラッシュメモリよりもむしろＥＥＰＲＯＭを用いた装置の方が、より高価となるであろう。さらに、かかる装置は２つの異なる技術を含んでいるため、装置構成がより複雑化し、結果的に、設計と製造に係るコストが高くなる。以上から、同時読み出し及び書き込み動作を行える効率的なフラッシュメモリ装置が要望されている。発明の概要概略的に記述したように、本発明は、同時読み出し及び書き込み動作を可能にする不揮発性メモリ装置を提供するものである。一実施例において、本メモリ装置は２個以上のバンクに分割されており、各バンクは幾つかのセクタを含み、各セクタは１組のメモリセルを含んでいる。各バンクは、入力アドレスバッファからのアドレス又は内部ステートマシーンによって制御される内部アドレスシーケンサからのアドレスを選択的に受信するデコーダを有している。各バンクの出力データは、読み出し用センスアンプ又はベリファイ用センスアンプに入力され得る。ベリファイ用センスアンプが内部ステートマシーンに接続されている間、読み出し用センスアンプは出力バッファに接続される。１つのバンクが書き込みコマンド（プログラミング又は消去）を受信すると、内部ステートマシーンが制御を行い、プログラミング又は消去動作が開始される。１つのバンクに対してプログラミング又は消去動作が行われている間、他のバンクに対してデータを読み出すためのアクセスを行うことができる。本発明は、第１のセクタ群のバンクと第２のセクタ群のバンクを備え、各セクタがフラッシュメモリセルのアレイを有する半導体不揮発性メモリ装置を特徴とするものである。このメモリ装置は、出力として第１の組のデコード線及び第２の組のデコード線を含むアドレスロジックを有する。このアドレスロジックは、第１のアドレス又は第２のアドレスを選択的に用いて、第１の組のデコード線を用いた第１のバンクをアクセスし、或いは第２の組のデコード線を用いた第２のバンクをアクセスする。一実施例において、メモリ装置はアドレス入力を受信し、内蔵された消去及びプログラミングのシーケンスを実行するステートマシーンを備えている。本発明を用いる１つの方法は、半導体不揮発性メモリ装置において同時に読み出し及び書き込みを行うことを含む。メモリ装置は、第１の組のメモリセルと第２の組のメモリセルを有している。上記の方法は、第１の組のメモリセル又は第２の組のメモリセルに書き込みを行うことを含む。書き込みアドレスは、第１の組のメモリセルにデータを書き込む場合には第１のデコーダに送られ、第２の組のメモリセルにデータを書き込む場合には第２のデコーダに送られる。もし書き込みステップが第１の組のメモリセルへの書き込みを含むならば、その書き込みステップが開始された後、第２の組のメモリセルからデータが読み出される。もし書き込みステップが第２の組のメモリセルへの書き込みを含むならば、その書き込みステップが開始された後、第１の組のメモリセルからデータが読み出される。本発明について上述した事項並びに他の目的及び利点は、図面に関連付けて本発明の好適な実施例が以下に記載されている詳細な説明から、より明瞭となるであろう。図面の簡単な説明図１は本発明に係るメモリ装置のブロック図である。図２は図１に示されるバンク０、バンク１及びデコーダのより詳細なブロック図である。図３Ａ及び図３Ｂは図１のセクタデコーダのデコーダロジックを概略的に示したものである。図４は図１のメモリ装置をどのようにプログラミングするかを記述したフローチャートである。図５は図１におけるステートマシーンがプログラミングシーケンスをどのように実行するかを説明するフローチャートである。図６は図１のメモリ装置をどのように消去するかを説明するフローチャートである。図７Ａ及び図７Ｂは図１におけるステートマシーンが消去シーケンスをどのように実行するかを説明するフローチャートである。図８は本発明による同時読み出し／書き込みの能力を説明するタイムシーケンスである。詳細な説明図１は、同時読み出し及び書き込み動作を可能にする不揮発性メモリ装置１００を例示する。メモリ装置１００は、１９ビットのアドレス入力１０２と、８ビットのデータ入力／出力（データ）と、電源入力（図１には図示せず）と、制御入力（図１には図示せず）とを有している。制御入力は、チップイネーブル信号と、出力イネーブル信号と、ライトイネーブル信号を含む。チップイネーブル信号は、チップの制御ロジックと入力バッファを活性化するためのものである。チップイネーブル信号がアサートされない時、メモリ装置はスタンバイモードで動作する。出力イネーブル信号は、読み出しサイクルの期間中、Ｉ／Ｏバッファを介してメモリ装置の出力をゲーティングするのに用いられる。ライトイネーブル信号は、メモリ装置の書き込み機能をイネーブル状態とするのに用いられる。一実施例において、図１に示す構成要素は全て、単一の集積回路チップ上に含まれる。アドレス入力１０２はバッファ１０４によって受信され、該バッファは、そのアドレスをマルチプレクサ１０６及びマルチプレクサ１０８に送る。メモリ装置１００は、ステートマシーン及び制御ロジック１２２によって制御されるアドレスシーケンサ１１０を有している。一実施例において、このアドレスシーケンサはステートマシーン及び制御ロジック１２２の一部分として構成されている。アドレスシーケンサ１１０の出力はアドレスであり、これはマルチプレクサ１０６及びマルチプレクサ１０８の双方に送られる。アドレスシーケンサ１１０は、消去シーケンスが実行されている時にシーケンシャルアドレスを生成するのに用いられる。マルチプレクサ１０６の出力すなわち上位側のアドレスＵＡは、Ｘデコーダ１１２及びＹデコーダ１１４に送られる。マルチプレクサ１０８の出力すなわち下位側のアドレスＬＡは、Ｘデコーダ１１８及びＹデコーダ１２０に送られる。マルチプレクサ１０６は、選択信号Ｂ０ＳＥＬに応答してバッファ１０４からのアドレスとアドレスシーケンサ１１０からのアドレスのいずれかを選択する。マルチプレクサ１０８は、選択信号Ｂ１ＳＥＬに基づいてバッファ１０４からのアドレスとアドレスシーケンサ１１０からのアドレスのいずれかを選択する。選択信号Ｂ０ＳＥＬ及びＢ１ＳＥＬは、ステートマシーン及び制御ロジック１２２によって生成される。バンク０及びバンク１は、フラッシュメモリセルをアレイ状（又は組単位）に構成したものである。しかし、他の不揮発性メモリも本発明の範囲内にあることはもちろんである。バンク０に対するアドレスデコーダロジックは、Ｘデコーダ１１２及びＹデコーダ１１４を有している。Ｘデコーダ１１２は、ワード線デコーダ及びセクタデコーダを有している。ワード線デコーダは上位側のアドレスビットＵＡ〔６〜１４〕を受信し、セクタデコーダは上位側のアドレスビットＵＡ〔１５〜１８〕を受信する。Ｙデコーダ１１４は、ビット線デコーダ及びＹゲートを有している。ビット線デコーダは上位側のアドレスビットＵＡ〔０〜５〕を受信する。バンク１に対するアドレスデコーダロジックは、Ｘデコーダ１１８及びＹデコーダ１２０を有している。Ｘデコーダ１１８は、ワード線デコーダ及びセクタデコーダを有している。ワード線デコーダは下位側のアドレスビットＬＡ〔６〜１４〕を受信し、セクタデコーダは下位側のアドレスビットＬＡ〔１５〜１８〕を受信する。Ｙデコーダ１２０は、ビット線デコーダ及びＹゲートを有している。ビット線デコーダは下位側のアドレスビットＬＡ〔０〜５〕を受信する。一実施例において、バッファ１０４は、デコードしようとするアドレスを一時記憶するためのラッチを有している。このラッチは、他の実施例ではデコーダの一部分となり得る。図１は、３つの入力、すなわちブースタ０１３２、ＶＰＸＧＧポンプ回路１３４及びＶＣＣを有するマルチプレクサ１３０を示している。ＶＰＸＧＧポンプ回路１３４は、調整された正の電圧を生成し、該電圧を選択されたフラッシュメモリセルの各制御ゲートにワード線を介して供給するための正の電源である。当該技術において知られている多くの異なる電圧を生成するポンプ回路が本発明において好適に用いられる。ＶＰＸＧＧポンプ回路１３４に含むことができる１つの技術についての詳細な説明は、参考としてここに挙げる、米国特許第５，２９１，４４６号、"VPP Power Supply Having a Regulator Circuit for Controlling a Regulated PositivePotential"において見出すことができる。ブースタ０１３２は、読み出し期間中ワード線を昇圧するのに用いられる。マルチプレクサ１３０は、ステートマシーン及び制御ロジック１２２から選択信号を受信し、その３つの入力のうち１つを選択して、Ｘデコーダ１１２を介してバンク０の各ワード線に送る。マルチプレクサ１３０の出力は、ＶＰＸＧ０としてラベル付けされている。図１は、図示を簡単化するために、マルチプレクサ１３０に接続された３つの入力１３２、１３４及びＶＣＣを示している。１つの例示的な実施形態についての詳細な説明は、参考としてここに挙げる、１９９５年１１月１７日に出願された米国特許出願第０８／５６０，４５９号、"A Fast 3-State Booster Circuit"において見出すことができる。当該技術において知られている多くのブースタ回路及び選択回路が本発明において好適に用いられる。また図１は、３つの入力、すなわちブースタ１１３６、ＶＰＸＧＧポンプ回路１３４及びＶＣＣを有するマルチプレクサ１３８を含んでいる。ブースタ１１３６はブースタ０１３２と同様のものである。マルチプレクサ１３８は、マルチプレクサ１３０と同様に動作し、その選択信号をステートマシーン及び制御ロジック１２２から受信する。マルチプレクサ１３８の出力はＶＰＸＧ１であり、これはＸデコーダ１１８を介してバンク１の各ワード線に送られる。マルチプレクサ１３０及び１３８の目的は、特定のバンクのメモリセルに対して行われている動作に応じて３つの電源ラインの切り換えを行うことである。ＶＰＰＩＧポンプ回路１４２は、各メモリセルのドレインに高電圧を供給するのに用いられる高電圧ポンプ回路である。ＶＰＰＩＧポンプ回路１４２の出力は、マルチプレクサ１４０及びマルチプレクサ１４４に送られる。これらのマルチプレクサは、ＶＣＣを入力として有している。各マルチプレクサ１４０及び１４４は、ステートマシーン及び制御ロジック１２２からの信号に基づいて入力の切り換えを行う。マルチプレクサ１４０の出力はＶＰＰＩ０であり、マルチプレクサ１４４の出力はＶＰＰＩ１である。通常の読み出し動作の期間中、ＶＰＰＩ１とＶＰＰＩ０はＶＣＣに接続される。ＶＰＰＩ０はＮチャネルトランジスタ１５２のゲートに接続され、ＶＰＰＩ１はＮチャネルトランジスタ１５４のゲートに接続されている。トランジスタ１５２のソースは、Ｙデコーダ１１４とマルチプレクサ１７０及びマルチプレクサ１７２に接続されている。トランジスタ１５２のドレインは、ドレイン・ポンプ回路１６０とトランジスタ１５４のドレインに接続されている。ドレイン・ポンプ回路１６０は、各ドレインに電源電圧を供給するための回路である。当該技術において知られている種々のドレイン用電源を本発明において用いることができる。１つの例示的なドレイン・ポンプ回路は、参考としてここに挙げる、Van Buskirkらによる米国特許第５，２６３，０００号、"Drain Po wer Supply"に開示されている。トランジスタ１５４のソースは、マルチプレクサ１７０及びマルチプレクサ１７２に接続されている。トランジスタ１５４のソースは、バンク１における各ビット線をアクセスするためにＹデコーダ１２０にも接続されている。マルチプレクサ１７０及び１７２への接続は、バンク０及びバンク１から各データを読み出すための経路を提供する。マルチプレクサ１７０は、ステートマシーン及び制御ロジック１２２からの選択信号ＲＳＡＳＥＬに基づいて、２つの入力信号のうち１つを選択して読み出し用センスアンプ１７４に送る。マルチプレクサ１７２は、ステートマシーン及び制御ロジック１２２からの選択信号ＶＳＡＳＥＬに基づいて、２つの入力信号のうち１つを選択してベリファイ用センスアンプ１７６に送る。このように２つのトランジスタ（１５２及び１５４）と２つのマルチプレクサ（１７０及び１７２）は、バンク０又はバンク１における選択された各セルのドレインに対し電圧を選択的に供給し、またバンク０又はバンク１からデータを選択的に読み出すのに用いられる。バンク０又はバンク１からのデータは、読み出し用センスアンプ１７４又はベリファイ用センスアンプ１７６に供給され得る。これらセンスアンプは共に、ステートマシーン及び制御ロジック１２２につながっている。バンク０からのデータが読み出し用センスアンプ１７４に供給されている間、バンク１からのデータはベリファイ用センスアンプ１７６に供給され得る。また、バンク０からのデータがベリファイ用センスアンプ１７６に供給されている間、バンク１からのデータは読み出し用センスアンプ１７４に供給され得る。ベリファイ用センスアンプ１７６の出力は、ステートマシーン及び制御ロジック１２２に送られて、特定のバイトがプログラミング又は消去されたことを確証するのに用いられる。読み出し用センスアンプ１７４からのデータはマルチプレクサ１８０に送られる。マルチプレクサ１８０の第２の入力は、ステートマシーン及び制御ロジック１２２から出力されるステータス情報を含む。マルチプレクサ１８０に対する選択信号は、ステートマシーン及び制御ロジック１２２によって供給される。Ｉ／Ｏバッファ１８２は、外部にデータを送出すると共にメモリ装置１００内にデータを取り込むのに用いられる。任意の１つのバンクに対して読み出しが行われている間、マルチプレクサ１８０は読み出し用センスアンプ１７４の出力をＩ／Ｏバッファ１８２に供給する。消去又はプログラミングのシーケンスが行われている間、マルチプレクサ１８０はステータス情報をＩ／Ｏバッファ１８２に供給し、これによって、外部のプロセッサは、その消去又はプログラミングに関してメモリ装置１００のステータスを認識することができる。また、メモリ装置１００はネガティブ・ポンプ回路１９０を備えており、このネガティブ・ポンプ回路は、ステートマシーン及び制御ロジック１２２によって選択されるように比較的高い負の電圧を生成し、選択された各メモリセルのゲートをバンク０又はバンク１の各ワード線を介して制御するのに用いられる。従って、ネガティブ・ポンプ回路１９０は、各Ｘデコーダにつながっている。かかるネガティブ・ポンプ回路の一例は、参考としてここに挙げる、１９９６年２月１５日に出願された米国特許出願第０８／５５９，７０５号、"Low Supply Voltag e Negative Charge Pump"において見出すことができる。ステートマシーン及び制御ロジック１２２は、読み出し動作、プログラミング動作及び消去動作のための制御を行う。バンク０とバンク１の間で選択を行うのに用いられる選択線の多くは、ステートマシーン及び制御ロジック１２２によって制御される。或いは、各バンクのメモリセル間で選択を行うためにセクタデコーダからの出力が用いられてもよい。メモリ装置１００は、内蔵プログラミングシーケンスを用いてプログラミングが行われ、内蔵消去シーケンスを用いて消去が行われる。かかる内蔵シーケンスにより、プロセッサは、プログラミング又は消去のシーケンスを開始し、当該プログラミング又は消去のシーケンスが実行されている間、他のタスクを実行する。内蔵プログラミング及び消去のシーケンスはステートマシーン及び制御ロジック１２２によって制御され、該ステートマシーン及び制御ロジックはコマンドレジスタを用いて一方のシーケンスの開始を管理する。消去及びプログラミング動作はそのコマンドレジスタを介してのみアクセスされ、該コマンドレジスタは装置の動作を管理する内部ステートマシーンを制御する。コマンドは、データ入力を介してメモリ装置１００内のコマンドレジスタに書き込まれる。一方のバンクに対してプログラミングが行われている間、他方のバンクに対して読み出し動作のためのアクセスが行われ得る。例えば、バンク１の１バイトにプログラミングが行われている間、ステートマシーン及び制御ロジック１２２は、マルチプレクサ１０８に対し、バッファ１０４からのアドレスを選択して各デコーダ１１８及び１２０に送るように指令する。これによって、バンク１の出力は、マルチプレクサ１７２を介してベリファイ用センスアンプ１７６に送られる。また、バンク０に対して読み出し動作が行われている間、ステートマシーン及び制御ロジック１２２は、マルチプレクサ１０６に対し、バッファ１０４からのアドレスを選択して各デコーダ１１２及び１１４に送るように指令する。これによって、バンク０の出力は、マルチプレクサ１７０を介して読み出し用センスアンプ１７４に送られる。この読み出し用センスアンプ１７４の出力は、マルチプレクサ１８０を介してＩ／Ｏバッファ１８２に送られる。同様に、バンク０において１セクタの消去が行われている間、ステートマシーン及び制御ロジック１２２は、マルチプレクサ１０６に対し、アドレスシーケンサ１１０からのアドレスを選択するように指令する。このアドレスシーケンサ１１０は、特定のセクタにおける全てのバイトに対して各バイトが確実にプリ・プログラミングされるのを保証するために用いられる。次いで、当該セクタが一括消去される。消去後、このアドレスシーケンサは、この消去されたセクタにおける各バイトをベリファイするためのアドレスを生成するのに用いられる。バンク０に対して消去が行われ、且つマルチプレクサ１０６がアドレスシーケンサ１１０からのアドレスを選択している間、バンク１では、マルチプレクサ１０８によりアドレスシーケンサ１１０からのアドレスではなくバッファ１０４からのアドレスを選択することで、読み出しが行われ得る。バンク０に対して消去にかかる、ベリファイ動作が行われている間、ステートマシーン及び制御ロジック１２２はベリファイ用センスアンプ１７６を用いてデータのベリファイを行い、他方、バンク１からの読み出しデータは読み出し用センスアンプ１７４に送られる。このように、各バンクは互いに多重化されている２つの入力アドレス経路と２つの出力データ経路を有しており、これによって、一方のバンクで読み出しを行っている時、同時に他方のバンクで書き込みを行うことが可能となる。図２は、バンク０、バンク１及びその関連するデコーダをより詳細に示したものである。バンク０は１４個のセクタ（セクタ０〜セクタ１３）を含んでおり、各セクタは６４Ｋバイトを有している。セクタは対構成でグループ化されている。各対のセクタは、１つのワード線デコーダと１つのセクタデコーダを共有する。バンク０において偶数番目の全てのセクタは１つのビット線デコーダ２３０を共有し、奇数番目の全てのセクタは１つのビット線デコーダ２３２を共有する。例えば、セクタ０及びセクタ１は、セクタデコーダ２０２とワード線デコーダ２０４を共有する。セクタデコーダ２０２は、アドレスビットとしてＡ１５，Ａ１６，Ａ１７及びＡ１８を受信する。セクタデコーダ２０２は、その４つのアドレスビットに基づいて、アクセスされようとしているアドレスがセクタ０を指示していると判定した場合には、セクタ０を選択（セレクト０）するためのセクタイネーブル信号を送出する。これによって、ワード線デコーダ２０４及びビット線デコーダ２３０は、セクタ０における特定のバイトをアクセスする。同様に、セクタデコーダ２０２は、アドレスビットＡ１５，Ａ１６，Ａ１７及びＡ１８がセクタ１を指示していると判定した場合には、セクタ１を選択（セレクト１）するためのセクタイネーブル信号を送出する。これによって、ワード線デコーダ２０４及びビット線デコーダ２３２は、セクタ１における特定のバイトをアクセスする。セクタ２及びセクタ３は、セクタデコーダ２０６とワード線デコーダ２０８を共有する。セクタデコーダ２０６は、アドレスビットとしてＡ１５，Ａ１６，Ａ１７及びＡ１８を受信する。セクタデコーダ２０６は、その４つのアドレスビットに基づいて、アクセスされようとしているアドレスがセクタ２を指示していると判定した場合には、セクタ２を選択（セレクト２）するためのセクタイネーブル信号を送出する。これによって、ワード線デコーダ２０８及びビット線デコーダ２３０は、セクタ２における特定のバイトをアクセスする。同様にして、セクタデコーダ２０６は、アドレスビットＡ１５，Ａ１６，Ａ１７及びＡ１８がセクタ３を指示していると判定した場合には、セクタ３を選択（セレクト３）するためのセクタイネーブル信号を送出する。これによって、ワード線デコーダ２０８及びビット線デコーダ２３２は、セクタ３における特定のバイトをアクセスする。同様に、セクタ４及びセクタ５は、セクタデコーダ２１０とワード線デコーダ２１２を共有する。セクタデコーダ２１０は、アドレスビットとしてＡ１５，Ａ１６，Ａ１７及びＡ１８を受信し、セクタ４を選択（セレクト４）又はセクタ５を選択（セレクト５）するためのセクタイネーブル信号を送出して、セクタ４又はセクタ５がアクセスされ得るようにする。セクタ６及びセクタ７は、セクタデコーダ２１４とワード線デコーダ２１６を共有する。セクタデコーダ２１４は、アドレスビットとしてＡ１５，Ａ１６，Ａ１７及びＡ１８を受信し、セクタ６を選択（セレクト６）又はセクタ７を選択（セレクト７）するためのセクタイネーブル信号を送出して、セクタ６又はセクタ７がアクセスされ得るようにする。また、セクタ８及びセクタ９は、セクタデコーダ２１８とワード線デコーダ２２０を共有する。セクタデコーダ２１８は、アドレスビットとしてＡ１５，Ａ１６，Ａ１７及びＡ１８を受信し、セクタ８を選択（セレクト８）又はセクタ９を選択（セレクト９）するためのセクタイネーブル信号を送出して、セクタ８又はセクタ９がアクセスされ得るようにする。セクタ１０及びセクタ１１は、セクタデコーダ２２２とワード線デコーダ２２４を共有する。セクタデコーダ２２２は、アドレスビットとしてＡ１５，Ａ１６，Ａ１７及びＡ１８を受信し、セクタ１０を選択（セレクト１０）又はセクタ１１を選択（セレクト１１）するためのセクタイネーブル信号を送出して、セクタ１０又はセクタ１１がアクセスされ得るようにする。セクタ１２及びセクタ１３は、セクタデコーダ２２６とワード線デコーダ２２８を共有する。セクタデコーダ２２６は、アドレスビットとしてＡ１５，Ａ１６，Ａ１７及びＡ１８を受信し、セクタ１２を選択（セレクト１２）又はセクタ１３を選択（セレクト１３）するためのセクタイネーブル信号を送出して、セクタ１２又はセクタ１３がアクセスされ得るようにする。バンク１は、２個のセクタすなわちセクタ１４及びセクタ１５を含んでおり、各セクタは６４Ｋバイトを有している。セクタ１４及びセクタ１５は、セクタデコーダ２３０とワード線デコーダ２３２を共有する。セクタデコーダ２３０は、アドレスビットとしてＡ１５，Ａ１６，Ａ１７及びＡ１８を受信し、セクタ１４を選択（セレクト１４）又はセクタ１５を選択（セレクト１５）するためのセクタイネーブル信号を送出して、セクタ１４又はセクタ１５がアクセスされ得るようにする。ビット線デコーダ２３４はセクタ１４を指定するのに用いられ、ビット線デコーダ２３６はセクタ１５を指定するのに用いられる。バンク０及びバンク１については、種々の実施例において他の適当な構成、例えば幾つかの異なるセクタや、１セクタあたり幾つかの異なるバイト等、を含んでもよい。さらに、データについてはバイト単位、ワード単位又は他の適当な数単位でアクセスすることができる。上述したように、各セクタデコーダ（２０２，２０６，２１０，２１４，２１８，２２２，２２６及び２３０）は、セクタイネーブル信号をそれぞれ対応するセクタに送るのに用いられる。図３Ａ及び図３Ｂは包括的なセクタデコーダ回路を概略的に示したものである。ＮＡＮＤゲート３０２は３つの入力を有しており、第１の入力は、アドレスビットＡ１６又はその相補ビットＡ１６Ｂである（例えば、Ａ１６＝０の場合、Ａ１６Ｂ＝１であり、Ａ１６Ｂはインバータを用いて作り出すことができる）。ＮＡＮＤゲート３０２の第２の入力は、アドレスビットＡ１７又はその相補ビットＡ１７Ｂである。ＮＡＮＤゲート３０２の第３の入力は、アドレスビットＡ１８又はその相補ビットＡ１８Ｂである。ＮＡＮＤゲート３０２の出力はインバータ３０４に送られる。このインバータ３０４の出力はＮＡＮＤゲート３０６及びＮＡＮＤゲート３１０に入力される。ＮＮＡＮＤゲート３０６のもう一方の入力はＡ１５Ｂである。ＮＡＮＤゲート３０６の出力はインバータ３０８に入力される。このインバータ３０８の出力は、特定のセクタデコーダに関連する対構成のセクタの偶数番目のセクタに対するセクタイネーブル信号である。ＮＡＮＤゲート３１０のもう一方の入力はＡ１５である。ＮＡＮＤゲート３１０の出力はインバータ３１２に入力される。このインバータ３１２の出力は、特定のセクタデコーダに関連する対構成のセクタの奇数番目のセクタに対するセクタイネーブル信号である。以下の表１は、セクタのアドレス指定を例示したものである。例えば、セクタ０に見出されるバイトは、全てが０であるアドレスビットＡ１５，Ａ１６，Ａ１７及びＡ１８を含む。表１図３Ａから理解されるように、ＮＡＮＤゲート３０２の各入力は取り得る値として２つの可能性をもっている。デコーダ回路が関連する特定のセクタに応じて特定の入力が選択される。例えば図３Ｂは、セクタ０及びセクタ１に関連するセクタデコーダ回路２０２を示している。このセクタデコーダ回路２０２は、ＮＡＮＤゲート３０２の入力としてＡ１６Ｂ，Ａ１７Ｂ及びＡ１８Ｂを用いる。もしアドレスＡ［１８〜１５］が［０，０，０，０］に等しいならば、インバータ３０８の出力信号Ｓ０がアサートされる。もしアドレスＡ［１８〜１５］が［０，０，０，１］に等しいならば、インバータ３１２の出力信号Ｓ１がアサートされる。他のセクタデコーダ２０６，２１０，２１４，２１８，２２２，２２６及び２３０についても図３Ａ及び図３Ｂと同じ構成を有している。相違する点は、各デコーダ毎のＮＡＮＤゲート３０２の入力である。以下の表２は、各セクタデコーダに対するＮＡＮＤゲート３０２の入力を示したものである。表２図４は、メモリ装置１００のユーザにより、バンク０又はバンク１における１バイトをプログラミングするために実行される各処理ステップを例示したものである。先ず、ユーザは、何らかの必要な制御入力をアサートしなければならない（ステップ４０２）。すなわち、ユーザは、その制御入力を用いてメモリ装置１００をプログラミングモードにしなければならない。それは、メモリにアクセスを求めているプロセッサ又は他のコンポーネントを意味する。次いで、ユーザは、内蔵プログラミングセットアップコマンドを入力し（ステップ４０４）、さらに内蔵プログラミングコマンドを入力する（ステップ４０６）。或いは、他の実施形態として、ステップ４０２，４０４及び４０６を１つのコマンドとして組み合わせることも可能である。内蔵プログラミングセットアップコマンドにより、メモリ装置は、アドレス指定されたバイト単位の自動プログラミングの段階に移行する。ステップ４０６の後、ステートマシーン及び制御ロジック１２２は内蔵プログラミングシーケンスを実行する。内蔵プログラミングシーケンスが実行されている間、ユーザは、メモリ装置１００のステータスに関するデータを集計することができる（ステップ４０８）。内蔵プログラミングシーケンスが終了すると、プログラミング動作が完了する（ステップ４１０）。メモリ装置１００は、バイト単位又はワード単位でプログラミングすることができる。図５は、ステートマシーン及び制御ロジック１２２によって制御される内蔵プログラミングシーケンスのフローチャートである。上記ステップ４０４においてユーザがセットアップコマンドを書き込むと、ステップ５０２においてステートマシーンはそのセットアップコマンドを受信する。上記ステップ４０６においてユーザがプログラミングコマンドを書き込むと、ステップ５０４においてステートマシーンはそのプログラミングコマンドを受信する。その時、ユーザは、プログラミングされるべきバイトのアドレスをアドレス入力１０２に書き込む。次に、メモリ装置１００は、ステップ５０６においてステートマシーン及び制御ロジック１２２の制御の下に、プリ・プログラミングのベリファイを実行する。つまり、バイト単位のプログラミングを行う前に、メモリ装置は、当該バイトにおけるビットが既にプログラミングされているかどうかを判定する（ステップ５０８）。もし必要なビットが既にプログラミングされているならば、残りのプログラミングステップを実行する必要はないので、プログラミングは完了したことになる（ステップ５１０）。もし必要な全てのビットが未だプログラミングされていないならば、ステップ５１２においてパルスカウンタがセットされる（初期化）。ステップ５１４では、必要なビットにプログラミングパルスが印加され、当該ビットがプログラミングされる。ステップ５１６では、プログラミングされたバイトがベリファイされる。つまり、プログラミングが成功したかどうかを判定する。ステップ５１６では、メモリ装置はそれぞれのバンクからバイトを読み出し、そのバイトをセンスアンプ１７６に送る。ステップ５１８では、ステートマシーン及び制御ロジック１２２はプログラミングが成功したかどうかを判定する。もしプログラミングが成功しているならば、プログラミングシーケンスは完了したことになる（ステップ５２０）。もしプログラミングが成功していないならば、パルスカウンタがインクリメントされる（ステップ５２２）。このパルスカウンタは、ステートマシーン及び制御ロジックに内蔵されている。パルスカウンタがインクリメントされた後、そのカウント値が許容最大値に達したか否かが判定される（ステップ５２４）。一例として、その許容最大値は２５０パルスである。もし最大値に達していたならば、プログラミングシーケンスが働かなくなり、メモリ装置１００がハング状態となる（ステップ５２６）。もしパルスカウンタのカウント値が最大値に達していないならば、次のパルスによりプログラミングステップ（ステップ５１４）が再度実行される。そして、上述したようにステップ５１６及び５１８に進む。プログラミング動作が行われている間、ステートマシーンはアドレスビットＡ［１５〜１８］を用いて、プログラミングされたバイトがどのセクタ内に有るかを判定する。ステートマシーンは、そのバイトがどのセクタ内に有るかを知ることにより、当該バイトがどちらのバンク内に有るかを認識する。ステートマシーンは、正しいバンクを認識することで、バッファ１０４からのアドレスを選択するようにＢ０ＳＥＬ又はＢ１ＳＥＬ（図１参照）を制御する。ベリファイ期間中、ステートマシーン及び制御ロジック１２２は、正しいバンクからの出力データを選択するようにＶＳＡＳＥＬを制御し、そのデータをベリファイ用センスアンプ１７６に送る。またステートマシーン及び制御ロジック１２２は、正しい制御信号をマルチプレクサ１３０，１３８，１４０及び１４４に送る。もしプログラミングしようとするバイトがバンク０内に有るならば、バンク０から読み出しを行うことはできない。ユーザは、プログラミングシーケンスが終了するまでの間、いつでもデータを集計することができる（ステップ４０８）。プログラミングシーケンスが終了した時点で、ユーザは、バンク０から読み出しを行うことができる。しかし、バンク０に対してプログラミングシーケンスが実行されている間、ユーザは、バンク１から読み出しを行うことができる。同様に、バンク１においてバイト単位のプログラミングが行われている間、ユーザは、バンク０から読み出しを行うことができる。図６は、メモリ装置１００のユーザにより、１セクタを消去するために実行される各処理ステップを例示したものである。最初のステップ６０２では、適当な制御入力を与える。次いで、ユーザは、内蔵消去セットアップコマンドを入力し（ステップ６０４）、更に内蔵消去コマンドを入力しなければならない（ステップ６０６）。或いは、他の実施形態として、ステップ６０２，６０４及び６０６を１つのステップとして組み合わせることも可能である。ステップ６０６の後、ステートマシーン及び制御ロジック１２２の制御の下に内蔵消去シーケンスが開始される。内蔵消去シーケンスが行われている間、ユーザは、メモリ装置のステータスに関するデータを集計することができる（ステップ６０８）。一実施例において、データビットの１つはステータスビットとして指定される。このステータスビットは消去動作が完了するまで論理０を呈示する。消去動作が完了すると、そのステータスビットのデータは、規定の時間、論理１を呈示する。内蔵消去シーケンスが終了すると、消去動作が完了する（ステップ６１０）。図７Ａ及び図７Ｂは、ステートマシーン及び制御ロジック１２２によって制御される内蔵消去シーケンスのフローチャートである。上記ステップ６０４においてユーザが内蔵消去セットアップコマンドを書き込むと、ステップ７１２においてステートマシーンはそのセットアップコマンドを受信する。上記ステップ６０６においてユーザが内蔵消去コマンドを書き込むと、ステップ７１４においてステートマシーンはその消去コマンドを受信する。その時点で、ユーザは、消去されるべきセクタのアドレスをアドレス入力１０２に書き込む。一実施例に係るメモリ装置１００では、ユーザは、１つ以上のセクタを一時に消去することもできる。その場合、ユーザは、１つ以上のアドレスを書き込まなければならないであろう。メモリ装置１００がセクタを消去する前に、当該セクタ内の全てのビットをプログラミングしなければならない。ステップ７１６から７３４は、消去前に全てのバイトをプログラミングするプロセスの一部である。先ずステップ７１６では、ステートマシーン及び制御ロジック１２２は、アドレス指定されたセクタにおける最初のバイトがプログラミングされているかどうかのベリファイを行う。すなわち、その最初のバイトのアドレスがアドレスシーケンサ１１０を介して各デコーダに送られ、そのアドレス指定されたデータがベリファイ用センスアンプ１７６に送られる。ステップ７１８では、ステートマシーン及び制御ロジック１２２は、当該バイトが完全にプログラミングされているかどうか（例えば、そのバイトのデータが００Ｈであるかどうか）を判定する。もしそのバイトのデータが完全にプログラミングされているならば、メモリ装置は、そのバイトが当該セクタにおいて最終アドレスであったかどうかを判定する（ステップ７２０）。もしそうであったならば、当該セクタは完全にプログラミングされていることになり、メモリ装置は消去を開始するための準備に入る。矢印７２１は、図７Ａのフローチャートを図７Ｂのフローチャートに接続するものである。このように、ステップ７２０において最終アドレスに到達すると、フローは矢印７２１に進み、図７Ｂに記載される各処理ステップに移行する。もし最終アドレスに到達していないならば、アドレスシーケンサ１１０がインクリメントされ（ステップ７２２）、ステップ７１６及び７１８が繰り返される。もしステートマシーン及び制御ロジック１２２が、ステップ７１８において当該バイトがプログラミングされていないと判定したならば、そのバイトは以降のステップでプログラミングされる。ステップ７２４では、パルスカウンタがセットされる（初期化）。ステップ７２６では、当該バイトがプログラミングされる。ステップ７２８では、ステートマシーン及び制御ロジック１２２は、当該バイトが正しくプログラミングされたかどうかをベリファイする。もし当該バイトが正しくプログラミングされているならば（ステップ７３０）、ステップ７２０に戻って、そのバイトが当該セクタにおいて最終のバイトであるかどうかを判定する。もし当該バイトが正しくプログラミングされていないならば（ステップ７３０）、パルスカウンタがインクリメントされる（ステップ７３２）。もしパルスカウンタのカウント値が最大値に達していたならば（ステップ７３４）、メモリ装置１００はハング状態となる。もしパルスカウンタのカウント値が最大値に達していないならば、シーケンスはステップ７２６に戻り、当該バイトのプログラミングが再度行われる。アドレス指定されたセクタにおける全てのバイトがプログラミングされた後、当該セクタに対する消去が行われる。ステップ７４０では（図７Ｂ参照）、アドレスシーケンサ１１０が当該セクタの最初のアドレスに初期化され、パルスカウンタがリセットされる。ステップ７４２では、フラッシュメモリに関する当該技術において知られている一般的な方法を用いて、アドレス指定されたセクタが一括消去される。ステップ７４４では、メモリ装置は、当該セクタにおける最初のバイトがオーバー消去されたかどうかを判定する。もしそうでないならば、ステップ７４６においてメモリ装置は、そのバイトが当該セクタの最終のバイトであるかどうかを判定する。もし当該バイトが最終のバイトでないならば、アドレスシーケンサ１１０がインクリメントされ（ステップ７４８）、次のバイトについてオーバー消去のチェックが行われる。このようにして、もしいずれかのバイトがオーバー消去されていると判定された場合には、ステップ７７０において、そのオーバー消去を補償するための訂正が行われる。かかる訂正は、オーバー消去されたフラッシュメモリセルを取り扱う当該技術において知られている標準的な技術の１つであってもよい。なお、ステップ７７０に先だってパルスカウンタがリセットされる。ステップ７７２では、オーバー消去されたセルが正常であるかどうかをベリファイする。もしリーク電流が無いならば（ステップ７７４）、シーケンスはステップ７４６に戻り、当該バイトが当該セクタにおいて最終のバイトであるかどうかを判定する。さらに、パルスカウンタは、ステップ７７０の前に有していた値に戻される。もしリーク電流が有るならば、ステップ７７６においてパルスカウンタがインクリメントされる。ステップ７７８では、パルスカウンタのカウント値が最大値に達しているかどうかを判定する。もしそうであったならば（ステップ７３４）、システムはハング状態となる（ステップ７８０）。もしパルスカウンタのカウント値が最大値に達していないならば、システムはステップ７７０に戻り、オーバー消去の訂正が再度行われる。全てのバイトがオーバー消去されていなかったと判定されると、システムはバイト単位の消去ベリファイを実行する。もし特定のバイトがＦＦＨであったならば、その特定のバイトの消去は成功したことになる（ステップ７５２）。そのバイトの消去が成功したと判定されると、ステートマシーンは、当該バイトが当該セクタにおいて最終のバイトであるかどうかを判定する（ステップ７５４）。もしそうであったならば、消去は完了したことになる（ステップ７５６）。もし最終のバイトでないならば、アドレスシーケンサ１１０がインクリメントされ（ステップ７５８）、シーケンスはステップ７５０に戻り、次のバイトのベリファイを行う。もしステップ７５２においてデータがＦＦＨでなかった（例えば消去が成功しなかった）ならば、ステップ７６０においてパルスカウンタがインクリメントされる。もしパルスカウンタのカウント値が最大値に達しているならば（ステップ７６２）、システムはハング状態となる（ステップ７６４）。もしパルスカウンタのカウント値が最大値に達していないならば、システムはステップ７４２に戻る。システムが消去ベリファイ動作を実行している間、フラッシュメモリセルをアクセスするのに用いられるアドレスは、アドレスシーケンサ１１０によって生成されている。従って、ステートマシーン及び制御ロジック１２２は、選択信号Ｂ０＿ＳＥＬ又はＢ１＿ＳＥＬを用いて、アドレスシーケンサ１１０からのアドレスを選択するようにマルチプレクサ１０６又は１０８を制御する。上記の内蔵消去シーケンスでは１つのセクタを消去する場合について記述しているが、他の実施形態として、多数のセクタ或いは１バンク内の全てのセクタを一度に消去するようにしてもよい。かかる他の実施形態では、図６、図７Ａ及び図７Ｂに示した各処理ステップは適宜変形されるであろう。例えば、各セクタ毎に前消去ベリファイを行い、そして一括消去の際には各セクタをベリファイすることが必要になるであろう。図８は、本発明の利点を例示するタイムシーケンスである。例えば、ユーザがセクタ１に対して消去シーケンスを実行しているものと仮定する。従って、バンク０においてｔ₀の時点で内蔵消去シーケンスが開始される。この消去シーケンスは、ｔ₄の時点で終了する。ｔ₀からｔ₄の期間中、バンク０に対して読み出し動作を行うことはできない。しかし、バンク１に対しては読み出し動作を行うことができる。従って、ユーザは、ｔ₁の時点でバンク１からの読み出しを要求し、ｔ₂の時点でその読み出しデータを得ることができる。このように、一方のバンクに対して内蔵消去シーケンスを実行している間、他方のバンクに対しては読み出し動作のためのアクセスを行うことができる。図１に関して記述した実施例では２つのバンクが含まれている。しかし、本発明は拡張することが可能である。つまり、本発明は３つ以上のバンクを含むことができる。この場合、各バンクは、それ自信アドレス指定用のマルチプレクサを有し、読み出しデータを読み出し用センスアンプ又はベリファイ用センスアンプに供給することになるであろう。上述した本発明の詳細な説明は、具体的に例示しまた記述する目的から与えられている。これは網羅的に与えられたものではなく、また本発明をここに開示されたものに限定することを意図したものでもない。また、上述した教示に照らし合わせて種々の変形や変更が可能であることはもちろんである。記述された実施例は、本発明の原理とその実際的な適用例を最良に説明し、それによって特定の用途に適合されるような種々の実施例及び種々の変形例において当業者が本発明を最良に利用できるようにするために、選ばれたものである。本発明の範囲はここに付属される請求の範囲によって規定されるよう、意図されている。

【手続補正書】特許法第１８４条の８第１項【提出日】平成１０年１２月１６日（１９９８．１２．１６）【補正内容】同時読み出し及び書き込みを可能にする不揮発性メモリのバンク構成発明の背景発明の分野本発明は、不揮発性メモリの分野に係り、より詳細には、同時読み出し及び書き込み動作を可能にする構成を備えた不揮発性メモリアレイに関する。関連技術の説明ヨーロッパ公開特許公報ＥＰ−Ａ−０７４５９９５には、メモリセル群の中の１つのセクタに対する読み出しと当該メモリセル群の中の別のセクタに対する書き込み又は消去とを同時に行えるようにしたフラッシュ型ＥＥＰＲＯＭメモリ装置が開示されている。一実施例においてそのメモリ装置は、複数のセクタのメモリセルと、１対のコラムデコーダと、１対のセンスアンプユニットとを備えている。一方のコラムデコーダ及び一方のセンスアンプユニットは読み出し専用に割り当てられ、他方のコラムデコーダ及び他方のセンスアンプユニットは消去／ベリファイ専用に割り当てられている。従って、かかる構成は、１つのセクタにおける読み出しと別のセクタにおける消去又は書き込みとを可能にする。電子回路システムは、典型的にはプロセッサとメモリを備えている。このメモリは、命令及び／又はデータを格納するのに用いられるであろう。かかるシステムの中には、当該システムがオフ状態とされた時でもデータが継続的に記憶されるのを保証するために不揮発性メモリが必要とされるものもある。広く用いられている不揮発性メモリの１つとしてＥＰＲＯＭがある。しかし、当該技術分野において従来のＥＰＲＯＭは書き換え（リプログラミング）を行うことができない。そこで、多くの電子回路設計では、ＥＥＰＲＯＭやフラッシュメモリ、或いはバッテリー・バックアップ方式のＳＲＡＭが用いられている。これらのメモリは全て、電気的に書き換えを行うことができる。コストが評価要素となる装置では、ＥＥＰＲＯＭやバッテリー・バックアップ方式のＳＲＡＭに比べて安価であるという理由から、フラッシュメモリを用いることが好ましい。従来のフラッシュメモリに係る１つの問題点は、フラッシュメモリではランダムアクセスを十分に行えないということである。例えば、従来の典型的なフラッシュメモリ装置では、当該フラッシュメモリ装置においてプログラム又は消去動作が行われている間、プロセッサは読み出し動作を行うことができない。典型的には、プロセッサは、フラッシュメモリ装置の状態レジスタを周期的に呼び出して、フラッシュメモリ装置に対する読み出し動作を開始する前にプログラム又は消去動作の終了を検出する。しかし残念ながら、典型的なフラッシュメモリ装置に対するプログラミング又は消去のサイクル時間は、ランダムアクセスメインメモリの許容読み出しアクセス時間よりも何倍も長い。もしそのフラッシュメモリが当該電子回路システムにおいて唯一のメモリであるならば、上記プログラミング又は消去動作に関連した長い待ち時間により、当該システムがロックアップ状態となり、許容し難いほど長い期間機能しない状態となる可能性がある。従来のフラッシュメモリの中には、消去動作を一時的に停止させることで請求の範囲１．同時読み出し及び書き込みを可能にするフラッシュメモリ装置であって、第１の組のフラッシュメモリセル（バンク０）と、第２の組のフラッシュメモリセル（バンク１）と、第１のアドレスを受信するアドレス入力（１０２）と、第２のアドレスを生成する制御ロジック（１２２）と、前記第１の組のフラッシュメモリセルからの読み出しデータ及び前記第２の組のフラッシュメモリセルからの読み出しデータを受信し、前記第１の組のフラッシュメモリセルからの読み出しデータと前記第２の組のフラッシュメモリセルからの読み出しデータを選択的に用いて、読み出しデータ出力を生成する第１のセンスアンプ回路（１７４）と、前記第１の組のフラッシュメモリセルからの読み出しデータ及び前記第２の組のフラッシュメモリセルからの読み出しデータを受信し、前記第１の組のフラッシュメモリセルからの読み出しデータと前記第２の組のフラッシュメモリセルからの読み出しデータを選択的に用いて、前記制御ロジック（１２２）に送出されるべきベリファイデータを生成する第２のセンスアンプ回路（１７６）とを備えたフラッシュメモリ装置において、前記第１のアドレス及び前記第２のアドレスを受信し、前記第１のアドレス又は前記第２のアドレスを選択的に用いて、前記第１の組のフラッシュメモリセルをアクセスする第１のデコーダロジック（１１２，１１４）と、前記第１のアドレス及び前記第２のアドレスを受信し、前記第１のアドレス又は前記第２のアドレスを選択的に用いて、前記第２の組のフラッシュメモリセルをアクセスする、前記第１のデコーダロジックと異なる第２のデコーダロジック（１１８，１２０）と、前記第１の組のフラッシュメモリセルからの読み出しデータ及び前記第２の組のフラッシュメモリセルからの読み出しデータを受信することが可能であり、前記制御ロジック（１２２）から受信された第１の制御信号（ＲＳＡＳＥＬ）に基づいて前記第１の組のフラッシュメモリセルからの読み出しデータ又は前記第２の組のフラッシュメモリセルからの読み出しデータを選択する第１のマルチプレクサ（１７０）と、前記第１の組のフラッシュメモリセルからの読み出しデータ及び前記第２の組のフラッシュメモリセルからの読み出しデータを受信することが可能であり、前記制御ロジック（１２２）から受信された第２の制御信号（ＶＳＡＳＥＬ）に基づいて前記第１の組のフラッシュメモリセルからの読み出しデータ又は前記第２の組のフラッシュメモリセルからの読み出しデータを選択する第２のマルチプレクサ（１７２）とを具備し、前記第１のセンスアンプ回路（１７４）が前記第１のマルチプレクサ（１７０）の出力を受信し、前記第２のセンスアンプ回路（１７６）が前記第２のマルチプレクサ（１７２）の出力を受信することを特徴とするフラッシュメモリ装置。２．前記第１の組のフラッシュメモリセル（バンク０）は、１４個のセクタのフラッシュメモリセルを含み、前記第２の組のフラッシュメモリセル（バンク１）は、２個のセクタのフラッシュメモリセルを含む、請求の範囲第１項に記載のフラッシュメモリ装置。３．前記第２のアドレスはプログラム用アドレスとして用いられる、請求の範囲第２項に記載のフラッシュメモリ装置。４．前記第２のアドレスは消去用アドレスとして用いられる、請求の範囲第２項に記載のフラッシュメモリ装置。５．前記第１の組のフラッシュメモリセルは、前記第２の組のフラッシュメモリセルが書き込みを行っている時に読み出しを行うことが可能であり、前記第２の組のフラッシュメモリセルは、前記第１の組のフラッシュメモリセルが書き込みを行っている時に読み出しを行うことが可能である、請求の範囲第２項に記載のフラッシュメモリ装置。６．前記第１のデコーダロジック（１１２，１１４）は、マルチプレクサ及びデコーダを有し、前記マルチプレクサは前記第１のアドレス及び前記第２のアドレスを受信し、前記デコーダは前記マルチプレクサ及び前記第１の組のフラッシュメモリセルと連絡している、請求の範囲第１項から第５項のいずれか一項に記載のフラッシュメモリ装置。７．前記制御ロジック（１２２）はステートマシーンを有する、請求の範囲第６項に記載のフラッシュメモリ装置。８．更に、前記制御ロジック（１２２）によって受信される制御入力と、アドレスロジックとを有し、該アドレスロジックが、前記第１のアドレス及び前記第２のアドレスを受信し、前記制御ロジック（１２２）からの第１の信号（Ｂ０＿ＳＥＬ）に基づいて前記第１のアドレス又は前記第２のアドレスを選択する第１のマルチプレクサ（１０６）と、前記第１のマルチプレクサ（１０６）の出力の第１の組を受信する第１のワード線デコーダ（１１２）と、前記第１のマルチプレクサ（１０６）の出力の第２の組を受信する第１のビット線デコーダ（１１４）と、前記第１のアドレス及び前記第２のアドレスを受信し、前記制御ロジック（１２２）からの第２の信号（Ｂ１ＳＥＬ）に基づいて前記第１のアドレス又は前記第２のアドレスを選択する第２のマルチプレクサ（１０８）と、前記第２のマルチプレクサ（１０８）の出力の第１の組を受信する第２のワード線デコーダ（１１８）と、前記第２のマルチプレクサ（１０８）の出力の第２の組を受信する第２のビット線デコーダ（１２０）とを有する、請求の範囲第１項から第７項のいずれか一項に記載のフラッシュメモリ装置。９．前記アドレスロジックは、更に第１のセクタデコーダ及び第２のセクタデコーダを有し、前記第１のセクタデコーダは前記第１のマルチプレクサ（１０６）の出力の第３の組を受信し、前記第２のセクタデコーダは前記第２のマルチプレクサ（１０８）の出力の第３の組を受信する、請求の範囲第８項に記載のフラッシュメモリ装置。１０．更に、前記第１の組及び第２の組のフラッシュメモリセルの少なくとも一方に対して行われている動作に基づいて電力を供給するマルチステート電源を具備する、請求の範囲第１項から第９項のいずれか一項に記載のフラッシュメモリ装置。１１．更に、前記第１の組及び第２の組のフラッシュメモリセルの一方から読み出されるべきアドレスを格納するように構成されたアドレスバッファと、前記第１の組及び第２の組のフラッシュメモリセルの他方において少なくともプログラム又はベリファイされるべき一組のアドレスを順番に配列するように構成されたアドレスシーケンサとを具備する、請求の範囲第１項から第１０項のいずれか一項に記載のフラッシュメモリ装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジョニー・シー・チェンアメリカ合衆国、95014 カリフォルニア州、クーパーティノ、シルバー・スプリング・コート、11537 (72)発明者チュン・ケー・チャンアメリカ合衆国、95051 カリフォルニア州、サンタ・クララ、ウォーバートン・アベニュー・ナンバー10、3450 (72)発明者ティアオ・ホア・クオアメリカ合衆国、95129 カリフォルニア州、サン・ホセ、チャイアラ・レーン、 6843 (72)発明者赤荻隆男アメリカ合衆国、95014 カリフォルニア州、クーパーティノ、オクトーバー・ウェイ、7911

Claims

【特許請求の範囲】１．同時読み出し及び書き込みを可能にするフラッシュメモリであって、第１のアドレスを受信するアドレス入力と、第２のアドレスを生成する制御ロジックと、第１のバンクのメモリセルと、第２のバンクのメモリセルと、前記第１のアドレス及び前記第２のアドレスを受信し、前記第１のアドレス又は前記第２のアドレスを選択的に用いて、前記第１の組のフラッシュメモリセルをアクセスする第１のデコーダロジックと、前記第１のアドレス及び前記第２のアドレスを受信し、前記第１のアドレス又は前記第２のアドレスを選択的に用いて、前記第２の組のフラッシュメモリセルをアクセスする第２のデコーダロジックとを具備する、フラッシュメモリ。２．更に、前記第１の組のフラッシュメモリセルからの読み出しデータ及び前記第２の組のフラッシュメモリセルからの読み出しデータを受信し、前記第１の組のフラッシュメモリセルからの読み出しデータと前記第２の組のフラッシュメモリセルからの読み出しデータを選択的に用いて、読み出しデータ出力を生成する第１のセンスアンプ回路と、前記第１の組のフラッシュメモリセルからの読み出しデータ及び前記第２の組のフラッシュメモリセルからの読み出しデータを受信し、前記第１の組のフラッシュメモリセルからの読み出しデータと前記第２の組のフラッシュメモリセルからの読み出しデータを選択的に用いて、前記制御ロジックに送出されるべきベリファイデータを生成する第２のセンスアンプ回路とを有する、請求の範囲第１項に記載のフラッシュメモリ。３．更に、前記第１の組のフラッシュメモリセルからの読み出しデータ及び前記第２の組のフラッシュメモリセルからの読み出しデータを受信することが可能であり、前記制御ロジックから受信された第１の制御信号に基づいて前記第１の組のフラッシュメモリセルからの読み出しデータ又は前記第２の組のフラッシュメモリセルからの読み出しデータを選択する第１のマルチプレクサと、該第１のマルチプレクサの出力を受信する読み出し用センスアンプと、前記第１の組のフラッシュメモリセルからの読み出しデータ及び前記第２の組のフラッシュメモリセルからの読み出しデータを受信することが可能であり、前記制御ロジックから受信された第２の制御信号に基づいて前記第１の組のフラッシュメモリセルからの読み出しデータ又は前記第２の組のフラッシュメモリセルからの読み出しデータを選択する第２のマルチプレクサと、該第２のマルチプレクサの出力を受信するベリファイ用センスアンプとを有する、請求の範囲第１項に記載のフラッシュメモリ。４．前記第１の組のフラッシュメモリセルは、前記第２の組のフラッシュメモリセルが書き込みを行っている時に読み出しを行うことが可能であり、前記第２の組のフラッシュメモリセルは、前記第１の組のフラッシュメモリセルが書き込みを行っている時に読み出しを行うことが可能である、請求の範囲第１項に記載のフラッシュメモリ。５．前記制御ロジックは、内蔵プログラミング及び消去動作を実行するためのステートマシーンを有する、請求の範囲第１項に記載のフラッシュメモリ。６．前記第１のデコーダロジックは、第１のマルチプレクサ及び第１のデコーダを有し、前記第１のマルチプレクサは前記第１のアドレス及び前記第２のアドレスを受信し、前記第１のデコーダは前記第１のマルチプレクサ及び前記第１の組のフラッシュメモリセルと連絡しており、前記第２のデコーダロジックは、第２のマルチプレクサ及び第２のデコーダを有し、前記第２のマルチプレクサは前記第１のアドレス及び前記第２のアドレスを受信し、前記第２のデコーダは前記第２のマルチプレクサ及び前記第１の組のフラッシュメモリセルと連絡している、請求の範囲第１項に記載のフラッシュメモリ。７．前記第１のデコーダは、第１のワード線デコーダ及び第１のビット線デコーダを有し、前記第２のデコーダは、第２のワード線デコーダ及び第２のビット線デコーダを有する、請求の範囲第６項に記載のフラッシュメモリ。８．フラッシュメモリにおいて同時に読み出し及び書き込みを行う方法であって、前記フラッシュメモリのアドレス入力に第１のアドレスを供給するステップと、前記フラッシュメモリ内で書き込みアドレスを生成するステップと、前記第１のアドレスを第１の選択回路及び第２の選択回路に送るステップと、前記第２のアドレスを前記第１の選択回路及び前記第２の選択回路に送るステップと、前記第１の選択回路により前記第１のアドレス又は前記第２のアドレスを選択するステップと、前記第２の選択回路により前記第１のアドレス又は前記第２のアドレスを選択するステップと、前記第１の選択回路からの選択出力を第１のデコーダロジックに伝達するステップと、前記第２の選択回路からの選択出力を第２のデコーダロジックに伝達するステップと、前記第１のデコーダロジックにより第１のバンクのフラッシュメモリセルをアクセスするステップと、前記第２のデコーダロジックにより第２のバンクのフラッシュメモリセルをアクセスするステップとを含む、フラッシュメモリにおいて同時に読み出し及び書き込みを行う方法。９．前記第１のバンクのフラッシュメモリセルをアクセスするステップは、前記第１のバンクのフラッシュメモリセルに書き込みを行うステップを含み、前記第２のバンクのフラッシュメモリセルをアクセスするステップは、前記書き込みを行うステップが開始されてからその書き込みを行うステップが終了されるまでの間、前記第２のバンクのフラッシュメモリセルから読み出しを行うステップを含む、請求の範囲第８項に記載の方法。１０．前記読み出しを行うステップは、前記第１のバンクのフラッシュメモリセルからの第１の読み出しデータを第３の選択回路及び第４の選択回路に送るステップと、前記第３の選択回路を用いて前記第１の読み出しデータを第１のセンスアンプに転送するステップとを含む、請求の範囲第９項に記載の方法。１１．前記書き込みを行うステップは、ベリファイを行うステップを含み、該ベリファイを行うステップは、前記第２のバンクのフラッシュメモリセルからの第２の読み出しデータを前記第３の選択回路及び前記第４の選択回路に送るステップと、前記第４の選択回路を用いて前記第２の読み出しデータを第２のセンスアンプに転送するステップとを含む、請求の範囲第１０項に記載の方法。