JP2000510620A

JP2000510620A - 読出中の電力消費を低減するためにエンコードされた命令を記憶するｒｏｍを伴う信号処理システムおよび方法

Info

Publication number: JP2000510620A
Application number: JP09539016A
Authority: JP
Inventors: バーボーウィード，イングリッド
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1996-04-29
Filing date: 1997-04-22
Publication date: 2000-08-15
Also published as: CN1222236A; EP1012693B1; TW331603B; HK1018717A1; US5732255A; DE69735678T2; KR100452830B1; EP1012693A4; DE69735678D1; CN1123811C; EP1012693A1; KR20000065075A; WO1997041501A1

Abstract

(57)【要約】命令を実行しデータを処理するためのデジタル信号処理システムは、エンコードされた命令を記憶するプログラムメモリを含み、このプログラムメモリ（４）は、第１の論理レベルを有するビットがそこから読出されるときの方が、第２の論理レベルを有するビットがそこから読出されるときよりも消費電力が小さく、最も一般的に読出されるエンコードされた命令は、第２の論理レベルを有するビットよりも第１の論理レベルを有するビットをより多く（好ましくははるかにより多く）含む。好ましくは、このプログラムメモリ（４）はリードオンリメモリ（ＲＯＭ）として実現される。本発明の他の局面は、そのようなエンコードされた命令を発生させ、それらエンコードされた命令をＲＯＭ（４）に記憶するための方法と、そのようなエンコードされた命令を記憶するＲＯＭと、そのようなエンコードされた命令を記憶するリードオンリプログラムメモリを有するデジタル信号処理システムと、そのような処理システムを動作させるための方法とである。

Description

【発明の詳細な説明】読出中の電力消費を低減するためにエンコードされた命令を記憶するＲＯＭを伴う信号処理システムおよび方法発明の分野本発明は、エンコードされた命令を発生し、その命令をＲＯＭ（好ましくはＮＯＲ構造を有する）として実施されるプログラムメモリに記憶する方法に関する。このプログラムメモリは、第２の論理レベルを有するビットをそこから読出すときよりも、第１の論理レベルを有するビットをそこから読出すときの方が消費電力が小さく、エンコードされた命令は第１の論理レベルを有するビットから主になる。本発明は、さらに、そのようなエンコードされた命令を記憶するＲＯＭと、そのようなエンコードされた命令を記憶するプログラムメモリ（ＲＯＭ）を有するデジタル信号処理システムと、そのような処理システムを動作させるための方法とに関する。発明の背景当該技術分野においては、数多くのさまざまな、デジタル信号プロセッサ（ＤＳＰ）の実現例が周知である。ある従来のＤＳＰは、典型的には、実行されるべき命令を記憶するためのプログラムメモリと、そのプログラムメモリから命令をフェッチしデコードするためのプログラム制御ユニットと、命令の実行の結果として処理されるべきデータ（および／または命令の実行の結果として処理されたデータ）を記憶するためのデータメモリと、処理ユニット（たとえば算術計算ユニット）とを含む。このようなＤＳＰは、しばしば、単一の集積回路（単一のチップ）として実現される。好ましい実施例のクラスとして、本発明は、図１に示される、そのプログラムメモリ４が本発明に従ってエンコードされたデータを記憶する型のＤＳＰである。図１のＤＳＰは、プログラムメモリ４と、プログラムメモリ４から命令をフェッチしてデコードし（したがって命令の実行を制御するための制御信号を発生する）ためのプログラム制御ユニット（ＰＣＵ）２と、ＰＣＵ２からの制御信号に従ってデータに対し演算（たとえば算術計算）を行なうための処理ユニット１０と、メモリ管理ユニット（ＭＭＵ）３と、入力／出力ユニット（ＩＯＵ）１２と、命令の実行の結果としてＤＳＰによって処理されるべきデータ（および、オプションとして、処理されたデータ）を記憶するためのデータメモリ６とを含む。データメモリ６はデータが書込まれ読出され得るランダムアクセスメモリ（ＲＡＭ）であり、データメモリ６はアドレスバスＡＢ０およびＡＢ１ならびにデータバスＲＢ０およびＲＢ１に接続される。データは、バスＲＢ０からパイプラインレジスタＭ０へ、およびレジスタＭ０からデータバスＤＢ０へ転送され得る。同様に、データは、バスＲＢ１からパイプラインレジスタＭ１へ、およびレジスタＭ１からデータバスＤＢ１へ転送され得る。プログラムメモリ４は、典型的には、記憶場所からなる行列のアレイのうちの任意の選択された行から記憶されたデータを読出すための手段を含む単一ポート型リードオンリメモリ（ＲＯＭ）である（好ましくは、各行は３２ビットを記憶するための場所を含み、各列は６４Ｋ（２¹⁶を示す）ワードを記憶するための場所を含む）。ＰＣＵ２からのアドレス信号は各選択された行を決定する。ＰＣＵ２は、そのようなアドレス信号のシーケンス（および、オプションとして、さらには、１つ以上の制御信号）をアサートすることにより、メモリ４の行のシーケンスの各行に記憶されるビットの読出をトリガする。データメモリ６が、１６ビット幅および６４Ｋワード深さの記憶場所のアレイを伴うデュアルポートＲＡＭである好ましい実施例では、デュアルポートメモリ６の一方のポートは１６ビットのアドレスを（１６ビットのアドレスバスＡＢ０から）受取ることができ、同時に、メモリ６の他方のポートは別の１６ビットのアドレスを（１６ビットのアドレスバスＡＢ１から）受取ることができる。制御手段は、メモリ６からの２つの同時読出、メモリ６における同時の読出および書込、またはメモリ６における１つの読出（または書込）を行ない得るように設けられる。ＭＭＵ３は、好ましくは、（データを書込みおよび読出しするための、メモリ６におけるメモリ場所を各々が識別する）２つのアドレス信号を発生し、そのようなアドレス信号をアドレスバスＡＢ０およびＡＢ１にアサートするための２つの独立したアドレス発生ユニットを含む。より特定的には、（プログラムメモリ４からの命令をデコードすることによってＰＣＵ２において発生された）ＰＣＵ２からの制御ビットに応答して、ＭＭＵ３はアドレスバスＡＢ０および／またはアドレスバスＡＢ１上においてアドレス信号をアサートする。データは、各アドレスによって識別された（メモリ６内の）メモリ場所から読出されてパイプラインレジスタＭ０またはパイプラインレジスタＭ１に読込まれる（かまたは、データは、データバスＲＢ０および／またはデータバスＲＢ１から、各アドレスによって識別されるメモリ場所に書込まれる）。図１のＤＳＰでは、第１のデータバスＤＢ０および第２のデータバスＤＢ１の各々は好ましくは１６ビット幅である。図１のシステムの変形例では、本発明を実施するようプログラムされるＤＳＰは、（２ポートデータメモリではなく）１ポートデータメモリと、（２つのアドレスバスおよび２つのデータバスではなく）単一のアドレスバスおよび単一のデータバスとを有し得る。ＰＣＵ２は、（プログラムメモリ４から命令をフェッチするための）命令フェッチ手段と、命令デコードユニットと、（ＭＭＵ３、データバスＤＢ０、ＡＣＵ１０、または命令フェッチ手段へのアサートのために）デコードユニットで発生された制御ビットを記憶するためのレジスタとを含む。ＩＯＵ１２は、アドレスバスＡＢ０およびＡＢ１上のアドレスを監視することにより、実行されている最中のメモリアクセスのタイプを決定するための手段を含む。アドレスが所定のアドレス範囲外（たとえば、バスＡＢ０および／またはＡＢ１に沿って接続されるポートを介してアクセス可能な、メモリ６以外の外部メモリのためのアドレス）である場合、ＩＯＵ１２はＰＣＵ２に対しフラグをセットする。ＰＣＵ２は、そのようなフラグに応答して、より低速のメモリアクセスに対し待機状態をアサートし得る。プログラムメモリ４は、典型的には、メモリセルからなる行列のアレイを含む１ぽートＲＯＭである。セル（記憶場所）からなる各行は行アドレスで指標付けされる。各行アドレス（「命令アドレス」として記される場合もある）は典型的には１６ビットのワードであり、各行は典型的には３２個のセルからなる（ので各行は３２ビットの命令または他の３２ビットのワードを記憶する）。たとえば、ＰＣＵ２は、１６ビットの命令アドレスのシーケンスを記憶するプログラムカウンタレジスタと、プログラムカウンタレジスタからメモリ４へアサートされた各命令アドレスに応答してプログラムメモリ４から３２ビットのワード（データ値または命令のいずれか）を受取る命令レジスタとを含み得る。この例では、命令のシーケンスを含むプログラムを実行する際、ＰＣＵ２はプログラムメモリ４をアドレス指定するために１６ビットの命令アドレスのシーケンスをプログラムカウンタレジスタにロードし、命令レジスタはそれらアドレスに応答してプログラムメモリから３２ビットのワードのシーケンスを受取る（メモリ４は、プログラムカウンタレジスタからメモリ４へアサートされた各１６ビットの命令アドレスに応答して、命令レジスタに１つの３２ビットワードをアサートする）。注記されるように、プログラムメモリ４は、典型的には、セルからなる３２の列と６４Ｋの行とのアレイとしてメモリセルが組織化されるＲＯＭである。このサイズのアレイの場合、ＲＯＭは、典型的には、図２を参照して記載されることになる従来のＮＯＲ構造を有する。代替的に（特に、ＲＯＭが、メモリセルからなるより小さなアレイを有する場合）、そのＲＯＭは擬似ＮＭＯＳＮＯＲまたはＮＡＮＤ構造を有し得る。図２は、プログラムメモリ４の従来のＮＯＲ実現例の或る部分を表わす。メモリセルからなる４つの行のみが図２に示される。図２に示されるメモリ４の実現例のセルの各列は「Ｘ」個のメモリセルを含む（Ｘは典型的には２¹⁶に等しい）。論理零（０）を示すビットを記憶する各セルはＮチャネルトランジスタ（たとえば図２のトランジスタＮ１）によって実現される。列のすべてのトランジスタのドレインは共通のビット線（たとえば、図２に示されるビット線ＢＬ［０］〜ＢＬ［３１］のうちの１つ）に接続される。列の各トランジスタのゲートは異なるワード線（たとえば、図２のワード線ＷＬ［０］、ＷＬ［１］、ＷＬ［２］、またはＷＬ［３］）に接続される。トランジスタのソースはソース電位（典型的には、図２に示されるように、接地電位）に保持される。ＰＭＯＳトランジスタの行もクロック線（図２においては「ｃｌｋ」として示される）に沿って接続され、各ＰＭＯＳトランジスタのゲートはそのクロック線に接続され、各ＰＭＯＳトランジスタのソースは供給電圧（Ｖ_DD）に接続され、各ＰＭＯＳトランジスタのドレインはそれらビット線のうちの異なる１つに接続される。ＲＯＭの「プログラミング」は、（トランジスタＮ１は、ワード線ＷＬ［０］とビット線ＢＬ［１］との交点にあるセルで接続されるように）論理０を示すビットを記憶する各セルの場所においてＮＭＯＳトランジスタを接続すること、および論理１を示すビットを記憶する各セル（たとえば、ワード線ＷＬ［０］とビット線ＢＬ［２］との交点にあるセル）の場所からトランジスタを省略することによってなされる。以下の手順は、図２の構造を有するプログラミングされたＲＯＭのセルの行から読出を行なうために用いられる。プリチャージ段階において、Ｌレベルのクロック信号がクロック線（図２においては「ｃｌｋ」で示される）にアサートされる。このアサートは、そのクロック線に沿って接続されるＰＭＯＳトランジスタの各々を導通させ、それによって、各ビット線を、論理１を示す電圧にプリチャージする。このプリチャージ段階において、ワード線はすべてＬレベルに保持され（て、ゲートがそれらワード線に沿って接続されるＮＭＯＳトランジスタを非導通状態にす）る。次いで、「上昇」段階において、ワード線のうちの選択された１つ（現在アサートされている命令アドレスによって識別されるワード線）がＨ電圧レベルに切換えられ、したがって、その選択されたワード線にゲートが接続される各ＮＭＯＳトランジスタを導通させる。そのような各ＮＭＯＳトランジスタが接続されるそのビット線の電圧は（論理０を示す）接地電位にプルされる。これは、オンに切換えられていたＮＭＯＳを介して電流が流れるためである。（「擬似ＮＭＯＳＮＯＲ」実施例として知られる代替的ＲＯＭ実現例では、上昇中において、トランジスタが接続されるビット線の電圧は、論理０も示す、接地電位に近い値にプルされる。）。再び図２の例を参照して、この上昇段階中にワード線ＷＬ［０］が選択される場合、トランジスタＮ１はオンに切換わり、ビット線ＢＬ［１］の電圧は、トランジスタＮ１がオンに切換わった結果、論理０を示すレベルへの遷移を経ることになる（が、他のビット線は、論理１を示すそれらのプリチャージ段階電圧にとどまるままとなる）。（クロック信号「ＣＬＫ」の複数回のサイクルにわたって）図２の構造を有するＲＯＭの中の任意の１行を繰返して読む場合に消費される電力量は、その行に対応するワード線に沿って接続されるＮＭＯＳトランジスタの数に依存する。１本のビット線の容量をＣとする場合、１クロックサイクル中に１本のビット線を充電し放電するために消費されるエネルギの量は、（そのビット線が、そのクロック信号中にオンおよびオフに切換えられる、接続されたＮＭＯＳトランジスタを有し、かつ、そのワード線はそのクロックサイクルの上昇段階中に選択されるものであると仮定して）Ｅ＝（Ｃ）（Ｖ_DD）² である。簡単に説明するために、そのビットライン上では、そのクロックサイクル中において、フルスイングが仮定される。このビットラインがクロックサイクルごとに切換わる場合、その行の１本のビット線に対する電力消費は、ｆをクロック周波数として：Ｐ_{1ヒ゛ット} _線＝（Ｃ）（Ｖ_DD）²（ｆ）である。Ｎ本のビット線があり、かつその行に対するビット割当（つまり、その行に対する割当てられたセル状態）が無作為である場合、（平均すると、多数の無作為に選択されるビット割当にわたって）それらビット線の半分は各クロックサイクル中にスイングすることになる（これは、平均すると、その行に沿ったセルの半分は論理１を示す状態または「ビット割当」を有し、その行に沿ったセルの半分は論理０を示す「ビット割当」を有するからである）。したがって、その行のすべてのビット線に対する電力消費（多数の無作為に選択されるビット割当にわたって平均される）は、Ｐ_平均＝（Ｃ）（Ｖ_DD）²（ｆ）（Ｎ／２）である。このように、各行に沿ったビット割当が無作為であり（したがって、平均すると、各行を構成するセルの半分は論理１を示す状態を有し、各行を構成するセルの半分は論理０を示す状態を有する）と仮定すると、図２の構造を有するＲＯＭの電力消費（メモリセルからなる同じまたは異なる行の多数回の読出にわたり平均される）はビットラインの数（Ｎ）に比例することになる。本発明は、各行に沿った無作為なビット割当が２つの理由から望ましくないという認識に基づくものである。たとえば、ＲＯＭに記憶されるべき、より多数の異なるワード（１ワードは各行に記憶され、各行は、Ｘを列の数として、Ｘビットからなる）を斟酌するために、列の数を増やしてＲＯＭを実施することが望ましい場合がしばしばある。しかしながら、各行に沿った無作為ビット割当では、列の数が増大するにつれて、ＲＯＭから命令のシーケンスを読出す間に消費される平均電力が（比例的に）増大する。本発明は、ＲＯＭに記憶される命令のエンコードを改善することにより、ＲＯＭから命令のシーケンスを読出す間に消費される平均電力を大きく増加させることなくＲＯＭの列の数を増やすことを可能にする。たとえば、本発明は、本発明に先行する技術においてより広く用いられてきた１６ビット幅のプログラミングされたＲＯＭ（各行に１６ビットの命令を記憶する）ではなく、３２ビット幅のプログラミングされたＲＯＭ（各行に３２ビットのエンコードされた命令を記憶する）の使用を、そのプログラミングされたＲＯＭの各行を読出すのに必要とされる電力を大きく増大させることなく可能にする。さらには、ＲＯＭの列の数が固定されると仮定される場合でさえ、各行に沿った無作為ビット割当は、ＲＯＭからの命令のシーケンスを読出す間における実質的な電力消費をもたらす。このような電力消費の低減は、本発明に従うと、ＲＯＭに記憶される命令（ＲＯＭの各行に１つの命令）が本発明に従って（平均して、等しい数の「０」ビットと「１」ビットとがＲＯＭの各行に記憶されるコードに従ってエンコードされた命令のシーケンスを読出すのに必要とされる電力消費のレベルより下に）エンコードされる場合に可能となる。発明の概要好ましい実施例において、本発明は、エンコードされた命令を発生させ、それらの命令を（好ましくは、ＮＯＲ構造を有するＲＯＭのようなＲＯＭとして実現される）プログラムメモリに記憶するための方法であって、このプログラムメモリは、第１の論理レベルを有するビットがそこから読出されるときの方が、第２の論理レベルを有するビットがそこから読出されるときよりも、消費電力が小さく、それらエンコードされた命令は、第１の論理レベルを有するビットを、第２の論理レベルを有するビットよりも多く（好ましくははるかにより多く）含む。換言すれば、第１の論理値を示すビットを記憶する各メモリセルを読む方が、第２の論理値を示すビットを記憶する各セルを読むよりも、消費電力が小さい。エンコードされた命令が一旦プログラムメモリに記憶されると、そのプログラムメモリのうちのより多くの、好ましくははるかにより多くのセルが、（第２の論理レベルを有するビット（第２の論理値を示すビット）よりも第１の論理レベルを有するビット（第１の論理値を示すビット）を記憶するという意味において、そのプログラムメモリは（第１の論理値を示す）第１の論理レベルを有するビットから主になるエンコードされた命令ビットを記憶する。好ましくは、これらエンコードされた命令ビットは２進ビットである。さらに好ましくは、唯１つのエンコードされた命令が、プログラムメモリの行の少なくともサブセットにおいて（たとえば、各行において）記憶される。さらに好ましくは、最も一般的に読出される命令（そのプログラムメモリがインストールされるデジタル信号プロセッサの通常動作において最も一般的に読出されることが期待される命令）は、第１の論理レベルを有するビットの、第２の論理レベルを有するビットに対する最大の比でエンコードされ（最も一般的に読出されない命令は、第１の論理レベルを有するビットの、第２の論理レベルを有するビットに対する最小の比でエンコードされ）る。さらに、本発明の範囲内には、本発明に従ってエンコードされた命令ビットを記憶するプログラムメモリ（好ましくはＲＯＭとして実現される）を有するデジタル信号プロセッサを動作させるための方法が含まれる。さらに、本発明の範囲内には、本発明に従ってエンコードされた命令ビットを記憶するＲＯＭが含まれ、少なくとも１つのそのようなＲＯＭがデジタル信号プロセッサの各々に含まれる。１つのそのようなデジタル信号プロセッサは、命令を実行しそれによってデータを処理するための回路系と、それら命令を記憶するリードオンリプログラムメモリ（それら命令はこの発明に従ってエンコードされている）と、プログラムメモリに接続され、それら命令に応答してシステムの動作を制御するための制御信号を発生するようそれら命令のシーケンスを受取り処理するためのプログラム制御ユニットとを含む。本発明の代替的実施例は、エンコードされたデータを発生させ、そのエンコードされたデータを（好ましくはＮＯＲ構造を有する）ＲＯＭとして実現されるプログラムメモリに記憶するための方法であって、このプログラムメモリは、第１の論理レベルを有するビットがそこから読出されるときの方が、第２の論理レベルを有するビットがそこから読出されるときよりも、消費電力が小さく、エンコードされたデータは、第２の論理レベルを有するビットよりも第１の論理レベルを有するビットをより多く（好ましくははるかにより多く）含む。これらデータは、デジタル信号プロセッサによる実行のための命令を典型的には決定する（が、決定をする必要はない）。ＮＯＲ構造を有するＲＯＭ（論理「０」を示すビットを読むよりも論理「１」を示すビットを読む方が消費電力が小さい）をプログラミングするための好ましい実施例の或るクラスにおいて、この新規な方法は、少なくとも最も一般的に用いられる命令を、論理「０」を示す２進ビットよりも多くの（好ましくははるかにより多くの）論理「１」を示す２進ビットからなるようエンコードするステップと、エンコードされたそのような命令を、ＮＯＲ構造を有するＲＯＭに記憶するステップとを含む。いくつかの命令（たとえば滅多に読出されないと思われる命令）は、論理「１」を示す２進ビットよりも多くの論理「０」を示す２進ビットからなるようにエンコードされ得る。好ましくは、ただ１つのエンコードされた命令がＲＯＭの各行に記憶される。これらの実施例のいくつかでは、ＲＯＭの各行は、１つの、３２ビットのエンコードされた命令を記憶する。代替的に、各エンコードされた命令は、「０」ビットよりも「１」ビットがはるかに多いＮ個の２進ビット（Ｎは３２以外の数字である）からなる。図面の簡単な説明図１は、ＲＯＭとして実現されるプログラムメモリ４を含むデジタル信号処理システム（ＤＳＰ）の概略ブロックレベル図である。図２は、図１のプログラムメモリ４の好ましい実現例の或る部分の概略図である。好ましい実施例の詳細な説明好ましい実施例の或るクラスにおいて、本発明は、図１を参照してここに記載されるタイプのデジタル信号プロセッサ（ＤＳＰ）であって、そのデジタル信号プロセッサにおいては、プログラムメモリ４は、（図２を参照して記載されるタイプのＮＯＲ構造を有する）ＲＯＭであり、本発明に従ってエンコードされた命令（各エンコードされた命令は２進ビットからなる）でプログラミングされている。プログラムメモリ４のこのような実現例は、メモリセルからなる行および列からなるアレイを含み、セルからなる各行は、３２ビットからなるエンコードされた命令を、（そのエンコードされた命令のうちの１つのビットがその行の各セルに記憶される状態で）記憶する。このＲＯＭの、セルからなる各行は、ＰＣＵ２からのアドレス（および制御信号）に応答して読出され得る。プログラムメモリ４（ＮＯＲ構造を有するプログラミングされたＲＯＭ）のセルが読出されるたびにメモリ４によって消費される電力は、論理「０」を示すエンコードされたビットがそのセルに記憶される場合よりも、論理「１」を示すエンコードされたビットがそのセルに記憶される場合の方が、小さい。この発明に従うと、最も一般的に用いられる命令の各々（ＤＳＰの動作中に最も一般的に読出され実行されることが期待される命令の各々）は、論理「０」を示す２進ビットよりも多くの（好ましくははるかにより多くの）論理「１」を示す２進ビットからなるようエンコードされる。たとえば、ループ、繰返し命令、または頻繁に使用されるサブルーチンにおいて頻繁に現われる命令は、論理「０」を示すビットよりも多くの論理「１」を示すビットからなるようエンコードされるべきである。しかしながら、プログラムの開始時もしくは終了時または滅多に用いられないサブルーチン（たとえば誤り処理ルーチン）においてのみ現われる命令は論理「１」を示すビットよりも多くの論理「０」を示すビットからなるようエンコードされ得る。各命令の、期待される使い方は、実行されるべきアプリケーションプログラムをプロファイルすることによって決定され得る。このエンコードステップの後、プログラムメモリ４は、それらエンコードされた命令の１つをその各行に記憶することによってプログラミングされる。好ましくは、ただ１つのエンコードされた命令がメモリ４の各行に記憶される。好ましい実現例では、メモリ４の各行は３２ビット幅であり（換言すれば、メモリ４の各行は３２個のメモリセルからなる）、１つの、３２ビットのエンコードされた命令を記憶する。たとえば、演算「ａ０＝ａ０＋（^*ｒ０）（^*ｒ１）」を実施するために図１のシステムによって実行され得る基本的な「乗算−累算」命令を考えた場合、前記演算は、２つのデータワード（それぞれの識別は、図１のＭＭＵ３内のレジスタ^* ｒ０および^*ｒ１においてアドレスによりなされる）を乗算するステップと、累算器レジスタ「ａ０」（たとえば図１のＡＣＵ１０内の累算器レジスタａ０）の内容をそれら２つのワードの積に加算するステップとからなる。この発明に従ってエンコードされプログラムメモリ４のうちの１つの行に記憶される、上述の命令を特定化する３２ビット命令の例は、１０１１００１１１１１００１１１１１１１０１１１１１１１１１１１である。このエンコードされた命令は、６つの「０」ビットと２６個の「１」ビットとの順序付けられたシーケンスからなる。好ましくは、（プログラムメモリ４に記憶される）エンコードされた命令のうち、そのプログラムメモリから最も一般的に読出されることが期待される命令は、より高い「１」ビット（レベルが論理１を示すビット）対「０」ビット（レベルが論理０を示すビット）比でエンコードされ、プログラムメモリからそれほど一般的に読出されることが期待されないエンコードされた命令は、より低い「１」ビット対「０」ビット比でエンコードされる。たとえば（プログラムメモリ４に記憶され）システム全体の動作中にそのプログラムメモリから最も一般的に読出されることが期待されるエンコードされた命令は好ましくは３２個の「１」ビットのシーケンスとしてエンコードされ、（メモリ４に記憶され）システムの動作中にそのプログラムメモリから次に最も一般的に読出されることが期待される３２個のエンコードされた命令の各々は好ましくは３１個の「１」ビットと１個の「０」ビットとを含み、（プログラムメモリ４に記憶され）システムの動作中にそのプログラムメモリから一般的に読出されることが最もないと期待されるエンコードされた命令の各々は好ましくは１７個の「１」ビットと１５個の「０」ビットとからなるシーケンスとしてエンコードされる。もちろん、多数の命令をエンコードすることが必要である場合（制約によって、各エンコードされた命令に対するビットの最大数が指令される）、頻繁に用いられることが最も少ないと思われる命令は「１」ビットよりも多くの「０」ビットのシーケンスとしてエンコードされ得る。（これら滅多に用いられない命令が統計的に見て低い命令読出率で用いられる場合、本発明は先行技術に対する正味節電をもたらす結果となる。代替的に、各エンコードされた命令は、「０」ビットよりも「１」ビットの方が多いＮ個の２進ビット（Ｎは３２以外の数である）からなり、メモリ４の各行はＮ個のメモリセルからなる。本発明の他の局面は、プログラミングされたメモリ４それ自体（本発明に従ってエンコードされた命令でセルがプログラミングされるメモリ）である。さらに、本発明の範囲内には、本発明に従ってエンコードされた命令でメモリが予めプログラミングされている、図１のＤＳＰを動作させる方法が含まれる。このような動作方法は、（たとえば、プログラムメモリ４からエンコードされた命令のシーケンスを受取るようＰＣＵ２を動作させることにより）そのプログラムメモリからエンコードされた命令のシーケンスを読出すステップと、データを処理するようそれら命令を実行するステップ（たとえば、ＰＣＵ２を動作させることにより、プログラムメモリから読出された命令に応答してＤＳＰの動作を制御するための制御信号を発生させ、それら制御信号に応答してデータメモリ６から読出されるデータワードの対をＡＣＵＩＯにおいて処理する）と、それら処理されたデータを（たとえばデータメモリ６に）選択的に記憶するステップとを含む。上述のＤＳＰ、プログラムメモリおよび方法の好ましい実現例では、（プログラミングされたＲＯＭがインストールされる）ＤＳＰの通常動作において最も一般的に読出されることが期待される命令は最大の「１」ビット対「０」ビット比でエンコードされ（一般的に読出されることが最も期待されない命令は最小の「１」ビット対「０」ビット比でエンコードされ）る。たとえば、ループ、繰返し命令、または頻繁に用いられるサブルーチンにしばしば現われる命令は、論理「０」を示すビットよりもはるかに多くの論理「１」を示すビットからなるようエンコードされるべきである。しかしながら、プログラムの開始時もしくは終了時または滅多に用いられないサブルーチン（たとえば誤り処理ルーチン）においてのみ現われる命令は、論理「１」を示すビットよりも多くの論理「０」を示すビットからなるようエンコードされ得る。この新規な方法の他の実施例は、ビット（好ましくは２進ビット）からなる特別にエンコードされたワードでのＲＯＭのプログラミングを達成する。これらエンコードされたワードは、デジタル信号プロセッサによる実行のための命令を、典型的には決定する（が決定をする必要はない）。このＲＯＭは、第２の論理レベルを有するビットを読むよりも第１の論理レベルを有するビットを読む方が消費電力が小さいものであれば、どのようなタイプのものであってもよい。本発明に従うと、データ（または最も頻繁に読出されることが期待されるデータのみ）は第２の論理レベルを有するビットよりも多く（好ましくははるかにより多く）の第１の論理レベルを有するビットからなるようエンコードされ、それらエンコードされたデータはＲＯＭに記憶される。たとえば、ＲＯＭのプログラミングは（それがＮＯＲ構造を有する場合には）、ＮＭＯＳトランジスタを、（トランジスタＮ１がそのセルにおいて図２に示されるように接続されるのと同じ態様で、）第１の論理レベルを有するビットを記憶することになる各セルにおいて、接続することによってなされてもよい。このプログラミングされたＲＯＭは、（ＲＯＭのうちより多くの、好ましくははるかにより多くのセルが、第２の論理レベルを有するビットよりも第１の論理レベルを有するビットを記憶するという意味において）第１の論理レベルを有するビットから主になるエンコードされた命令ビットを記憶する。好ましくは、ただ１つのエンコードされた命令がそのＲＯＭの各行に記憶される。好ましくは、最も一般的に読出される命令（プログラミングされたＲＯＭがインストールされるデジタル信号プロセッサの通常動作において最も一般的に読出されることが期待される命令）は、第１の論理レベルを有するビットの、第２の論理レベルを有するビットに対する最大の比でエンコードされ（最も一般的に読出されない命令は、第１の論理レベルを有するビットの、第２の論理レベルを有するビットに対する最小の比でエンコードされ）る。さらに、本発明の範囲には、ＲＯＭ（本発明の新規な方法の任意の実施例に従ってプログラミングされている）として実施されるプログラムメモリを有するデジタル信号プロセッサを動作させるための方法が含まれる。さらに、本発明の範囲には、本発明のこの新規な方法の任意の実施例に従ってプログラミングされている、プログラミングされたＲＯＭが含まれ、少なくとも１つのそのようなプログラミングされたＲＯＭがデジタル信号プロセッサに含まれる。図１および図２を参照して、本発明の方法およびシステムの好ましい実施例を記載した。これら実施例はいくらか詳細に記載されているが、請求の範囲に規定されるとおりの本発明の精神および範囲から逸脱することなくこれら実施例から数多くの変更（および変形）がなされ得る。

Claims

【特許請求の範囲】１．デジタル信号処理システムであって、命令ビットからなるエンコードされた命令を記憶するプログラムメモリを含み、前記プログラムメモリの消費電力は、第１の論理レベルを有するビットがそこから読出されるときの方が、第２の論理レベルを有するビットがそこから読出されるときよりも小さく、前記エンコードされた命令の各々は、前記第１のレベルを有するＭ個のビットと、前記第２のレベルを有するＮ個のビットとを含み、ＮおよびＭは整数であり、したがって、前記エンコードされた命令の前記各々は、前記第１の論理レベルを有するビットの、前記第２の論理レベルを有するビットに対する比Ｍ／Ｎを決定し、前記エンコードされた命令のうち、前記プログラムメモリからより一般的に読出される前記エンコードされた命令はより高い値の前記比でエンコードされ、前記エンコードされた命令のうち、前記プログラムメモリから一般的に読出されることがより少ない前記エンコードされた命令はより低い値の前記比でエンコードされ、前記デジタル信号処理システムはさらに、前記プログラムメモリから前記エンコードされた命令のシーケンスを受取り、前記エンコードされた命令に応答して制御信号を発生させるためのプログラム制御手段とを含む、デジタル信号処理システム。２．前記プログラムメモリの消費電力は、論理１を示すビットを読む方が、論理０を示すビットを読むよりも小さいＮＯＲ構造を有するリードオンリメモリである、請求項１に記載のシステム。３．前記プログラムメモリはメモリセルからなる行および列を有し、前記エンコードされた命令のうちのただ１つが、少なくとも１つのサブセットを構成する行の各々に記憶される、請求項２に記載のシステム。４．前記行の各々は前記メモリセルのうちの３２個のメモリセルからなり、前記エンコードされた命令の各々は３２個の命令ビットからなる、請求項３に記載のシステム。５．前記プログラムメモリはリードオンリメモリである、請求項１に記載のシステム。６．前記プログラムメモリはメモリセルからなる行および列を有し、前記エンコードされた命令のうちのただ１つが、少なくともサブセットを構成する前記行の各々に記憶される、請求項５に記載のシステム。７．前記行の各々は前記メモリセルのうちの３２個のメモリセルからなり、前記エンコードされた命令の各々は３２個の命令ビットからなる、請求項６に記載のシステム。８．前記プログラム制御手段から前記制御信号のサブセットを受取り、前記制御信号の前記サブセットに応答してデータを処理するための処理手段をさらに含む、請求項１に記載のシステム。９．リードオンリプログラムメモリであって、行および列に配されるメモリセルのアレイを含み、前記セルの各々はビットを記憶し、第１の論理値を示すビットを記憶する前記セルの各々を読む方が、第２の論理値を示すビットを記憶する前記セルの各々を読むよりも、消費電力が小さく、前記行の少なくもサブセットの前記セルはエンコードされたデータワードを記憶し、前記エンコードされたデータワードの各々は前記第１の論理レベルを有するＭ個のビットと前記第２の論理レベルを有するＮ個のビットとを含み、ＮおよびＭは整数であり、したがって、前記エンコードされたデータワードの前記各々は、前記第１の論理レベルを有するビットの、前記第２の論理レベルを有するビットに対する比Ｍ／Ｎを決定し、前記エンコードされたデータワードのうち、前記プログラムメモリからより一般的に読出される前記エンコードされたデータワードはより高い値の前記比でエンコードされ、前記エンコードされたデータワードのうち前記プログラムメモリから一般的に読出されることがより少ない前記エンコードされたデータワードはより低い値の前記比でエンコードされる、リードオンリプログラムメモリ。１０．前記エンコードされたデワードのうちただ１つが、前記サブセットを構成する前記行の各々に記憶される、請求項９に記載のプログラムメモリ。１１．前記エンコードされたデータワードはエンコードされた命令であり、前記エンコードされた命令の各々を含むビットの各々は２進ビットである、請求項９に記載のプログラムメモリ。１２．前記プログラムメモリはＮＯＲ構造を有するリードオンリメモリであって、消費される電力は、論理１を示すビットを記憶するセルの各々を読む場合の方が、論理０を示すビットを記憶するセルの各々を読む場合においてよりも小さい、請求項１１に記載のプログラムメモリ。１３．前記エンコードされた命令の各々は、論理０を示すビットよりも、論理１を示すビットをより多く含む、請求項１２に記載のプログラムメモリ。１４．前記エンコードされた命令のうちのただ１つが、前記サブセットを構成する前記行の各々に記憶される、請求項11に記載のプログラムメモリ。１５．前記行の各々は前記メモリセルのうちの３２個のメモリセルからなり、前記エンコードされた命令の各々は３２個の命令ビットからなる、請求項１４に記載のプログラムメモリ。