JPH03286495A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03286495A JPH03286495A JP2087050A JP8705090A JPH03286495A JP H03286495 A JPH03286495 A JP H03286495A JP 2087050 A JP2087050 A JP 2087050A JP 8705090 A JP8705090 A JP 8705090A JP H03286495 A JPH03286495 A JP H03286495A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は半導体記憶装置に関し、特に、ダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）とスタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）とが同
一の半導体チップ上に形成された半導体記憶装置に関す
る。より特定的には、主メモリ・とキャッシュメモリと
が同一半導体チップ上に形成されたキャッシュ内蔵半導
体記憶装置に関する。
・ランダム・アクセス・メモリ（ＤＲＡＭ）とスタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）とが同
一の半導体チップ上に形成された半導体記憶装置に関す
る。より特定的には、主メモリ・とキャッシュメモリと
が同一半導体チップ上に形成されたキャッシュ内蔵半導
体記憶装置に関する。
［従来の技術］
半導体製造技術の発展に伴って中央演算処理装置ＣＰＵ
の動作速度が高速になり、またＤＲＡＭの動作速度も高
速化されてきている。しかしながら、中央演算処理装置
ＣＰＵの高速化にＤＲＡＭの速度が追随することができ
ず、両者の間の速度差か大きくなってきており、計算機
システムのデータ処理速度向上に対する１つのネックと
なっている。
の動作速度が高速になり、またＤＲＡＭの動作速度も高
速化されてきている。しかしながら、中央演算処理装置
ＣＰＵの高速化にＤＲＡＭの速度が追随することができ
ず、両者の間の速度差か大きくなってきており、計算機
システムのデータ処理速度向上に対する１つのネックと
なっている。
メインフレームなどの大規模システムにおいては、コス
トを抑えながら性能を向上させるために、主記憶装置と
中央演算処理装置ＣＰＵとの間に高速のキャッシュ・メ
モリが介挿され、主記憶装置の動作速度を補償する構成
がとられている。
トを抑えながら性能を向上させるために、主記憶装置と
中央演算処理装置ＣＰＵとの間に高速のキャッシュ・メ
モリが介挿され、主記憶装置の動作速度を補償する構成
がとられている。
このキャッシュメモリをＤＲＡＭと同一半導体チップ上
に形成し、小規模のシステムの主記憶装置を実質的に高
速動作させる構成が提案され実用化されつつある。この
キャッシュ内蔵型ＤＲＡＭにおいては、キャッシュメモ
リとしてのＳＲＡＭと主メモリとしてのＤＲＡＭとの間
のデータ転送は、ビット幅の広い内部データバスを用い
ることにより高速で行なうことができる。
に形成し、小規模のシステムの主記憶装置を実質的に高
速動作させる構成が提案され実用化されつつある。この
キャッシュ内蔵型ＤＲＡＭにおいては、キャッシュメモ
リとしてのＳＲＡＭと主メモリとしてのＤＲＡＭとの間
のデータ転送は、ビット幅の広い内部データバスを用い
ることにより高速で行なうことができる。
第１３図は従来のキャッシュ内蔵ＤＲＡＭを用いたシス
テムの概念的構成を示す図である。
テムの概念的構成を示す図である。
第１３図を参照して、処理システムは、各種の処理を与
えられたプログラムに従って実行するマイクロプロセッ
サ１００と、キャッシュメモリ部の動作を制御するため
のキャッシュコントローラ１１０と、キャッシュ外部か
らのアドレスに応答してキャツシュヒツト／ミスを判定
するとともに対応のウェイを指定するウェイアドレスを
発生するタグ部１２０と、ＤＲＡＭ部の動作を制御する
ためのＤＲＡＭコントローラ１３０と、キャッシュメモ
リを内蔵するＤＲＡＭ （キャッシュＤＲＡＭ）２００
とを備える。
えられたプログラムに従って実行するマイクロプロセッ
サ１００と、キャッシュメモリ部の動作を制御するため
のキャッシュコントローラ１１０と、キャッシュ外部か
らのアドレスに応答してキャツシュヒツト／ミスを判定
するとともに対応のウェイを指定するウェイアドレスを
発生するタグ部１２０と、ＤＲＡＭ部の動作を制御する
ためのＤＲＡＭコントローラ１３０と、キャッシュメモ
リを内蔵するＤＲＡＭ （キャッシュＤＲＡＭ）２００
とを備える。
キャッシュＤＲＡＭ２００は、たとえば１Ｍビットの記
憶容量を有するＤＲＡＭＲＡＭ部上１０とえば８約１０
ットの記憶容量を有するＳＲＡＭＲＡＭ部隊２０む。Ｄ
ＲＡＭＲＡＭ部上１０面の２５６にビットＤＲＡＭを含
み、各ＤＲＡＭは１グル一プ８ビツト幅の６４グループ
に分割される。
憶容量を有するＤＲＡＭＲＡＭ部上１０とえば８約１０
ットの記憶容量を有するＳＲＡＭＲＡＭ部隊２０む。Ｄ
ＲＡＭＲＡＭ部上１０面の２５６にビットＤＲＡＭを含
み、各ＤＲＡＭは１グル一プ８ビツト幅の６４グループ
に分割される。
ＳＲＡＭＲＡＭ部隊２０面の２にビットのＳＲＡＭを含
み、各ＳＲＡＭはブロックサイズが３２ビツト（８Ｘ４
）の６４ブロツクに分割される。このＳＲＡＭＲＡＭ部
隊２０ロツクはさらに１ウエイが８ビツトの４ウエイに
分割される。この構成は、４ウエイ・セット・アソシア
ティブ方式を与える。入出力データ幅は４ビツト（ＤＱ
Ｉ〜ＤＱ４）である。
み、各ＳＲＡＭはブロックサイズが３２ビツト（８Ｘ４
）の６４ブロツクに分割される。このＳＲＡＭＲＡＭ部
隊２０ロツクはさらに１ウエイが８ビツトの４ウエイに
分割される。この構成は、４ウエイ・セット・アソシア
ティブ方式を与える。入出力データ幅は４ビツト（ＤＱ
Ｉ〜ＤＱ４）である。
ＤＲＡＭＲＡＭ部上１０ＡＭＲＡＭ部隊２０のデータ転
送は３２ビツト幅の内部データバス２３０を介してブロ
ック単位で行なわれる。
送は３２ビツト幅の内部データバス２３０を介してブロ
ック単位で行なわれる。
マイクロプロセサ１００は、４ビツトデータＤＱ１〜Ｄ
Ｑ４の転送および１８ビツトのアドレスＡＯ−Ａ１７の
出力を行なうとともに、ＤＲＡＭコントローラ１３０お
よびキャッシュコントローラ１１０へ必要な制御信号を
与える。
Ｑ４の転送および１８ビツトのアドレスＡＯ−Ａ１７の
出力を行なうとともに、ＤＲＡＭコントローラ１３０お
よびキャッシュコントローラ１１０へ必要な制御信号を
与える。
タグ部１２０は、明確には示さないが、ＤＲＡＭＲＡＭ
部上２０されているデータのアドレス（タグアドレスＡ
○〜Ａ８．セットアドレスＡ９〜Ａ１４）を記憶するタ
グメモリと、タグメモリに記憶されているタグアドレス
とマイクロプロセサ１００から与えられるアドレスとを
比較するコンパレータと、このコンパレータの比較結果
に従ってＳＲＡＭＲＡＭ部隊２０り書換えを実行すべき
領域を指定するウェイアドレスを発生するタグリプレイ
スメント論理実行部を含む。
部上２０されているデータのアドレス（タグアドレスＡ
○〜Ａ８．セットアドレスＡ９〜Ａ１４）を記憶するタ
グメモリと、タグメモリに記憶されているタグアドレス
とマイクロプロセサ１００から与えられるアドレスとを
比較するコンパレータと、このコンパレータの比較結果
に従ってＳＲＡＭＲＡＭ部隊２０り書換えを実行すべき
領域を指定するウェイアドレスを発生するタグリプレイ
スメント論理実行部を含む。
キャッシュコントローラ１１０は、タグ部１２Ｏからの
キャツシュヒツト／ミス指示信号に応答してＳＲＡＭＲ
ＡＭ部隊２０ＡＭＲＡＭ部上１０のデータ転送を指示す
る信号ＢＴを発生する。
キャツシュヒツト／ミス指示信号に応答してＳＲＡＭＲ
ＡＭ部隊２０ＡＭＲＡＭ部上１０のデータ転送を指示す
る信号ＢＴを発生する。
ＤＲＡＭコントローラ１３０は、キャッシュミス時にＤ
ＲＡＭＲＡＭ部上１０させるた約１０アドレスストロー
ブ信号ＲＡＳおよび列アドレスストローブ信号ＣＡＳを
発生する。以下に簡単にこのキャッシュＤＲＡＭのデー
タ読出動作について説明する。
ＲＡＭＲＡＭ部上１０させるた約１０アドレスストロー
ブ信号ＲＡＳおよび列アドレスストローブ信号ＣＡＳを
発生する。以下に簡単にこのキャッシュＤＲＡＭのデー
タ読出動作について説明する。
ＳＲＡ′Ｍ部２２０は４ウエイ・６４セツトの構成を有
する。１セツトはＤＲＡＭＲＡＭ部上１０ロックに対応
する。このキャッシュＤＲＡＭは、１８ビツトのアドレ
ス信号ＡＯ〜Ａ１７によりアクセスされる。１８ビツト
のアドレス信号ＡＯ〜Ａ１７のうち１５ビツトはタグ部
１２０へも与えられる。タグ部１２０は与えられたタグ
アドレスおよびセットアドレス（アドレス信号ＡＯ−Ａ
１４）を用いてそこに記憶されているアドレスとの比較
を行ない、その比較結果に応じてキャツシュヒツト／ミ
スの判定を行なう。
する。１セツトはＤＲＡＭＲＡＭ部上１０ロックに対応
する。このキャッシュＤＲＡＭは、１８ビツトのアドレ
ス信号ＡＯ〜Ａ１７によりアクセスされる。１８ビツト
のアドレス信号ＡＯ〜Ａ１７のうち１５ビツトはタグ部
１２０へも与えられる。タグ部１２０は与えられたタグ
アドレスおよびセットアドレス（アドレス信号ＡＯ−Ａ
１４）を用いてそこに記憶されているアドレスとの比較
を行ない、その比較結果に応じてキャツシュヒツト／ミ
スの判定を行なう。
二のタグ部１２０におけるキャツシュヒツト／ミス判定
動作と並行して、キャッシュＤＲＡＭ２００内では、Ｓ
ＲＡＭ部２２０へのアクセスが行なわれる。ＳＲＡＭ部
２２０においてアドレス信号Ａ９〜Ａ１４により６４セ
ツトのうちの１つのセットが指定され、アドレス信号Ａ
１５〜Ａ１７によりこの指定されたセットの８列（１セ
ツトは８ビツト）のうちの何列目がアドレスされている
かを指定する。この指定された列に存在する１６ビツト
（１ウエイあたり４ビツト）が出力部直前まで伝達され
る。
動作と並行して、キャッシュＤＲＡＭ２００内では、Ｓ
ＲＡＭ部２２０へのアクセスが行なわれる。ＳＲＡＭ部
２２０においてアドレス信号Ａ９〜Ａ１４により６４セ
ツトのうちの１つのセットが指定され、アドレス信号Ａ
１５〜Ａ１７によりこの指定されたセットの８列（１セ
ツトは８ビツト）のうちの何列目がアドレスされている
かを指定する。この指定された列に存在する１６ビツト
（１ウエイあたり４ビツト）が出力部直前まで伝達され
る。
ＳＲＡＭ部（キャッシュメモリ）２２０の格納データの
アドレスがタグ部１２０に格納されているアドレスと一
致するヒツト時においては、タグ部１２０はこの一致し
たアドレスをさらにデコードし、２ビツトのウェイアド
レスＷＡＯ，ＷＡＩを出力する。これにより同時に読出
された４ウエイのうちの１ウエイが選択され、４ビツト
のデータＤＱ１〜ＤＱ４が並列に読出される。
アドレスがタグ部１２０に格納されているアドレスと一
致するヒツト時においては、タグ部１２０はこの一致し
たアドレスをさらにデコードし、２ビツトのウェイアド
レスＷＡＯ，ＷＡＩを出力する。これにより同時に読出
された４ウエイのうちの１ウエイが選択され、４ビツト
のデータＤＱ１〜ＤＱ４が並列に読出される。
外部アドレスとタグ部に格納されているアドレスとが一
致しないキャッシュミス時においては、データはＤＲＡ
Ｍ部２１０から読出される。この読出しは通常のＤＲＡ
Ｍのアクセスと同様にして行なわれる。すなわち、アド
レス信号ＡＯ〜Ａ８を行アドレスとしかつアドレス信号
Ａ９〜Ａ１７を列アドレスとして用いて、ＤＲＡＭコン
トローラ１３０からの制御信号ＲＡＳ、ＣＡＳに応答し
て行なわれる。
致しないキャッシュミス時においては、データはＤＲＡ
Ｍ部２１０から読出される。この読出しは通常のＤＲＡ
Ｍのアクセスと同様にして行なわれる。すなわち、アド
レス信号ＡＯ〜Ａ８を行アドレスとしかつアドレス信号
Ａ９〜Ａ１７を列アドレスとして用いて、ＤＲＡＭコン
トローラ１３０からの制御信号ＲＡＳ、ＣＡＳに応答し
て行なわれる。
このキャッシュミス時において、アクセスされたＤＲＡ
’Ｍ部２１０の４ビツトを含むブロック（３２ビット；
１ウエイに対応）がＳＲＡＭ部２２０へ内部データ転送
線２３０を介して転送される。この転送のタイミングは
キャッシュコントローラ１１０からの制御信号ＢＴによ
り制御される。
’Ｍ部２１０の４ビツトを含むブロック（３２ビット；
１ウエイに対応）がＳＲＡＭ部２２０へ内部データ転送
線２３０を介して転送される。この転送のタイミングは
キャッシュコントローラ１１０からの制御信号ＢＴによ
り制御される。
転送されたブロックデータがＳＲＡＭ部２２０のどのウ
ェイに書込まれるかはタグ部１２０に含まれるリプレイ
スメント論理実行部により決定される。すなわち、タグ
部１２０からウェイアドレスＷＡＯ，ＷＡＩが発生され
、このウェイアドレスに従ってＳＲＡＭ部２２０におけ
るウェイ選択が行なわれる。
ェイに書込まれるかはタグ部１２０に含まれるリプレイ
スメント論理実行部により決定される。すなわち、タグ
部１２０からウェイアドレスＷＡＯ，ＷＡＩが発生され
、このウェイアドレスに従ってＳＲＡＭ部２２０におけ
るウェイ選択が行なわれる。
ＳＲＡＭ部（キャッシュメモリ）２２０のデータを書換
える場合は、同時にＤＲＡＭ部の対応のメモリセルデー
タも書換えられる（ライトスルー方式）。ＤＲＡＭ部２
１０ヘデータを書込む場合は、通常のＤＲＡＭのアクセ
スと同様に行なわれるが、この場合書込データをまたＳ
ＲＡＭ部２２０へ転送するか否かは任意であり、転送制
御信号ＢＴにより選択される。
える場合は、同時にＤＲＡＭ部の対応のメモリセルデー
タも書換えられる（ライトスルー方式）。ＤＲＡＭ部２
１０ヘデータを書込む場合は、通常のＤＲＡＭのアクセ
スと同様に行なわれるが、この場合書込データをまたＳ
ＲＡＭ部２２０へ転送するか否かは任意であり、転送制
御信号ＢＴにより選択される。
第１４図にキャッシュＤＲＡＭの具体的構成の一例を示
す。このキャッシュＤＲＡＭの構成はデータ読出しに関
連する回路部分を示しており、たとえば１９８つシンポ
ジウム・オン・ＶＬＳ Ｉサーキッ”）（ＳＹＭＰＯ８
ＩＵＭ ＯＮ ＶＬＳ ＩＣＩＲＣＵＩＴＳ）、ダ
イジェスト・オン・テクニカル・ペーパーズ（ＤＩＧＥ
ＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ
）の第４３頁ないし第４４頁に示されている。
す。このキャッシュＤＲＡＭの構成はデータ読出しに関
連する回路部分を示しており、たとえば１９８つシンポ
ジウム・オン・ＶＬＳ Ｉサーキッ”）（ＳＹＭＰＯ８
ＩＵＭ ＯＮ ＶＬＳ ＩＣＩＲＣＵＩＴＳ）、ダ
イジェスト・オン・テクニカル・ペーパーズ（ＤＩＧＥ
ＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ
）の第４３頁ないし第４４頁に示されている。
第１４図を参照して、ＤＲＡＭ部２１０は、ＩＭ（２２
°）ビットの容量を有するＤＲＡＭセルアレイ２１１と
、外部からの行アドレスＡＯ−Ａ８に応答してＤＲＡＭ
セルアレイ２１１の１行を選択する行デコーダ２１２と
、外部からの列アドレスＡ９〜Ａ１７のうち６ビツトの
列アドレスＡ９〜Ａ１４に応答してＤＲＡＭセルアレイ
２１１の３２列を選択する列デコーダ２１３と、行デコ
ーダ２１２により選択された１行のメモリセルのデータ
を検知増幅するＤＲＡＭセンスアンプ２１４と、列デコ
ーダ２１３の出力に応答して、選択された列を内部デー
タバス２３０に接続する１１０ゲート２１５と、外部か
らの列アドレスのうち３ビツトの列アドレスＡ１５〜Ａ
１７に応答して内部データバスの３２ビツトのデータ線
のうち４本のデータ線を選択する１／８デコーダ２３１
とを含む。
°）ビットの容量を有するＤＲＡＭセルアレイ２１１と
、外部からの行アドレスＡＯ−Ａ８に応答してＤＲＡＭ
セルアレイ２１１の１行を選択する行デコーダ２１２と
、外部からの列アドレスＡ９〜Ａ１７のうち６ビツトの
列アドレスＡ９〜Ａ１４に応答してＤＲＡＭセルアレイ
２１１の３２列を選択する列デコーダ２１３と、行デコ
ーダ２１２により選択された１行のメモリセルのデータ
を検知増幅するＤＲＡＭセンスアンプ２１４と、列デコ
ーダ２１３の出力に応答して、選択された列を内部デー
タバス２３０に接続する１１０ゲート２１５と、外部か
らの列アドレスのうち３ビツトの列アドレスＡ１５〜Ａ
１７に応答して内部データバスの３２ビツトのデータ線
のうち４本のデータ線を選択する１／８デコーダ２３１
とを含む。
ＳＲＡＭ部２２０は、８にビットの記憶容量を有するＳ
ＲＡＭセルアレイ２２１と、外部からのキャッシュアド
レス（列アドレス）Ａ９〜Ａ１７のうちの６ビツトのセ
ットアドレスＡ９〜Ａ１４を受けてＳＲＡＭセルアレイ
２２１の６４セットのうちの１セツトすなわち１行を選
択するセットデコーダ２２２と、キャッシュアドレスＡ
９〜Ａ１７のうちの３ビツトのアドレスＡ１５〜Ａ１７
に応答して、選択されたセットから１６列を選択するＳ
ＲＡＭ列デコーダ２１３と、ＳＲＡＭ列デコーダ２１３
により選択された列のデータを検知・増幅するＳＲＡＭ
センスアンプ２１５と、外部から与えられるウェイアド
レスＷＡＯ，・ＷＡＩに応答して４ウエイの１６ビツト
のデータのうち１ウエイの４ビツトデータを選択する第
１のウェイデコーダ２１６と、キャッシュミス時に外部
から与えられるウェイアドレスＷＡＯ，ＷＡＩに応答し
てＤＲＡＭ２１０から転送された３２ビツトデータをＳ
ＲＡＭセルアレイ２２１における書込むべきウェイの位
置を選択し、選択されたウェイ位置へ３２ビツトのデー
タを書込む第２のウェイデコーダ２１４とを含む。
ＲＡＭセルアレイ２２１と、外部からのキャッシュアド
レス（列アドレス）Ａ９〜Ａ１７のうちの６ビツトのセ
ットアドレスＡ９〜Ａ１４を受けてＳＲＡＭセルアレイ
２２１の６４セットのうちの１セツトすなわち１行を選
択するセットデコーダ２２２と、キャッシュアドレスＡ
９〜Ａ１７のうちの３ビツトのアドレスＡ１５〜Ａ１７
に応答して、選択されたセットから１６列を選択するＳ
ＲＡＭ列デコーダ２１３と、ＳＲＡＭ列デコーダ２１３
により選択された列のデータを検知・増幅するＳＲＡＭ
センスアンプ２１５と、外部から与えられるウェイアド
レスＷＡＯ，・ＷＡＩに応答して４ウエイの１６ビツト
のデータのうち１ウエイの４ビツトデータを選択する第
１のウェイデコーダ２１６と、キャッシュミス時に外部
から与えられるウェイアドレスＷＡＯ，ＷＡＩに応答し
てＤＲＡＭ２１０から転送された３２ビツトデータをＳ
ＲＡＭセルアレイ２２１における書込むべきウェイの位
置を選択し、選択されたウェイ位置へ３２ビツトのデー
タを書込む第２のウェイデコーダ２１４とを含む。
キャツシュヒツト／ミス指示信号Ｈ／Ｍに応答してＤＲ
ＡＭ部２１０およびＳＲＡＭ部２２０のいずれか一方を
選択するためにヒツト／ミスバッファ２３２が設けられ
る。このヒツト／ミスバッファ２３２は、キャツシュヒ
ツト／ミス指示信号Ｈ／Ｍをバッファ処理して第１のウ
ェイデコーダ２１６の動作制御用信号を発生するのみな
らずキャッシュミス時にはＤＲＡＭデータが読出して伝
達されるまで出力をハイインピーダンス状態に保持する
。このヒツト／ミスバッファ２３２はさらに、このキャ
ツシュヒツト／ミス指示信号Ｈ／Ｍに応答して１／８デ
コーダと第１のウェイデコーダのいずれか一方を選択す
る。次に動作について説明する。
ＡＭ部２１０およびＳＲＡＭ部２２０のいずれか一方を
選択するためにヒツト／ミスバッファ２３２が設けられ
る。このヒツト／ミスバッファ２３２は、キャツシュヒ
ツト／ミス指示信号Ｈ／Ｍをバッファ処理して第１のウ
ェイデコーダ２１６の動作制御用信号を発生するのみな
らずキャッシュミス時にはＤＲＡＭデータが読出して伝
達されるまで出力をハイインピーダンス状態に保持する
。このヒツト／ミスバッファ２３２はさらに、このキャ
ツシュヒツト／ミス指示信号Ｈ／Ｍに応答して１／８デ
コーダと第１のウェイデコーダのいずれか一方を選択す
る。次に動作について説明する。
（ｉ） ヒツトリード時
キャッシュアドレスＡ９〜Ａ１７がＳＲＡＭ部２２０へ
与えられるとキャツシュヒツト／ミスにかかわらずＳＲ
ＡＭ部２２０が活性化される。セットデコーダ２２２は
、このキャッシュアドレスＡ９〜Ａ１７のうち６ビツト
のセットアドレスＡ９〜Ａ１４をデコードし、ＳＲＡＭ
アレイ２２１の１セツトを選択する。この選択された１
セツトは４ウエイを含んでおり、１ウエイが８ビツトの
ため合計３２ビツトのメモリセルの同時選択が行なわれ
る。続いて、列デコーダ２１３は、３ビツトの列アドレ
スＡＩ５〜Ａ１７をデコードし、この８列からなる１セ
ツトのうちのいずれかの１列を選択する。これにより各
ウェイから４ビツト合計１６ビツトのメモリセルが選択
される。この１６ビツトのメモリセルのデータはセンス
アンプ２１５で増幅された後筒１のウェイデコーダ２１
６へ伝達される。
与えられるとキャツシュヒツト／ミスにかかわらずＳＲ
ＡＭ部２２０が活性化される。セットデコーダ２２２は
、このキャッシュアドレスＡ９〜Ａ１７のうち６ビツト
のセットアドレスＡ９〜Ａ１４をデコードし、ＳＲＡＭ
アレイ２２１の１セツトを選択する。この選択された１
セツトは４ウエイを含んでおり、１ウエイが８ビツトの
ため合計３２ビツトのメモリセルの同時選択が行なわれ
る。続いて、列デコーダ２１３は、３ビツトの列アドレ
スＡＩ５〜Ａ１７をデコードし、この８列からなる１セ
ツトのうちのいずれかの１列を選択する。これにより各
ウェイから４ビツト合計１６ビツトのメモリセルが選択
される。この１６ビツトのメモリセルのデータはセンス
アンプ２１５で増幅された後筒１のウェイデコーダ２１
６へ伝達される。
キャツシュヒツト時は、ウェイアドレスＷＡＯ。
ＷＡＩが第１のウェイデコーダ２１６へ与えられる。第
１のウェイデコーダ２１６はこのウェイアドレスＷＡＯ
，ＷＡＩを選択して４ウエイのうちの１ウエイを選択し
４ビツトデータをヒツト／ミスバッファ２３２へ与える
。ヒツト／ミスバッファ２３２は、ヒツト信号（Ｈ）に
応答してこの第１のウェイデコーダ２１６からの４ビツ
トデータを選択して出力データＤＱ１〜ＤＱ４として出
力する。
１のウェイデコーダ２１６はこのウェイアドレスＷＡＯ
，ＷＡＩを選択して４ウエイのうちの１ウエイを選択し
４ビツトデータをヒツト／ミスバッファ２３２へ与える
。ヒツト／ミスバッファ２３２は、ヒツト信号（Ｈ）に
応答してこの第１のウェイデコーダ２１６からの４ビツ
トデータを選択して出力データＤＱ１〜ＤＱ４として出
力する。
ｉｆ） ヒツトライト時
行アドレスＡＯ−Ａ８およびキャッシュ／列アドレスＡ
９〜Ａ１７がキャッシュＤＲＡＭへ与えられると、この
ＤＲＡＭ部２１０およびＳＲＡＭ部２２０が活性化され
る。ヒツト／ミスバッファ２３２は、ヒツト指示信号（
Ｈ）と書込指示信号とに応答して外部データＤＱ１〜Ｄ
Ｑ４を第１のウェイデコーダ２１６および１／８デコー
ダ２３１へ与える。ＳＲＡＭ部２２０においては、第１
のウェイデコーダ２１６がウェイアドレスＷＡＯ。
９〜Ａ１７がキャッシュＤＲＡＭへ与えられると、この
ＤＲＡＭ部２１０およびＳＲＡＭ部２２０が活性化され
る。ヒツト／ミスバッファ２３２は、ヒツト指示信号（
Ｈ）と書込指示信号とに応答して外部データＤＱ１〜Ｄ
Ｑ４を第１のウェイデコーダ２１６および１／８デコー
ダ２３１へ与える。ＳＲＡＭ部２２０においては、第１
のウェイデコーダ２１６がウェイアドレスＷＡＯ。
ＷＡＩに応答して１６ビツト幅のデータバスのうち４本
のバス線を選択し、センスアンプ２１５を介して４ビツ
トデータをＳＲＡＭセルアレイ２２１へ伝達する。ここ
で、データ書込時においてはセンスアンプ２１５におい
てはセンスアンプは動作せず、単に書込データをＳＲＡ
Ｍセルアレイ２２１へ伝達するだけである。セットデコ
ーダ２２２は、ＳＲＡＭセルアレイのコセットを選択し
、一方ＳＲＡＭ列デコーダ２２３はこの選択された１セ
ツトのうちの１列を選択する。このとき、第２のウェイ
デコーダ２１４も動作し４ウエイのうち１ウエイのみを
選択し活性化する。これにより選択されたウェイの対応
の列に４ビツトデータが書込まれる。
のバス線を選択し、センスアンプ２１５を介して４ビツ
トデータをＳＲＡＭセルアレイ２２１へ伝達する。ここ
で、データ書込時においてはセンスアンプ２１５におい
てはセンスアンプは動作せず、単に書込データをＳＲＡ
Ｍセルアレイ２２１へ伝達するだけである。セットデコ
ーダ２２２は、ＳＲＡＭセルアレイのコセットを選択し
、一方ＳＲＡＭ列デコーダ２２３はこの選択された１セ
ツトのうちの１列を選択する。このとき、第２のウェイ
デコーダ２１４も動作し４ウエイのうち１ウエイのみを
選択し活性化する。これにより選択されたウェイの対応
の列に４ビツトデータが書込まれる。
このＳＲＡＭ部２２０への動作と並行してＤＲＡＭ部２
１０へのデータの書込みが行なわれる。
１０へのデータの書込みが行なわれる。
このＤＲＡＭ部２１０へのデータ書込経路は明確に示し
ていないが、１／８デコーダ２３１により３２ビツトの
内部データ線２３０のうちの４本のバス線が選択され、
この選択された４本のバス線上へ書込データＤＱＩ〜Ｄ
Ｑ４が伝達される。残りのバス線はハイインピーダンス
状態にされる。
ていないが、１／８デコーダ２３１により３２ビツトの
内部データ線２３０のうちの４本のバス線が選択され、
この選択された４本のバス線上へ書込データＤＱＩ〜Ｄ
Ｑ４が伝達される。残りのバス線はハイインピーダンス
状態にされる。
この書込デー、夕伝達が行なわれる時点において、ＤＲ
ＡＭ部２１０においては、行アドレスＡＯ〜Ａ８および
列アドレスＡ９〜Ａ１７により４ビツトのメモリセルが
選択されている。ＤＲＡＭデコーダ２１２および２１３
は３２ビツトを同時に選択するが、そのうち４ビツトの
みに書込データが現われ、残りのデータバス線はハイイ
ンピーダンス状態であり、ＤＲＡＭセンスアンプ２１４
のラッチ機能により非選択ビットへの悪影響が生じるこ
とはない。
ＡＭ部２１０においては、行アドレスＡＯ〜Ａ８および
列アドレスＡ９〜Ａ１７により４ビツトのメモリセルが
選択されている。ＤＲＡＭデコーダ２１２および２１３
は３２ビツトを同時に選択するが、そのうち４ビツトの
みに書込データが現われ、残りのデータバス線はハイイ
ンピーダンス状態であり、ＤＲＡＭセンスアンプ２１４
のラッチ機能により非選択ビットへの悪影響が生じるこ
とはない。
このＳＲＡＭセルアレイ２２１へのデータ書込みと同時
にＤＲＡＭセルアレイ２１１の対応のメモリセル（ビッ
ト）へのデータ書込みを行なう動作はライトスル一方式
と呼ばれる。
にＤＲＡＭセルアレイ２１１の対応のメモリセル（ビッ
ト）へのデータ書込みを行なう動作はライトスル一方式
と呼ばれる。
（ｉｉｉ） ミスリード時
キャッシュアドレスＡ９〜・Ａ１７に従ったＳＲＡＭ部
２２０におけるリード動作は、第１のウェイデコーダ２
１６ヘウエイアドレスＷＡＯ，ＷＡｌが与え゛られるま
ではヒツトリード時と同様である。
２２０におけるリード動作は、第１のウェイデコーダ２
１６ヘウエイアドレスＷＡＯ，ＷＡｌが与え゛られるま
ではヒツトリード時と同様である。
キャッシュミス時にはこの第１のウェイデコーダ２１６
ヘウエイアドレスＷＡＯ，ＷＡＩは与えられず、第１の
ウェイデコーダ２１６は動作しない。
ヘウエイアドレスＷＡＯ，ＷＡＩは与えられず、第１の
ウェイデコーダ２１６は動作しない。
このとき、外部制御信号ＲＡＳ、ＣＡＳにより行アドレ
スＡＯ〜Ａ８およびＡ９〜Ａ１７がＤＲＡＭ部２１０に
取込まれ、ＤＲＡＭ部２１０が活性化される。ＤＲＡＭ
行デコーダ２１２およびＤＲＡＭ列デコーダ２１３は与
えられたアドレスＡ０〜Ａ１７をデコードし、アドレス
指定された４ビツトのデータを含む３２ビツトのデータ
（ｌブロック）を読出し内部データ伝達線２３０上に伝
達する。
スＡＯ〜Ａ８およびＡ９〜Ａ１７がＤＲＡＭ部２１０に
取込まれ、ＤＲＡＭ部２１０が活性化される。ＤＲＡＭ
行デコーダ２１２およびＤＲＡＭ列デコーダ２１３は与
えられたアドレスＡ０〜Ａ１７をデコードし、アドレス
指定された４ビツトのデータを含む３２ビツトのデータ
（ｌブロック）を読出し内部データ伝達線２３０上に伝
達する。
１／８デコーダ２３１は、３ビツトアドレスＡ１５〜Ａ
１７に応答してこの３２ビツトのデータのうち４ビツト
を選択してヒツト／ミスバッファ２３２に与える。ヒツ
ト／ミスバッファ２３２はヒツトミス信号（Ｍ）に応答
してこの１／８デコーダ２３１からのデータを選択して
それまでハイインピーダンス状態にあった出力データＤ
Ｑ１〜ＤＱ４を、受けたデータに対応した電位レベルに
設定する。
１７に応答してこの３２ビツトのデータのうち４ビツト
を選択してヒツト／ミスバッファ２３２に与える。ヒツ
ト／ミスバッファ２３２はヒツトミス信号（Ｍ）に応答
してこの１／８デコーダ２３１からのデータを選択して
それまでハイインピーダンス状態にあった出力データＤ
Ｑ１〜ＤＱ４を、受けたデータに対応した電位レベルに
設定する。
一方、このデータ読出しと並行してキャッシュミス時に
おいては、信号ＲＡＳの立下がりの後、すなわちＤＲＡ
Ｍ部２１０の動作後、ウェイアドレスＷＡＯ，ＷＡＩが
第２のウェイデコーダ２１４へ与えられる。第２のウェ
イデコーダ２１４へはまた内部データ伝達線２３０上の
３２ビツトのデータが伝達されている。この第２のウェ
イデコーダ２１４は転送制御信号（ＢＴ）に応答して活
性化され、このウェイアドレスＷＡＯ，ＷＡＩをデコー
ドしてウェイを選択し、セットデコーダ２２２およびＳ
ＲＡＭ列デコーダ２２３により選択されていた４ウエイ
のうちの１つのウェイへこのＤＲＡＭ部２１０から転送
された３２ビツトのデータを書込む。これによりＳＲＡ
Ｍセルアレイの対応のメモリセルのデータが更新される
。
おいては、信号ＲＡＳの立下がりの後、すなわちＤＲＡ
Ｍ部２１０の動作後、ウェイアドレスＷＡＯ，ＷＡＩが
第２のウェイデコーダ２１４へ与えられる。第２のウェ
イデコーダ２１４へはまた内部データ伝達線２３０上の
３２ビツトのデータが伝達されている。この第２のウェ
イデコーダ２１４は転送制御信号（ＢＴ）に応答して活
性化され、このウェイアドレスＷＡＯ，ＷＡＩをデコー
ドしてウェイを選択し、セットデコーダ２２２およびＳ
ＲＡＭ列デコーダ２２３により選択されていた４ウエイ
のうちの１つのウェイへこのＤＲＡＭ部２１０から転送
された３２ビツトのデータを書込む。これによりＳＲＡ
Ｍセルアレイの対応のメモリセルのデータが更新される
。
（ｉｖ） ミスライト時
ライト指示信号（図示せず）とともにキャッシュミス信
号（Ｍ）がキャッシュＤＲＡＭへ与えられる。キャッシ
ュミス時には、信号ＲＡＳ、ＣＡＳにより、ＤＲＡＭ部
２１０が活性化され、行アドレスＡＯ−Ａ８および列ア
ドレスＡ９〜Ａ１７ニ従ってＤＲＡＭ部２１０における
メモリセルの選択動作が行なわれる。ヒツト／ミスバッ
ファ２３２は、ＳＲＡＭ部２２０を選択せずＤＲＡＭ部
２１０すなわち１／８デコーダ２３１のみを選択する。
号（Ｍ）がキャッシュＤＲＡＭへ与えられる。キャッシ
ュミス時には、信号ＲＡＳ、ＣＡＳにより、ＤＲＡＭ部
２１０が活性化され、行アドレスＡＯ−Ａ８および列ア
ドレスＡ９〜Ａ１７ニ従ってＤＲＡＭ部２１０における
メモリセルの選択動作が行なわれる。ヒツト／ミスバッ
ファ２３２は、ＳＲＡＭ部２２０を選択せずＤＲＡＭ部
２１０すなわち１／８デコーダ２３１のみを選択する。
これにより、外部アドレスＡＯ〜Ａ１７に対応する４ビ
ツトのＤＲＡＭメモリセルに、人力データＤＱ１〜ＤＱ
４が書込まれる。
ツトのＤＲＡＭメモリセルに、人力データＤＱ１〜ＤＱ
４が書込まれる。
このとき、ＳＲＡＭ部２２０は、単に、セットデコーダ
２２２およびＳＲＡＭ列デコーダ２２３によるメモリセ
ル選択動作を行なっているだけである。このミスライト
時において、ＤＲＡＭ部２１０へ書込んだ４ビツトのデ
ータをＳＲＡＭ部へ転送するか否かは任意であり、転送
制御信号ＢＴにより選択される。
２２２およびＳＲＡＭ列デコーダ２２３によるメモリセ
ル選択動作を行なっているだけである。このミスライト
時において、ＤＲＡＭ部２１０へ書込んだ４ビツトのデ
ータをＳＲＡＭ部へ転送するか否かは任意であり、転送
制御信号ＢＴにより選択される。
［発明が解決しようとする課題］
この従来のキャッシュＤＲＡＭの基本概念は、ＤＲＡＭ
セルアレイ２１１の一部のデータをＳＲＡＭセルアレイ
２２１に格納しておき、外部のプロセサからアクセス要
求があった場合、（ｉ）アクセス要求されたデータがＳ
ＲＡＭセルアレイ２２１に記憶されている場合にはこの
ＳＲＡＭセルアレイヘアクセスしてデータの読出／書込
を行ない、一方、（ｉｉ）アクセス要求されたデータが
ＳＲＡＭセルアレイ２２１に記憶されていない場合には
、キャッシュミス信号に応答してＤＲＡＭセルアレイ２
１１ヘアクセスし、このＤＲＡＭセルアレイ２１１への
データの書込／読出を行なうものである。
セルアレイ２１１の一部のデータをＳＲＡＭセルアレイ
２２１に格納しておき、外部のプロセサからアクセス要
求があった場合、（ｉ）アクセス要求されたデータがＳ
ＲＡＭセルアレイ２２１に記憶されている場合にはこの
ＳＲＡＭセルアレイヘアクセスしてデータの読出／書込
を行ない、一方、（ｉｉ）アクセス要求されたデータが
ＳＲＡＭセルアレイ２２１に記憶されていない場合には
、キャッシュミス信号に応答してＤＲＡＭセルアレイ２
１１ヘアクセスし、このＤＲＡＭセルアレイ２１１への
データの書込／読出を行なうものである。
一般に、ＳＲＡＭはＤＲＡＭと比べてアクセスタイムが
１０ないし２０ｎ ｓと高速である。しかしながら、Ｓ
ＲＡＭはそのメモリセルがフリップフロップ型の構造を
有しており、１セルに少なくとも４個のトランジスタを
必要とし、１セルあたり１個のトランジスタを必要とす
るＤＲＡＭに比べて集積度およびビットコストの点で劣
る。しかしながら゛、ＤＲＡＭはＳＲＡＭに比べてアク
セスタイムが一般に５０ｎ ｓ〜１００ｎｓと遅い。こ
のＤＲＡＭとＳＲＡＭそれぞれの長所を生かしつつ両者
の欠点を補うものとして上述のキャッシュＤＲＡＭが考
案されている。この構成においては、外部プロセサから
のアクセス要求されたデータがＳＲＡＭ部に非常に高い
確率で存在する場合、実効的に平均的なアクセス時間を
ＳＲＡＭと同程度とすることができ、ＤＲＡＭと同程度
の集積度を有しつつＳＲＡＭと同程度のアクセス時間を
有する大容量かつ高速の記憶装置を得ることができる。
１０ないし２０ｎ ｓと高速である。しかしながら、Ｓ
ＲＡＭはそのメモリセルがフリップフロップ型の構造を
有しており、１セルに少なくとも４個のトランジスタを
必要とし、１セルあたり１個のトランジスタを必要とす
るＤＲＡＭに比べて集積度およびビットコストの点で劣
る。しかしながら゛、ＤＲＡＭはＳＲＡＭに比べてアク
セスタイムが一般に５０ｎ ｓ〜１００ｎｓと遅い。こ
のＤＲＡＭとＳＲＡＭそれぞれの長所を生かしつつ両者
の欠点を補うものとして上述のキャッシュＤＲＡＭが考
案されている。この構成においては、外部プロセサから
のアクセス要求されたデータがＳＲＡＭ部に非常に高い
確率で存在する場合、実効的に平均的なアクセス時間を
ＳＲＡＭと同程度とすることができ、ＤＲＡＭと同程度
の集積度を有しつつＳＲＡＭと同程度のアクセス時間を
有する大容量かつ高速の記憶装置を得ることができる。
しかしながら、従来のキャッシュＤＲＡＭにおいては、
ＳＲＡＭ部に記憶されているデータブロックのそれぞれ
のアドレスと外部プロセサが要求しているメモリセルの
アドレスを比較し、この比較結果に基づいてＳＲＡＭ部
にアクセス要求されているデータ（ブロックデータ）が
存在するか否かの判定を行なうタグ部をこのキャッシュ
ＤＲＡＭ外部に設ける必要があり、システム規模が大き
くなるという問題があった。
ＳＲＡＭ部に記憶されているデータブロックのそれぞれ
のアドレスと外部プロセサが要求しているメモリセルの
アドレスを比較し、この比較結果に基づいてＳＲＡＭ部
にアクセス要求されているデータ（ブロックデータ）が
存在するか否かの判定を行なうタグ部をこのキャッシュ
ＤＲＡＭ外部に設ける必要があり、システム規模が大き
くなるという問題があった。
また、上述のＳＲＡＭ部へデータを書込むごとにＤＲＡ
Ｍ部へデータを書込むライトスル一方式に比べて、シス
テム効率を向上させることができるライトバック方式と
呼ばれる方式がある。このライトバック方式は、一般に
、主メモリとキャッシュメモリとを有する処理システム
において、キャッシュメモリだけにデータ書込みを行な
い、後でまとめて主メモリにこの新たに書込まれたデー
タを一度に転送する方式である。一般に、主メモリにデ
ータを書込む場合には、この主メモリがキャッシュメモ
リよりも低速であり、長時間を要するため、−度にキャ
ッシュメモリから主メモリへデータを書込むライトバッ
ク方式の方が、ライトスル一方式に比べてトータルのサ
イクルタイムが短くなる。しかしながら、このライトバ
ック方式の場合、データの書換えが行なわれたキャッシ
ュメモリのアドレスを記憶するバッファ、キャッシュメ
モリと主メモリとの動作の整合性（書込タイミング、動
作速度等）を保持するための制御回路が必要となる。キ
ャッシュＤＲＡＭの場合、この一般のシステムにおける
主メモリがＤＲＡＭに対応し、キャッシュメモリに対応
するのがＳＲＡＭである。したがって、従来のキャッシ
ュＤＲＡＭの構成においては、ライトバック方式を実現
するためには、このＳＲＡＭのデータ内容が更新された
アドレスを記憶するバッファと、このＳＲＡＭ部からＤ
ＲＡＭ部へこのＳＲＡＭに書込まれたデータを一括して
転送するための制御を行なうコントロール回路を外部に
設ける必要があり、装置規模が大きくなるとともに、こ
の制御タイミングの設定等が複雑となり、従来のキャッ
シュＤＲＡＭにおいてライトバック方式を簡易な構成で
容易に実現することは困難であるという問題があった。
Ｍ部へデータを書込むライトスル一方式に比べて、シス
テム効率を向上させることができるライトバック方式と
呼ばれる方式がある。このライトバック方式は、一般に
、主メモリとキャッシュメモリとを有する処理システム
において、キャッシュメモリだけにデータ書込みを行な
い、後でまとめて主メモリにこの新たに書込まれたデー
タを一度に転送する方式である。一般に、主メモリにデ
ータを書込む場合には、この主メモリがキャッシュメモ
リよりも低速であり、長時間を要するため、−度にキャ
ッシュメモリから主メモリへデータを書込むライトバッ
ク方式の方が、ライトスル一方式に比べてトータルのサ
イクルタイムが短くなる。しかしながら、このライトバ
ック方式の場合、データの書換えが行なわれたキャッシ
ュメモリのアドレスを記憶するバッファ、キャッシュメ
モリと主メモリとの動作の整合性（書込タイミング、動
作速度等）を保持するための制御回路が必要となる。キ
ャッシュＤＲＡＭの場合、この一般のシステムにおける
主メモリがＤＲＡＭに対応し、キャッシュメモリに対応
するのがＳＲＡＭである。したがって、従来のキャッシ
ュＤＲＡＭの構成においては、ライトバック方式を実現
するためには、このＳＲＡＭのデータ内容が更新された
アドレスを記憶するバッファと、このＳＲＡＭ部からＤ
ＲＡＭ部へこのＳＲＡＭに書込まれたデータを一括して
転送するための制御を行なうコントロール回路を外部に
設ける必要があり、装置規模が大きくなるとともに、こ
の制御タイミングの設定等が複雑となり、従来のキャッ
シュＤＲＡＭにおいてライトバック方式を簡易な構成で
容易に実現することは困難であるという問題があった。
また、上述の各部においては、ＳＲＡＭが格納するデー
タのアドレスを記憶するためのタグメモリに加えて、キ
ャッシャミス時に新たにデータを書込むべきウェイを選
択するウェイ選択用リプレイスメント論理実行部、キャ
ツシュヒツト／ミス判定用の比較器等が必要とされ、簡
易な構成でタグ部を実現することができないという問題
もあった。
タのアドレスを記憶するためのタグメモリに加えて、キ
ャッシャミス時に新たにデータを書込むべきウェイを選
択するウェイ選択用リプレイスメント論理実行部、キャ
ツシュヒツト／ミス判定用の比較器等が必要とされ、簡
易な構成でタグ部を実現することができないという問題
もあった。
それゆえ、この発明の目的は、上述の従来のキャッシュ
内蔵半導体記憶装置の有する欠点を除去する改良された
キャッシュ内蔵型半導体記憶装置を提供することである
。
内蔵半導体記憶装置の有する欠点を除去する改良された
キャッシュ内蔵型半導体記憶装置を提供することである
。
この発明の他の目的は、キャツシュヒツト／ミス判定用
のタグ部を外部に設ける必要のないキャッシュ内蔵半導
体記憶装置を提供することである。
のタグ部を外部に設ける必要のないキャッシュ内蔵半導
体記憶装置を提供することである。
この発明のさらに他の目的は、ライトバック方式を容易
に実現することができるキャッシュ内蔵半導体記憶装置
を提供することである。
に実現することができるキャッシュ内蔵半導体記憶装置
を提供することである。
この発明のさらに他の目的は、チップ面積を増大させる
ことなく、キャツシュヒツト／ミスを内部で判定するこ
とができかつ容易にライトバック方式も実現することの
できる高性能のキャッシュ内蔵半導体記憶装置を提供す
ることである。
ことなく、キャツシュヒツト／ミスを内部で判定するこ
とができかつ容易にライトバック方式も実現することの
できる高性能のキャッシュ内蔵半導体記憶装置を提供す
ることである。
［課題を解決するための手段］
この発明に係るキャッシュ内蔵半導体記憶装置は、複数
のダイナミック型メモリセルが行および列からなるマト
リクス状に配列されたＤＲＡＭセルアレイ・と、複数の
スタティック型メモリセルが行および列からなるマドリ
ス状に配列されたＳＲＡＭセルアレイと、このＤＲＡＭ
セルアレイとＳＲＡＭセルアレイとの間のデータ転送を
行なうための転送手段と、ＳＲＡＭセルアレイに記憶さ
れるデータのアドレスを記憶するとともに、外部から与
えられたアドレスとそこに記憶しているアドレスとを比
較し、該比較結果を示す信号を発生する一致／不一致検
出手段とを含む。
のダイナミック型メモリセルが行および列からなるマト
リクス状に配列されたＤＲＡＭセルアレイ・と、複数の
スタティック型メモリセルが行および列からなるマドリ
ス状に配列されたＳＲＡＭセルアレイと、このＤＲＡＭ
セルアレイとＳＲＡＭセルアレイとの間のデータ転送を
行なうための転送手段と、ＳＲＡＭセルアレイに記憶さ
れるデータのアドレスを記憶するとともに、外部から与
えられたアドレスとそこに記憶しているアドレスとを比
較し、該比較結果を示す信号を発生する一致／不一致検
出手段とを含む。
この発明の半導体記憶装置はさらに、上記一致／不一致
検出手段からの一致検出信号に応答してＳＲＡＭセルア
レイの外部アドレスに対応するメモリセルを内部データ
伝達線へ接続する第１の手段と、一致／不一致検出手段
からの不一致検出信号に応答してＤＲＡＭセルをアクセ
スし、外部アドレスに対応するメモリセルを選択して内
部データ伝達線へ接続する第２の手段とを含む。
検出手段からの一致検出信号に応答してＳＲＡＭセルア
レイの外部アドレスに対応するメモリセルを内部データ
伝達線へ接続する第１の手段と、一致／不一致検出手段
からの不一致検出信号に応答してＤＲＡＭセルをアクセ
スし、外部アドレスに対応するメモリセルを選択して内
部データ伝達線へ接続する第２の手段とを含む。
第１の手段は、一致／不一致検出手段からの一致検出信
号に応答してＳＲＡＭセルアレイの行線を直接駆動する
手段を含む。この直接駆動手段は、外部アドレスに応答
して発生されるＳＲＡＭセルアレイの行駆動信号を、一
致検出信号に応答してＳＲＡＭセルアレイの行線上へ伝
達する手段を含む。
号に応答してＳＲＡＭセルアレイの行線を直接駆動する
手段を含む。この直接駆動手段は、外部アドレスに応答
して発生されるＳＲＡＭセルアレイの行駆動信号を、一
致検出信号に応答してＳＲＡＭセルアレイの行線上へ伝
達する手段を含む。
この発明のキャッシュ内蔵半導体記憶装置はさらに、外
部からの行アドレスを受け内部行アドレスを発生し少な
くともその一部を一致／不一致検出手段へ与える内部行
アドレス発生手段と、外部行アドレスと実質的に同一タ
イミングで外部から与えられる列アドレスを受けＤＲＡ
Ｍセルアレイの列を選択する信号を発生する列選択信号
発生手段とを備える。この列選択手段と一致／不一致検
出手段とは並行して作動状態とされる。この列選択手段
はまた、ＳＲＡＭセルアレイの行を選択する行線駆動信
号を発生する手段を含む。
部からの行アドレスを受け内部行アドレスを発生し少な
くともその一部を一致／不一致検出手段へ与える内部行
アドレス発生手段と、外部行アドレスと実質的に同一タ
イミングで外部から与えられる列アドレスを受けＤＲＡ
Ｍセルアレイの列を選択する信号を発生する列選択信号
発生手段とを備える。この列選択手段と一致／不一致検
出手段とは並行して作動状態とされる。この列選択手段
はまた、ＳＲＡＭセルアレイの行を選択する行線駆動信
号を発生する手段を含む。
一致／不一致検出手段は、行方向に配列される一致検出
線と、列方向に配列されるデータ入力線と、この一致検
出線とデータ入力線の交点の各々に配列される複数の内
容参照メモリと、この内容参照メモリの１行を選択する
ために行方向に配列される複数のＣＡＭワード線とから
なるＣＡＭセルアレイを含む。このＣＡＭセルアレイの
行および列はＳＲＡＭセルアレイの行および列とそれぞ
れ対応する。この１行の内容参照メモリがＳＲＡＭセル
アレイに格納されたデータのアドレスを格納する。
線と、列方向に配列されるデータ入力線と、この一致検
出線とデータ入力線の交点の各々に配列される複数の内
容参照メモリと、この内容参照メモリの１行を選択する
ために行方向に配列される複数のＣＡＭワード線とから
なるＣＡＭセルアレイを含む。このＣＡＭセルアレイの
行および列はＳＲＡＭセルアレイの行および列とそれぞ
れ対応する。この１行の内容参照メモリがＳＲＡＭセル
アレイに格納されたデータのアドレスを格納する。
一致／不一致検出手段は、また、一致検出信号を上記第
１の手段へ与えて対応のＳＲＡＭセルアレイの行を駆動
するとともに、このＳＲＡＭセルアレイの行線上の信号
電位に応答してキャツシュヒツト／ミスを示す信号を発
生する手段を含む。
１の手段へ与えて対応のＳＲＡＭセルアレイの行を駆動
するとともに、このＳＲＡＭセルアレイの行線上の信号
電位に応答してキャツシュヒツト／ミスを示す信号を発
生する手段を含む。
第２の手段は、検出手段からの不一致検出信号に応答し
て、検出手段へ与えられている内部アドレスを一旦無視
し、該検出手段に格納されているアドレスのうち外部ア
ドレスに対応するアドレスを読出し、該続出したアドレ
スに従ってＤＲＡＭセルアレイの対応のダイナミック型
メモリセルおよびＳＲＡＭセルアレイの対応のスタティ
ック型メモリセルを選択し、この選択されたスタティッ
ク型メモリセルのデータを選択されたダイナミック型メ
モリセルデータへ転送手段を介して伝達してダイナミッ
ク型メモリセルへ書込む手段を含む。
て、検出手段へ与えられている内部アドレスを一旦無視
し、該検出手段に格納されているアドレスのうち外部ア
ドレスに対応するアドレスを読出し、該続出したアドレ
スに従ってＤＲＡＭセルアレイの対応のダイナミック型
メモリセルおよびＳＲＡＭセルアレイの対応のスタティ
ック型メモリセルを選択し、この選択されたスタティッ
ク型メモリセルのデータを選択されたダイナミック型メ
モリセルデータへ転送手段を介して伝達してダイナミッ
ク型メモリセルへ書込む手段を含む。
この第２の手段は、ＳＲＡＭセルアレイからＤＲＡＭセ
ルアレイヘデータを転送した後、再び外部アドレスを能
動化し、この外部アドレスを検出手段の記憶部へ格納す
るとともにこの外部アドレスに応答してＤＲＡＭセルア
レイの対応のメモリセルを選択して内部データ伝達線へ
外部アドレスに従って接続する手段を含む。
ルアレイヘデータを転送した後、再び外部アドレスを能
動化し、この外部アドレスを検出手段の記憶部へ格納す
るとともにこの外部アドレスに応答してＤＲＡＭセルア
レイの対応のメモリセルを選択して内部データ伝達線へ
外部アドレスに従って接続する手段を含む。
このＤＲＡＭセルアレイは複数列単位でブロックに分割
されており、ＳＲＡＭセルアレイおよび内容参照メモリ
セルアレイも対応してブロックに分割され、ブロック単
位で一致／不一致の検出動作が行なわれる。
されており、ＳＲＡＭセルアレイおよび内容参照メモリ
セルアレイも対応してブロックに分割され、ブロック単
位で一致／不一致の検出動作が行なわれる。
［作用コ
この発明に係る記憶装置においては、キャッシュメモリ
としてのＳＲＡＭセルアレイの記憶データのアドレスは
検出手段内部に記憶されており、この記憶アドレスと外
部アドレスとの一致／不一致の検出が検出手段により行
なわれている。したがって、゛半導体記憶装置内部でキ
ャツシュヒツト／ミスの判定が行なわれる。
としてのＳＲＡＭセルアレイの記憶データのアドレスは
検出手段内部に記憶されており、この記憶アドレスと外
部アドレスとの一致／不一致の検出が検出手段により行
なわれている。したがって、゛半導体記憶装置内部でキ
ャツシュヒツト／ミスの判定が行なわれる。
この検出手段のアドレス記憶装置を内容参照メモリセル
で構成すれば、比較器を別に設けることなく記憶データ
と外部アドレスとの一致／不一致の検出を行なうことが
でき、この一致検出線をＳＲＡＭセルアレイの行線と１
対１に対応させれば高速でキャツシュヒツト時にＳＲＡ
Ｍセルアレイの行線を駆動することができる。
で構成すれば、比較器を別に設けることなく記憶データ
と外部アドレスとの一致／不一致の検出を行なうことが
でき、この一致検出線をＳＲＡＭセルアレイの行線と１
対１に対応させれば高速でキャツシュヒツト時にＳＲＡ
Ｍセルアレイの行線を駆動することができる。
また、行および列アドレスが実質的に同時に半導体記憶
装置へ与えられる構成により、検出手段における検出動
作とＤＲＡＭセルアレイすなわちＳＲＡＭセルアレイの
列および行を選択する動作を並行して実行することがで
き、キャツシュヒツト／ミスの判定をより高速化するこ
とができるとともに、検出手段の検出動作にもかかわら
ず、このような検出手段が設けられていないキャッシュ
ＤＲＡＭと同程度のアクセスタイムおよびサイクルタイ
ムを実現することができる。
装置へ与えられる構成により、検出手段における検出動
作とＤＲＡＭセルアレイすなわちＳＲＡＭセルアレイの
列および行を選択する動作を並行して実行することがで
き、キャツシュヒツト／ミスの判定をより高速化するこ
とができるとともに、検出手段の検出動作にもかかわら
ず、このような検出手段が設けられていないキャッシュ
ＤＲＡＭと同程度のアクセスタイムおよびサイクルタイ
ムを実現することができる。
また、キャツシュヒツト／ミスの信号伝達経路として、
検出手段から第１の手段へ与える経路と、ＳＲＡＭセル
アレイ行線電位に応答してキャツシュヒツト／ミスを判
定する信号を発生する経路と階層化しているので、装置
構成を簡略化するとともにその検出手段のレイアウト構
成も容易となり、さらにキャツシュヒツト時においては
、ＳＲＡＭセルアレイのメモリセル選択動作がほぼ実質
的に完了しているため、この半導体記憶装置のアクセス
時間をより高速化することができる。
検出手段から第１の手段へ与える経路と、ＳＲＡＭセル
アレイ行線電位に応答してキャツシュヒツト／ミスを判
定する信号を発生する経路と階層化しているので、装置
構成を簡略化するとともにその検出手段のレイアウト構
成も容易となり、さらにキャツシュヒツト時においては
、ＳＲＡＭセルアレイのメモリセル選択動作がほぼ実質
的に完了しているため、この半導体記憶装置のアクセス
時間をより高速化することができる。
また、キャッシュミス時には常にＳＲＡＭセルアレイの
データがＤＲＡＭセルアレイへ転送されてそこに書込ま
れる、このときＳＲＡＭセルアレイおよびＤＲＡＭセル
アレイを選択するためのアドレスは検出手段に格納され
たアドレスを用いているため、余分のライトバック用メ
モリ回路を設ける必要もなくまた複雑なタイミング制御
回路を設けることなく容易にＳＲＡＭセルアレイデータ
をＤＲＡＭセルアレイへ転送するライトバック動作を実
現することができる。
データがＤＲＡＭセルアレイへ転送されてそこに書込ま
れる、このときＳＲＡＭセルアレイおよびＤＲＡＭセル
アレイを選択するためのアドレスは検出手段に格納され
たアドレスを用いているため、余分のライトバック用メ
モリ回路を設ける必要もなくまた複雑なタイミング制御
回路を設けることなく容易にＳＲＡＭセルアレイデータ
をＤＲＡＭセルアレイへ転送するライトバック動作を実
現することができる。
［発明の実施例］
第１図はこの発明の一実施例であるキャッシュ内蔵半導
体記憶装置の全体の構成を概略的に示す図である。第１
図を参照して、この発明によるキャッシュ内蔵半導体記
憶装置は、主メモリとしてのＤＲＡＭセルアレイ３００
と、キャッシュメモリとしてのＳＲＡＭセルアレイ３１
０と、キャッシュタグ部としてのＣＡＭ（内容参照メモ
リ）マトリクス３２０を含む。
体記憶装置の全体の構成を概略的に示す図である。第１
図を参照して、この発明によるキャッシュ内蔵半導体記
憶装置は、主メモリとしてのＤＲＡＭセルアレイ３００
と、キャッシュメモリとしてのＳＲＡＭセルアレイ３１
０と、キャッシュタグ部としてのＣＡＭ（内容参照メモ
リ）マトリクス３２０を含む。
ＤＲＡＭセルアレイ３００は、行および列からなるマト
リクス状に配列された複数のダイナミック型メモリセル
を有しかつ複数列単位でブロックに分割される。
リクス状に配列された複数のダイナミック型メモリセル
を有しかつ複数列単位でブロックに分割される。
ＳＲＡＭセルアレイ３００は、行および列からなるマト
リクス状に配列された複数のスタティック型メモリセル
を有しかつＤＲＡＭセルアレイ３００のブロックに対応
するようにブロックに分割される。
リクス状に配列された複数のスタティック型メモリセル
を有しかつＤＲＡＭセルアレイ３００のブロックに対応
するようにブロックに分割される。
ＣＡＭマトリクス３２０は、ＳＲＡＭセルアレイ３１０
の記憶データのアドレス（タグアドレス）を記憶すると
ともに新しく与えられたアドレスとその記憶アドレスと
の一致／不一致すなわちキャツシュヒツト／ミス判定を
行ない、キャツシュヒツト／ミス判定結果を示す信号Ｈ
／Ｍを出力する。
の記憶データのアドレス（タグアドレス）を記憶すると
ともに新しく与えられたアドレスとその記憶アドレスと
の一致／不一致すなわちキャツシュヒツト／ミス判定を
行ない、キャツシュヒツト／ミス判定結果を示す信号Ｈ
／Ｍを出力する。
キャッシュミス時およびライトバック時においてＤＲＡ
Ｍセルアレイ３００とＳＲＡＭセルアレイ３１０との間
でデータ転送を行なうためにインタフェースドライバ帯
３３０が設けられる。
Ｍセルアレイ３００とＳＲＡＭセルアレイ３１０との間
でデータ転送を行なうためにインタフェースドライバ帯
３３０が設けられる。
周辺回路としてＸアドレスバッファ３４０％フルチプレ
クサ３５０、Ｘデコーダ３６０．Ｙアドレスバッファ３
７０、Ｙデコーダ３８０、ＢＳ発生器３９０、ＣＷＬ発
生器３９５が設けられる。
クサ３５０、Ｘデコーダ３６０．Ｙアドレスバッファ３
７０、Ｙデコーダ３８０、ＢＳ発生器３９０、ＣＷＬ発
生器３９５が設けられる。
Ｘアドレスバッファ３４０は、外部から与えられる１２
ビツトのＸアドレスＸ０−Ｘ１１を受けて相補な内部Ｘ
アドレスｘｏ、ｘｏ〜Ｘｌｌ、Ｘｌ】を発生し、ＣＡＭ
セルアレイ３２０およびマルチプレクサ３５０へ与える
。ここで、ＤＲＡＭセルアレイ３００は１６Ｍビットの
記憶容量を有する場合を想定している。
ビツトのＸアドレスＸ０−Ｘ１１を受けて相補な内部Ｘ
アドレスｘｏ、ｘｏ〜Ｘｌｌ、Ｘｌ】を発生し、ＣＡＭ
セルアレイ３２０およびマルチプレクサ３５０へ与える
。ここで、ＤＲＡＭセルアレイ３００は１６Ｍビットの
記憶容量を有する場合を想定している。
マルチプレクサ３５０は、Ｘアドレスバッファ３４０か
らの内部Ｘアドレスおよびキャッシュミス時にＣ・ＡＭ
セルアレイ３２０から発生されるＸアドレスのいずれか
一方をキャツシュヒツト／ミス信号Ｈ／Ｍに応答して選
択的に通過させる。
らの内部Ｘアドレスおよびキャッシュミス時にＣ・ＡＭ
セルアレイ３２０から発生されるＸアドレスのいずれか
一方をキャツシュヒツト／ミス信号Ｈ／Ｍに応答して選
択的に通過させる。
Ｘデコーダ３６０は、マルチプレクサ３５０からの内部
行アドレスＸアドレスをデコードし、ＤＲＡＭアレイ３
００の１行を選択する。
行アドレスＸアドレスをデコードし、ＤＲＡＭアレイ３
００の１行を選択する。
Ｙアドレスバッファ３７０は、外部からの１２ビツトの
ＹアドレスＹＯ−Ｙｌｌを受けて内部Ｙアドレスを発生
する。ここで、この半導体記憶装置が１ビット単位でデ
ータの入出力を行なう場合を想定している。Ｙデコーダ
３８０は、内部Ｙアドレスをデコードし、ＤＲＡＭセル
アレイの対応の列（×１構成の場合１列、×４構成の場
合は４列となる）を選択する列選択信号Ｙｉを発生する
とともに、ＳＲＡＭセルアレイ３１０の行線（ＳＲＡＭ
ワード線）を駆動する信号ＳＷＬおよびＣＡＭセルアレ
イ３２０の行線（ＣＡＭワード線）を駆動する信号ＣＷ
Ｌを発生する。ここで、後に詳細に説明するが、ＳＲＡ
Ｍセルアレイ３１０およびＣＡＭマトリクス３２０の各
ブロックはさらにグループに分割されており、ＳＲＡＭ
ワード線、駆動信号ＳＷＬおよびＣＡＭワード線駆動信
号ＣＷＬはこのグループ選択信号を兼ねている。
ＹアドレスＹＯ−Ｙｌｌを受けて内部Ｙアドレスを発生
する。ここで、この半導体記憶装置が１ビット単位でデ
ータの入出力を行なう場合を想定している。Ｙデコーダ
３８０は、内部Ｙアドレスをデコードし、ＤＲＡＭセル
アレイの対応の列（×１構成の場合１列、×４構成の場
合は４列となる）を選択する列選択信号Ｙｉを発生する
とともに、ＳＲＡＭセルアレイ３１０の行線（ＳＲＡＭ
ワード線）を駆動する信号ＳＷＬおよびＣＡＭセルアレ
イ３２０の行線（ＣＡＭワード線）を駆動する信号ＣＷ
Ｌを発生する。ここで、後に詳細に説明するが、ＳＲＡ
Ｍセルアレイ３１０およびＣＡＭマトリクス３２０の各
ブロックはさらにグループに分割されており、ＳＲＡＭ
ワード線、駆動信号ＳＷＬおよびＣＡＭワード線駆動信
号ＣＷＬはこのグループ選択信号を兼ねている。
ＢＳ発生器３９０は、Ｙアドレスバッファ３７０からの
内部Ｙアドレスに応答してＳＲＡＭセルアレイ３１０お
よびＣＡＭセルアレイ３２０のブロックを選択するブロ
ック選択信号ＢＳを発生する。
内部Ｙアドレスに応答してＳＲＡＭセルアレイ３１０お
よびＣＡＭセルアレイ３２０のブロックを選択するブロ
ック選択信号ＢＳを発生する。
ＣＷＬ発生器３９５は、ＣＡＭセルアレイ３２０からの
キャツシュヒツト／ミス信号Ｈ／Ｍに応答してＹデコー
ダ３８０から伝達されるＣＡＭワード線駆動信号ＣＷＬ
を選択的に通過させる。このＣＷＬ発生器３９５からの
駆動信号ＣＷＬは、キャッシュミス発生時にのみ発生さ
れる。
キャツシュヒツト／ミス信号Ｈ／Ｍに応答してＹデコー
ダ３８０から伝達されるＣＡＭワード線駆動信号ＣＷＬ
を選択的に通過させる。このＣＷＬ発生器３９５からの
駆動信号ＣＷＬは、キャッシュミス発生時にのみ発生さ
れる。
さらに周辺回路として、Ｘアドレスバッファ３４０から
の内部Ｘアドレスを受け、該Ｘアドレスの変化時点を検
出してこの半導体記憶装置の動作サイクルを規定する信
号を発生するアドレス変化検出器４００と、このアドレ
ス変化検出器４００からの制御信号とキャツシュヒツト
／ミス信号Ｈ／Ｍに応答して各種内部動作に必要とされ
る内部クロックを発生するとともにインタフェースドラ
イバ帯３３０の動作を制御する転送指示信号ＣＲＥ、Ｃ
ＲＥを発生するクロック発生器４１０と、データ入出力
を行なうための人出力バッファ４２０とを備える。
の内部Ｘアドレスを受け、該Ｘアドレスの変化時点を検
出してこの半導体記憶装置の動作サイクルを規定する信
号を発生するアドレス変化検出器４００と、このアドレ
ス変化検出器４００からの制御信号とキャツシュヒツト
／ミス信号Ｈ／Ｍに応答して各種内部動作に必要とされ
る内部クロックを発生するとともにインタフェースドラ
イバ帯３３０の動作を制御する転送指示信号ＣＲＥ、Ｃ
ＲＥを発生するクロック発生器４１０と、データ入出力
を行なうための人出力バッファ４２０とを備える。
この人出力バッファ４２０は、キャッシュミス信号（Ｍ
）発生時にはその出力端子を、正しいデータが発生され
るまですなわちＤＲＡＭセルアレイからデータが読出さ
れるまでハイインピーダンス状態に設定する。これによ
り外部装置の誤動作を防止する。
）発生時にはその出力端子を、正しいデータが発生され
るまですなわちＤＲＡＭセルアレイからデータが読出さ
れるまでハイインピーダンス状態に設定する。これによ
り外部装置の誤動作を防止する。
また、アドレス変化検出器４００は、Ｘアドレスバッフ
ァ３４０からの内部Ｘアドレスに代えて外部Ｘアドレス
Ｘ０−Ｘ１１および／または外部ＹアドレスＹＯ−Ｙｌ
ｌの変化時点を検出する構成としてもよい。
ァ３４０からの内部Ｘアドレスに代えて外部Ｘアドレス
Ｘ０−Ｘ１１および／または外部ＹアドレスＹＯ−Ｙｌ
ｌの変化時点を検出する構成としてもよい。
Ｘアドレスバッファ３４０およびＹアドレスバッファ３
７０へはＸアドレスｘＯ〜Ｘ１１およびＹアドレスＹＯ
〜Ｙ１１が実質的に同一のタイミングで印加される。
７０へはＸアドレスｘＯ〜Ｘ１１およびＹアドレスＹＯ
〜Ｙ１１が実質的に同一のタイミングで印加される。
この半導体記憶装置は半導体チップ５００上に一体的に
形成される。また、ＣＡＭセルアレイ３２０からのキャ
ツシュヒツト／ミス信号Ｈ／Ｍは外部でキャツシュヒツ
ト／ミスの状態をモニタすることが可能なようにするた
めに半導体チップ５００外部へも取出される。
形成される。また、ＣＡＭセルアレイ３２０からのキャ
ツシュヒツト／ミス信号Ｈ／Ｍは外部でキャツシュヒツ
ト／ミスの状態をモニタすることが可能なようにするた
めに半導体チップ５００外部へも取出される。
第２Ａ図および第２Ｂ図に第１図に示す半導体記憶装置
の要部の構成を概略的に示す。ここで、第２Ａ図はＳＲ
ＡＭセルアレイおよびＣＡＭセルアレイの１ブロツクか
らなるキャッシュエレメント１６の構成を機能的に示し
、第２Ｂ図はＤＲＡＭセルアレイ３００とキャッシュエ
レメント１６との対応関係を示している。
の要部の構成を概略的に示す。ここで、第２Ａ図はＳＲ
ＡＭセルアレイおよびＣＡＭセルアレイの１ブロツクか
らなるキャッシュエレメント１６の構成を機能的に示し
、第２Ｂ図はＤＲＡＭセルアレイ３００とキャッシュエ
レメント１６との対応関係を示している。
まず第２Ｂ図を参照して、ＤＲＡＭセルアレイ３００は
、１ブロツクが１２８列（１列に１個のセンスアンプＳ
Ａが設けられており合計１２８個のセンスアンプ）を含
むようにｎ個のブロックに分割される。ＤＲＡＭセルア
レイ３００が前述のごとく１６Ｍビットの記憶容量を有
し、かつ２１２ （４０・９６）行×２１２列のセルマ
トリクス構成を有する場合、ｎ−２’−３２となる。こ
のブロック数ｎの値は、ＤＲＡＭセルアレイのマトリク
ス構成に従って決定される。
、１ブロツクが１２８列（１列に１個のセンスアンプＳ
Ａが設けられており合計１２８個のセンスアンプ）を含
むようにｎ個のブロックに分割される。ＤＲＡＭセルア
レイ３００が前述のごとく１６Ｍビットの記憶容量を有
し、かつ２１２ （４０・９６）行×２１２列のセルマ
トリクス構成を有する場合、ｎ−２’−３２となる。こ
のブロック数ｎの値は、ＤＲＡＭセルアレイのマトリク
ス構成に従って決定される。
ＤＲＡＭセルアレイ３００の各ブロックに対応してキャ
ッシュエレメント１６が配置される。キャッシュエレメ
ント１６が、複数のＳＲＡＭセルおよび複数のＣＡＭセ
ルを含む。
ッシュエレメント１６が配置される。キャッシュエレメ
ント１６が、複数のＳＲＡＭセルおよび複数のＣＡＭセ
ルを含む。
第２Ａ図を参照して、キャッシュエレメント１６は、対
応のＤＲＡＭセルブロックの選択された行のメモリセル
のデータを記憶するＳＲＡＭキャッシュ１８と、ＳＲＡ
Ｍキャッシュ１８の記憶するメモリセルデータのアドレ
スを記憶するＣＡＭマトリクス２１とを含む。ＳＲＡＭ
キャッシュ１８は、３２ワード×４グループの構成を有
し、４つの異なるＸアドレスに対応するメモリセルデー
タを記憶することができる。ＣＡＭマトリクス２１は、
１２ワード×４グループの構成を有し、各グループがＳ
ＲＡＭキャッシュ１８の各グループのデータのアドレス
を記憶する。ここでＣＡＭマトリクス２１の１グループ
が１２ワードの構成となっているのは、ＤＲＡＭセルア
レイ３００が１６Ｍビットの記憶容量を有しており、Ｘ
アドレスが１２ビツト構戊のためであり、ＤＲＡＭセル
アレイの記憶容量が６４にビット、１Ｍビットの場合Ｘ
アドレスもそれぞれＸＯ〜Ｘ７、Ｘｏ−Ｘ９となるため
、ＣＡＭマトリクス２１は８ワード×４グループ、１０
ワード×４グループ構成となる。
応のＤＲＡＭセルブロックの選択された行のメモリセル
のデータを記憶するＳＲＡＭキャッシュ１８と、ＳＲＡ
Ｍキャッシュ１８の記憶するメモリセルデータのアドレ
スを記憶するＣＡＭマトリクス２１とを含む。ＳＲＡＭ
キャッシュ１８は、３２ワード×４グループの構成を有
し、４つの異なるＸアドレスに対応するメモリセルデー
タを記憶することができる。ＣＡＭマトリクス２１は、
１２ワード×４グループの構成を有し、各グループがＳ
ＲＡＭキャッシュ１８の各グループのデータのアドレス
を記憶する。ここでＣＡＭマトリクス２１の１グループ
が１２ワードの構成となっているのは、ＤＲＡＭセルア
レイ３００が１６Ｍビットの記憶容量を有しており、Ｘ
アドレスが１２ビツト構戊のためであり、ＤＲＡＭセル
アレイの記憶容量が６４にビット、１Ｍビットの場合Ｘ
アドレスもそれぞれＸＯ〜Ｘ７、Ｘｏ−Ｘ９となるため
、ＣＡＭマトリクス２１は８ワード×４グループ、１０
ワード×４グループ構成となる。
但し、以下の説明ではＸアドレスはＸｏ−Ｘ１１の１２
ビツトであるとして説明する。
ビツトであるとして説明する。
キャッシュエレメント１６はさらに、ブロック選択信号
ＢＳｉに応答してＣＡＭワード線駆動信号ＣＷＬを選択
的に通過させるゲート回路２７と、ブロック選択信号Ｂ
Ｓｉに応答して活性化されＣＡＭマトリクス２１を駆動
するとともにＣＡＭマトリクス２１の出力に応答してキ
ャツシュヒツト／ミスを判定し、該判定結果に従ったキ
ャツシュヒツト／ミス信号Ｈ／Ｍを発生する一致論理回
路２２と、ＣＡＭマトリクス２１の第１の一致検出線（
ローカルマツチ線）２３上の信号電位に応答してＳＲ−
ＡＭワード線駆動信号ＳＷＬを選択的に通過させてＳＲ
ＡＭキャッシュ１８へ与えるＳＲＡＭワードドライバ２
９と、ＳＲＡＭキャッシュ１８のワード線電位に応答し
てキャツシュヒツト／ミスを示す信号を第２の一致検出
線（メインマツチ線）２６へ伝達するゲート回路２２′
とを含む。ゲート回路２２′は、実際の回路構成におい
ては、一致論理回路２２内に設けられる。
ＢＳｉに応答してＣＡＭワード線駆動信号ＣＷＬを選択
的に通過させるゲート回路２７と、ブロック選択信号Ｂ
Ｓｉに応答して活性化されＣＡＭマトリクス２１を駆動
するとともにＣＡＭマトリクス２１の出力に応答してキ
ャツシュヒツト／ミスを判定し、該判定結果に従ったキ
ャツシュヒツト／ミス信号Ｈ／Ｍを発生する一致論理回
路２２と、ＣＡＭマトリクス２１の第１の一致検出線（
ローカルマツチ線）２３上の信号電位に応答してＳＲ−
ＡＭワード線駆動信号ＳＷＬを選択的に通過させてＳＲ
ＡＭキャッシュ１８へ与えるＳＲＡＭワードドライバ２
９と、ＳＲＡＭキャッシュ１８のワード線電位に応答し
てキャツシュヒツト／ミスを示す信号を第２の一致検出
線（メインマツチ線）２６へ伝達するゲート回路２２′
とを含む。ゲート回路２２′は、実際の回路構成におい
ては、一致論理回路２２内に設けられる。
ここで、ＳＲＡＭワード線は、ＳＲＡＭキャッシュの１
行のメモリセルを選択する信号線であり、ＣＡＭワード
線は、ＣＡＭマトリクスの１行のメモリセルを選択する
ワード線である。また、ブロック選択信号ＢＳｉはｉ番
目のブロックに与えられるブロック選択信号であり、総
称的にはブロック選択信号はＢＳの符号を用いて説明す
る。
行のメモリセルを選択する信号線であり、ＣＡＭワード
線は、ＣＡＭマトリクスの１行のメモリセルを選択する
ワード線である。また、ブロック選択信号ＢＳｉはｉ番
目のブロックに与えられるブロック選択信号であり、総
称的にはブロック選択信号はＢＳの符号を用いて説明す
る。
キャッシュエレメント１６はさらに、ＳＲＡＭキャッシ
ュ１８と対応のＤＲＡＭセルアレイブロックとの間でデ
ータ転送を行なうためのインタフェースドライバ１７と
、列選択信号Ｙｉに応答して、ＳＲＡＭキャッシュ１８
の対応の列およびＤＲＡＭセルアレイの対応の列を選択
して該選択された列を１１０バス１９へ接続する単位Ｙ
デコーダ２０とを含む。１１０バス１９は、この半導体
記憶装置が×１構成の場合は１対のバス線を含み、かつ
×４構成の場合は４組のバス線を含む。この×４構成の
場合単位Ｙデコーダ２０は、Ｓ ＲＡＭキャッシュ１８
およびＤＲＡＭセルアレイブロックの４列を同時に選択
する。したがって、１１０バス１９のバス線の数はこの
半導体記憶装置の構成により決定されるが、以下の説明
では１ビット単位でデータの入出力が行なわれるものと
する。
ュ１８と対応のＤＲＡＭセルアレイブロックとの間でデ
ータ転送を行なうためのインタフェースドライバ１７と
、列選択信号Ｙｉに応答して、ＳＲＡＭキャッシュ１８
の対応の列およびＤＲＡＭセルアレイの対応の列を選択
して該選択された列を１１０バス１９へ接続する単位Ｙ
デコーダ２０とを含む。１１０バス１９は、この半導体
記憶装置が×１構成の場合は１対のバス線を含み、かつ
×４構成の場合は４組のバス線を含む。この×４構成の
場合単位Ｙデコーダ２０は、Ｓ ＲＡＭキャッシュ１８
およびＤＲＡＭセルアレイブロックの４列を同時に選択
する。したがって、１１０バス１９のバス線の数はこの
半導体記憶装置の構成により決定されるが、以下の説明
では１ビット単位でデータの入出力が行なわれるものと
する。
１１０バス１９上のデータを出力するために、１１０バ
ス１９上のデータを増幅するプリアンプ２４と、プリア
ンプ２４で増幅されたデータを外部データＤｏｕｔとし
て出力する出力バッファ２５が設けられる。出力バッフ
ァ２５はメインマツチ線２６上の信号すなわちキャツシ
ュヒツト／ミス信号がキャッシュミスを示している場合
その出力状態を“２（ハイインピーダンス状態）°に設
定する。
ス１９上のデータを増幅するプリアンプ２４と、プリア
ンプ２４で増幅されたデータを外部データＤｏｕｔとし
て出力する出力バッファ２５が設けられる。出力バッフ
ァ２５はメインマツチ線２６上の信号すなわちキャツシ
ュヒツト／ミス信号がキャッシュミスを示している場合
その出力状態を“２（ハイインピーダンス状態）°に設
定する。
データを書込む経路は示していないが、同様にこの１１
０バス線を介して第１図に示す人出力バッファ４２０に
含まれる入力バッファからプリアンプ２４と逆の方向に
設けられたプリアンプを介して内部の１１０線１９上へ
伝達される。
０バス線を介して第１図に示す人出力バッファ４２０に
含まれる入力バッファからプリアンプ２４と逆の方向に
設けられたプリアンプを介して内部の１１０線１９上へ
伝達される。
第３図はキャッシュエレメント１６の具体的構成の一例
を示す図である。第３図を参照して、ＤＲＡＭセルアレ
イブロック３００′は、４組のビット線対３１，３２．
３３および３４が１つのグループとして合計３２個のグ
ループに分割される。
を示す図である。第３図を参照して、ＤＲＡＭセルアレ
イブロック３００′は、４組のビット線対３１，３２．
３３および３４が１つのグループとして合計３２個のグ
ループに分割される。
各ビット線対３１〜３４は、互いに相補なデータを伝達
するビット線対（ＤＲＡＭビット線）ＢＬ。
するビット線対（ＤＲＡＭビット線）ＢＬ。
ＢＬを含む。
ＤＲＡＭセルブロック３００′はさらに、各ビット線対
に対応して設けられ、対応のビット線対上の信号電位を
検知し増幅するセンスアンプ３６゜３７．３８および３
９を含む。■行には１２８個のメモリセルが接続される
ため、このセンスアンプ３６−３９は、合計１２８個設
けられる。センスアンプ３６−３９はビット線対の両側
に交互に配置される。これによりセンスアンプのピッチ
条件を２組のビット線対のピッチにまで緩和することが
でき、メモリセルチップ面積を増大させることなく高密
度のメモリセルアレイを得ることができる。
に対応して設けられ、対応のビット線対上の信号電位を
検知し増幅するセンスアンプ３６゜３７．３８および３
９を含む。■行には１２８個のメモリセルが接続される
ため、このセンスアンプ３６−３９は、合計１２８個設
けられる。センスアンプ３６−３９はビット線対の両側
に交互に配置される。これによりセンスアンプのピッチ
条件を２組のビット線対のピッチにまで緩和することが
でき、メモリセルチップ面積を増大させることなく高密
度のメモリセルアレイを得ることができる。
ダイナミック型メモリセルＤＭＣは、１ビツト線対あた
り１本のワード線（ＤＲＡＭワード線）ＷＬに接続され
るように配置される。４組のビット線対３１−３４に対
して１対のサブ１１０線３５が設けられる。ＤＲＡＭセ
ルＤＭＣのデータの書込／読出時には、１組のビット線
対（４対のビット線）において１つのビット線対がサブ
１１０線３５に接続される。
り１本のワード線（ＤＲＡＭワード線）ＷＬに接続され
るように配置される。４組のビット線対３１−３４に対
して１対のサブ１１０線３５が設けられる。ＤＲＡＭセ
ルＤＭＣのデータの書込／読出時には、１組のビット線
対（４対のビット線）において１つのビット線対がサブ
１１０線３５に接続される。
第４図はビット線対の組のより詳細な構成を示す図であ
る。第４図に示すように、センスアンプのラッチノード
（通常ＤＲＡＭセンスアンプはＣＭＯＳ（相補型絶縁ゲ
ートトランジスタ）構成のフリップ・フロップ構成を有
しており、ビット線対電位を差動的に検知し増幅すると
ともにラッチする構造を有している）は、センスアンプ
接続信号ＳＡＣ・により選択的にサブ１１０線３５に接
続される。すなわち、センスアンプ３６のラッチノード
はセンスアンプ接続信号５ＡＣＩに応答してスイッチン
グトランジスタ（ｎチャネルＭＯＳ）ランジスタ）ＴＩ
を介してサブ１１０線３５に接続される。センスアンプ
３７は、センスアンプ接続信号５ＡＣ２に応答してその
ラッチノードがスイッチングトランジスタＴ２を介して
サブ１．７０線３５に接続される。センスアンプ３８の
ラッチノードは、センスアンプ接続信号５ＡＣ３に応答
してスイッチングトランジスタＴ３を介してサブ１１０
線３５に接続される。センスアンプ３つは、そのラッチ
ノードが、センスアンプ接続信号５ＡＣ４に応答してス
イッチングトランジスタＴ４を介してサブ１１０線３５
へ接続される。
る。第４図に示すように、センスアンプのラッチノード
（通常ＤＲＡＭセンスアンプはＣＭＯＳ（相補型絶縁ゲ
ートトランジスタ）構成のフリップ・フロップ構成を有
しており、ビット線対電位を差動的に検知し増幅すると
ともにラッチする構造を有している）は、センスアンプ
接続信号ＳＡＣ・により選択的にサブ１１０線３５に接
続される。すなわち、センスアンプ３６のラッチノード
はセンスアンプ接続信号５ＡＣＩに応答してスイッチン
グトランジスタ（ｎチャネルＭＯＳ）ランジスタ）ＴＩ
を介してサブ１１０線３５に接続される。センスアンプ
３７は、センスアンプ接続信号５ＡＣ２に応答してその
ラッチノードがスイッチングトランジスタＴ２を介して
サブ１．７０線３５に接続される。センスアンプ３８の
ラッチノードは、センスアンプ接続信号５ＡＣ３に応答
してスイッチングトランジスタＴ３を介してサブ１１０
線３５に接続される。センスアンプ３つは、そのラッチ
ノードが、センスアンプ接続信号５ＡＣ４に応答してス
イッチングトランジスタＴ４を介してサブ１１０線３５
へ接続される。
センスアンプ接続信号ＳＡＣ（ＳＡＣＩ〜５ＡＣ４）は
、Ｙデコーダ（第１図参照）より発生され、ＳＲＡＭセ
ルアレイのワード線を選択する信号ＳＷＬと同様にして
発生される。たとえばこのセンスアンプ接続信号はＹア
ドレスの下位２ビツトを用いて形成される。この構成に
おいて、常に１つのセンスアンプのラッチノードのみが
、したがって、１対のビット線対のみがサブ１１０線３
５に接続される。
、Ｙデコーダ（第１図参照）より発生され、ＳＲＡＭセ
ルアレイのワード線を選択する信号ＳＷＬと同様にして
発生される。たとえばこのセンスアンプ接続信号はＹア
ドレスの下位２ビツトを用いて形成される。この構成に
おいて、常に１つのセンスアンプのラッチノードのみが
、したがって、１対のビット線対のみがサブ１１０線３
５に接続される。
第３図を再び参照して、ＳＲＡＭキャッシュ１８は、Ｄ
ＲＡＭセルブロック３００′の１２８列に対応して１２
８個のＳＲＡＭセル（スタティック型メモリセル）ＳＭ
Ｃを含む。この１２８個のＳＲＡＭセルＳＭＣは、各グ
ループが１２個のＳＲＡＭセルを含むように４つのグル
ープに分割される。すなわち、１本のＳＲＡＭワード線
５ＷＬ（ワード線駆動信号とワード線とを同一の参照番
号で示す）には、１２ビツトのＳＲＡＭセルＳＭＣが接
続され、１対のＳＲＡＭビット線４０には４ビツトのＳ
ＲＡＭセルが接続される。このＳＲＡＭキャッシュ１８
におけるＲＡＭセルのグループ化は、ＤＲＡＭセルアレ
イにおけるセンスアンプのグループ化すなわちビット線
対のグループ化に対応する。
ＲＡＭセルブロック３００′の１２８列に対応して１２
８個のＳＲＡＭセル（スタティック型メモリセル）ＳＭ
Ｃを含む。この１２８個のＳＲＡＭセルＳＭＣは、各グ
ループが１２個のＳＲＡＭセルを含むように４つのグル
ープに分割される。すなわち、１本のＳＲＡＭワード線
５ＷＬ（ワード線駆動信号とワード線とを同一の参照番
号で示す）には、１２ビツトのＳＲＡＭセルＳＭＣが接
続され、１対のＳＲＡＭビット線４０には４ビツトのＳ
ＲＡＭセルが接続される。このＳＲＡＭキャッシュ１８
におけるＲＡＭセルのグループ化は、ＤＲＡＭセルアレ
イにおけるセンスアンプのグループ化すなわちビット線
対のグループ化に対応する。
ＳＲＡＭキャッシュ１８はさらに、列選択信号Ｙｉ・・
・Ｙ′ｊに応答して対応のＳＲＡＭビット線対４０を１
１０バス１９に接続する１１０ゲートＴｒｌ、Ｔｒ２を
含む。Ｙデコーダ（Ｙデコーダ３８０および単位Ｙデコ
ーダ）２０はＤＲＡＭセルアレイおよびＳＲＡＭセルア
レイ共通に設けられており、この１１０ゲートＴｒｌ、
Ｔｒ２はＤＲＡＭセルアレイの列選択にも用いられる。
・Ｙ′ｊに応答して対応のＳＲＡＭビット線対４０を１
１０バス１９に接続する１１０ゲートＴｒｌ、Ｔｒ２を
含む。Ｙデコーダ（Ｙデコーダ３８０および単位Ｙデコ
ーダ）２０はＤＲＡＭセルアレイおよびＳＲＡＭセルア
レイ共通に設けられており、この１１０ゲートＴｒｌ、
Ｔｒ２はＤＲＡＭセルアレイの列選択にも用いられる。
したがって、ＤＲＡＭセルアレイのデータ読出／書込時
およびＳＲＡＭセルアレイへのデータ書込／読出時には
常にこの１１０バス１９を介して行なわれる。
およびＳＲＡＭセルアレイへのデータ書込／読出時には
常にこの１１０バス１９を介して行なわれる。
またＳＲＡＭキャッシュ１８においてＳＲＡＭビット線
対４０はサブ１１０線３５とインタフェースドライバ１
７を介して接続されており、これによりＳＲＡＭメモリ
セルＳＭＣを４個のＤＲＡＭセルのピッチ内に容易に形
成することができる。
対４０はサブ１１０線３５とインタフェースドライバ１
７を介して接続されており、これによりＳＲＡＭメモリ
セルＳＭＣを４個のＤＲＡＭセルのピッチ内に容易に形
成することができる。
インタフェースドライバ１７は、サブＩ １０１ｊｔ３
５とＳＲＡＭビット線対４０との間に設けられる単位イ
ンタフェースドライバ１７−１〜１７−３２を含む。
５とＳＲＡＭビット線対４０との間に設けられる単位イ
ンタフェースドライバ１７−１〜１７−３２を含む。
第５図は単位インターフェイスドライバ（７）具体的構
成の一例をを示す図である。第５図を参照して単位イン
タフェースドライバ１７−（は、転送指示信号ＣＲＥ、
ＣＲＥに応答して作動状態となる２つのＣＭＯＳインバ
ータを含む。第１のＣＭＯＳインバータは、ｐチャネル
ＭＯＳ）ランジスタＰＴＩおよびｎチャネルＭＯＳ）ラ
ンジスタＮＮＴｌを含み、一方のサブ１１０線３５ｂ（
一方のＳＲＡＭビット線４０ｂ）上の信号電位を反転し
て他方のサブ１１０線３５ａ（他方のＳＲＡＭビット線
４０ａ）に伝達する。第２のＣＭＯＳインバータは、ｐ
チャネルＭＯＳ）ランジスタＰＴ２およびｎチャネルＭ
ＯＳトランジスタＮＴ２を含み、他方のサブ１１０線３
５ａ（他方のＳＲＡＭビット線４０ａ）上の信号電位を
一方のサブ１１０線３５ｂ（一方のＳＲＡＭビット線４
０ｂ）上へ伝達する。単位インタフェースドライバ１７
−１は、転送指示信号ＣＲＥ、ＣＲＥに応答して活性化
されるラッチ回路を構成する。
成の一例をを示す図である。第５図を参照して単位イン
タフェースドライバ１７−（は、転送指示信号ＣＲＥ、
ＣＲＥに応答して作動状態となる２つのＣＭＯＳインバ
ータを含む。第１のＣＭＯＳインバータは、ｐチャネル
ＭＯＳ）ランジスタＰＴＩおよびｎチャネルＭＯＳ）ラ
ンジスタＮＮＴｌを含み、一方のサブ１１０線３５ｂ（
一方のＳＲＡＭビット線４０ｂ）上の信号電位を反転し
て他方のサブ１１０線３５ａ（他方のＳＲＡＭビット線
４０ａ）に伝達する。第２のＣＭＯＳインバータは、ｐ
チャネルＭＯＳ）ランジスタＰＴ２およびｎチャネルＭ
ＯＳトランジスタＮＴ２を含み、他方のサブ１１０線３
５ａ（他方のＳＲＡＭビット線４０ａ）上の信号電位を
一方のサブ１１０線３５ｂ（一方のＳＲＡＭビット線４
０ｂ）上へ伝達する。単位インタフェースドライバ１７
−１は、転送指示信号ＣＲＥ、ＣＲＥに応答して活性化
されるラッチ回路を構成する。
再び第３図を参照して、ＣＡＭマトリクス２１は、ＳＲ
ＡＭキャッシュ１８の４つのグループに対応するように
４つのグループに分割された４８個のＣＡＭ （内容参
照メモリ）セルＣＭＣを含む。
ＡＭキャッシュ１８の４つのグループに対応するように
４つのグループに分割された４８個のＣＡＭ （内容参
照メモリ）セルＣＭＣを含む。
このＣＡＭセルの１つのグループが１２個のＣＡＭセル
を含む。ＣＡＭマトリクス２１においては、ＣＡＭセル
ＣＭＣのグループを選択するためのＣＡＭワード線ＣＷ
Ｌ （前述のごとく信号線とその上に伝達される信号と
は同一の参照符号で示す）と、選択されたＣＡＭセルグ
ループの一致／不一致検出結果を示す信号を伝達するロ
ーカルマツチ線２３−１〜２３−４と、内部Ｘ７ドｌｚ
スＸＯ。
を含む。ＣＡＭマトリクス２１においては、ＣＡＭセル
ＣＭＣのグループを選択するためのＣＡＭワード線ＣＷ
Ｌ （前述のごとく信号線とその上に伝達される信号と
は同一の参照符号で示す）と、選択されたＣＡＭセルグ
ループの一致／不一致検出結果を示す信号を伝達するロ
ーカルマツチ線２３−１〜２３−４と、内部Ｘ７ドｌｚ
スＸＯ。
ＸＯ〜Ｘｌｌ、Ｘｌｌを伝達するデータ入力線とが設け
られる。１本のＣＡＭワード線ＣＷＬおよび１本のロー
カルマツチ線２３−ｋ （ｋ−１〜４）に１２個のＣＡ
ＭセルＣＭＣ（すなわち１グループのＣＡＭセル）が接
続され、１対のデータ入力線（内部アドレス入力線）Ｘ
ｍ、Ｘｍ （ｍ−〇〜１１）に４個のＣＡＭセルＣＭＣ
が接続される。
られる。１本のＣＡＭワード線ＣＷＬおよび１本のロー
カルマツチ線２３−ｋ （ｋ−１〜４）に１２個のＣＡ
ＭセルＣＭＣ（すなわち１グループのＣＡＭセル）が接
続され、１対のデータ入力線（内部アドレス入力線）Ｘ
ｍ、Ｘｍ （ｍ−〇〜１１）に４個のＣＡＭセルＣＭＣ
が接続される。
このＣＡＭワード線選択信号ＣＷＬは、ＳＲＡＭセルア
レイのワード線駆動信号ＳＷＬと同様にして発生される
が、このＣＡＭワード線駆動信号ＣＷＬはキャッシュミ
ス時にのみ発生される。
レイのワード線駆動信号ＳＷＬと同様にして発生される
が、このＣＡＭワード線駆動信号ＣＷＬはキャッシュミ
ス時にのみ発生される。
第６図はＣＡＭセルの具体的構成の一例を示す図である
。第６図を参照して、ＣＡＭセルＣＭＣは、ノードＮａ
とノードＮｂとの間に反並行に接続される１対のインバ
ータＩＩ、１２と、ＣＡＭワード線ＣＷＬ上の信号電位
に応答してオン状態となり、ノードＮａおよびＮｂをそ
れぞれデータ入力線（アドレス入力線）Ｘｍおよび相補
データ入力線Ｘｍに接続するｎチャネルＭＯＳ）ランジ
スタでたとえば構成されるスッチングトランジスタＱ２
およびＱ３と、ノードＮｂの信号電位に応答してデータ
入力線ＸｍとノードＮｃとを電気的に接続するたとえば
ｎチャネルＭＯＳ）ランジスタからなるスイッチングト
ランジスタＱ４と、ノードＮａの信号電位に応答して相
補アドレス入力線（データ入力線）ＸｍとノードＮｃと
を電気的に接続するたとえばｎチャネルＭＯＳ）ランジ
スタからなるスイッチングトランジスタＱ５と、ノード
Ｎｃ上の信号電位に応答して関連のローカルマツチ線２
３の充電電位の放電を行なうたとえばｎチャネルＭＯＳ
）ランジスタからなるスイッチングトランジスタＱ１と
を含む。このＣＡＭセルは、ノードＮａ、Ｎｂの記憶デ
ータ（信号電位）とアドレス入力線（データ入力線）Ｘ
ｍ、Ｘｍ上の信号電位とが一致したときに関連のローカ
ルマツチ線を充電電位に保持し、不一致の場合ローカル
マツチ線２３上の充電電位を放電する。簡単にこのＣＡ
Ｍセルの動作について説明する。
。第６図を参照して、ＣＡＭセルＣＭＣは、ノードＮａ
とノードＮｂとの間に反並行に接続される１対のインバ
ータＩＩ、１２と、ＣＡＭワード線ＣＷＬ上の信号電位
に応答してオン状態となり、ノードＮａおよびＮｂをそ
れぞれデータ入力線（アドレス入力線）Ｘｍおよび相補
データ入力線Ｘｍに接続するｎチャネルＭＯＳ）ランジ
スタでたとえば構成されるスッチングトランジスタＱ２
およびＱ３と、ノードＮｂの信号電位に応答してデータ
入力線ＸｍとノードＮｃとを電気的に接続するたとえば
ｎチャネルＭＯＳ）ランジスタからなるスイッチングト
ランジスタＱ４と、ノードＮａの信号電位に応答して相
補アドレス入力線（データ入力線）ＸｍとノードＮｃと
を電気的に接続するたとえばｎチャネルＭＯＳ）ランジ
スタからなるスイッチングトランジスタＱ５と、ノード
Ｎｃ上の信号電位に応答して関連のローカルマツチ線２
３の充電電位の放電を行なうたとえばｎチャネルＭＯＳ
）ランジスタからなるスイッチングトランジスタＱ１と
を含む。このＣＡＭセルは、ノードＮａ、Ｎｂの記憶デ
ータ（信号電位）とアドレス入力線（データ入力線）Ｘ
ｍ、Ｘｍ上の信号電位とが一致したときに関連のローカ
ルマツチ線を充電電位に保持し、不一致の場合ローカル
マツチ線２３上の充電電位を放電する。簡単にこのＣＡ
Ｍセルの動作について説明する。
今ノードＮａに“Ｈ”、ノードＮｂにＨ１のデータが記
憶されているとする。一致検出動作前は、ローカルマツ
チ線２３は“Ｈ”に充電される。
憶されているとする。一致検出動作前は、ローカルマツ
チ線２３は“Ｈ”に充電される。
ＣＡＭワード線ＣＷＬの電位は“Ｌ”である。データ線
（アドレス入力線）Ｘｍ、Ｘｍに“Ｈ”および“Ｌ”の
信号電位がそれぞれ伝達される場合を考える。この場合
、トランジスタＱ５がオン状態、トランジスタＱ４がオ
フ状態であり、ノードＮｃの電位はオン状態のトランジ
スタＱ５を介して“Ｌ”となり、トランジスタＱ１はオ
フ状態となるため、ローカルマツチ線２３はその充電電
位を保持する。
（アドレス入力線）Ｘｍ、Ｘｍに“Ｈ”および“Ｌ”の
信号電位がそれぞれ伝達される場合を考える。この場合
、トランジスタＱ５がオン状態、トランジスタＱ４がオ
フ状態であり、ノードＮｃの電位はオン状態のトランジ
スタＱ５を介して“Ｌ”となり、トランジスタＱ１はオ
フ状態となるため、ローカルマツチ線２３はその充電電
位を保持する。
一方、データ入力線（アドレス入力線）Ｘｍ。
Ｙ「にＬ″１、および“Ｈ”の信号がそれぞれ伝達され
ると、オン状態のトランジスタＱ５を介してノードＮｃ
の電位が“Ｈ“となり、トランジスタＱ１がオン状態と
なる。これにより、ローカルマツチ線２３は“Ｌ”に放
電される。
ると、オン状態のトランジスタＱ５を介してノードＮｃ
の電位が“Ｈ“となり、トランジスタＱ１がオン状態と
なる。これにより、ローカルマツチ線２３は“Ｌ”に放
電される。
この構成により、ＣＡＭセルの記憶データと、データ入
力線（アドレス入力線）上の信号電位すなわちアドレス
とが一致した場合、ローカルマツチ線２３の電位は“Ｈ
”、不一致の場合は“Ｌｌとなり、入力されたアドレス
と記憶アドレスとの一致／不一致が高速で検出される。
力線（アドレス入力線）上の信号電位すなわちアドレス
とが一致した場合、ローカルマツチ線２３の電位は“Ｈ
”、不一致の場合は“Ｌｌとなり、入力されたアドレス
と記憶アドレスとの一致／不一致が高速で検出される。
ＣＡＭセルのデータの書込および読出は、通常のＳＲＡ
Ｍのそれと同様であり、ＣＡＭワード線ＣＷＬの電位を
“Ｈ”とし、トランジスタＱ２゜Ｑ３をオン状態とする
ことにより行なわれる。このとき、ローカルマツチ線２
３は通常は“Ｌ“に設定される。
Ｍのそれと同様であり、ＣＡＭワード線ＣＷＬの電位を
“Ｈ”とし、トランジスタＱ２゜Ｑ３をオン状態とする
ことにより行なわれる。このとき、ローカルマツチ線２
３は通常は“Ｌ“に設定される。
再び第３図を参照して、一致論理回路２２（ゲート回路
２２′を含む）は、ブロック選択信号ＢＳｉに応答して
ローカルマツチ線２３−１〜２３−４の各々充電電位ま
で駆動するインバータ１１０、Ｉｌｌ、１１２，１１３
および１１４と、ＳＲＡＭワード線５ＷＬ１〜５ＷＬ４
上の各信号電位に応答して、ノードＮｄを放電するｎチ
ャネルＭＯＳ）ランジスタからなるスイッチングトラン
ジスタＱ１１〜Ｑ１４と、そのゲートにブロック選択信
号ＢＳｉを受けノードＮｄをたとえば電源電位Ｖｄｄレ
ベルのＨ１にプリチャージするたとえばｐチャネルＭＯ
ＳトランジスタからなるスイツチングトランジスタＰＴ
ＩＯと、ブロック選択信号ＢＳｉに応答して選択的にノ
ードＮｄの電位をメインマツチ線２６へ伝達するトラン
スミッションゲートＴＭとを含む。
２２′を含む）は、ブロック選択信号ＢＳｉに応答して
ローカルマツチ線２３−１〜２３−４の各々充電電位ま
で駆動するインバータ１１０、Ｉｌｌ、１１２，１１３
および１１４と、ＳＲＡＭワード線５ＷＬ１〜５ＷＬ４
上の各信号電位に応答して、ノードＮｄを放電するｎチ
ャネルＭＯＳ）ランジスタからなるスイッチングトラン
ジスタＱ１１〜Ｑ１４と、そのゲートにブロック選択信
号ＢＳｉを受けノードＮｄをたとえば電源電位Ｖｄｄレ
ベルのＨ１にプリチャージするたとえばｐチャネルＭＯ
ＳトランジスタからなるスイツチングトランジスタＰＴ
ＩＯと、ブロック選択信号ＢＳｉに応答して選択的にノ
ードＮｄの電位をメインマツチ線２６へ伝達するトラン
スミッションゲートＴＭとを含む。
トランジスタＱ１１〜Ｑ１４は、ＮＯＲ論理処理を実行
し、ＳＲＡＭワード線５ＷＬＩ−８ＷＬ４の１本のワー
ド線が“Ｈ”に立上がるとノードＮｄ電位を“Ｌ”に放
電する。
し、ＳＲＡＭワード線５ＷＬＩ−８ＷＬ４の１本のワー
ド線が“Ｈ”に立上がるとノードＮｄ電位を“Ｌ”に放
電する。
ノードＮｄが“Ｌ”のときキャツシュヒツトを示し、“
Ｈｌのときキャッシュミスを示す。このノードＮｄの電
位が伝達されるメインマツチ線２６は、各キ＋ ツシュ
エレメント１６それぞれに設けられているため、すべて
のメインマツチ線の信号電位をＡＮＤ処理する構成とす
れば、ＳＲＡＭキャッシュにおけるキャツシュヒツト／
ミスを示す信号Ｈ／Ｍを得ることができる。このメイン
マツチ線２６の信号電位のＡＮＤ処理は、非選択ブロッ
クではトランスミッションゲートＴＭがオフ状態となる
ため、各メインマツチ線２６をワイヤードＡＮＤ接続す
る構成とすればよい。
Ｈｌのときキャッシュミスを示す。このノードＮｄの電
位が伝達されるメインマツチ線２６は、各キ＋ ツシュ
エレメント１６それぞれに設けられているため、すべて
のメインマツチ線の信号電位をＡＮＤ処理する構成とす
れば、ＳＲＡＭキャッシュにおけるキャツシュヒツト／
ミスを示す信号Ｈ／Ｍを得ることができる。このメイン
マツチ線２６の信号電位のＡＮＤ処理は、非選択ブロッ
クではトランスミッションゲートＴＭがオフ状態となる
ため、各メインマツチ線２６をワイヤードＡＮＤ接続す
る構成とすればよい。
二こで、第２Ａ図に示すゲート回路２２′は、この一致
論理回路２２におけるトランジスタＱ１１〜Ｑ１４．Ｐ
ＴＩＱおよびトランスミッションゲートＴＭにより構成
される。
論理回路２２におけるトランジスタＱ１１〜Ｑ１４．Ｐ
ＴＩＱおよびトランスミッションゲートＴＭにより構成
される。
ゲート回路２７は、ブロック選択信号ＢＳｉに応答して
オン状態となり、ＣＡＭワード線駆動信号ＣＷＬ１〜Ｃ
ＷＬ４を対応のＣＡＭワード線へ伝達するたとえばｎチ
ャネルＭＯＳ）ランジスタからなるスイッチングトラン
ジスタＱ２１．Ｑ２２、Ｑ２３およびＱ２４を含む。こ
のＣＡＭワード線駆動信号ＣＷＬ１〜ＣＷＬ４はＣＷＬ
発生器３９５よりキャッシュミス時においてのみ発生さ
れる。
オン状態となり、ＣＡＭワード線駆動信号ＣＷＬ１〜Ｃ
ＷＬ４を対応のＣＡＭワード線へ伝達するたとえばｎチ
ャネルＭＯＳ）ランジスタからなるスイッチングトラン
ジスタＱ２１．Ｑ２２、Ｑ２３およびＱ２４を含む。こ
のＣＡＭワード線駆動信号ＣＷＬ１〜ＣＷＬ４はＣＷＬ
発生器３９５よりキャッシュミス時においてのみ発生さ
れる。
ＳＲＡＭワードドライバ２９は、ローカルマツチ線２３
−１〜２３−４上の信号電位に応答してオン状態となり
ＳＲＡＭワード線駆動信号５ＷＬ１〜５ＷＬ４を対応の
ＳＲＡＭワード線へ伝達するたとえばｎチャネルＭＯＳ
トランジスタからなるスイッチングトランジスタＱ３１
．ＱＢ２．Ｑ３３およびＱ３４を含む。このＳＲＡＭワ
ードドライバ２９は、ＣＡＭマトリクス２０において一
致が見い出されたグループに対応するＳＲＡＭワード線
を駆動する。
−１〜２３−４上の信号電位に応答してオン状態となり
ＳＲＡＭワード線駆動信号５ＷＬ１〜５ＷＬ４を対応の
ＳＲＡＭワード線へ伝達するたとえばｎチャネルＭＯＳ
トランジスタからなるスイッチングトランジスタＱ３１
．ＱＢ２．Ｑ３３およびＱ３４を含む。このＳＲＡＭワ
ードドライバ２９は、ＣＡＭマトリクス２０において一
致が見い出されたグループに対応するＳＲＡＭワード線
を駆動する。
上述の構成において、１個の単位インタフェースドライ
バ１７−ｋ （ｋ−１−３２）に対応して４ビツトのＳ
ＲＡＭセルが対応する。また、１つの単位インターフェ
ースドライバ１７−ｋに４つのＤＲＡＭセンスアンプが
配置される。すなわち、１本のＤＲＡＭワード線ＷＬ線
接続されるＤＲＡＭセルＤＭＣとＳＲＡＭキャッシュに
おけるＳＲＡＭセルＳＭＣとがＳＲＡＭセルを４グルー
プに分割して配置７することにより１対１に対応するこ
とになる。
バ１７−ｋ （ｋ−１−３２）に対応して４ビツトのＳ
ＲＡＭセルが対応する。また、１つの単位インターフェ
ースドライバ１７−ｋに４つのＤＲＡＭセンスアンプが
配置される。すなわち、１本のＤＲＡＭワード線ＷＬ線
接続されるＤＲＡＭセルＤＭＣとＳＲＡＭキャッシュに
おけるＳＲＡＭセルＳＭＣとがＳＲＡＭセルを４グルー
プに分割して配置７することにより１対１に対応するこ
とになる。
また、ＳＲＡＭセルアレイ（すなわちＳＲＡＭキャッシ
ュ）の４グループに対応してＣＡＭマトリクス２１も４
グループに分割される。このようにＤＲＡＭセルアレイ
の１本の行（ワード線）方向に関してＤＲＡＭセルとＳ
ＲＡＭセルとが１対１に対応している配置を「ダイレク
トマツプのキャッシュ方式」と称する。
ュ）の４グループに対応してＣＡＭマトリクス２１も４
グループに分割される。このようにＤＲＡＭセルアレイ
の１本の行（ワード線）方向に関してＤＲＡＭセルとＳ
ＲＡＭセルとが１対１に対応している配置を「ダイレク
トマツプのキャッシュ方式」と称する。
第７図は、この発明によるキャッシュ内蔵半導体記憶装
置のデータ読出動作を示すフロー図である。以下、第１
図ないし第７図の図面を適宜参照してまずこの発明によ
る半導体記憶装置のデータ読出動作について説明する。
置のデータ読出動作を示すフロー図である。以下、第１
図ないし第７図の図面を適宜参照してまずこの発明によ
る半導体記憶装置のデータ読出動作について説明する。
（ｉ） ヒツトリード
まず外部よりＸおよびＹアドレスＸＯ〜ＸｌｌおよびＹ
Ｏ−Ｙｌｌが実質的に同一のタイミングでＸアドレスバ
ッファ３４０およびＹアドレスバッファ３７０へ与えら
れる。このうち外部ＸアドレスＸ０−Ｘ１１は、ＣＡＭ
セルアレイ３２０へ、Ｘアドレスバッファ３４０を介し
て相補内部ＸアドレスＸ、Ｘ（ここでＸはアドレスＸ０
−Ｘ１１を総称的に示す）として与えられる。
Ｏ−Ｙｌｌが実質的に同一のタイミングでＸアドレスバ
ッファ３４０およびＹアドレスバッファ３７０へ与えら
れる。このうち外部ＸアドレスＸ０−Ｘ１１は、ＣＡＭ
セルアレイ３２０へ、Ｘアドレスバッファ３４０を介し
て相補内部ＸアドレスＸ、Ｘ（ここでＸはアドレスＸ０
−Ｘ１１を総称的に示す）として与えられる。
一方、Ｙアドレスバッファ３７０からの外部Ｙアドレス
ＹＯ〜Ｙｌｌに応答して発生された内部ＹアドレスＹ、
Ｙ （ＹはＹＯ−Ｙｌｌを総称的に示す）がＢＳ発生器
３９０とＹデコーダ３８０へ与えられる（第７図ステッ
プＳｌ）。
ＹＯ〜Ｙｌｌに応答して発生された内部ＹアドレスＹ、
Ｙ （ＹはＹＯ−Ｙｌｌを総称的に示す）がＢＳ発生器
３９０とＹデコーダ３８０へ与えられる（第７図ステッ
プＳｌ）。
次いで、ＣＡＭセルアレイ３２０に内部ＸアドレスＸ、
Ｘが取込まれて一致検出動作が行なわれる（第７図ステ
ップＳ２）。ここで各キャッシュエレメントにおいてＣ
ＡＭマトリクス２１に記憶されているアドレス情報と、
Ｘアドレスバッファから与えられたアドレスＸ、Ｘが一
致した場合、そのＣＡＭマトリクスにおいては、その対
応するグループのローカルマツチ線が“Ｈ”に立上がる
。
Ｘが取込まれて一致検出動作が行なわれる（第７図ステ
ップＳ２）。ここで各キャッシュエレメントにおいてＣ
ＡＭマトリクス２１に記憶されているアドレス情報と、
Ｘアドレスバッファから与えられたアドレスＸ、Ｘが一
致した場合、そのＣＡＭマトリクスにおいては、その対
応するグループのローカルマツチ線が“Ｈ”に立上がる
。
ここで実際にはＣＡＭマトリクスにおいてはグループ単
位での入力アドレスとの一致／不一致の検出が行なわれ
る。
位での入力アドレスとの一致／不一致の検出が行なわれ
る。
すなわち、ＢＳ発生器３９０からのブロック選択信号Ｂ
Ｓが７指定するブロック（ｉ番目のブロックとする）が
、ＣＡＭセルアレイ３２０における検出動作を開始させ
るために発生される。このブロック選択信号ＢＳｉが一
致論理部回路２２へ与えられると、インバータＩＩＯ〜
１１４を介してＣＡＭマトリクスのローカルマツチ線２
３−１〜２３−４の信号電位が“Ｈ”に立上がる。この
状態において、このＣＡＭマトリクス２１においていず
れかのＣＡＭセルグループが記憶するデータが、今与え
られている内部アドレスＸ、Ｘと一致している場合には
、その対応のローカルマツチ線は放電されず“Ｈ”を保
持し、残りの不一致のＣＡＭセルグループのローカルマ
ツチ線の電位は“Ｌ゛に放電される。
Ｓが７指定するブロック（ｉ番目のブロックとする）が
、ＣＡＭセルアレイ３２０における検出動作を開始させ
るために発生される。このブロック選択信号ＢＳｉが一
致論理部回路２２へ与えられると、インバータＩＩＯ〜
１１４を介してＣＡＭマトリクスのローカルマツチ線２
３−１〜２３−４の信号電位が“Ｈ”に立上がる。この
状態において、このＣＡＭマトリクス２１においていず
れかのＣＡＭセルグループが記憶するデータが、今与え
られている内部アドレスＸ、Ｘと一致している場合には
、その対応のローカルマツチ線は放電されず“Ｈ”を保
持し、残りの不一致のＣＡＭセルグループのローカルマ
ツチ線の電位は“Ｌ゛に放電される。
一方、このＣＡＭセルアレイ（ＣＡＭマトリクス）にお
ける一致検出動作と同時に並行して進行している動作が
ある。すなわち、Ｙデコーダ３８０における内部Ｙアド
レスのデコードと、このデコード結果に基づく、ＤＲＡ
Ｍセルアレイにおけるビット線対グループすなわちＳＲ
ＡＭワード線の選択動作すなわちＳＲＡＭワード線５Ｗ
ＬＩ〜５ＷＬ４のうちの１つの駆動信号を選択して“Ｈ
。
ける一致検出動作と同時に並行して進行している動作が
ある。すなわち、Ｙデコーダ３８０における内部Ｙアド
レスのデコードと、このデコード結果に基づく、ＤＲＡ
Ｍセルアレイにおけるビット線対グループすなわちＳＲ
ＡＭワード線の選択動作すなわちＳＲＡＭワード線５Ｗ
ＬＩ〜５ＷＬ４のうちの１つの駆動信号を選択して“Ｈ
。
へ立上げる動作である。
より具体的に第３図を参照してこの一致検出動作につい
て説明する。内部Ｘアドレスｘｏ、ｘ。
て説明する。内部Ｘアドレスｘｏ、ｘ。
〜Ｘｌｌ、Ｘｌｌが１２ワード×４グループよりなるＣ
ＡＭマトリクス２１へ与えられる。今、第１グループの
ＣＡＭセル列に記憶されているデータと、今与えられて
いるＸアドレス情報、ｘｏ〜Ｘｌｌ、Ｘｌｌが一致し、
第２．第３および第４グループのＣＡＭセル列の記憶デ
ータと、与えられているＸアドレスとは一致しなかった
ものとする。
ＡＭマトリクス２１へ与えられる。今、第１グループの
ＣＡＭセル列に記憶されているデータと、今与えられて
いるＸアドレス情報、ｘｏ〜Ｘｌｌ、Ｘｌｌが一致し、
第２．第３および第４グループのＣＡＭセル列の記憶デ
ータと、与えられているＸアドレスとは一致しなかった
ものとする。
この場合、第２．第３および第４のローカルマツチ線２
３−２〜２３−４は、そこに接続されるＣＡＭセルを介
して放電パス（第６図トランジスタＱ１参照）が形成さ
れるため、このキャッシュエレメント１６の属するブロ
ックｉが選択され、ブロック選択信号ＢＳｉが“Ｈ“に
立上がったとしても、これらのローカルマツチ線２３−
２〜２３−４の電位レベルは上昇しない。
３−２〜２３−４は、そこに接続されるＣＡＭセルを介
して放電パス（第６図トランジスタＱ１参照）が形成さ
れるため、このキャッシュエレメント１６の属するブロ
ックｉが選択され、ブロック選択信号ＢＳｉが“Ｈ“に
立上がったとしても、これらのローカルマツチ線２３−
２〜２３−４の電位レベルは上昇しない。
一方、第１・のローカルマツチ線２３−１は、放電パス
が形成されないため（第６図のトランジスタＱ１がオフ
状態）、ブロック選択信号ＢＳｉの“Ｈｏへの立上がり
に応答してその電位レベルが上昇していきＨ′へ到達す
る。
が形成されないため（第６図のトランジスタＱ１がオフ
状態）、ブロック選択信号ＢＳｉの“Ｈｏへの立上がり
に応答してその電位レベルが上昇していきＨ′へ到達す
る。
次いで、このＣＡＭマトリクス２１における一致検出動
作と並行してＹデコーダ３８０から発生されたＳＲＡＭ
セルワード線駆動信号５ＷＬＩが“Ｈ”となると、ＳＲ
ＡＭワードドライバ２９においてトランジスタＱ３１を
介して、このＳＲＡＭワード線駆動信号５ＷＬ１がＳＲ
ＡＭキャッシュの第１のグループに対応するＳＲＡＭセ
ル列のワード線５ＷＬ１のみが“Ｈｏに立上がる。
作と並行してＹデコーダ３８０から発生されたＳＲＡＭ
セルワード線駆動信号５ＷＬＩが“Ｈ”となると、ＳＲ
ＡＭワードドライバ２９においてトランジスタＱ３１を
介して、このＳＲＡＭワード線駆動信号５ＷＬ１がＳＲ
ＡＭキャッシュの第１のグループに対応するＳＲＡＭセ
ル列のワード線５ＷＬ１のみが“Ｈｏに立上がる。
ＳＲＡＭワード線５ＷＬＩが“Ｈ°レベルに立上がると
、この第１のグループのＳＲＡＭセルのデータがそれぞ
れのＳＲＡＭビット線４０上に読出される。次いでこの
ＳＲＡＭビット線４０上に読出されたデータのうち、Ｙ
デコーダ３８０により発生される列選択信号Ｙｉにより
選択されたセルのデータが１１０ゲートＴｒｉ、Ｔｒ２
を介して１１０線１９上に伝達される。（第７図ステッ
プＳ３） このＳＲＡＭキャッシュにおけるメモリセルデータの読
出しおよび選択動作と並行して、選択されたＳＲＡＭワ
ード線５ＷＬＩ上の信号電位により一致論理回路２２内
のトランジスタＱｌｌがオン状態となり、ノードＮｄを
“Ｌ”に放電する。
、この第１のグループのＳＲＡＭセルのデータがそれぞ
れのＳＲＡＭビット線４０上に読出される。次いでこの
ＳＲＡＭビット線４０上に読出されたデータのうち、Ｙ
デコーダ３８０により発生される列選択信号Ｙｉにより
選択されたセルのデータが１１０ゲートＴｒｉ、Ｔｒ２
を介して１１０線１９上に伝達される。（第７図ステッ
プＳ３） このＳＲＡＭキャッシュにおけるメモリセルデータの読
出しおよび選択動作と並行して、選択されたＳＲＡＭワ
ード線５ＷＬＩ上の信号電位により一致論理回路２２内
のトランジスタＱｌｌがオン状態となり、ノードＮｄを
“Ｌ”に放電する。
ブロック選択信号ＢＳｆは今“Ｈｏにあるため、トラン
スミッションゲートＴＭが導通状態であり、二のノード
Ｎｄ上の“Ｌ′電位をメインマツチ線２６上へ伝達する
。
スミッションゲートＴＭが導通状態であり、二のノード
Ｎｄ上の“Ｌ′電位をメインマツチ線２６上へ伝達する
。
出力バッファ２５は、このメインマツチ線２６からの“
Ｌ”に応答してアクセス要求されたデータがＳＲＡＭに
格納されていること（すなわちヒツト状態）であると判
定し、１１０バス１９およびプリアンプ２４を介して伝
達されたデータを出力データＤｏｕｔとして出力する（
第７図、ステップＳ４）。
Ｌ”に応答してアクセス要求されたデータがＳＲＡＭに
格納されていること（すなわちヒツト状態）であると判
定し、１１０バス１９およびプリアンプ２４を介して伝
達されたデータを出力データＤｏｕｔとして出力する（
第７図、ステップＳ４）。
以上がヒツトリード時の動作である。次に、ヒツトライ
ト時の動作はほぼヒツトリード時の動作と同様であり、
続いてヒツトライト時の動作について説明する。
ト時の動作はほぼヒツトリード時の動作と同様であり、
続いてヒツトライト時の動作について説明する。
（ｆｉ） ヒツトライト
ＳＲＡＭワード線ＳＷＬが選択され、その電位が“Ｈ”
に立上がるまでは上述のヒツトリード時と同一の動作が
行なわれる。このとき、人出力バッファ４２０から書込
データが１１０バス１９に伝達される。
に立上がるまでは上述のヒツトリード時と同一の動作が
行なわれる。このとき、人出力バッファ４２０から書込
データが１１０バス１９に伝達される。
続いて、Ｙデコーダ３８０により、列選択信号Ｙｉが選
択され“Ｈ″に立上がると、この１１０バス１９上に伝
達されていた書込データが、選択されたＳＲＡＭセル（
第３図においてはＳＲＡＭ３２１）へ書込まれる。
択され“Ｈ″に立上がると、この１１０バス１９上に伝
達されていた書込データが、選択されたＳＲＡＭセル（
第３図においてはＳＲＡＭ３２１）へ書込まれる。
このヒツトライト時において、対応のＤＲＡＭセルに対
しても同一データを書込むライトスルーを行なう必要は
ない。これは、後に説明するように、ライトバックを自
動的に行なうことができるからである。
しても同一データを書込むライトスルーを行なう必要は
ない。これは、後に説明するように、ライトバックを自
動的に行なうことができるからである。
次いで、第７図のフロー図を参照してミスリード時の動
作について説明する。
作について説明する。
（ｉｉｉ） ミスリード
ヒツトリード時と同様に、ＣＡＭマトリクス２１に内部
ＸアドレスＸ、Ｘが与えられる。しかしながら、この場
合、ＣＡＭセルマトリクスの記憶データとこの与えられ
た内部ＸアドレスＸ、Ｘとは一致しないため、第１ない
し第４のローカルマツチ！２３−１〜２３−４の電位レ
ベルはすべて“Ｌ”のままである。これにより、ＳＲＡ
Ｍワードドライバ２９におけるトランジスタＱ３１〜Ｑ
３４もすべてオフ状態にある。
ＸアドレスＸ、Ｘが与えられる。しかしながら、この場
合、ＣＡＭセルマトリクスの記憶データとこの与えられ
た内部ＸアドレスＸ、Ｘとは一致しないため、第１ない
し第４のローカルマツチ！２３−１〜２３−４の電位レ
ベルはすべて“Ｌ”のままである。これにより、ＳＲＡ
Ｍワードドライバ２９におけるトランジスタＱ３１〜Ｑ
３４もすべてオフ状態にある。
したがって、たとえＳＲＡＭワード線駆動信号５ＷＬＩ
〜５ＷＬ４のいずれかが“Ｈ”に立上がったとしても、
ＳＲＡＭキャッシュ１８においては、そのＳＲＡＭワー
ド線の電位はすべて“Ｌ”のままである。この場合、一
致論理回路２２において、トランジスタＱ１１〜Ｑ１４
はすべてオフ状態にあるため、ブロック選択信号ＢＳｉ
によりこのブロックが選択されていたとしても、メイン
マツチ線２６の電位は“Ｈｌのままである。このメイン
マツチ線２６上の信号電位が“Ｈ“であることによりキ
ャッシュミスであることが判定され、ミスフラグすなわ
ちキャッシュミス信号Ｍが発生される。それにより、ミ
スリード時の動作が行なわれる。このとき、出力バッフ
ァ２５は、このキャッシュミス信号（Ｍフラグ）に応答
してその出力状態をハイインピーダンス状態に保持して
いる。
〜５ＷＬ４のいずれかが“Ｈ”に立上がったとしても、
ＳＲＡＭキャッシュ１８においては、そのＳＲＡＭワー
ド線の電位はすべて“Ｌ”のままである。この場合、一
致論理回路２２において、トランジスタＱ１１〜Ｑ１４
はすべてオフ状態にあるため、ブロック選択信号ＢＳｉ
によりこのブロックが選択されていたとしても、メイン
マツチ線２６の電位は“Ｈｌのままである。このメイン
マツチ線２６上の信号電位が“Ｈ“であることによりキ
ャッシュミスであることが判定され、ミスフラグすなわ
ちキャッシュミス信号Ｍが発生される。それにより、ミ
スリード時の動作が行なわれる。このとき、出力バッフ
ァ２５は、このキャッシュミス信号（Ｍフラグ）に応答
してその出力状態をハイインピーダンス状態に保持して
いる。
このキャッシュミスが検出され、キャッシュミス信号（
Ｍ）が発生されると、列選択信号Ｙｉが一旦不能化され
、一方ＣＷＬ発生器３９５は活性化され、現在与えられ
ているアドレス（Ｙアドレス）に対応するＣＡＭワード
線駆動信号ＣＷＬ １が“Ｈ゛へ立上がる。このとき、
マルチプレクサ３５０は、同様にキャッシュミス信号（
Ｍ）に応答して、このデータ入力線すなわち内部Ｘアド
レス入力線をＸアドレスバッファ３４０と切り離してお
り、フローティング状態にしている。したがって、この
ＣＡＭワード線駆動信号ＣＷＬ１に応答して選択された
ＣＡＭマトリクスにおける第１のＣＡＭセルグループが
記憶するデータがデータ入力線（アドレス入力線）Ｘ、
Ｘ上に伝達される。
Ｍ）が発生されると、列選択信号Ｙｉが一旦不能化され
、一方ＣＷＬ発生器３９５は活性化され、現在与えられ
ているアドレス（Ｙアドレス）に対応するＣＡＭワード
線駆動信号ＣＷＬ １が“Ｈ゛へ立上がる。このとき、
マルチプレクサ３５０は、同様にキャッシュミス信号（
Ｍ）に応答して、このデータ入力線すなわち内部Ｘアド
レス入力線をＸアドレスバッファ３４０と切り離してお
り、フローティング状態にしている。したがって、この
ＣＡＭワード線駆動信号ＣＷＬ１に応答して選択された
ＣＡＭマトリクスにおける第１のＣＡＭセルグループが
記憶するデータがデータ入力線（アドレス入力線）Ｘ、
Ｘ上に伝達される。
これにより、アドレス入力線Ｘ、Ｘ上の信号電位は第１
のグループのＣＡＭセル（ＣＡＭ１１〜ＣＡＭ１２１）
が記憶する内容と同一となり、ローカルマツチ線２３−
１の電位レベルが“Ｈ”に立上がる。ここで、ブロック
選択信号ＢＳｉは持続して与えられ続けている。
のグループのＣＡＭセル（ＣＡＭ１１〜ＣＡＭ１２１）
が記憶する内容と同一となり、ローカルマツチ線２３−
１の電位レベルが“Ｈ”に立上がる。ここで、ブロック
選択信号ＢＳｉは持続して与えられ続けている。
このローカルマツチ線２３−１の信号電位が“Ｈ”に立
上がると、ＳＲＡＭワードドライバ２９におけるトラン
ジスタＱ３１が導通状態となり、既に′Ｈ”に立上がっ
ていたＳＲＡＭワード線駆動信号５ＷＬ１が第１のグル
ープのＳＲＡＭセル列に対応するワード線５ＷＬＩ上に
伝達され、この第１のグループのＳＲＡＭセル（ＳＲＡ
Ｍ１１〜ＳＲＡＭ３２１）のデータが対応のビット線対
４０上に読出される。すなわち３２ビツトのＳＲＡＭセ
ルデータが読出される（第７図のステップＳ５）。
上がると、ＳＲＡＭワードドライバ２９におけるトラン
ジスタＱ３１が導通状態となり、既に′Ｈ”に立上がっ
ていたＳＲＡＭワード線駆動信号５ＷＬ１が第１のグル
ープのＳＲＡＭセル列に対応するワード線５ＷＬＩ上に
伝達され、この第１のグループのＳＲＡＭセル（ＳＲＡ
Ｍ１１〜ＳＲＡＭ３２１）のデータが対応のビット線対
４０上に読出される。すなわち３２ビツトのＳＲＡＭセ
ルデータが読出される（第７図のステップＳ５）。
次いで、クロック発生器４１０からのキャッシュミス信
号（Ｍ）に応答してＳＲＡＭセルデータが読出された後
、転送指示信号ＣＲＥ、ＣＲＥが発生され、インタフェ
ースドライバ１７が活性化される。
号（Ｍ）に応答してＳＲＡＭセルデータが読出された後
、転送指示信号ＣＲＥ、ＣＲＥが発生され、インタフェ
ースドライバ１７が活性化される。
一方、このＳＲＡＭセルにおけるＳＲＡＭワード線の駆
動および転送指示信号発生と並行して、ＣＡＭマトリク
ス２１より読出されたアドレスがマルチプレクサ３５０
の制御の下にＸデコーダ３６０へ与えられる。Ｘデコー
ダ３６０は、この与えられた内部Ｘアドレスを行アドレ
スとしてデコードし、ＤＲＡＭセルアレイ３００の対応
の行を選択し、選択されたワード線ＷＬの電位を“Ｈ”
に立上げる。続いて、選択ワード線ＷＬに接続されるメ
モリセルのデータが読出されＤＲＡＭセンスアンプ３６
−３９が活性化されこの読出されたＤＲＡＭメモリセル
データが検知増幅される。続いて、センスアンプ接続信
号ＳＡＣがＹデコーダ３８０から与えられ、センスアン
プがサブ１１０線３５に接続される。このセンスアンプ
接続信号ＳＡＣは、ＳＲＡＭワード線駆動信号（または
ＣＡＭワード線駆動信号ＣＷＬ）と同様であり、４グル
ープのセンスアンプのうち第１のグループに対応するセ
ンスアンプ３６を選択し、サブ１１０線３５に接続する
ようにセンスアンプ接続信号５ＡＣＩが活性化される。
動および転送指示信号発生と並行して、ＣＡＭマトリク
ス２１より読出されたアドレスがマルチプレクサ３５０
の制御の下にＸデコーダ３６０へ与えられる。Ｘデコー
ダ３６０は、この与えられた内部Ｘアドレスを行アドレ
スとしてデコードし、ＤＲＡＭセルアレイ３００の対応
の行を選択し、選択されたワード線ＷＬの電位を“Ｈ”
に立上げる。続いて、選択ワード線ＷＬに接続されるメ
モリセルのデータが読出されＤＲＡＭセンスアンプ３６
−３９が活性化されこの読出されたＤＲＡＭメモリセル
データが検知増幅される。続いて、センスアンプ接続信
号ＳＡＣがＹデコーダ３８０から与えられ、センスアン
プがサブ１１０線３５に接続される。このセンスアンプ
接続信号ＳＡＣは、ＳＲＡＭワード線駆動信号（または
ＣＡＭワード線駆動信号ＣＷＬ）と同様であり、４グル
ープのセンスアンプのうち第１のグループに対応するセ
ンスアンプ３６を選択し、サブ１１０線３５に接続する
ようにセンスアンプ接続信号５ＡＣＩが活性化される。
このインタフェーストライバ１７のラッチ能力はＤＲＡ
Ｍセンスアンプ３６のそれよりも大きい。
Ｍセンスアンプ３６のそれよりも大きい。
したがって、サブ１１０線３５すなわちＳＲＡＭビット
線対４０上に読出されていたＳＲＡＭメモリセルデータ
に対応するデータがこの選択されたＤＲＡＭメモリセル
へ書込まれる。この書込完了後ＤＲＡＭワード線電位が
立下がり、ＤＲＡＭセルアレイのリセットすなわちサブ
１１０線３５とセンスアンプ３６〜３つとの切り離しお
よび各ＤＲＡＭビット線対のプリチャージが行なわれる
（第７図ステップＳ６）。このキャッシュミス発生時に
おいてＳＲＡＭキャッシュ１８から対応のＳＲＡＭセル
データを読出しＤＲＡＭのメモリセルヘデータを転送す
る一連の動作が「ライトバックＪである。
線対４０上に読出されていたＳＲＡＭメモリセルデータ
に対応するデータがこの選択されたＤＲＡＭメモリセル
へ書込まれる。この書込完了後ＤＲＡＭワード線電位が
立下がり、ＤＲＡＭセルアレイのリセットすなわちサブ
１１０線３５とセンスアンプ３６〜３つとの切り離しお
よび各ＤＲＡＭビット線対のプリチャージが行なわれる
（第７図ステップＳ６）。このキャッシュミス発生時に
おいてＳＲＡＭキャッシュ１８から対応のＳＲＡＭセル
データを読出しＤＲＡＭのメモリセルヘデータを転送す
る一連の動作が「ライトバックＪである。
このＤＲＡＭのリセットの後、再びマルチプレクサ３５
０はＸアドレスバッファ３４０から与えられている内部
ＸアドレスをＸデコーダ３６０へ与える。これにより、
現在外部から与えられているＸアドレスに対応するＤＲ
ＡＭワード線ＷＬ線選択され、その電位レベルが“Ｈ”
に立上がる。
０はＸアドレスバッファ３４０から与えられている内部
ＸアドレスをＸデコーダ３６０へ与える。これにより、
現在外部から与えられているＸアドレスに対応するＤＲ
ＡＭワード線ＷＬ線選択され、その電位レベルが“Ｈ”
に立上がる。
この後、再びセンスアンプ３６〜３つの活性化およびセ
ンスアンプ接続信号５ＡＣ１の発生により、センスアン
プ３６ （ＤＲＡＭビット線対３１）がサブ１１０線３
５に接続される。続いて、このサブ１１０線３５に伝達
された３２ビツトのＤＲＡＭセルデータがインタフェー
スドライバ１７により増幅されＳＲＡＭビット線対４０
へ伝達される（第７図ステップＳ７）。
ンスアンプ接続信号５ＡＣ１の発生により、センスアン
プ３６ （ＤＲＡＭビット線対３１）がサブ１１０線３
５に接続される。続いて、このサブ１１０線３５に伝達
された３２ビツトのＤＲＡＭセルデータがインタフェー
スドライバ１７により増幅されＳＲＡＭビット線対４０
へ伝達される（第７図ステップＳ７）。
ここで、ＤＲＡＭセルアレイのリセット時サブ１１０線
３５も一旦中間電位にプリチャージ／イコライズされか
つインタフェースドライバ１７も一旦不能動化される。
３５も一旦中間電位にプリチャージ／イコライズされか
つインタフェースドライバ１７も一旦不能動化される。
したがって、このときＳＲＡＭワード線駆動信号ＳＷＬ
が持続的に与えられていても、ＳＲＡＭビット線対４０
の電位はこのサブ１１０線３５のリセット（イコライズ
／プリチャージ）によりその電位が不安定なものとなり
、ＳＲＡＭメモリセルのデータも不安定なものとなって
いる。しかしながら、サブ１１０線３５へ伝達されたＤ
ＲＡＭセンスアンプ３６により増幅されたデータが対応
のＳＲＡＭビット線対４０上へ伝達される。ＤＲＡＭセ
ンスアンプ３６−３９の駆動能力は通常ＳＲＡＭメモリ
セルのラッチ能力よりも十分大きい。したかって、この
ＳＲＡＭビット線対４０上の電位はＤＲＡＭセルアレイ
部から伝達された３２ビツトのデータに対応したちのと
なる。この後インタフェースドライバ１７が活性化され
ることにより、このＳＲＡＭビット線対４０上の電位は
さらに増幅され、確実にＤＲＡＭメモリセルデータに対
応したものとなり、それぞれのＳＲＡＭメモリセルへ同
時に３２ビツトのデータが書込まれる。
が持続的に与えられていても、ＳＲＡＭビット線対４０
の電位はこのサブ１１０線３５のリセット（イコライズ
／プリチャージ）によりその電位が不安定なものとなり
、ＳＲＡＭメモリセルのデータも不安定なものとなって
いる。しかしながら、サブ１１０線３５へ伝達されたＤ
ＲＡＭセンスアンプ３６により増幅されたデータが対応
のＳＲＡＭビット線対４０上へ伝達される。ＤＲＡＭセ
ンスアンプ３６−３９の駆動能力は通常ＳＲＡＭメモリ
セルのラッチ能力よりも十分大きい。したかって、この
ＳＲＡＭビット線対４０上の電位はＤＲＡＭセルアレイ
部から伝達された３２ビツトのデータに対応したちのと
なる。この後インタフェースドライバ１７が活性化され
ることにより、このＳＲＡＭビット線対４０上の電位は
さらに増幅され、確実にＤＲＡＭメモリセルデータに対
応したものとなり、それぞれのＳＲＡＭメモリセルへ同
時に３２ビツトのデータが書込まれる。
ここで、ＳＲＡＭワード線駆動信号ＳＷＬは持続的に立
上げられているとしたが、このＳＲＡＭワード線駆動信
号ＳＷＬは、ＤＲＡＭセルアレイのリセット時同様に一
旦“Ｌ”に立下げ、ＤＲＡＭセルアレイの再起動時に再
び立上げる構成としてもよい。また、列選択信号Ｙｉも
持続的に立上げる構成としてもよい。
上げられているとしたが、このＳＲＡＭワード線駆動信
号ＳＷＬは、ＤＲＡＭセルアレイのリセット時同様に一
旦“Ｌ”に立下げ、ＤＲＡＭセルアレイの再起動時に再
び立上げる構成としてもよい。また、列選択信号Ｙｉも
持続的に立上げる構成としてもよい。
このＤＲＡＭセルアレイからＳＲＡＭセルアレイ（ＳＲ
ＡＭキャッシュ２１）への３２ビツトのデータ転送と同
時にすなわちインタフェースドライバ１７−１〜１７−
３２の活性化と同時に、並行してＹデコーダ３８０（単
位Ｙデコーダ２０）により列選択信号Ｙｉが“Ｈ”に立
上がり、外部アドレスに対応するメモリセルのデータが
１１０線１９へ伝達される。
ＡＭキャッシュ２１）への３２ビツトのデータ転送と同
時にすなわちインタフェースドライバ１７−１〜１７−
３２の活性化と同時に、並行してＹデコーダ３８０（単
位Ｙデコーダ２０）により列選択信号Ｙｉが“Ｈ”に立
上がり、外部アドレスに対応するメモリセルのデータが
１１０線１９へ伝達される。
このときには既にメインマツチ線２６上の信号電位はこ
のＳＲＡＭワード線５ＷＬＩの“Ｈ＃への立上がりに応
答して“Ｌ”に立下がっており、キャツシュヒツトを示
しているため、出力バッファ２５はプリアンプ２４から
伝達されたデータを受けて出力データＤｏｕｔとして出
力する（第７図ステップＳ４）。
のＳＲＡＭワード線５ＷＬＩの“Ｈ＃への立上がりに応
答して“Ｌ”に立下がっており、キャツシュヒツトを示
しているため、出力バッファ２５はプリアンプ２４から
伝達されたデータを受けて出力データＤｏｕｔとして出
力する（第７図ステップＳ４）。
さらに上述のＤＲＡＭの再起動動作と並行して、ＤＲＡ
Ｍセルアレイにおける２回目のワード線選択用に用いら
れた外部ＸアドレスがＣＡＭマトリクス２１へ与えられ
、続いてＣＡＭワード線駆動信号ＣＷＬ１が“Ｈ”に立
下がり、新しく与えらている外部Ｘアドレスに対応する
内部Ｘアドレスｘｏ、ｘｏ〜Ｘｌｌ、ＸｌｌがＣＡＭマ
トリクス２１における第１グループのＣＡＭメモリセル
列に記憶される。
Ｍセルアレイにおける２回目のワード線選択用に用いら
れた外部ＸアドレスがＣＡＭマトリクス２１へ与えられ
、続いてＣＡＭワード線駆動信号ＣＷＬ１が“Ｈ”に立
下がり、新しく与えらている外部Ｘアドレスに対応する
内部Ｘアドレスｘｏ、ｘｏ〜Ｘｌｌ、ＸｌｌがＣＡＭマ
トリクス２１における第１グループのＣＡＭメモリセル
列に記憶される。
（ｉｖ） ミスライト時
ミスライト時の動作は、ミスリード時の動作と同様であ
り、メインマツチ線２６が放電されずにキャッシュミス
が判定され、このキャッシュミスに応答してまず上述の
ライトバック動作が行なわれる。
り、メインマツチ線２６が放電されずにキャッシュミス
が判定され、このキャッシュミスに応答してまず上述の
ライトバック動作が行なわれる。
この後、ＤＲＡＭセルアレイがリセットされ、続いてミ
スリード時と同様にして現在外部から与えられているＸ
アドレスによりＤＲＡＭワード線の選択動作が行なわれ
ＤＲＡＭワード線ＷＬ線電位が“Ｈ”に立上がり、現在
与えられている外部アドレスＸに対応するＤＲＡＭメモ
リセルがサブ１１０線およびＳＲＡＭビット線対へ接続
される。
スリード時と同様にして現在外部から与えられているＸ
アドレスによりＤＲＡＭワード線の選択動作が行なわれ
ＤＲＡＭワード線ＷＬ線電位が“Ｈ”に立上がり、現在
与えられている外部アドレスＸに対応するＤＲＡＭメモ
リセルがサブ１１０線およびＳＲＡＭビット線対へ接続
される。
続いて、−旦不能化されていた列選択信号Ｙｉが“Ｈ”
に立上がり、内部１１０線１つへ伝達されていた書込デ
ータＤｉｎに対応するデータがＳＲＡＭビット線対４０
およびサブ１１０線を選択されたＤＲＡＭメモリセルへ
書込まれる。このとき、ＳＲＡＭキャッシュからＤＲＡ
Ｍへのデータ転送時にはミスリード時と同様にインタフ
ェースドライバ１７が活性化されており、このインタフ
ェースドライバ１７により増幅されたデータはＳＲＡＭ
キャッシュにおける対応のＳＲＡＭメモリセルにも書込
まれる。
に立上がり、内部１１０線１つへ伝達されていた書込デ
ータＤｉｎに対応するデータがＳＲＡＭビット線対４０
およびサブ１１０線を選択されたＤＲＡＭメモリセルへ
書込まれる。このとき、ＳＲＡＭキャッシュからＤＲＡ
Ｍへのデータ転送時にはミスリード時と同様にインタフ
ェースドライバ１７が活性化されており、このインタフ
ェースドライバ１７により増幅されたデータはＳＲＡＭ
キャッシュにおける対応のＳＲＡＭメモリセルにも書込
まれる。
このときこのＳＲＡＭメモリセルおよびＤＲＡＭメモリ
セル両者へのデータ書込みと並行して、新しく現在与え
られている内部ＸアドレスがＣＡＭマトリクス２１にお
ける第１グループのＣＡＭメモリセル列に書込まれる。
セル両者へのデータ書込みと並行して、新しく現在与え
られている内部ＸアドレスがＣＡＭマトリクス２１にお
ける第１グループのＣＡＭメモリセル列に書込まれる。
第８図は上述のキャッシュ内蔵半導体記憶装置の動作の
進行状況を示す図である。上述の動作を−まとめにして
示すと、第８図に示すように、まずＸバッファおよびＹ
バッファへそれぞれＸアドレスおよびＹアドレスが与え
られほぼ同時に内部Ｘアドレスおよび内部Ｙアドレスが
発生される。
進行状況を示す図である。上述の動作を−まとめにして
示すと、第８図に示すように、まずＸバッファおよびＹ
バッファへそれぞれＸアドレスおよびＹアドレスが与え
られほぼ同時に内部Ｘアドレスおよび内部Ｙアドレスが
発生される。
この内部Ｙアドレスに応答してＢＳ発生器からブロック
選択信号ＢＳが発生され、タグ動作すなわちＣＡＭマト
リクスによるキャツシュヒツト／ミスの判定動作が行な
われる。
選択信号ＢＳが発生され、タグ動作すなわちＣＡＭマト
リクスによるキャツシュヒツト／ミスの判定動作が行な
われる。
このタグ動作と並行してＹデコーダによる列選択動作が
実行される。したがって、このときタグ動作によりロー
カルマツチ線上の信号電位が確定するのとほぼ同一のタ
イミング（第８図においては約６ｎｓ）でＹデコーダか
らＳＲＡＭワード線駆動信号ＳＷＬが発生されＳＲＡＭ
ワード線駆動が実行され、Ｙデコード動作により１列が
選択され、この選択された列のメモリセルデータがＳＲ
ＡＭから１１０バスへ読出され、プリアンプにより増幅
された後出力バッファへ伝達される。この出力バッファ
ヘデータが伝達された後、タグ動作の結果メインマツチ
線上の信号電位が確定し、キャツシュヒツト／ミスを示
すＨ／Ｍフラグが出力される。このときキャツシュヒツ
トであれば出力バッファはプリアンプから与えられたデ
ータを出力する。した７がって、この場合ヒツトリード
時においてはほぼＩｏｎｓ未満でデータを読出すことが
できる。すなわちこの第８図に示すように、ＣＡＭマト
リクスにおける一致検出動作とＹデコード動作とが並列
して行なう構成とすることにより、高速でデータの読出
しが行なわれる。ヒツトライト時の動作もこのヒツトリ
ード時の動作とほぼ同様であり、単に出力データが入力
データに切換えられるだけであり、はぼ同様にに高速で
データの書込みを実現することができる。
実行される。したがって、このときタグ動作によりロー
カルマツチ線上の信号電位が確定するのとほぼ同一のタ
イミング（第８図においては約６ｎｓ）でＹデコーダか
らＳＲＡＭワード線駆動信号ＳＷＬが発生されＳＲＡＭ
ワード線駆動が実行され、Ｙデコード動作により１列が
選択され、この選択された列のメモリセルデータがＳＲ
ＡＭから１１０バスへ読出され、プリアンプにより増幅
された後出力バッファへ伝達される。この出力バッファ
ヘデータが伝達された後、タグ動作の結果メインマツチ
線上の信号電位が確定し、キャツシュヒツト／ミスを示
すＨ／Ｍフラグが出力される。このときキャツシュヒツ
トであれば出力バッファはプリアンプから与えられたデ
ータを出力する。した７がって、この場合ヒツトリード
時においてはほぼＩｏｎｓ未満でデータを読出すことが
できる。すなわちこの第８図に示すように、ＣＡＭマト
リクスにおける一致検出動作とＹデコード動作とが並列
して行なう構成とすることにより、高速でデータの読出
しが行なわれる。ヒツトライト時の動作もこのヒツトリ
ード時の動作とほぼ同様であり、単に出力データが入力
データに切換えられるだけであり、はぼ同様にに高速で
データの書込みを実現することができる。
第９図にヒツトリード時における各信号波形をシミュレ
ーションにより求めた結果を示す。第９図に示すように
、外部アドレスＸおよびＹが与えられた後約２ｎｓ程度
でブロック選択信号ＢＳが立上がり、続いて約３．５ｎ
ｓでＳＲＡＭワード線駆動信号ＳＷＬが立上がっている
。このとき、ＳＲＡＭワード線駆動信号ＳＷＬを発生す
るためのデコード動作とＣＡＭマトリクスによる一致検
出動作とが並行して行なわれており、ＳＲＡＭワード線
駆動信号ＳＷＬの立上がりとほぼ同様タイミングでロー
カルマツチ線の信号電位が“Ｈ”へ立上がり始めている
。ローカルマツチ線において、一致を検出したローカル
マツチ線が完全に“Ｈ′に立上がった時点においては、
Ｙデコーダによる列選択信号Ｙｉも既に発生されており
、Ｓ ＲＡＭセルアレイから対応のメモリセルデータが
１１０バス上へ伝達されているのが見られる。図には示
していないが、このローカルマツチ線が完全に“Ｈ”レ
ベルに立上がったときにキャツシュヒツトを示す信号も
確定状態となっており、出力バッファは高速でデータを
読出す。
ーションにより求めた結果を示す。第９図に示すように
、外部アドレスＸおよびＹが与えられた後約２ｎｓ程度
でブロック選択信号ＢＳが立上がり、続いて約３．５ｎ
ｓでＳＲＡＭワード線駆動信号ＳＷＬが立上がっている
。このとき、ＳＲＡＭワード線駆動信号ＳＷＬを発生す
るためのデコード動作とＣＡＭマトリクスによる一致検
出動作とが並行して行なわれており、ＳＲＡＭワード線
駆動信号ＳＷＬの立上がりとほぼ同様タイミングでロー
カルマツチ線の信号電位が“Ｈ”へ立上がり始めている
。ローカルマツチ線において、一致を検出したローカル
マツチ線が完全に“Ｈ′に立上がった時点においては、
Ｙデコーダによる列選択信号Ｙｉも既に発生されており
、Ｓ ＲＡＭセルアレイから対応のメモリセルデータが
１１０バス上へ伝達されているのが見られる。図には示
していないが、このローカルマツチ線が完全に“Ｈ”レ
ベルに立上がったときにキャツシュヒツトを示す信号も
確定状態となっており、出力バッファは高速でデータを
読出す。
ここで、第９図において、その信号の電圧レベルが約３
．３ｖの場合が示されている。これは１６Ｍビットなど
の大容量のＤＲＡＭにおいては動作電源電圧すなわち内
部電源電圧が約３．３Ｖに設定される構成が一般的とな
るからである。
．３ｖの場合が示されている。これは１６Ｍビットなど
の大容量のＤＲＡＭにおいては動作電源電圧すなわち内
部電源電圧が約３．３Ｖに設定される構成が一般的とな
るからである。
第１０図にミスリード時における各信号波形を示す。こ
の場合時間の単位は任意であり、１１０線の電位が確定
するのは通常のＤＲＡＭセルアレイと同程度の時間と想
定される。
の場合時間の単位は任意であり、１１０線の電位が確定
するのは通常のＤＲＡＭセルアレイと同程度の時間と想
定される。
このミス９−ド時においては、ブロック選択信号ＢＳお
よびＳＲＡＭワード線駆動信号ＳＷＬはヒツトリード時
と同一のタイミングで発生されるが、このときローカル
マツチ線の電位は“Ｌ”であるため、ＣＡＭワード線駆
動線ＣＷＬが発生され、ＣＡＭマトリクスからアドレス
の読出しおよびこの読出されたアドレスによるＤＲＡＭ
セルアレイにおけるワード線の選択および駆動、続いて
選択されたメモリセルデータを検知増幅した後、ローカ
ルマツチ線出力により選択されたＳＲＡＭセルグループ
のＳＲＡＭセルデータのＤＲＡＭセルへのデータの書込
みが一連の動作として行なわれる。続いて、外部アドレ
スに従ったＤＲＡＭへのアクセスが行なわれ、このとき
ＤＲＡＭセルへのアクセスと並行してＣＡＭワード線駆
動信号ＣＷＬが再び発生され（または持続的に発生して
いてもよい）、ＣＡＭマトリクスの対応のＣＡＭセルへ
新しい内部アドレスの書込みが行なわれる。
よびＳＲＡＭワード線駆動信号ＳＷＬはヒツトリード時
と同一のタイミングで発生されるが、このときローカル
マツチ線の電位は“Ｌ”であるため、ＣＡＭワード線駆
動線ＣＷＬが発生され、ＣＡＭマトリクスからアドレス
の読出しおよびこの読出されたアドレスによるＤＲＡＭ
セルアレイにおけるワード線の選択および駆動、続いて
選択されたメモリセルデータを検知増幅した後、ローカ
ルマツチ線出力により選択されたＳＲＡＭセルグループ
のＳＲＡＭセルデータのＤＲＡＭセルへのデータの書込
みが一連の動作として行なわれる。続いて、外部アドレ
スに従ったＤＲＡＭへのアクセスが行なわれ、このとき
ＤＲＡＭセルへのアクセスと並行してＣＡＭワード線駆
動信号ＣＷＬが再び発生され（または持続的に発生して
いてもよい）、ＣＡＭマトリクスの対応のＣＡＭセルへ
新しい内部アドレスの書込みが行なわれる。
このときローカルマツチ線が“Ｈ”に立上がるため、選
択されたＳＲＡＭセルアレイｌ＼のＤＲＡＭＲＡＭセル
アレイ択されたメモリセルデータの書込みも行なわれて
いる。
択されたＳＲＡＭセルアレイｌ＼のＤＲＡＭＲＡＭセル
アレイ択されたメモリセルデータの書込みも行なわれて
いる。
この第９図と第１０図を較べれば、ヒツトリード時には
ミスリード時に比べてはるかに高速でデータの読出しが
行なわれているのが見られる。このヒツトリードおよび
ミスリードの動作タイミングはほぼヒツトライトおよび
ヒツトミスライトと同様である。
ミスリード時に比べてはるかに高速でデータの読出しが
行なわれているのが見られる。このヒツトリードおよび
ミスリードの動作タイミングはほぼヒツトライトおよび
ヒツトミスライトと同様である。
また第９図に示すようにＣＡＭセルマトリクスにおける
ローカルマツチ線が直接ＳＲＡＭワード線ドライバを駆
動しているため、この外部アドレスと記憶アドレスとの
一致検出後高速でＳＲＡＭワード線を立上げることが可
能となる。
ローカルマツチ線が直接ＳＲＡＭワード線ドライバを駆
動しているため、この外部アドレスと記憶アドレスとの
一致検出後高速でＳＲＡＭワード線を立上げることが可
能となる。
ここで、キャッシュミス時ＣＡＭセルデータを読出して
ＤＲＡＭワード線選択信号として用いる場合、内部Ｘア
ドレスを一旦ＣＡＭマトリクスに対し無効状態にする必
要がある。この場合、第１図に示す構成において、ＣＡ
Ｍセルアレイ３２０に対して２本設けられている内部Ｘ
アドレス信号伝達線をマルチプレクサ３５０からの１本
のみの構成とし、こ、のマルチプレクサ３５０がキャッ
シュミス信号（Ｍ）に応答して一旦内部Ｘアドレス信号
線を電気的にフローティング状態としくすなわちＸアド
レスバッファと内部Ｘアドレス信号線との切り離し）、
所定時間経過後この内部Ｘアドレス信号線をＸバッファ
出力に代えてＸデコーダ３６０へ接続する構成とすれば
よい。そしてさらに、ＤＲＡＭセルアレイへのＳＲＡＭ
セルアレイからのデータ転送完了後、ＤＲＡＭアレイの
りセットに応答して再びＸアドレスバッファ３４０から
の内部ＸアドレスをＸデコーダ３６０および内部Ｘアド
レス信号線を介してＣＡＭセルアレイ３２０へ伝達する
構成とすればよい。
ＤＲＡＭワード線選択信号として用いる場合、内部Ｘア
ドレスを一旦ＣＡＭマトリクスに対し無効状態にする必
要がある。この場合、第１図に示す構成において、ＣＡ
Ｍセルアレイ３２０に対して２本設けられている内部Ｘ
アドレス信号伝達線をマルチプレクサ３５０からの１本
のみの構成とし、こ、のマルチプレクサ３５０がキャッ
シュミス信号（Ｍ）に応答して一旦内部Ｘアドレス信号
線を電気的にフローティング状態としくすなわちＸアド
レスバッファと内部Ｘアドレス信号線との切り離し）、
所定時間経過後この内部Ｘアドレス信号線をＸバッファ
出力に代えてＸデコーダ３６０へ接続する構成とすれば
よい。そしてさらに、ＤＲＡＭセルアレイへのＳＲＡＭ
セルアレイからのデータ転送完了後、ＤＲＡＭアレイの
りセットに応答して再びＸアドレスバッファ３４０から
の内部ＸアドレスをＸデコーダ３６０および内部Ｘアド
レス信号線を介してＣＡＭセルアレイ３２０へ伝達する
構成とすればよい。
この構成は通常の選択ゲートを用いて構成することが可
能である。この場合用いられるマルチプレクサ切換制御
信号としてキャッシュミス信号とＤＲＡＭの動作を制御
する信号、特にメモリサイクル開始信号を用いればよく
、このＤＲＡＭのリセット完了時点の検出信号は、アド
レス変化検出信号を用いて形成することが可能であり、
第１図に示すクロック発生器４１０から発生される。
能である。この場合用いられるマルチプレクサ切換制御
信号としてキャッシュミス信号とＤＲＡＭの動作を制御
する信号、特にメモリサイクル開始信号を用いればよく
、このＤＲＡＭのリセット完了時点の検出信号は、アド
レス変化検出信号を用いて形成することが可能であり、
第１図に示すクロック発生器４１０から発生される。
これに代えて、ＣＡＭマトリクスのデータ入力線にキャ
ッシュミス信号に応答するマルチプレクサを設け、第１
図に示すように、２本の内部Ｘアドレス線を用いる構成
としてもよい。
ッシュミス信号に応答するマルチプレクサを設け、第１
図に示すように、２本の内部Ｘアドレス線を用いる構成
としてもよい。
なお、上記実施例においては、ライトバック動作がキャ
ッシュミス発生時に実行することが可能なことを示した
が、ライトスルー動作も可能である。この場合、ヒツト
ライト時においてＳＲＡＭセルへのデータの書込と並行
してＤＲＡＭワード線ＷＬを同時にＸアドレスに従って
選択し、センスアンプによりこの選択ワード線に接続さ
れるメモリセルのデータを検知増幅した後インタフェー
スドライバ１７を活性化してＳＲＡＭセルからＳＲＡＭ
ビット線対、サブ１１０線を介して選択されたＤＲＡＭ
セルにデータをて伝送するシーケンスを付加すればよい
。このＤＲＡＭへのデータ転送シーケンスはＳＲＡＭセ
ルにおけるデータ書込みとＤＲＡＭワード線の選択を並
行して行なうことにより高速で実行することができる。
ッシュミス発生時に実行することが可能なことを示した
が、ライトスルー動作も可能である。この場合、ヒツト
ライト時においてＳＲＡＭセルへのデータの書込と並行
してＤＲＡＭワード線ＷＬを同時にＸアドレスに従って
選択し、センスアンプによりこの選択ワード線に接続さ
れるメモリセルのデータを検知増幅した後インタフェー
スドライバ１７を活性化してＳＲＡＭセルからＳＲＡＭ
ビット線対、サブ１１０線を介して選択されたＤＲＡＭ
セルにデータをて伝送するシーケンスを付加すればよい
。このＤＲＡＭへのデータ転送シーケンスはＳＲＡＭセ
ルにおけるデータ書込みとＤＲＡＭワード線の選択を並
行して行なうことにより高速で実行することができる。
また、上記実施例においては、ミスライト時においてＤ
ＲＡＭセルアレイおよびＳＲＡＭセルアレイ両方にデー
タを書込むように構成したが、この場合、ＤＲＡＭセル
アレイに対してのみデータを書込むように構成してもよ
い。
ＲＡＭセルアレイおよびＳＲＡＭセルアレイ両方にデー
タを書込むように構成したが、この場合、ＤＲＡＭセル
アレイに対してのみデータを書込むように構成してもよ
い。
このタグメモリを内蔵したキャッシュＤＲＡＭの半導体
チップは外部仕様から見ると以下のようにまとめること
ができる。
チップは外部仕様から見ると以下のようにまとめること
ができる。
■ 外部アドレス人力としては、一般のアドレスマルチ
プレケス方式のＤＲＡＭと異なり、ＸアドレスおよびＹ
アドレスは非マルチプレケス方式となる。したがってピ
ンの配置構成としては、擬似スタティックＲＡＭまたは
アドレスマルチプレケスを行なわないＤＲＡＭとほぼ同
様となる。
プレケス方式のＤＲＡＭと異なり、ＸアドレスおよびＹ
アドレスは非マルチプレケス方式となる。したがってピ
ンの配置構成としては、擬似スタティックＲＡＭまたは
アドレスマルチプレケスを行なわないＤＲＡＭとほぼ同
様となる。
■ メインマツチ線の信号電位を外部に導出することが
可能となり、キャツシュヒツト／ミス判定のフラグを外
部でモニタすることにより出力データの有効／無効を検
出することができる。
可能となり、キャツシュヒツト／ミス判定のフラグを外
部でモニタすることにより出力データの有効／無効を検
出することができる。
■ またヒツト時においてはデータはＳ ＲＡＭより読
出されるため、サイクルタイムとアクセスタイムが等し
くなり、ヒツト時においては通常のＤＲＡＭにおけるよ
うなビット線プリチャージが不必要となり、サイクルタ
イムが短くなる。
出されるため、サイクルタイムとアクセスタイムが等し
くなり、ヒツト時においては通常のＤＲＡＭにおけるよ
うなビット線プリチャージが不必要となり、サイクルタ
イムが短くなる。
なお、上記実施例においては、ＤＲＡＭセルアレイが１
つである場合を説明したが、第１１図に示すように、Ｄ
ＲＡＭセルアレイを２つの大きなブロックに分割する構
成としても上記実施例と同様の効果を得ることができる
。この第１１図に示す構成の場合、「ディストリビュー
ティッドキャッシュアーキテクチャ」と通常称されてお
り、ＤＲＡＭセルアレイが２つの大きなアレイブロック
３００ａ、３００ｂに分割され、このそれぞれに対しＳ
ＲＡＭセルアレイ３１０ａ、３１０ｂが配置され、Ｙデ
コーダ３８０がこのＳＲＡＭセルアレイおよびＤＲＡＭ
セルアレイ両者に共通に設けられる。
つである場合を説明したが、第１１図に示すように、Ｄ
ＲＡＭセルアレイを２つの大きなブロックに分割する構
成としても上記実施例と同様の効果を得ることができる
。この第１１図に示す構成の場合、「ディストリビュー
ティッドキャッシュアーキテクチャ」と通常称されてお
り、ＤＲＡＭセルアレイが２つの大きなアレイブロック
３００ａ、３００ｂに分割され、このそれぞれに対しＳ
ＲＡＭセルアレイ３１０ａ、３１０ｂが配置され、Ｙデ
コーダ３８０がこのＳＲＡＭセルアレイおよびＤＲＡＭ
セルアレイ両者に共通に設けられる。
さらに、第１２図に示すように、ＳＲＡＭセルアレイ３
１０とＤＲＡＭセルアレイ３００ａ、３００ｂとが別々
に設けられる「ローカライズドキャッシュアーキテクチ
ャ」を用いてもよい。この「ローカライズドキャッシュ
アーキテクチャ」の場合、ＤＲＡＭセルアレイ３００ａ
、３００ｂとが別々に設けられる。ＳＲＡＭセルアレイ
３１０とＤＲＡＭセルアレイ３００ａ、３００ｂは内部
バス線６００を介してデータ転送が行なわれる。
１０とＤＲＡＭセルアレイ３００ａ、３００ｂとが別々
に設けられる「ローカライズドキャッシュアーキテクチ
ャ」を用いてもよい。この「ローカライズドキャッシュ
アーキテクチャ」の場合、ＤＲＡＭセルアレイ３００ａ
、３００ｂとが別々に設けられる。ＳＲＡＭセルアレイ
３１０とＤＲＡＭセルアレイ３００ａ、３００ｂは内部
バス線６００を介してデータ転送が行なわれる。
この「ロー力うイズドキャッシュアーキテクチャ」の場
合、本発明に従えば、ＳＲＡＭ用Ｘデコーダ３６０ｂが
、ＣＡＭセルアレイで置換えられる乙になる。
合、本発明に従えば、ＳＲＡＭ用Ｘデコーダ３６０ｂが
、ＣＡＭセルアレイで置換えられる乙になる。
［発明の効果］
以上のようにこの発明によれば、主メモリとしてのＤＲ
ＡＭと、キャッシュメモリとしてのＳＲＡＭと、キャツ
シュヒツト／ミス判定用のタグ部とを同一の半導体チッ
プ上に一体的に形成したので、擬似ＳＲＡＭまたはアド
レス非マルチブレケスＤＲＡＭとほぼ同程度のチップ面
積でありかつアクセスタイムおよびサイクルタイムがＳ
ＲＡＭと同程度の高速で大記憶容量の非マルチブレケス
ＲＡＭを得ることができる。
ＡＭと、キャッシュメモリとしてのＳＲＡＭと、キャツ
シュヒツト／ミス判定用のタグ部とを同一の半導体チッ
プ上に一体的に形成したので、擬似ＳＲＡＭまたはアド
レス非マルチブレケスＤＲＡＭとほぼ同程度のチップ面
積でありかつアクセスタイムおよびサイクルタイムがＳ
ＲＡＭと同程度の高速で大記憶容量の非マルチブレケス
ＲＡＭを得ることができる。
さらに、タグ部をＣＡＭセルアレイを用いて構成したの
で、アドレス記憶およびアドレス比較ならびに一致／不
一致検出を行なう回路部分を簡易な構成でかつコンパク
トに形成することができる。
で、アドレス記憶およびアドレス比較ならびに一致／不
一致検出を行なう回路部分を簡易な構成でかつコンパク
トに形成することができる。
さらに、このタグ部からの一致検出信号をトリガ信号と
してＳＲＡＭワード線を直接駆動するように構成したの
で、簡易な構成で高速でＳＲＡＭセルデータの書込／読
出を行なうことが可能となる。
してＳＲＡＭワード線を直接駆動するように構成したの
で、簡易な構成で高速でＳＲＡＭセルデータの書込／読
出を行なうことが可能となる。
さらに、一致検出信号発生経路を、ＳＲＡＭワード線駆
動トリガ信号となる第１の一致検出信号発生経路と、Ｓ
ＲＡＭのワード線電位に応答してキャツシュヒツト／ミ
スを示す信号を発生する経路と階層構造としたので、チ
ップレイアウトを簡易化することができるとともに効率
的に各回路を配置することが可能となり、低占有面積の
タグ部を実現することができる。
動トリガ信号となる第１の一致検出信号発生経路と、Ｓ
ＲＡＭのワード線電位に応答してキャツシュヒツト／ミ
スを示す信号を発生する経路と階層構造としたので、チ
ップレイアウトを簡易化することができるとともに効率
的に各回路を配置することが可能となり、低占有面積の
タグ部を実現することができる。
さらに、Ｙデコーダのデコード動作とタグ部の一致／不
一致検出動作とを並行して実行するように構成したので
、一致検出後高速でＳＲＡＭセルのデータの書込／読出
を行なうことが可能となり、アクセスタイムを大幅に低
減することが可能となる。
一致検出動作とを並行して実行するように構成したので
、一致検出後高速でＳＲＡＭセルのデータの書込／読出
を行なうことが可能となり、アクセスタイムを大幅に低
減することが可能となる。
さらに、ミスリード時にＳＲＡＭセルのデータをＤＲＡ
Ｍの対応のメモリセルへ伝送した後に外部アドレスに従
ってＤＲＡＭセルからデータを読出すように構成したの
で、複雑なタイミング制御を行なうための回路およびラ
イトバック用のバッフ７メモリを必要とすることなく容
易に「ライトバック」方式を実現することができる。
Ｍの対応のメモリセルへ伝送した後に外部アドレスに従
ってＤＲＡＭセルからデータを読出すように構成したの
で、複雑なタイミング制御を行なうための回路およびラ
イトバック用のバッフ７メモリを必要とすることなく容
易に「ライトバック」方式を実現することができる。
第１図はこの発明の一実施例であるキャッシュ内蔵半導
体記憶装置の全体の構成を示す図である。 第２Ａ図はこの発明の一実施例であるＳＲＡＭキャッシ
ュとＣＡＭマトリクスとからなるキャッシュエレメント
の構成を示す図である。 第２Ｂ図はＤＲＡＭセルアレイとキャッシュエレメント
との対応関係を示す図である。 第３図はこの発明の一実施例であるキャッシュ内蔵半導
体記憶装置の要部の構成を示す図である。 第４図は、第３図に示すＤＲＡＭセル部の詳細構造を示
す図である。 第５図は第３図に示すインタフェースドライバの具体的
構成の一例を示す図である。 第６図は第３図に示すＣＡＭセルの具体的構造の一例を
示す図である。 第７図はこの発明によるキャッシュ内蔵半導体記憶装置
のデータ続出時の動作を示すフロー図である。 第８図はこの発明のキャッシュ内蔵半導体装置装置にお
けるＹデコーダのデコード動作とタグ不一致／一致検出
動作との時間的関係を示す図である。 第９図はこの発明によるキャッシュ内蔵半導体記憶装置
におけるヒツトリード時の各信号波形をシミュレーショ
ンによりまとめた結果を示す図である。 第１０図はこの発明によるキャッシャ内蔵半導体記憶装
置のミスリード時の各信号波形を示す図である。 第１１図はこの発明の他の実施例であるキャッシュ内蔵
半導体記憶装置のアーキテクチャを概略的に示す図であ
る。 第１２図はこの発明のさらに他の実施例であるキャッシ
ュ内蔵半導体記憶装置のメモリアーキテクチャを概略的
に示す図である。 第１３図は従来のキャッシュ内蔵半導体記憶装置を用い
たプロセサシステムの概念的構成を示す図である。 第１４図は従来のキャッシュ内蔵半導体記憶装置の全体
的構成を示す図である。 図において、１６はキャッシュエレメント、１７はイン
タフェースドライバ、１７−１〜１７−３２は単位イン
タフェースドライバ、１８はＳＲＡＭキャッシュ、１９
は１１０バス、２０は単位Ｙデコーダ、２１はＣＡＭマ
トリクス、２２は一致論理回路、２３はローカルマツチ
線（第１の一致検出線）、２４はプリアンプ、２５は出
力バッファ、２６はメインマツチ線（第２の一致検出線
）、２７はゲート回路、２９はＳＲＡＭワードドライバ
、３１〜３４はＤＲＡＭビット線対、３５゜３５ａ、３
５ｂはサブ１１０線、３６．３７．３８．３９はＤＲＡ
Ｍセンスアンプ、４０はＳＲＡＭビット線対、３００は
ＤＲＡＭセルアレイ、３１０はＳＲＡＭセルアレイ、３
２０はＣＡＭセルアレイ、３３０はインタフェースドラ
イバ帯、３４０はＸアドレスバッファ、３５０はマルチ
プレクサ、３６０はＸデコーダ、３７０はＹアドレスバ
ッファ、３８０はＹデコーダ、３９０はＢＳ発生器、３
９５はＣＷＬ発生器、４００はアドレス変化検出器、４
１０はクロック発生器、４２０は人出力バッファである
。 なお、図中、同一符号は同一または相当部分を示す。 ○ ×／く一１７ア Ｙバ・７７ア 鳥６図 ＷＬ ち８０ ９７゛１力作 Ｙテ゛フー７′ （ｎｓｌ 寛 図 ヒートソード 昨藺 ０ ｉｎｓ ＋ 図 ミスソード 学伎Ｃイ戊、）門 第 図 尾 ３図 手 続 補 正 書（自発） 平成３年５月１７日 平成２年特許願第８７０５０号 発明の名称 キャッシュ内蔵半導体装置 補正をする者 事件との関係
体記憶装置の全体の構成を示す図である。 第２Ａ図はこの発明の一実施例であるＳＲＡＭキャッシ
ュとＣＡＭマトリクスとからなるキャッシュエレメント
の構成を示す図である。 第２Ｂ図はＤＲＡＭセルアレイとキャッシュエレメント
との対応関係を示す図である。 第３図はこの発明の一実施例であるキャッシュ内蔵半導
体記憶装置の要部の構成を示す図である。 第４図は、第３図に示すＤＲＡＭセル部の詳細構造を示
す図である。 第５図は第３図に示すインタフェースドライバの具体的
構成の一例を示す図である。 第６図は第３図に示すＣＡＭセルの具体的構造の一例を
示す図である。 第７図はこの発明によるキャッシュ内蔵半導体記憶装置
のデータ続出時の動作を示すフロー図である。 第８図はこの発明のキャッシュ内蔵半導体装置装置にお
けるＹデコーダのデコード動作とタグ不一致／一致検出
動作との時間的関係を示す図である。 第９図はこの発明によるキャッシュ内蔵半導体記憶装置
におけるヒツトリード時の各信号波形をシミュレーショ
ンによりまとめた結果を示す図である。 第１０図はこの発明によるキャッシャ内蔵半導体記憶装
置のミスリード時の各信号波形を示す図である。 第１１図はこの発明の他の実施例であるキャッシュ内蔵
半導体記憶装置のアーキテクチャを概略的に示す図であ
る。 第１２図はこの発明のさらに他の実施例であるキャッシ
ュ内蔵半導体記憶装置のメモリアーキテクチャを概略的
に示す図である。 第１３図は従来のキャッシュ内蔵半導体記憶装置を用い
たプロセサシステムの概念的構成を示す図である。 第１４図は従来のキャッシュ内蔵半導体記憶装置の全体
的構成を示す図である。 図において、１６はキャッシュエレメント、１７はイン
タフェースドライバ、１７−１〜１７−３２は単位イン
タフェースドライバ、１８はＳＲＡＭキャッシュ、１９
は１１０バス、２０は単位Ｙデコーダ、２１はＣＡＭマ
トリクス、２２は一致論理回路、２３はローカルマツチ
線（第１の一致検出線）、２４はプリアンプ、２５は出
力バッファ、２６はメインマツチ線（第２の一致検出線
）、２７はゲート回路、２９はＳＲＡＭワードドライバ
、３１〜３４はＤＲＡＭビット線対、３５゜３５ａ、３
５ｂはサブ１１０線、３６．３７．３８．３９はＤＲＡ
Ｍセンスアンプ、４０はＳＲＡＭビット線対、３００は
ＤＲＡＭセルアレイ、３１０はＳＲＡＭセルアレイ、３
２０はＣＡＭセルアレイ、３３０はインタフェースドラ
イバ帯、３４０はＸアドレスバッファ、３５０はマルチ
プレクサ、３６０はＸデコーダ、３７０はＹアドレスバ
ッファ、３８０はＹデコーダ、３９０はＢＳ発生器、３
９５はＣＷＬ発生器、４００はアドレス変化検出器、４
１０はクロック発生器、４２０は人出力バッファである
。 なお、図中、同一符号は同一または相当部分を示す。 ○ ×／く一１７ア Ｙバ・７７ア 鳥６図 ＷＬ ち８０ ９７゛１力作 Ｙテ゛フー７′ （ｎｓｌ 寛 図 ヒートソード 昨藺 ０ ｉｎｓ ＋ 図 ミスソード 学伎Ｃイ戊、）門 第 図 尾 ３図 手 続 補 正 書（自発） 平成３年５月１７日 平成２年特許願第８７０５０号 発明の名称 キャッシュ内蔵半導体装置 補正をする者 事件との関係
Claims (6)
- （１）半導体チップ上に一体的に形成された半導体記憶
装置であって、 行および列からなるマトリクス状に配列されかつ複数列
単位でブロックに分割された複数のダイナミック型メモ
リセルを有するＤＲＡＭセルアレイ、 行および列方向に配列されかつ前記ＤＲＡＭセルアレイ
のブロックに対応してブロックに分割された複数のスタ
ティック型メモリセルを有するＳＲＡＭセルアレイ、 前記ＤＲＡＭセルアレイと前記ＳＲＡＭセルアレイとの
間のデータ転送を行なうためのデータ転送手段、 前記ＳＲＡＭセルアレイに格納されるデータのアドレス
を格納し、かつ外部から与えられるアドレスを受け、受
けた外部アドレスとそこに格納されているアドレスとの
一致／不一致を検出する手段、 前記検出手段からの一致検出信号に応答して前記ＳＲＡ
Ｍセルアレイから対応のメモリセルを選択して内部デー
タ伝達線へ該選択されたメモリセルを接続する第１の手
段、および 前記検出手段からの不一致検出信号に応答して前記ＤＲ
ＡＭセルアレイから対応のメモリセルを選択し前記内部
データ伝達線へ接続する第２の手段を備える、キャッシ
ュ内蔵半導体記憶装置。 - （２）請求項１記載のキャッシュ内蔵半導体記憶装置で
あって、 前記外部アドレスに応答して前記ＳＲＡＭセルアレイの
行を選択するＳＲＡＭワード線駆動信号を発生する手段
をさらに備え、 前記第１の手段は、前記検出手段からの一致検出信号に
応答して前記ＳＲＡＭワード線駆動信号を前記外部アド
レスに対応するＳＲＡＭセルアレイの行を相互接続する
ＳＲＡＭワード線へ直接伝達する手段を含む。 - （３）請求項１記載のキャッシュ内蔵半導体記憶装置で
あって、 外部から与えられる、前記ＤＲＡＭセルアレイの行を指
定する行指定信号を受け内部行指定信号を発生するとと
もに、発生した前記内部行指定信号の少なくとも一部を
前記検出手段へ与える内部行指定信号発生手段と、 前記外部行指定信号と実質的に同時に外部から与えられ
る、前記ＤＲＡＭセルアレイの列指定信号を受け内部列
指定信号を発生する手段と、前記内部列指定信号に応答
して前記ＤＲＡＭセルアレイの列およびブロックを選択
する信号を発生する列／ブロック選択手段とをさらに備
え、前記検出手段と前記列／ブロック選択手段とは並行
して作動状態とされる。 - （４）請求項１記載のキャッシュ内蔵半導体記憶装置で
あって、 前記検出手段は、行方向に配列される複数の一致検出線
と、 列方向に配列され、前記外部アドレスを受ける複数のデ
ータ入力線と、 前記一致検出線と前記データ入力線との交点の各々に配
列される複数の内容参照メモリと、前記内容参照メモリ
の１行を選択するための複数のＣＡＭワード線とを有し
、 前記内容参照メモリの１行は前記ＳＲＡＭセルアレイに
格納されるデータのアドレスを記憶し、前記内容参照メ
モリセルの行および列は前記ＳＲＡＭセルアレイの前記
行および列に対応し、かつ 前記一致／不一致検出信号は前記一致検出信号線上に伝
達される。 - （５）請求項２記載のキャッシュ内蔵半導体記憶装置で
あって、 前記検出手段は、 前記一致検出信号を発生して前記第１の手段へ与える第
１の信号発生手段と、 前記ＳＲＡＭセルアレイの前記ＳＲＡＭワード線上の信
号電位を受けて、前記外部アドレスが前記検出手段に格
納されたアドレスと一致しているか否かを示す一致／不
一致検出信号を発生する第２の信号発生手段を含み、 前記第２の信号発生手段出力は前記第２の手段へ与えら
れる。 - （６）請求項１記載のキャッシュ内蔵半導体記憶装置で
あって、前記外部からのアドレスに応答して前記ＳＲＡ
Ｍセルアレイの列を選択する第１の列選択信号を発生す
る手段をさらに備え、前記第２の手段は、 前記検出手段からの不一致検出信号に応答して前記外部
からのアドレスを一時的に無視してかつ前記列／ブロッ
ク選択手段からの前記第１の列選択信号に応答して前記
検出手段から前記第１の列選択信号が指定する前記ＳＲ
ＡＭセルアレイ列に対応するアドレスを前記検出手段か
ら読出し、該読出したアドレスに応答して前記ＤＲＡＭ
セルアレイの対応のメモリセルを選択するとともに、前
記第１の列選択信号に応答して前記ＳＲＡＭセルアレイ
の指定された列のメモリセルデータを読出しかつ前記読
出したスタティック型メモリセルからのデータを前記選
択されたダイナミック型メモリセルへ前記転送手段を介
して書込む手段を含む。
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