JP2000511707A - Ｅｐｒｏｍを標準的ｃｍｏｓプロセスに組み合わせた不揮発性メモリ製造方法 - Google Patents

Abstract

(57)【要約】 本発明は、ＥＰＲＯＭ（又はＥＥＰＲＯＭ）を標準的なＣＭＯＳプロセスに組み込む方法を提供するものである。ゲート酸化膜（９）を成長させた後、軽度にドープされた多結晶又はアモルファスシリコン層（１０）（以下、ポリＩと称する）が付着形成される。この層においては、メモリセルのフローティングゲート（１３）が画定される一方、当該メモリマトリクス外ではポリＩにより表面が被覆される。その後、メモリセルのソース／ドレインの打ち込みが行われる。メモリマトリクスの外に位置するポリ層（１０）は、マスク（１１）により高濃度の注入に耐えるべくマスクされる。そして、第２ポリ層の形成が可能となり、これに基づいてメモリセルの制御ゲートが形成される。この第２ポリ層は、当該マトリクス外に存在するポリＩと密着した層を形成する。標準的ＣＭＯＳプロセスにおける後続の工程系列においては、ｎチャネルＭＯＳＴ及びｐチャネルＭＯＳＴが形成される。ｎチャネルＭＯＳＴのｎ型ゲート（２２）及びｐチャネルＭＯＳＴのｐ型ゲート（２３）は、ポリＩ層から形成される。

Description

【発明の詳細な説明】 ＥＰＲＯＭを標準的ＣＭＯＳプロセスに組み合わせた不揮発性メモリ製造方法 技術分野 本発明は、第１アクティブ領域におけるｎチャネルＭＯＳＴと第２のアクティ ブ領域におけるｐチャネルＭＯＳＴといった形態のトランジスタ対が、第３アク ティブ領域におけるフローティングゲートを備えるＭＯＳＴ形態の不揮発性メモ リセルとの組み合わされて設けられる一表面を持つ半導体本体を有する半導体装 置を製造する方法に関する。 背景技術 フローティングゲートを持つ上記ＭＯＳＴは、ｎチャネルトランジスタである のが慣例的であるが、ｐチャネルのトランジスタでも良いことは勿論である。こ のような方法は、特に、本願出願人名義の来国特許第５，３９５，７７８号に開 示されている。この特許においては、埋設された不揮発性メモリを有する集積回 路の製造に用いて好適な方法が記述されており、かかる方法においては、ディジ タル信号処理ロジックのための標準的ＣＭＯＳプロセスが、出来る限り少ない付 加ステップの追加によってこのような「チップ上」の回路にメモリを設けるべく 用いられている。このメモリの特性、例えば書込効率に関する特性を当該ロジッ クの特性に影響を及ぼすことなく最初の一連の工程において最適化するためには 、フローティングゲートとソース及びドレイン区域とを具備するメモリトランジ スタの主たる部分が形成されるとともに、当該ロジックが後の工程で設けられる 領域は、フローティングゲートを形成する多結晶（ポリ）又はアモルファスシリ コンの層によりカバーされたままとなる。 この既知のプロセスによる種々の例は、ｎチャネル型及びｐチャネル型のトラ ンジスタが当該ロジックにおいて形成されるものであり、かかるトランジスタは 共に、ｎ型のドープされたポリゲート電極を有する。しかしながら、例えば当該 トランジスタの閾値電圧に関連づけると、ｎチャネルトランジスタはｎ型ゲート を持ち、ｐチャネルトランジスタはｐ型ゲートを持つのが望ましい場合がある。 ｎ型ゲートがｐチャネルトランジスタに使用される場合、埋設チャネルが形成さ れることがあり、その結果、当該トランジスタをオフ状態にするのに電圧を上げ なければならなくなる。これは望ましくなく、特に、チャネル長が０．５μｍ以 下といった非常に短い場合が望ましくない。この場合にも低い供給電圧が使用さ れるのである。 発明の開示 よって本発明は、ＣＭＯＳロジックと不揮発性メモリとの組み合わせが最適化 されるとともに当該ロジックの相補型トランジスタに相補的な導電型のゲート電 極が設けられる集積回路（例えばマイクロコントローラ）を得ることのできる方 法を提供することを主たる目的としている。 この目的達成のために、冒頭の段落において述べたタイプの方法は、本発明に よって、 ・前記第１、第２及び第３アクティブ領域において前記半導体本体の表面にゲ ート誘電体を設けるステップと、 ・前記誘電体の層上に比較的稀薄なドーパント濃度をもって半導体層を形成す るステップと、 ・前記半導体層においてフローティングゲートを画定し前記第１及び第２アク ティブ領域における前記半導体層の部分をマスクするマスクを形成するステップ と、 ・前記半導体層の非マスク部分をエッチングして前記フローティングゲートに パターンを施しかつ前記フローティングゲートに近接する前記第３アクティブ領 域の表面部分の上方に位置する前記半導体層を除去するとともに、前記第１及び 第２アクティブ領域を前記半導体層により全体的に被覆しておくステップと、 ・前記第３アクティブ領域の非被覆部分において比較的高いドーパント濃度を 有するドーパントを設け、このドーピング工程中、少なくとも、ドーピングに抗 してマスクされている前記第１及び第２のアクティブ領域の上方に位置する前記 半導体層の部分において、フローティングゲートを有するＭＯＳＴのための特定 の導電型のソース及びドレイン区域を得るステップと、 ・前記ｎチャネルＭＯＳＴ及び前記ｐチャネルＭＯＳＴのゲートを形成し、局 部的なドーパントの付与によって、前記ｎチャネルＭＯＳＴのｎ型ソース及びド レイン区域と前記ｐチャネルＭＯＳＴのｐ型ソース及びドレイン区域とを形成す るステップと、 ・前記第１アクティブ領域の上方に位置する半導体層にｎ型ドーパントを与え 前記第２アクティブ領域の上方に位置する半導体層にｎ型ドーパントを与えるス テップと、 をもって特徴付けられる。 注記するに、上記ゲート誘電体は、必ずしも均質な層にする必要なはない。こ の層は、例えば、局部的に極めて薄いものとしたり、ＥＥＰＲＯＭの場合はトン ネル酸化物を形成するものとしても良い。 このメモリは、上述した特許ＵＳ−５，３９５，７７８号に記述されているよ うにして最適化と同時にロジックのトランジスタの特性悪化を回避することがで きるものであるが、これは、上記した不揮発性メモリの製造工程を先ず実行する とともに当該ロジックが設けられる表面領域をポリ又はアモルファスシリコンで マスクし、その後にロジックのトランジスタを設けることによるものである。本 発明によれば、比較的低いドーパント濃度を有する半導体層（ポリ又はアモルフ ァスシリコン）を使用し、この層を、メモリセルにおけるソース／ドレインの注 入中における当該ロジックの位置においてマスクすることにより、この比較的高 いドーパント濃度が当該ポリ層の非マスク部に及ぶのを防いでいる。こうするこ とによって、本プロセスにおける後の工程で、ｐチャネルＭＯＳＴのゲートにｐ 型ドーピングをなすことが可能となり、ｎチャネルＭＯＳＴのゲートにはｎ型ド ーピングをなすことが可能となる。 本発明による一実施例の方法は、プロセス工程数を最小化するものであり、前 記ｎチャネルＭＯＳＴのゲートは、前記ｎチャネルＭＯＳＴの前記ｎ型ソース及 びドレイン区域と同じ時期にドープされ、前記ｐチャネルＭＯＳＴのゲートは、 前記ｐチャネルＭＯＳＴのｐ型ソース及びドレイン区域と同じ時期にドープされ ることを特徴としている。 所定の条件の下では、ｐ型フローティングゲートを使用することは有益である が、普通はｎ型フローティングゲートが用いられる。したがって、本発明による 他の実施例の方法は、前記半導体層は、比較的微弱なｎ型ドーパント濃度が与え られ、前記半導体層の前記ｐチャネルＭＯＳＴのゲートを形成する部分は、当該 部分にｐ型ドーピングを施すことにより再ドープされることを特徴としている。 本発明は、ＵＶ（紫外線）光への露出により消去されるメモリに用いて好適な ものである。本発明によるさらに他の重要な実施例は、特に当該メモリが電気的 に消去可能である場合に用いることができるものであり、前記メモリセルには、 前記フローティングゲートの上方に位置するとともに前記ゲートから介在の電気 的絶縁層により分離されている制御電極が設けられ、前記制御電極のために、前 記第１及び第２アクティブ領域の位置において前記第１の半導体層と連続的な半 導体層を形成する第２の半導体層が設けられ、前記ｎチャネルＭＯＳＴ及び前記 ｐチャネルＭＯＳＴのゲートは、この共通の半導体層から形成されている、こと を特徴としている。好ましい実施例は、前記第２の半導体層は、第１の部分層と 第２の部分層の付着をなすことにより設けられ、前記第１の付着処理の後でかつ 前記第２の付着処理の前に、前記第１及び第２アクティブ領域の上方に位置する 前記第１の部分層の部分は除去され、これらアクティブ領域における当該位置に おいて前記第２の部分層が前記第１の半導体層に直接的に付着されることを特徴 としている。好ましくは、前記第１の半導体層と前記第２の半導体層の前記第１ 及び第２の部分層とは、等しいか又は実質的に等しい厚さで形成されることを特 徴としている。これは、こうすると良好にしてトランジスタのゲートの形成をな すことができるからである。 本発明のこれらの態様及びその他の態様は、以下に記述される実施例に基づい て明瞭となる。 発明を実施するための最良の形態 図面にある第１図ないし第１０図は、本発明による方法による種々の製造工程 における半導体デバイスの断面図を示している。 はじめに、シリコン半導体本体１が使用され、この本体１は、特定の導電型、 本例においてはｐ型の領域２を表面３に近接して備えている。この領域２は、概 ね４μｍの厚さと、高ドープｐ型基板上において特定の抵抗値例えば１０オーム ・ｃｍの値とを有する比較的軽度にドープされたエピタキシャル層により形成さ れうる。慣例的な方法により、この領域２には、凹所に設けられた厚いフィール ド酸化物４のパターンが、当該領域２の厚みにおける少なくとも一部に亘り、当 該半導体本体１において設けられる。このフィールド酸化物４は、上記表面領域 ２において３つのアクティブ領域５，６及び７を画定する。以下に説明されるよ うに、第１のアクティブ領域５にはｎチャネルＭＯＳＴが設けられ、第２のアク ティブ領域５にはｐチャネルＭＯＳＴが設けられ、第３のアクティブ領域７には 、フローティングゲートを持つｎ型ＭＯＳＴの形態のメモリセルが設けられる。 かかるｐチャネルＭＯＳＴのために、アクティブ領域６にはｎ型ウェル８が設け られるのが慣例となっている。必要であれば、同様に当該アクティブ領域にｐ型 ウェル（図示せず）を設けても良い。表面３は、酸化処理により、例えば１２ｎ ｍの厚さを持ち提供されるべきＭＯＳトランジスタのゲート酸化物を形成する酸 化物層９が設けられる。そして、後の工程において当該トランジスタのゲート電 極が形成される基礎となる半導体層１０が設けられる。以下、この層を他の設け られるべき層と区別するためにポリＩと呼ぶものとする。但し、この層１０や他 の設けられるべきシリコン層には、例えばアモルファスシリコンを多結晶シリコ ンの代わりに用いることができる。かかるポリＩ層１０の厚さは、例えば１５０ ｎｍである。２・１０¹⁴／ｃｍ²の注入量を持つＰイオンの打ち込みによって、 比較的軽度にドープされたｎ型の層１０が得られる。気相に基づく付着又は堆積 によって、層１０には、耐酸化マスクを提供する層１１、本例では３５ｎｍの厚 さを有するシリコンオキシナイトライドの層が設けられている。この装置の製造 工程は、第１図に示される。 その後フォトレジスト層が積層されるが、この層からは、第１及び第２のアク ティブ領域５及び６をそれぞれ全体的に覆いアクティブ領域７においてメモリセ ルのフローティングゲートを形成するマスク１２（第２図）が形成される。マス ク１２によりマスクされないオキシナイトライド層１１及びポリＩ層の部分は、 エッチングにより除去され、これによりメモリセルのフローティングゲート１３ を形成する。そして、Ａｓイオンの注入により、フローティングゲートを有する ＭＯＳＴのソース及びドレイン区域１４及び１５は、そのフローティングゲート に近接して設けられる。このとき、前記各区域は、あるドーパント濃度、例えば ３・１０¹⁵原子／ｃｍ²を有するものである。この注入工程の間は、アクティブ 領域５及び６におけるポリＩ材料は、レジスト層１２によりマスクされるので、 ポリＩ層の各部におけるドーパント濃度は、比較的に低いままであり、このポリ 層は、本プロセスにおける後の工程において局部的に再ドープされることが可能 である。メモリトランジスタのソース及びドレインの注入の後は、フォトレジス トマスク１２が除去される。次に、酸化工程において、ポリＩ層の側壁は、約１ ０ｎｍの最大厚さを持つ薄い酸化物層１６で覆われる。この酸化工程においては 、ポリ層１０の上側は、オキシナイトライド層１１により酸化処理に対してマス クされる。ソース及びドレイン区域１４，１５の上方の酸化物の厚さは、第３図 に示されるように少し厚くしても良く、この酸化物は、フローティングゲート１ ３の下に延在するようにしても良い。第３図は、本プロセスのこの工程において 得られるデバイスを示している。 この後には、オキシナイトライド層１１が除去されその全体が新しいシリコン オキシナイトライド層１７（第４図）でカバーされる。それから、後の工程にお いて、フローティングゲートとメモリトランジスタの制御電極との問における相 互ポリ（interpoly）の誘電体が形成される。勿論、この相互誘電体として他の 相応しい電気的絶縁材料を用いることが代替可能である。この層１７の厚さは、 例えば３５ｎｍである。多結晶又はアモルファスシリコン層１８（ポリＩＩ）は 、厚さ１５０ｎｍで層１７に気相からの堆積又は付着によって形成される。この 層は、例えば注入量が２・１０¹⁴原子／ｃｍ²のＰイオンの注入によって、ｎ型 のドープがなされる。望ましくは、これとは異なるより高い注入量にて行うこと とするのが良い。そして、アクティブ領域７においてポリＩＩを被覆し、アクテ ィブ領域５及び６の箇所においてはポリ１１を被覆せぬままとしておくフォトレ ジストマスク１９が設けられる。ここでなされる工程は、第４図に示されている 。 マスク１９により覆われていないポリＩＩ、すなわちアクティブ領域５及び６ の上方に位置するポリＩＩの全ては、その後エッチングにより除去される。次い で、オキシナイトライド層１７の露出部も除去されるので、アクティブ領域５及 び６における層１０のポリＩが露出されることになる。これらのエッチング工程 の後には、マスク１９が第５図に示されるように除去可能となる。代替えの実施 例としては、マスク１９がポリ層１８のエッチング後に除去可能であり、それか ら層１８の残存のポリをマスクとして使用することにより、オキシナイトライド 層１７の非マスク部分が除去される。 次の工程においては、第６図に参照されるように、第３の多結晶又はアモルフ ァスシリコン層２０が堆積又は付着せしめられる。この層は、厚さ１５０ｎｍを 有し、２・１０¹⁴／ｃｍ²の注入量を有するＰイオンの注入により軽度のｎ型ド ーピングがなされる。注記するに、アクティブ領域５及び６においては、ポリＩ ＩＩがポリＩとの密着層（又は一律的な層）を形成し、アクティブ領域７におい ては、ポリＩＩＩ層がポリＩＩ（又は一律的な層）との密着層を形成する。ポリ ＩとポリＩＩの厚さは同じであるので、アクティブ領域５及び６におけるポリＩ とポリＩＩＩとを組み合わせた厚さは、メモリトランジスタにおけるポリＩＩと ポリＩＩＩとを組み合わせた厚さと等しくなる。これにより、メモリセルの制御 電極とＣＭＯＳトランジスタのゲートとを同時に同じフォトリソグラフ工程によ ってパターン成形することができるので、厚さの異なる各層に同時にパターンを 施すときにしばしば起こる問題を回避することができる。これに加え、３つのポ リ層を等しいドーパント濃度とすることにより、実質的に均一な層が得られると ともに、ポリ層間の境界面は、あるとしても僅かしか、例えばポリＩとポリＩＩ との結合及びポリＩとポリＩＩＩとの結合の抵抗に影響を与えない。 次の工程においてはエッチングマスク（図示せず）が設けられる。このマスク は、メモリセルの制御電極と、アクティブ領域５におけるｎチャネルＭＯＳＴの ゲート電極と、アクティブ領域６におけるｐチャネルＭＯＳＴのゲート電極とを 画定する。露出されているポリは、エッチングにより慣例的な手法で除去され、 これにより、アクティブ領域７において制御電極２１（第７図参照）を、アクテ ィブ領域５においてゲート電極２２を、アクティブ領域６においてゲート電極２ ３を形成する。このエッチングマスクの除去後には、当該ポリ材料の壁部が熱酸 化処理によって厚さ約１０ｎｍの酸化物層２４で被覆される。本プロセスのこの 工程で得られるデバイスは、第７図に示される。 オキシナイトライド層１７の、制御電極２１により覆われていない部分は、選 択的エッチングプロセスに除去可能である。そして、図示せぬマスクが、アクテ ィブ領域６及び７を覆い、ｎチャネルＭＯＳＴのアクティブ領域５を曝す。この 領域において、ｎ型ＬＤＤ（Lightly Doped Drain）注入法がアクティブ領域５ において軽度にドーピングされたｎ型領域２５及び２６を得るのに実行される。 かかるマスクは除去され新しいマスクが設けられるが（どちらも図示せず）、新 しいマスクは、アクティブ領域５及び７を被覆するとともにアクティブ領域６を 曝しておくものである。その軽度にドープされたｐ型ＬＤＤ領域２７及び２８は 、軽度ボロン注入法によって、ｎ型ウェル８に設けられる。このマスクを除去し た後は、第８図に示される状態となる。 第９図に示される次の工程においては、ゲート電極２１ないし２３の側壁には 、スペーサ２９が設けられる。これらスペーサは、慣例的な方法により、例えば 、ガラス層を堆積又は付着し異方性エッチバックすることにより形成可能である 。次に、ｐチャネルＭＯＳＴのアクティブ領域６は、マスク３０で覆われる。例 えば４・１０¹⁵原子／ｃｍ²の注入量のＡｓイオンの注入により、ｎチャネルＭ ＯＳＴにおける高濃度にドープされたソースとドレインの区域３１及び３２が設 けられる。この注入プロセスはまた、ゲート電極２１及び２２においても実行さ れるので、これらの電極は、ｎ型のドーパントをもって高めにドープされる。そ うして、マスク３０は除去されマスク３３（第１０図参照）により置き換えられ る。このマスク３３は、ｎチャネルＭＯＳＴ及びメモリセルのそれぞれのアクテ ィブ領域５及び７を覆い、ｐチャネルＭＯＳＴのアクティブ領域６を曝すもので ある。４・１０¹⁵／ｃｍ²の注入量を持つＢイオンの注入によって、ｐチャネル ＭＯＳＴの高度にドープされたｐ型ソース及びドレイン区域３４及び３５が設け られる。同時に、ゲート電極２３が当該注入量によって再ドープされるので、ゲ ート電極２３は、ｐ型導電をなすものとなる。この注入の後は、マスク３３を除 去することができ、その後に当該デバイスは、別の標準的処理を受け、例えば必 要であれば、半導体本体１の各種区域上及び各種ポリ通路上に金属シリサイドが 形成され、ガラス層が設けられ、このガラス層を介してのコンタクトが形成され 、種々の回 路素子間の相互接続がなされる。これら工程は、一般に知られたものであるので 、図示されていない。 ここに記載されているプロセスは、特に「埋め込まれた（組み込まれた）」メ モリを有する集積回路には重要である。詳細な説明に記載されているように、Ｃ ＭＯＳプロセスを実行する前にメモリの主要部を製造することによりＣＭＯＳロ ジックの特性を悪化させることなくメモリの特性を最適化することができる。特 に注記すると、比較的に低いドーピング濃度を持つポリＩ層の使用は、フローテ ィングゲート電極へ悪影響を与えず、メモリにおける高濃度のソース／ドレイン 注入に耐えるポリＩ層を局部的にマスクする処理とともに、ドープされたｐ型の ゲートをｐチャネルＭＯＳＴにおいて形成することを可能とする。これにより、 ｐチャネルＭＯＳＴにおける閾値電圧が低くなるので、比較的に低い供給電圧で あってもトランジスタを非導通状態にすることができる、という利点を持つ。 本発明は、上述の例に限定されるものではなく、当業者であれば、本発明の及 ぶところで数多くの改変例が可能である。例えば、フローティングゲートが形成 される基礎となる半導体層は、ｐ型の層に代替可能である。すなわち、ｎチャネ ルＭＯＳＴのゲートを形成する少なくとも一部分は、ｎ型のソース及びドレイン 区域の打ち込み（注入）中に再ドープされるものとして良い。本発明はまた、Ｃ ＭＯＳトランジスタにおけるＬＤＤ注入法を伴わない実施例に好適である。また 、マスク１２に代えて、ソース／ドレイン区域１４及び１５のための高濃度のＡ ｓの注入がアクティブ領域５及び６におけるポリＩ層に及ぶことを防ぐのにオキ シナイトライド層１１を注入マスクとして使用することも可能である。層１１の 厚さ及び注入エネルギーは相互に調整するのが良い。

───────────────────────────────────────────────────── 【要約の続き】

Claims (1)

1. 【特許請求の範囲】 １． 半導体本体を有する半導体装置の製造方法であって、当該半導体本体の 一表面には、第１アクティブ領域におけるｎチャネルＭＯＳＴと第２アクティブ 領域におけるｐチャネルＭＯＳＴとによる形態の一対のトランジスタが、第３の アクテイブ領域においてフローテイングゲートを有するＭＯＳＴの形態の不揮発 性メモリセルと組み合わされて設けられる、製造方法において、 前記第１、第２及び第３アクティブ領域において前記半導体本体の表面にゲー ト誘電体を設けるステップと、 前記誘電体の層上に比較的稀薄なドーパント濃度をもって半導体層を形成する ステップと、 前記半導体層においてフローティングゲートを画定し前記第１及び第２アクテ ィブ領域における前記半導体層の部分をマスクするマスクを形成するステップと 、 前記半導体層の非マスク部分をエッチングして前記フローティングゲートにパ ターンを施しかつ前記フローティングゲートに近接する前記第３アクティブ領域 の表面部分の上方に位置する前記半導体層を除去するとともに、前記第１及び第 ２アクティブ領域を前記半導体層により全体的に被覆しておくステップと、 前記第３アクティブ領域の非被覆部分において比較的高いドーパント濃度を有 するドーパントを設け、このドーピング工程中、少なくとも、ドーピングに抗し てマスクされている前記第１及び第２のアクティブ領域の上方に位置する前記半 導体層の部分において、フローティングゲートを有するＭＯＳＴのための特定の 導電型のソース及びドレイン区域を得るステップと、 前記ｎチャネルＭＯＳＴ及び前記ｐチャネルＭＯＳＴのゲートを形成し、局部 的なドーパントの付与によって、前記ｎチャネルＭＯＳＴのｎ型ソース及びドレ イン区域と前記ｐチャネルＭＯＳＴのｐ型ソース及びドレイン区域とを形成する ステップと、 前記第１アクティブ領域の上方に位置する半導体層にｎ型ドーパントを与え前 記第２アクティブ領域の上方に位置する半導体層にｎ型ドーパントを与えるステ ップと、 を有することを特徴とする製造方法。 ２． 請求項１に記載の方法において、前記ｎチャネルＭＯＳＴのゲートは、 前記ｎチャネルＭＯＳＴの前記ｎ型ソース及びドレイン区域と同じ時期にドープ され、前記ｐチャネルＭＯＳＴのゲートは、前記ｐチャネルＭＯＳＴのｐ型ソー ス及びドレイン区域と同じ時期にドープされることを特徴とする製造方法。 ３． 請求項１又は２に記載の方法において、前記半導体層は、比較的微弱な ｎ型ドーパント濃度が与えられ、前記半導体層の前記ｐチャネルＭＯＳＴのゲー トを形成する部分は、当該部分にｐ型ドーピングを施すことにより再ドープされ ることを特徴とする製造方法。 ４． 請求項１，２又は３に記載の方法において、 前記メモリセルには、前記フローティングゲートの上方に位置するとともに前 記ゲートから介在の電気的絶縁層により分離されている制御電極が設けられ、 前記制御電極のために、前記第１及び第２アクティブ領域の位置において前記 第１の半導体層と連続的な半導体層を形成する第２の半導体層が設けられ、 前記ｎチャネルＭＯＳＴ及び前記ｐチャネルＭＯＳＴのゲートは、この共通の 半導体層から形成されている、 ことを特徴とする製造方法。 ５． 請求項４に記載の方法において、前記第２の半導体層は、第１の部分層 と第２の部分層の付着をなすことにより設けられ、前記第１の付着処理の後でか つ前記第２の付着処理の前に、前記第１及び第２アクティブ領域の上方に位置す る前記第１の部分層の部分は除去され、これらアクティブ領域における当該位置 において前記第２の部分層が前記第１の半導体層に直接的に付着されることを特 徴とする製造方法。 ６． 請求項５に記載の方法において、前記第１の半導体層と前記第２の半導 体層の前記第１及び第２の部分層とは、等しいか又は実質的に等しい厚さで形成 されることを特徴とする製造方法。