JPH10163338A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH10163338A JPH10163338A JP8334786A JP33478696A JPH10163338A JP H10163338 A JPH10163338 A JP H10163338A JP 8334786 A JP8334786 A JP 8334786A JP 33478696 A JP33478696 A JP 33478696A JP H10163338 A JPH10163338 A JP H10163338A
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- JP
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- oxide film
- mos transistor
- film
- voltage mos
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- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 低電圧用ＭＯＳトランジスタと高電圧用ＭＯ
Ｓトランジスタをともに最適化し、かつホットキャリア
耐圧を高める。 【解決手段】 低電圧用ＭＯＳトランジスタでは、ゲー
ト絶縁膜が５０〜２００Åのシリコン酸化膜６である。
高電圧用ＭＯＳトランジスタでは、ゲート絶縁膜が５０
〜２００Åのシリコン酸化膜４、その上の５０〜２００
Åのシリコン窒化膜５、及びさらその上の５０〜２００
Åのシリコン酸化膜６からなる３層構造のＯＮＯ膜であ
り、ソース・ドレインは埋込みＬＤＤ構造である。
Ｓトランジスタをともに最適化し、かつホットキャリア
耐圧を高める。 【解決手段】 低電圧用ＭＯＳトランジスタでは、ゲー
ト絶縁膜が５０〜２００Åのシリコン酸化膜６である。
高電圧用ＭＯＳトランジスタでは、ゲート絶縁膜が５０
〜２００Åのシリコン酸化膜４、その上の５０〜２００
Åのシリコン窒化膜５、及びさらその上の５０〜２００
Åのシリコン酸化膜６からなる３層構造のＯＮＯ膜であ
り、ソース・ドレインは埋込みＬＤＤ構造である。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は同一チップ内に低電
圧が印加される低電圧用ＭＯＳトランジスタと高電圧が
印加される高電圧用ＭＯＳトランジスタとが形成されて
いる半導体装置に関するものである。
圧が印加される低電圧用ＭＯＳトランジスタと高電圧が
印加される高電圧用ＭＯＳトランジスタとが形成されて
いる半導体装置に関するものである。
【０００２】
【従来の技術】これまで、半導体集積回路装置（以下、
ＬＳＩという）の電源電圧として５Ｖの単一電源が用い
られてきた。しかし、近年のＬＳＩの高集積化に伴な
い、素子が微細化されるにつれて５Ｖでは素子の信頼性
が確保できなくなり、電源電圧が３.３Ｖに下げられて
きている。一方、特定のＬＳＩだけが電源電圧を３.３
Ｖに下げても、他のＬＳＩが５Ｖ系であれば、そのまま
では両者を接続することができない。そのため、３.３
Ｖ系のＬＳＩでも５Ｖ系のＬＳＩと接続するために５Ｖ
用のＩ／Ｏセルが３.３Ｖ系のＬＳＩに用意され、同一
チップ内で複数の電源電圧が使われている。
ＬＳＩという）の電源電圧として５Ｖの単一電源が用い
られてきた。しかし、近年のＬＳＩの高集積化に伴な
い、素子が微細化されるにつれて５Ｖでは素子の信頼性
が確保できなくなり、電源電圧が３.３Ｖに下げられて
きている。一方、特定のＬＳＩだけが電源電圧を３.３
Ｖに下げても、他のＬＳＩが５Ｖ系であれば、そのまま
では両者を接続することができない。そのため、３.３
Ｖ系のＬＳＩでも５Ｖ系のＬＳＩと接続するために５Ｖ
用のＩ／Ｏセルが３.３Ｖ系のＬＳＩに用意され、同一
チップ内で複数の電源電圧が使われている。
【０００３】５Ｖ系Ｉ／Ｏセルと３.３Ｖ系ＭＯＳトラ
ンジスタとを同一のＬＳＩチップ内に形成する場合、
３.３Ｖ系をベースにして５Ｖ系のＭＯＳトランジスタ
を形成すると、ゲート耐圧やホットキャリア耐圧が低下
する。逆に５Ｖ系をベースに３.３Ｖ系ＭＯＳトランジ
スタを形成すると、３.３Ｖ系トランジスタの駆動能力
が低下し、ＬＳＩの性能が低くなる。
ンジスタとを同一のＬＳＩチップ内に形成する場合、
３.３Ｖ系をベースにして５Ｖ系のＭＯＳトランジスタ
を形成すると、ゲート耐圧やホットキャリア耐圧が低下
する。逆に５Ｖ系をベースに３.３Ｖ系ＭＯＳトランジ
スタを形成すると、３.３Ｖ系トランジスタの駆動能力
が低下し、ＬＳＩの性能が低くなる。
【０００４】低電圧用ＭＯＳトランジスタと高電圧用Ｍ
ＯＳトランジスタとを同一チップに形成する方法とし
て、高電圧用ＭＯＳトランジスタのゲート酸化膜の膜厚
を厚くする（特開平３−１９６６７７号公報や特開平６
−３０２８１３号公報を参照）のが一般的な方法であ
る。また、高電圧用では低電圧用と同じゲート絶縁膜の
第１のゲート部と、それに連続して形成された酸化膜と
窒化膜の積層膜からなるゲート絶縁膜を有する第２のゲ
ート部とを備えたものも報告されている（特開平３−２
７５７２号公報参照）。
ＯＳトランジスタとを同一チップに形成する方法とし
て、高電圧用ＭＯＳトランジスタのゲート酸化膜の膜厚
を厚くする（特開平３−１９６６７７号公報や特開平６
−３０２８１３号公報を参照）のが一般的な方法であ
る。また、高電圧用では低電圧用と同じゲート絶縁膜の
第１のゲート部と、それに連続して形成された酸化膜と
窒化膜の積層膜からなるゲート絶縁膜を有する第２のゲ
ート部とを備えたものも報告されている（特開平３−２
７５７２号公報参照）。
【０００５】一方、同一チップ内に低電圧用と高電圧用
を備えたものではないが、寄生容量の発生を抑え、ホッ
トキャリア信頼性を維持するために、ＬＤＤ（Lightly
doped drain）構造のソース・ドレインのうち、低濃度
ソース・ドレイン拡散層を基板表面から離れた深い位置
に形成する埋込みＬＤＤが提案されている（特開平７−
１３１００４号公報参照）。
を備えたものではないが、寄生容量の発生を抑え、ホッ
トキャリア信頼性を維持するために、ＬＤＤ（Lightly
doped drain）構造のソース・ドレインのうち、低濃度
ソース・ドレイン拡散層を基板表面から離れた深い位置
に形成する埋込みＬＤＤが提案されている（特開平７−
１３１００４号公報参照）。
【０００６】本発明は同一チップ内に低電圧が印加され
る低電圧用ＭＯＳトランジスタと高電圧が印加される高
電圧用ＭＯＳトランジスタとが形成されている半導体装
置において、両ＭＯＳトランジスタを最適化し、かつホ
ットキャリア耐圧を高めることを目的とするものであ
る。本発明は、またそのような半導体装置を少ない工程
数で実現することを目的とするものである。
る低電圧用ＭＯＳトランジスタと高電圧が印加される高
電圧用ＭＯＳトランジスタとが形成されている半導体装
置において、両ＭＯＳトランジスタを最適化し、かつホ
ットキャリア耐圧を高めることを目的とするものであ
る。本発明は、またそのような半導体装置を少ない工程
数で実現することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明の半導体装置で
は、低電圧用ＭＯＳトランジスタは単一層のシリコン酸
化膜にてなるゲート絶縁膜を有するＬＤＤ構造であり、
高電圧用ＭＯＳトランジスタはシリコン酸化膜、シリコ
ン窒化膜及びシリコン酸化膜からなる３層構造のＯＮＯ
膜で低電圧用ＭＯＳトランジスタのゲート絶縁膜より厚
いゲート絶縁膜を有し、ソース・ドレイン構造が高濃度
ソース・ドレインのチャネル側で基板表面から離れた深
い位置に低濃度ソース・ドレインを有する埋込みＬＤＤ
構造である。
は、低電圧用ＭＯＳトランジスタは単一層のシリコン酸
化膜にてなるゲート絶縁膜を有するＬＤＤ構造であり、
高電圧用ＭＯＳトランジスタはシリコン酸化膜、シリコ
ン窒化膜及びシリコン酸化膜からなる３層構造のＯＮＯ
膜で低電圧用ＭＯＳトランジスタのゲート絶縁膜より厚
いゲート絶縁膜を有し、ソース・ドレイン構造が高濃度
ソース・ドレインのチャネル側で基板表面から離れた深
い位置に低濃度ソース・ドレインを有する埋込みＬＤＤ
構造である。
【０００８】低電圧用ＭＯＳトランジスタでは一層の薄
いゲート酸化膜により駆動能力を高め、高電圧用ＭＯＳ
トランジスタでは低電圧用ＭＯＳトランジスタのゲート
酸化膜よりも厚いＯＮＯ膜をゲート絶縁膜とすることに
より耐圧を高めている。また、高電圧用ＭＯＳトランジ
スタのＬＤＤ構造を埋込み型とすることにより、ゲート
絶縁膜中へのホットキャリア注入を低減でき、ホットキ
ャリア耐圧を改善している。
いゲート酸化膜により駆動能力を高め、高電圧用ＭＯＳ
トランジスタでは低電圧用ＭＯＳトランジスタのゲート
酸化膜よりも厚いＯＮＯ膜をゲート絶縁膜とすることに
より耐圧を高めている。また、高電圧用ＭＯＳトランジ
スタのＬＤＤ構造を埋込み型とすることにより、ゲート
絶縁膜中へのホットキャリア注入を低減でき、ホットキ
ャリア耐圧を改善している。
【０００９】本発明の製造方法は、以下の工程（Ａ）か
ら（Ｈ）を備えている。 （Ａ）素子分離領域の形成された半導体基板表面に第１
のシリコン酸化膜を形成し、その上にシリコン窒化膜を
形成する工程、（Ｂ）高電圧用ＭＯＳトランジスタ形成
予定領域をレジスト層で被い、低電圧用ＭＯＳトランジ
スタ形成予定領域のシリコン窒化膜と第１のシリコン酸
化膜をエッチングにより除去する工程、（Ｃ）レジスト
層を除去した後、第２のシリコン酸化膜を形成すること
により、低電圧用ＭＯＳトランジスタ形成予定領域のゲ
ート絶縁膜を単一層の第２のシリコン酸化膜にてなるゲ
ート絶縁膜とし、高電圧用ＭＯＳトランジスタ形成予定
領域のゲート絶縁膜を第１のシリコン酸化膜、シリコン
窒化膜及び第２のシリコン酸化膜からなる３層構造のゲ
ート絶縁膜とする工程、（Ｄ）ゲート電極用導電体膜を
形成し、パターン化を施してゲート電極を形成する工
程、（Ｅ）ゲート電極の外側に露出している第２のシリ
コン酸化膜を除去した後、酸化処理により基板上の膜厚
が第１のシリコン酸化膜よりも厚くなるように第３のシ
リコン酸化膜を形成する工程、（Ｆ）ゲート電極の外側
に露出しているシリコン窒化膜を除去し、続いてその下
の第１のシリコン酸化膜を除去するエッチング工程、
（Ｇ）ＬＤＤ構造の低濃度ソース・ドレインを形成する
ための不純物のイオン注入を、低電圧用ＭＯＳトランジ
スタ形成予定領域では第３のシリコン酸化膜を通して、
高電圧用ＭＯＳトランジスタ形成予定領域では露出した
基板に直接に、両ＭＯＳトランジスタ形成予定領域で同
時に行なう工程、（Ｈ）第３のシリコン酸化膜を除去し
た後、ゲート電極の側面に絶縁物のサイドウォールスペ
ーサを形成し、ＬＤＤ構造の高濃度ソース・ドレインを
形成するための不純物のイオン注入を行なう工程。
ら（Ｈ）を備えている。 （Ａ）素子分離領域の形成された半導体基板表面に第１
のシリコン酸化膜を形成し、その上にシリコン窒化膜を
形成する工程、（Ｂ）高電圧用ＭＯＳトランジスタ形成
予定領域をレジスト層で被い、低電圧用ＭＯＳトランジ
スタ形成予定領域のシリコン窒化膜と第１のシリコン酸
化膜をエッチングにより除去する工程、（Ｃ）レジスト
層を除去した後、第２のシリコン酸化膜を形成すること
により、低電圧用ＭＯＳトランジスタ形成予定領域のゲ
ート絶縁膜を単一層の第２のシリコン酸化膜にてなるゲ
ート絶縁膜とし、高電圧用ＭＯＳトランジスタ形成予定
領域のゲート絶縁膜を第１のシリコン酸化膜、シリコン
窒化膜及び第２のシリコン酸化膜からなる３層構造のゲ
ート絶縁膜とする工程、（Ｄ）ゲート電極用導電体膜を
形成し、パターン化を施してゲート電極を形成する工
程、（Ｅ）ゲート電極の外側に露出している第２のシリ
コン酸化膜を除去した後、酸化処理により基板上の膜厚
が第１のシリコン酸化膜よりも厚くなるように第３のシ
リコン酸化膜を形成する工程、（Ｆ）ゲート電極の外側
に露出しているシリコン窒化膜を除去し、続いてその下
の第１のシリコン酸化膜を除去するエッチング工程、
（Ｇ）ＬＤＤ構造の低濃度ソース・ドレインを形成する
ための不純物のイオン注入を、低電圧用ＭＯＳトランジ
スタ形成予定領域では第３のシリコン酸化膜を通して、
高電圧用ＭＯＳトランジスタ形成予定領域では露出した
基板に直接に、両ＭＯＳトランジスタ形成予定領域で同
時に行なう工程、（Ｈ）第３のシリコン酸化膜を除去し
た後、ゲート電極の側面に絶縁物のサイドウォールスペ
ーサを形成し、ＬＤＤ構造の高濃度ソース・ドレインを
形成するための不純物のイオン注入を行なう工程。
【００１０】工程（Ｇ）では、ＬＤＤ構造の低濃度ソー
ス・ドレインを形成するための不純物のイオン注入を両
ＭＯＳトランジスタ形成予定領域で同じに行なうが、低
電圧用ＭＯＳトランジスタ形成予定領域では第３のシリ
コン酸化膜を通して、高電圧用ＭＯＳトランジスタ形成
予定領域では露出した基板に直接に行なうので、注入深
さの異なるＬＤＤ構造を同時に実現することができ、プ
ロセスが簡単になる。
ス・ドレインを形成するための不純物のイオン注入を両
ＭＯＳトランジスタ形成予定領域で同じに行なうが、低
電圧用ＭＯＳトランジスタ形成予定領域では第３のシリ
コン酸化膜を通して、高電圧用ＭＯＳトランジスタ形成
予定領域では露出した基板に直接に行なうので、注入深
さの異なるＬＤＤ構造を同時に実現することができ、プ
ロセスが簡単になる。
【００１１】
【実施例】図１は一実施例を表わしたものである。図の
左側が低電圧用ＭＯＳトランジスタ、右側が高電圧用Ｍ
ＯＳトランジスタである。Ｐ型シリコン基板１の表面に
素子分離用のフィールド酸化膜２とチャネルストッパー
層３が形成されて素子分離がなされている。低電圧用Ｍ
ＯＳトランジスタでは、基板上に５０〜２００Åのシリ
コン酸化膜６からなるゲート酸化膜を介してポリシリコ
ンのゲート電極７が形成され、ソース・ドレインはＬＤ
Ｄ構造であり、高濃度Ｎ型拡散層１４，１４と、それに
つながってチャネル領域側に形成された低濃度Ｎ型拡散
層１５，１５とを備えている。
左側が低電圧用ＭＯＳトランジスタ、右側が高電圧用Ｍ
ＯＳトランジスタである。Ｐ型シリコン基板１の表面に
素子分離用のフィールド酸化膜２とチャネルストッパー
層３が形成されて素子分離がなされている。低電圧用Ｍ
ＯＳトランジスタでは、基板上に５０〜２００Åのシリ
コン酸化膜６からなるゲート酸化膜を介してポリシリコ
ンのゲート電極７が形成され、ソース・ドレインはＬＤ
Ｄ構造であり、高濃度Ｎ型拡散層１４，１４と、それに
つながってチャネル領域側に形成された低濃度Ｎ型拡散
層１５，１５とを備えている。
【００１２】一方、高電圧用ＭＯＳトランジスタでは、
基板上に、下から５０〜２００Åのシリコン酸化膜４、
その上の５０〜２００Åのシリコン窒化膜５、及びさら
その上の５０〜２００Åのシリコン酸化膜６からなる３
層構造のゲート絶縁膜を介してポリシリコンのゲート電
極７が形成されている。ソース・ドレインは埋込みＬＤ
Ｄ構造であり、高濃度Ｎ型拡散層１４，１４と、それに
つながりチャネル側に設けられて、基板表面から離れて
深い位置に形成された低濃度Ｎ型拡散層１６，１６とを
備えている。半導体装置としては、絶縁膜、コンタクト
ホール及び配線が形成され、さらに必要があれば配線が
多層に形成されているが、それらの図示は省略してい
る。
基板上に、下から５０〜２００Åのシリコン酸化膜４、
その上の５０〜２００Åのシリコン窒化膜５、及びさら
その上の５０〜２００Åのシリコン酸化膜６からなる３
層構造のゲート絶縁膜を介してポリシリコンのゲート電
極７が形成されている。ソース・ドレインは埋込みＬＤ
Ｄ構造であり、高濃度Ｎ型拡散層１４，１４と、それに
つながりチャネル側に設けられて、基板表面から離れて
深い位置に形成された低濃度Ｎ型拡散層１６，１６とを
備えている。半導体装置としては、絶縁膜、コンタクト
ホール及び配線が形成され、さらに必要があれば配線が
多層に形成されているが、それらの図示は省略してい
る。
【００１３】次に、図２と図３によりこの実施例を製造
する方法について説明する。 （Ａ）Ｐ型シリコン基板１上に既知のプロセスにより素
子分離のためのフィールド酸化膜２とチャネルストッパ
ー層３を形成する。基板には、しきい値電圧を制御する
ためのチャネルドープを行なった後、シリコン酸化膜４
を５０〜２００Åの厚さに形成し、その上にシリコン窒
化膜５を５０〜２００Åの厚さに堆積する。シリコン酸
化膜４は電子が直接トンネリングしないように、できる
だけ厚い方が望ましい。
する方法について説明する。 （Ａ）Ｐ型シリコン基板１上に既知のプロセスにより素
子分離のためのフィールド酸化膜２とチャネルストッパ
ー層３を形成する。基板には、しきい値電圧を制御する
ためのチャネルドープを行なった後、シリコン酸化膜４
を５０〜２００Åの厚さに形成し、その上にシリコン窒
化膜５を５０〜２００Åの厚さに堆積する。シリコン酸
化膜４は電子が直接トンネリングしないように、できる
だけ厚い方が望ましい。
【００１４】（Ｂ）写真製版によりレジストで高電圧用
ＭＯＳトランジスタ側のシリコン窒化膜５を覆い、エッ
チングにより低電圧用ＭＯＳトランジスタ側のシリコン
窒化膜５とシリコン酸化膜４を除去する。そのレジスト
を除去した後、シリコン酸化膜４及びシリコン窒化膜５
上からシリコン酸化膜６を５０〜２００Åの厚さに堆積
する。低電圧用ＭＯＳトランジスタ側ではシリコン酸化
膜６がゲート絶縁膜となり、高電圧用ＭＯＳトランジス
タ側ではシリコン酸化膜４、シリコン窒化膜５及びシリ
コン酸化膜６の３層構造のＯＮＯ膜がゲート絶縁膜とな
る。
ＭＯＳトランジスタ側のシリコン窒化膜５を覆い、エッ
チングにより低電圧用ＭＯＳトランジスタ側のシリコン
窒化膜５とシリコン酸化膜４を除去する。そのレジスト
を除去した後、シリコン酸化膜４及びシリコン窒化膜５
上からシリコン酸化膜６を５０〜２００Åの厚さに堆積
する。低電圧用ＭＯＳトランジスタ側ではシリコン酸化
膜６がゲート絶縁膜となり、高電圧用ＭＯＳトランジス
タ側ではシリコン酸化膜４、シリコン窒化膜５及びシリ
コン酸化膜６の３層構造のＯＮＯ膜がゲート絶縁膜とな
る。
【００１５】（Ｃ）シリコン酸化膜６上からポリシリコ
ン膜を堆積した後、写真製版とエッチングによりパター
ン化を施してゲート電極７を形成する。ゲート電極７の
外側に露出しているシリコン酸化膜６をエッチングによ
り除去する。
ン膜を堆積した後、写真製版とエッチングによりパター
ン化を施してゲート電極７を形成する。ゲート電極７の
外側に露出しているシリコン酸化膜６をエッチングによ
り除去する。
【００１６】（Ｄ）次に、酸化を行なう。その酸化の条
件は、低電圧用ＭＯＳトランジスタ側ではゲート電極７
のポリシリコンの表面とシリコン基板上には１００〜５
００Åのシリコン酸化膜８が形成されるように設定す
る。高電圧用ＭＯＳトランジスタ側ではゲート電極７の
ポリシリコンの表面にのみシリコン酸化膜８が形成さ
れ、ゲ−ト電極７の外側にあるシリコン窒化膜５上には
シリコン酸化膜は形成されない。このシリコン酸化膜８
は高電圧用ＭＯＳトランジスタ側の基板上に残っている
１層目のシリコン酸化膜４よりも厚くなるように酸化条
件を設定する。
件は、低電圧用ＭＯＳトランジスタ側ではゲート電極７
のポリシリコンの表面とシリコン基板上には１００〜５
００Åのシリコン酸化膜８が形成されるように設定す
る。高電圧用ＭＯＳトランジスタ側ではゲート電極７の
ポリシリコンの表面にのみシリコン酸化膜８が形成さ
れ、ゲ−ト電極７の外側にあるシリコン窒化膜５上には
シリコン酸化膜は形成されない。このシリコン酸化膜８
は高電圧用ＭＯＳトランジスタ側の基板上に残っている
１層目のシリコン酸化膜４よりも厚くなるように酸化条
件を設定する。
【００１７】（Ｅ）シリコン窒化膜５をドライエッチン
グにより除去し、続いてその下のシリコン酸化膜４もド
ライエッチングにより除去する。低電圧用ＭＯＳトラン
ジスタ側のシリコン酸化膜８も一部はエッチングされる
が、シリコン酸化膜８はシリコン酸化膜４よりも厚く形
成されているため、このエッチングによっても低電圧用
ＭＯＳトランジスタ側の基板上にはシリコン酸化膜８が
残る。ＬＤＤ構造ソース・ドレインの低濃度拡散層を形
成するために、Ｎ型不純物の砒素又はリンの注入を行な
う。このときの注入条件は、注入エネルギーが１０〜１
００ＫｅＶ、ドーズ量が１×１０12〜１×１０14／ｃｍ
2である。低電圧用ＭＯＳトランジスタ側と高電圧用Ｍ
ＯＳトランジスタ側で同じ条件でイオン注入されるが、
下地のシリコン酸化膜８の有無によりプロファイルが異
なり、低電圧用ＭＯＳトランジスタ側では浅く、高電圧
用ＭＯＳトランジスタ側では深く注入される。この注入
は基板を面内で回転させながら基板面に対する斜め方向
からの注入でもよいし、垂直方向からの注入でもよい。
グにより除去し、続いてその下のシリコン酸化膜４もド
ライエッチングにより除去する。低電圧用ＭＯＳトラン
ジスタ側のシリコン酸化膜８も一部はエッチングされる
が、シリコン酸化膜８はシリコン酸化膜４よりも厚く形
成されているため、このエッチングによっても低電圧用
ＭＯＳトランジスタ側の基板上にはシリコン酸化膜８が
残る。ＬＤＤ構造ソース・ドレインの低濃度拡散層を形
成するために、Ｎ型不純物の砒素又はリンの注入を行な
う。このときの注入条件は、注入エネルギーが１０〜１
００ＫｅＶ、ドーズ量が１×１０12〜１×１０14／ｃｍ
2である。低電圧用ＭＯＳトランジスタ側と高電圧用Ｍ
ＯＳトランジスタ側で同じ条件でイオン注入されるが、
下地のシリコン酸化膜８の有無によりプロファイルが異
なり、低電圧用ＭＯＳトランジスタ側では浅く、高電圧
用ＭＯＳトランジスタ側では深く注入される。この注入
は基板を面内で回転させながら基板面に対する斜め方向
からの注入でもよいし、垂直方向からの注入でもよい。
【００１８】（Ｆ）シリコン酸化膜８を除去した後、別
のシリコン酸化膜を堆積し、エッチバックを行なってゲ
ート電極７の側面にサイドウォール１３を形成する。こ
のシリコン酸化膜堆積時の熱により、先に注入された不
純物が活性化されて深さの異なる低濃度拡散層１５，１
６が形成される。次に、ＬＤＤ構造ソース・ドレインの
高濃度拡散層を形成するための砒素又はリンのＮ型不純
物イオン注入を行なう。このときの注入条件は、基板面
に対して垂直方向からの注入で、注入エネルギーが２０
〜１００ＫｅＶ，ドーズ量が１×１０14〜１×１０16／
ｃｍ2である。その後、熱処理を施すことにより図１に
示されたＬＤＤ構造のソース・ドレインが完成する。そ
の後、既知の方法により絶縁膜を形成し、コンタクトホ
ールを開け、配線を形成する。
のシリコン酸化膜を堆積し、エッチバックを行なってゲ
ート電極７の側面にサイドウォール１３を形成する。こ
のシリコン酸化膜堆積時の熱により、先に注入された不
純物が活性化されて深さの異なる低濃度拡散層１５，１
６が形成される。次に、ＬＤＤ構造ソース・ドレインの
高濃度拡散層を形成するための砒素又はリンのＮ型不純
物イオン注入を行なう。このときの注入条件は、基板面
に対して垂直方向からの注入で、注入エネルギーが２０
〜１００ＫｅＶ，ドーズ量が１×１０14〜１×１０16／
ｃｍ2である。その後、熱処理を施すことにより図１に
示されたＬＤＤ構造のソース・ドレインが完成する。そ
の後、既知の方法により絶縁膜を形成し、コンタクトホ
ールを開け、配線を形成する。
【００１９】低電圧用ＭＯＳトランジスタとしては例え
ば３.３Ｖ系、高電圧用ＭＯＳトランジスタとしては５
Ｖ系とすることができるが、それ以外の電源電圧系の組
み合わせであってもよい。例えば５Ｖ系と１２Ｖ系の組
合わせ、２Ｖ系と３.３Ｖ系の組合わせなど、種々の電
源電圧系のものを同一チップ内に形成することができ
る。実施例はＮチャネルＭＯＳトランジスタを例示して
いるが、本発明はＰチャネルＭＯＳトランジスタにも同
様に適用することができる。
ば３.３Ｖ系、高電圧用ＭＯＳトランジスタとしては５
Ｖ系とすることができるが、それ以外の電源電圧系の組
み合わせであってもよい。例えば５Ｖ系と１２Ｖ系の組
合わせ、２Ｖ系と３.３Ｖ系の組合わせなど、種々の電
源電圧系のものを同一チップ内に形成することができ
る。実施例はＮチャネルＭＯＳトランジスタを例示して
いるが、本発明はＰチャネルＭＯＳトランジスタにも同
様に適用することができる。
【００２０】
【発明の効果】本発明の半導体装置では、低電圧用ＭＯ
Ｓトランジスタは単一層のシリコン酸化膜にてなるゲー
ト絶縁膜、高電圧用ＭＯＳトランジスタはＯＮＯ膜で低
電圧用ＭＯＳトランジスタのゲート絶縁膜より厚いゲー
ト絶縁膜を有するようにしたので、低電圧用ＭＯＳトラ
ンジスタの駆動能力を維持しつつ、高電圧用ＭＯＳトラ
ンジスタのゲート絶縁膜の信頼性を確保することができ
る。また、高電圧用ＭＯＳトランジスタのソース・ドレ
インのＬＤＤ構造を埋込みＬＤＤ構造としたので、ホッ
トキャリアが発生する点を内部にすることができ、ホッ
トキャリア耐性を向上させることができる。このよう
に、低電圧用ＭＯＳトランジスタと高電圧用ＭＯＳトラ
ンジスタをそれぞれ最適な構造にして同一チップ内に形
成することにより、高性能で信頼性が高く、複数の電源
電圧を持つＭＯＳトランジスタを同一チップ内に備えた
半導体装置を実現することができる。本発明の製造方法
では、高電圧用ＭＯＳトランジスタのゲート絶縁膜にＯ
ＮＯ膜を用い、その窒化膜を利用してＬＤＤ構造の低濃
度ソース・ドレインを形成するための不純物のイオン注
入工程では、低電圧用ＭＯＳトランジスタ形成予定領域
の基板上にはシリコン酸化膜が残り、高電圧用ＭＯＳト
ランジスタ形成予定領域の基板が露出した状態にするの
で、両ＭＯＳトランジスタ形成予定領域で同時にイオン
注入を行なうが、両ＭＯＳトランジスタ形成予定領域で
注入深さの異なるＬＤＤ構造を同時に実現することがで
き、プロセスが簡単になる。
Ｓトランジスタは単一層のシリコン酸化膜にてなるゲー
ト絶縁膜、高電圧用ＭＯＳトランジスタはＯＮＯ膜で低
電圧用ＭＯＳトランジスタのゲート絶縁膜より厚いゲー
ト絶縁膜を有するようにしたので、低電圧用ＭＯＳトラ
ンジスタの駆動能力を維持しつつ、高電圧用ＭＯＳトラ
ンジスタのゲート絶縁膜の信頼性を確保することができ
る。また、高電圧用ＭＯＳトランジスタのソース・ドレ
インのＬＤＤ構造を埋込みＬＤＤ構造としたので、ホッ
トキャリアが発生する点を内部にすることができ、ホッ
トキャリア耐性を向上させることができる。このよう
に、低電圧用ＭＯＳトランジスタと高電圧用ＭＯＳトラ
ンジスタをそれぞれ最適な構造にして同一チップ内に形
成することにより、高性能で信頼性が高く、複数の電源
電圧を持つＭＯＳトランジスタを同一チップ内に備えた
半導体装置を実現することができる。本発明の製造方法
では、高電圧用ＭＯＳトランジスタのゲート絶縁膜にＯ
ＮＯ膜を用い、その窒化膜を利用してＬＤＤ構造の低濃
度ソース・ドレインを形成するための不純物のイオン注
入工程では、低電圧用ＭＯＳトランジスタ形成予定領域
の基板上にはシリコン酸化膜が残り、高電圧用ＭＯＳト
ランジスタ形成予定領域の基板が露出した状態にするの
で、両ＭＯＳトランジスタ形成予定領域で同時にイオン
注入を行なうが、両ＭＯＳトランジスタ形成予定領域で
注入深さの異なるＬＤＤ構造を同時に実現することがで
き、プロセスが簡単になる。
【図１】一実施例を示す要部断面図である。
【図２】本発明の製造方法の一実施例の前半部を示す工
程断面図である。
程断面図である。
【図３】製造方法の同実施例の後半部を示す工程断面図
である。
である。
４，６ シリコン酸化膜 ５ シリコン窒化膜 ７ ポリシリコンゲート電極 １４ 高濃度ソース・ドレイン １５，１６ 低濃度ソース・ドレイン
Claims (2)
- 【請求項１】 同一チップ内に低電圧が印加される低電
圧用ＭＯＳトランジスタと高電圧が印加される高電圧用
ＭＯＳトランジスタとが形成されている半導体装置にお
いて、 前記低電圧用ＭＯＳトランジスタは単一層のシリコン酸
化膜にてなるゲート絶縁膜を有するＬＤＤ構造であり、 前記高電圧用ＭＯＳトランジスタはシリコン酸化膜、シ
リコン窒化膜及びシリコン酸化膜からなる３層構造で前
記低電圧用ＭＯＳトランジスタのゲート絶縁膜より厚い
ゲート絶縁膜を有し、ソース・ドレイン構造が高濃度ソ
ース・ドレインのチャネル側で基板表面から離れた深い
位置に低濃度ソース・ドレインを有する埋込みＬＤＤ構
造であることを特徴とする半導体装置。 - 【請求項２】 以下の工程（Ａ）から（Ｈ）を備えた半
導体装置の製造方法。 （Ａ）素子分離領域の形成された半導体基板表面に第１
のシリコン酸化膜を形成し、その上にシリコン窒化膜を
形成する工程、 （Ｂ）高電圧用ＭＯＳトランジスタ形成予定領域をレジ
スト層で被い、低電圧用ＭＯＳトランジスタ形成予定領
域の前記シリコン窒化膜と第１のシリコン酸化膜をエッ
チングにより除去する工程、 （Ｃ）前記レジスト層を除去した後、第２のシリコン酸
化膜を形成することにより、低電圧用ＭＯＳトランジス
タ形成予定領域のゲート絶縁膜を単一層の第２のシリコ
ン酸化膜にてなるゲート絶縁膜とし、高電圧用ＭＯＳト
ランジスタ形成予定領域のゲート絶縁膜を第１のシリコ
ン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜か
らなる３層構造のゲート絶縁膜とする工程、 （Ｄ）ゲート電極用導電体膜を形成し、パターン化を施
してゲート電極を形成する工程、 （Ｅ）ゲート電極の外側に露出している第２のシリコン
酸化膜を除去した後、酸化処理により基板上の膜厚が第
１のシリコン酸化膜よりも厚くなるように第３のシリコ
ン酸化膜を形成する工程、 （Ｆ）ゲート電極の外側に露出しているシリコン窒化膜
を除去し、続いてその下の第１のシリコン酸化膜を除去
するエッチング工程、 （Ｇ）ＬＤＤ構造の低濃度ソース・ドレインを形成する
ための不純物のイオン注入を、低電圧用ＭＯＳトランジ
スタ形成予定領域では第３のシリコン酸化膜を通して、
高電圧用ＭＯＳトランジスタ形成予定領域では露出した
基板に直接に、両ＭＯＳトランジスタ形成予定領域で同
時に行なう工程、 （Ｈ）第３のシリコン酸化膜を除去した後、ゲート電極
の側面に絶縁物のサイドウォールスペーサを形成し、Ｌ
ＤＤ構造の高濃度ソース・ドレインを形成するための不
純物のイオン注入を行なう工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8334786A JPH10163338A (ja) | 1996-11-28 | 1996-11-28 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8334786A JPH10163338A (ja) | 1996-11-28 | 1996-11-28 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163338A true JPH10163338A (ja) | 1998-06-19 |
Family
ID=18281227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8334786A Pending JPH10163338A (ja) | 1996-11-28 | 1996-11-28 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163338A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002524860A (ja) * | 1998-08-28 | 2002-08-06 | クリー インコーポレイテッド | 炭化珪素半導体構造における積層誘電体 |
| US6586293B1 (en) | 2000-01-17 | 2003-07-01 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| JPWO2003047000A1 (ja) * | 2001-11-30 | 2005-04-14 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP2005159266A (ja) * | 2003-11-25 | 2005-06-16 | Macronix Internatl Co Ltd | Ｏｎｏ構造上に酸化物を形成するための方法 |
| US7618868B2 (en) | 2006-05-03 | 2009-11-17 | Samsung Electronics Co., Ltd. | Method of manufacturing field effect transistors using sacrificial blocking layers |
| KR20130058402A (ko) * | 2011-11-25 | 2013-06-04 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
-
1996
- 1996-11-28 JP JP8334786A patent/JPH10163338A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002524860A (ja) * | 1998-08-28 | 2002-08-06 | クリー インコーポレイテッド | 炭化珪素半導体構造における積層誘電体 |
| JP5021860B2 (ja) * | 1998-08-28 | 2012-09-12 | クリー インコーポレイテッド | 炭化珪素半導体構造における積層誘電体 |
| US6586293B1 (en) | 2000-01-17 | 2003-07-01 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| JPWO2003047000A1 (ja) * | 2001-11-30 | 2005-04-14 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| US7816688B2 (en) | 2001-11-30 | 2010-10-19 | Panasonic Corporation | Semiconductor device and production method therefor |
| JP2005159266A (ja) * | 2003-11-25 | 2005-06-16 | Macronix Internatl Co Ltd | Ｏｎｏ構造上に酸化物を形成するための方法 |
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