JP2000512057A - 低電流ページ・バッファーを有するフローティング・ゲート・メモリー・デバイス - Google Patents

Abstract

(57)【要約】 ページ・モード・フラッシュ・メモリー或いはフローティング・ゲート・メモリー・デバイスは、ページ・モード動作中に効率よくプログラム・プロセス、プログラム検証プロセス、読み出しプロセス及び消去検証プロセスを可能にする低電流ビット・ラッチに基づくページ・バッファー（１１）を含む。アレイ（１０）は、該アレイ中のセルの対応する列に結合されたビット・ライン（１２）と、セルの対応する行に結合されたワード・ライン（１８）とを含んでいる。制御論理（２１）は、ビット・ラインの集合をプレチャージ電圧レベル（Ｖｄｄ又はグランド）にセットし、プレチャージされたビット・ラインを絶縁し、感知されるべきセルのページのワード・ラインにワード・ライン電圧をかけ、該ビット・ラインの電圧レベルの変化に応答して、該ビット・ライン電圧が所定スレショルドを通過するビット・ラインに結合されているビット・ラッチに定数を蓄積するステップを実行する。検証プロセス中に伝導状態になっているセルのビット・ライン は、該ビット・ラッチをスイッチングするのに必要な電流を得ようとせずに放電する。

Description

【発明の詳細な説明】 低電流ページ・バッファーを有する フローティング・ゲート・メモリー・デバイス 発明の背景 発明の分野 本発明は、フローティング・ゲート・トランジスタ技術に基づく集積回路メ モリー・デバイスに関し、特に、ページ・モード・フラッシュ・メモリーのため の高速プログラム、プログラム検証、読み出し及び消去検証アルゴリズムに関す る。関連技術の説明 フラッシュ・メモリーは、フローティング・ゲート・トランジスタに基づく発 達しつつある不揮発性記憶集積回路である。フラッシュ・デバイスにおけるメモ リー・セルは、いわゆるフローティング・ゲート・トランジスタを用いて形成さ れ、データは、フローティング・ゲートに充電し或いは放電させることによって セルに蓄積される。フローティング・ゲートは伝導性材料、通常はポリシリコン であり、これは、酸化物又はその他の絶縁材料の薄い層によって該トランジスタ のチャネルから絶縁されると共に、絶縁材料の第２の層によって該トランジスタ の制御ゲートから絶縁される。 フローティング・ゲート・メモリー・セルにデータを蓄積するために、フロー ティング・ゲートはファウラー−ノルトハイム・トンネリング・メカニズム又は ホットエレクトロン注入メカニズムにより充電又は放電される。ファウラー−ノ ルトハイム・トンネリング・メカニズムは、デバイスのゲート及びソース又はド レーンの間に大きな正の（又は負の）電圧をかけることによって実行される。こ れにより電子が薄い絶縁体を通してフローティング・ゲートに注入（又はそれか ら抽出）される。ホットエレクトロン注入メカニズムは電子雪崩プロセスに基づ いている。ホットエレクトロン注入は、電位をかけて高エネルギー電子をセルの チャネルに誘導することにより誘起され、それは薄い絶縁体を通してフローティ ング・ゲートに注入される。ホットエレクトロン注入を誘起するために、制御ゲ ートに正の電位をかけておいてデバイスのソース及びドレーンの間に電位をかけ る。制御ゲートにかかっている電位は、デバイスのチャネル中の電流から電子を フローティング・ゲートに引き込もうとする。 フローティング・ゲート・メモリー・デバイスにおいてフローティング・ゲー トを充電及び放電する動作は、スタティック・ランダムアクセスメモリーやダイ ナミック・ランダムアクセスメモリーのような他の種類のメモリーへの書き込み と比べると割合に低速であり、デバイスにデータを書き込む速度を限定する。 フローティング・ゲート・メモリー・デバイスに伴うもう１つの問題は、セル の大きなアレイ全体にわたってフローティング・ゲートの充電及び放電を制御す るのが困難であるために生じる。即ち、同じデバイス中の一部のセルは他のセル より迅速にプログラム又は消去する。与えられたプログラム動作又は消去動作に おいて、その動作の対象であるセルの全てがフローティング・ゲートに蓄積され た同量の電荷で整定するわけではない。従って、メモリーが正確にプログラム或 いは消去されることを効率よく保証するために、いわゆるプログラム検証シーケ ンス及び消去検証シーケンスが開発されている。プログラム及び消去検証の動作 は、フローティング・ゲート・メモリー・アレイに蓄積されているデータと目的 のデータとの比較に基づいている。データ比較のプロセスは、プログラムされた 或いは消去されたセルを通して１バイトずつ順番に処理してゆく動作を含み、割 合に時間がかかるプロセスである。検証シーケンスでもし故障が見つかれば、そ のプログラム動作又は消去動作は再試行される。プログラム再試行は通常は従来 技術デバイスでは１ワードずつ或いは１バイトずつ順番に実行される。従って、 故障のあるビットを１つ有するバイト中の首尾良くプログラムされているビット に対して繰り返しプログラム・サイクルが実行されることになる。その結果とし てオーバー・プログラムとなったりセルが故障したりする可能性がある。 この問題を解決する１つのアプローチがメーロトル等の米国特許第５，１６３ ，０２１号の第１９コラム第１０行以下、図１４−１７に記載されている。 プログラム動作及びプログラム検証動作の効率を改善するために、いわゆるペ ージ・モード・フラッシュ・デバイスが開発されている。それらのデバイスでは 、 ページ・バッファーがメモリー・アレイに付随している。ページ・バッファーは ビット・ラッチの集合を含んでおり、１ビット・ラッチがアレイ中の各グローバ ル・ビット・ラインに付随する。アレイ中のページをプログラムするために、プ ログラム・データを１バイトずつページ・バッファーのビット・ラッチに転送し てゆくことにより、プログラムされるべきデータがページ・バッファーにロード される。次にビット・ラッチの内容により制御されてプログラム動作がビットラ イン毎にパラレルに実行される。検証手続きは、パラレル動作で首尾良くプログ ラムされているページ・バッファー中の全てのビット・ラッチを自動的にクリア する動作に基づいている。次に、全てのビットがクリアされていて首尾良くプロ グラム動作が行われたことを示していることを確認するために、ページ・バッフ ァーが１バイトずつ読まれる。 ページ・モード・プログラム・プロセスは、例えば、１９９５年１月５日に出 願された、“ページ・モード・フラッシュ・メモリーのための進化したプログラ ム検証”と題された通常所有されている先のＰＣＴ特許出願第PCT/US95/00077号 に記載されている。この出願では、プログラム検証動作は、プログラムされてい るメモリー・セルの状態を感知するメモリー中のセンス増幅器に依存しており、 その個数は限定されていて通常は１６個である。もしセルが適切な状態にプログ ラムされたならば、センス増幅器の出力に基づいてビット・ラッチがリセットさ れる。センス増幅器が用いられるのは、ラッチ構造によってメモリー・アレイ中 のビット・ラインのレベルを感知しようとすることから電荷共有問題が生じるか らである。ビット・ラッチ構造は、通常は、ラッチを確実にリセットするために 、かなりの電流を必要とする。センス増幅回路は、ビット・ラッチをリセットす るのに充分な電流を供給できるけれども、セルのジオメトリーが小さいためにメ モリー・セルを通るビット・ライン電流は通常は少ない。 ページ・モード・プログラム検証回路を得ようとする他の試みもなされている 。例えば、タナカ等の、１９９４年度技術論分ダイジェスト、ページ６４−６２ 、ＶＬＳＩ回路に関するシンポジウム、“低電圧フラッシュ・メモリーに適する 高速プログラミング及びプログラム検証方法”（Tanaka，et al.，"High-Speed Programming And Pogram-Verify Methods Suitable For Low-Voltage Flash Mem or ies"，Symposium on VLSI Circuits，Digest of Technical Papers，1994，pgs ．64-62）がある。このタナカ等の論文は、ビット・ラッチがアレイのビット・ ラインに直接結合されるようになっているシステムを解説している。しかし、タ ナカ等が提案したデザインでは、ビット・ラッチがビット・ライン電圧を直接争 うようになっている。従ってビット・ラインはビット・ラッチをはじくのに充分 な電流を伝導しなければならない。従って、このデザインは効率よく実現するの は困難であり、ビット・ラインとラッチとが検証シーケンス中に電流を求めて争 うので、データ保全は疑わしい。 もう１つの従来技術アプローチがスー等の“インクリメンタル・ステップ・パ ルス・プログラミング方式の３．３Ｖ、３２Ｍｂ、ＮＡＮＤフラッシュ・メモリ ー"（A3.3V 32Mb NAND Flash Memory With Incremental Step Pulse Programmin g Scheme"，1995 IEEE International Solid-State Circuits Conference，pg． 128-129(February 16，1995)）に記載されている。スー等の論文では、ページ・ バッファー構造が解説されていて、その構造では電流ミラー構造を利用してビッ ト・ラインの駆動能力を推進し、ビット・ラッチをリセットする。スー等の構造 では、検証動作中、ワード・ラインが高い電圧に押し上げられて、セル電流を２ 倍にする。電流ミラーは各ビット・ラッチに結合されてセルと争う。ビット・ラ インが放電するのに充分な時間待った後、ラッチのパラレル・リセットはビット ・ライン電圧が結果として生じることに基づく。各ビット・ラッチと関連して電 流ミラーに依拠するには、検証プロセス時に余分の電流駆動能力を必要とし、回 路の複雑さが増大する。 スー等も、タナカ等も、或る種のフローティング・ゲート・メモリープログラ ム又は消去動作に必要な、高電圧をビット・ラインにかける必要のあるプロセス に用いるためのビット・ラッチを解説していない。 低電流ビット・ラインで動作し、ページ・モードでプログラム、プログラム検 証、読み出し及び消去検証のプロセスを支援することのできる改良されたページ ・バッファーが望ましい。更に、ページ・バッファーが該ページ・バッファーの 内容に基づいてビット・ラインに高電圧パルスを加えるのに役立つようになって いることが望ましい。これらの改善で、高速ページ・モード・フラッシュ・メモ リーを提供することができる。発明の概要 本発明は、ページ・モード・フラッシュ・メモリー或いはフローティング・ゲ ート・メモリー・デバイスを提供するものであり、それは低電流ビット・ラッチ に基づくページ・バッファーを含んでいる。低電流ビット・ラッチは、ページ・ モード動作時に効率的なプログラム、プログラム検証、読み出し及び消去検証の プロセスを行うことを可能にする。 ページ・モード・プログラム、プログラム検証、読み出し及び消去検証の動作 は、検証シーケンス又は読み出しシーケンスにおいて感知されるメモリー・セル の状態に基づいてビット・ラッチをリセットする能力に依存する。従って、フロ ーティング・ゲート・メモリー・セルのアレイにおけるメモリー・セルの集合の 状態を判定する方法として本発明を特徴づけることができる。該アレイは、該ア レイ中のセルの対応する列と結合されたビット・ラインと、該アレイ中の対応す る行と結合されたワード・ラインとを含んでいる。ビット・ラッチはそれぞれの ビット・ラインに結合されてページ・バッファーを提供する。この方法は、（１ ）ビット・ラインの集合をプレチャージ電圧レベル（ＶＤＤ又はグランド等）に セットし；（２）そのプレチャージされたビット・ラインを絶縁し、感知される べきセルのページのワード・ラインにワード・ライン電圧をかけ；（３）該ワー ド・ライン電圧に応答して該ビット・ライン（もしメモリー・セルが伝導状態な らば、これは放電される）の電圧レベルの変化に応答し、ワード・ライン電圧を かけるステップの時にビット・ラインの電圧レベルが明確に限定されたスレショ ルドを通過するビット・ラインに結合されているビット・ラッチに定数を蓄積す るステップを含んでいる。 ビット・ラインの電圧レベルの変化に応答するステップは、パス・トランジス タを設けることに基づいており、それは一定電圧の供給源と、ページ・バッファ ー中のビット・ラッチへの入力との間に結合される。ビット・ラインはパス・ト ランジスタのゲート端子に接続されるので、ビット・ライン上でパス・トランジ スタのターン・オン・スレショルドが通過されると、パス・トランジスタはオン に転換し、該定数が該ビット・ラッチにロードされる。パス・トランジスタのゲ ートをビット・ラインに接続すれば、ビット・ラッチの状態を変化させるために 電流は不要である。従って、検証プロセス時に伝導状態となっているセルのため のビット・ラインは、ビット・ラッチをスイッチングするために必要な電流を得 ようとすることなく、放電する。 好ましい１つの実施例では、１サイクルでは１つおきのビット・ラッチを使用 可能にし、次のサイクルで残りのビット・ラッチを使用可能にすることにより検 証シーケンス時にデバイス上のビット・ライン結合ノイズが制限される。また、 検証シーケンス時に、ビット・ラッチの供給電圧を例えばＶＤＤ（約５ボルト） から約２ボルトに下げることにより、電力消費量が制限される。 １つの実施例では、パス・トランジスタは、ＶＤＤ供給端子に結合されたソー スと、随意的に使用可能化トランジスタを通してビット・ラッチの入力に結合さ れたドレーンとを有するｐチャネル・トランジスタから成る。ビット・ラインの 電圧が該ｐチャネル・トランジスタのターン・オン・スレショルドより低下する と、ＶＤＤ供給電圧がパス・ゲートを通してビット・ラッチの入力に送られ、該 ビット・ラッチの状態を所望の定数にセットする。代わりのシステムはｎチャネ ル・トランジスタに基づくことができ、それは、ビット・ラインの電圧レベルの 変化に基づいてグランド電位をビット・ラッチの入力に供給する。この構造を使 用すると、ビット・ラッチは、実質的にビット・ラインから電流を引き込むこと なく、ビット・ラインの電圧レベルの変化に応答する。 検証シーケンスはプログラム動作に役立つ。プログラム動作では、プロセスは 始めにプログラムされるべきメモリー・セルの集合のためのデータをビット・ラ ッチの集合に蓄積するステップを含む。ビット・ラッチのデータの一方の２進値 （１又は０、“プログラムする”値）に応答してプログラミング電位がビット・ ラインの集合中のビット・ラインにかけられるが、他方の２進値（０又は１、“ プログラムしない”値）ではかけられない。後述するビット・ラッチのインプリ メンテーションに従って、このプログラミング電位は、特定のデザインの必要に 適する高電圧であって良い。 プログラミング電位がかけられた後、検証シーケンスが実行される。検証シー ケンスの結果として、プログラムに成功したら定数値に移行するビット・ラッチ がリセットされることになり、その定数は“プログラムしない”値に対応する。 プログラム検証動作は、ページ・バッファー中の全てのビットが定数“プログラ ムしない”値にセットされているか否か感知することに基づく。 ページ・バッファーが全ての“プログラムしない値”を蓄積しているか否か感 知するプロセスを、後述するように単純な自動制御信号で実行することもでき、 またセンス増幅回路に基づく１バイトずつの感知を行って実行することもできる 。 好ましい実施例では、高いプログラミング電位をかける動作を制御するために ビット・ラッチを使用する。この手法は、パス・トランジスタを設けることによ って実行され、そのゲート端子はビット・ラッチの出力に接続され、そのドレー ンは高プログラミング電位の源に接続される。パス・トランジスタのソースは、 イネーブル・トランジスタを通してビット・ラインに結合される。これにより、 ビット・ラインの電圧レベルを制御するために、ビット・ラッチとは関係なく、 高電圧源を使用することが可能となる。また、マルチレベル電圧源をパス・トラ ンジスタのドレーンに接続すれば、この同じパス・トランジスタをプレチャージ 経路のために使用することができる。そうすれば、プレチャージ電圧と、プログ ラミング電圧とをビット・ラインにかけることが可能となる。また、ビット・ラ ッチからデータ入出力ラインへデータを転送するプロセス中に定電圧レベルをか けることにより、この同じビット・ラッチ出力を使って該データの内容をチップ 出力ラインに、或いはオンチップ・キャッシュメモリーに、転送することができ る。 本発明の好ましいフラッシュ・メモリー・デバイスでは、セルのフローティン グ・ゲートに充電して該セルのための高ターンオン・スレショルドを確立するこ とによって該セルが消去され、該フローティング・ゲートから放電させて低ター ンオン・スレショルドを確立することによって該セルがプログラムされることと なるように、セルの極性が設定される。ページ・バッファーは、対応する１Ｋビ ット・ラインに結合され、１Ｋ（１０２４）ビットの情報を蓄積し、次にそれら のビットをパラレルにプログラムするために使用される。従って、ページ・バッ ファーは、１Ｋビット・ラインにマッピングする１Ｋビット・ラッチを用いて構 成される。ビット・ラッチのデータが１にセットされると、対応するセルはプロ グラム動作時に高プログラミング電圧を受け取る。もしセルが首尾良くプログラ ムされれば、即ちスレショルド電圧が充分に低くなったならば、ラッチの内容は 検証動作時に０にリセットされる。この様にして、次のプログラム再試行時に該 セルは再びプログラムはしない。全てのビット・ラッチが０にリセットされたな らば、プログラム動作は終了する。データ値１にとどまっているラッチがもしあ れば、プログラム動作が再試行される。 低電流ビット・ラッチはページ・モード読み出し動作にも使用される。ページ ・モード読み出し動作は、始めに全てのビット・ラッチを“プログラムする”値 、即ち検証動作に応答して蓄積される定数値の補数、にプリセットする動作に基 づいている。検証シーケンスは、ページのワード・ラインの読み出し電位で行わ れる。検証動作後に、読み出し電圧がかけられたときに伝導状態をもってセルが アクセスされたビット・ラインに接続されている全てのビット・ラッチが該定数 にリセットされる。ページ・バッファー中の他のラッチは、該定数の補数にセッ トされた状態にとどまる。ページ読み出しアクセスは、チップからデータを読み 出すためにビット・ラッチに提供される。ビット・ラッチは大電流を供給できる と共にキャパシタンスを殆ど持っていないので、読み出しプロセスはデータのペ ージのために相当高速化する。この様な読み出し動作の第１バイトは、ページ・ バッファーにデータをロードするのに必要な長さの時間を必要とする。しかし、 その後のバイトは全てビット・ラッチのアクセス速度で読み出されるが、それは 従来技術の大規模フローティング・ゲート・メモリー・アレイのアクセス速度よ り相当高速であり得る。５００ビットより大きくて、好ましくは１０００ビット 幅より大きなページ・バッファーで、相当の平均速度増加が達成される。 この構造は、ページ・モード消去検証動作にも使われる。この動作では、ビッ ト・ラッチは始めに前もって“プログラムする”値に蓄積される。消去後、ワー ド・ライン電圧は消去検証プロセスのためにセットされる。消去動作の結果とし てフローティング・ゲート・セルが高スレショルドになったならば、どのビット ・ラッチも検証動作によってリセットされるべきではない。もし、いずれかがリ セットされれば、消去プロセスを再試行することができる。 本発明は、集積回路メモリーとして特徴づけられても良いものである。該メモ リーでは、複数のビット・ライン制御エレメントがアレイ中の対応するビット・ ラインに結合される。このビット・ライン制御エレメントは、対抗するインバー ターを伴う標準的ＳＲＡＭ型ラッチ等のメモリー・エレメントを含んでいる。第 １手段は、該メモリー・エレメントと対応するビット・ラインとに接続されてい て、ロード制御入力を有する。この第１手段は、該ロード制御入力の信号に応答 して、対応するビット・ラインと該メモリー・エレメントとの間に電流経路を接 続する。この第１手段は、パス・トランジスタ又はこれと同等の技術を用いて実 現されるものであって、例えばＳＲＡＭキャッシュ又はその他の該デバイス上の 他のバッファーなど、外部回路から、プログラムされるべきデータを該メモリー ・エレメントにロードするプロセスの際などに、対応するビット・ラインから該 メモリー・エレメントに制御ビットをロードするために使われる。 該ビット・ライン制御エレメントは第２手段を含んでいて、この手段は、メモ リー・エレメントと、ＶＤＤ端子などの定供給源とに接続される。この第２手段 は、イネーブル入力と、該イネーブル入力の信号によって作動可能にされたとき に対応するビット・ライン上の明確に限定された電圧レベルに応答して該定供給 源をメモリー・エレメントに選択的に接続するために対応するビット・ラインに 接続される入力とを有する。これは、検証動作中にビット・ラインから絶縁され ている電流経路によって定数値をビット・ラッチの入力に供給するためである。 ビット・ライン制御エレメントには第３の手段も含まれており、これも、パス ・ゲートに基づいていて、イネーブル入力と、メモリー・エレメントの出力に接 続された入力とを有する。このパス・ゲートは、イネーブル入力の信号によって 作動可能にされたときに、メモリー・エレメントから絶縁されている電流経路に よって、メモリー・エレメントに蓄積されている制御ビットの一方の状態に応答 してビット・ライン電圧源を対応するビット・ラインに選択的に接続するために 使われる。ビット・ライン電圧源は、好ましくは、高プログラミング電位をビッ ト・ラインに供給し、プレチャージ電位をビット・ラインに供給し、グランド電 位をビット・ラインに供給する能力を与えるマルチレベル電圧源である。 本発明に従って、複数のビット・ライン制御エレメントに基づいてページ・バ ッファーを設ければ、デバイスで多様なページ・モード動作が可能となる。ペー ジ・モード動作を制御するために、複数のビット・ライン制御エレメントと結合 される制御状態マシーンが設けられ、これは、該第１手段、第２手段及び第３手 段のイネーブル入力に制御信号を供給して複数のビット・ライン制御エレメント のために制御ビット・ロード状態、プログラム状態、検証状態、及び読み出し状 態を確立する。この制御状態マシーンは、ロード状態では、デバイス上の列デコ ーダーを制御して、デバイス上のデータ入出力バスを介して供給される制御ビッ トをビット・ライン制御エレメントの集合にロードする。プログラム状態では、 この状態マシーンは、ビット・ライン電圧源をプログラム電位にセットし、信号 を該第３手段のイネーブル入力に供給してプログラム電位を対応するビット・ラ インに転送させる。検証状態では、状態マシーンは、該第３手段を作動可能にし て該第３手段を通してプレチャージ電位をビット・ラインにかけることにより、 複数のビット・ラインをプレチャージする。このとき、検証電位が選択されたワ ード・ラインにかけられると共に信号が該第２手段のイネーブル入力に結合され 、これにより、もしビット・ラインが該第２手段のターンオン・スレショルドを 通過するならば、定数がメモリー・エレメントに蓄積されることになる。読み出 し状態では、状態マシーンは、ビット・ライン電圧源を読み出し電位にセットし 、信号を該第３手段のイネーブル入力に供給するので、もし制御エレメントが特 定の値を蓄積するならば読み出し電位がビット・ラインにかけられる。このとき デバイス中の列デコーダーは、ビット・ラインの集合をデータ入出力バスに接続 してビット・ライン制御エレメント中のメモリー・エレメントからデータの集合 を読み出しモードのデータ入出力バスに供給するように制御される。 パラレル・プログラム検証プロセス時には、３つの重要な問題が本発明にあり 、それは１）検証動作中の過剰な電流及び電力、２）ビット・ライン結合ノイズ 、及び３）検証プロセスのためのビット・ライン放電時間を含む。本発明のデザ インを用いて、ビット・ラッチへの電力供給を減少させることにより、検証動作 中の大電流及び過剰電力の問題が解決される。これにより、検証動作中にビット ・ラッチによって消費される電流が減少すると共に、デバイスの全体としての電 流消費量が減少する。本発明のビット・ラッチ構造を用いて検証パルスを奇数ビ ッ ト・ライン及び偶数ビット・ラインに別々に加えることにより、ビット・ライン 結合ノイズ問題を解決することができる。 ビット・ライン放電時間は、ビット・ラインのキャパシタンスと、セル放電電 流の大きさとによる。本発明のビット・ラッチ構造は、与えられたビット・ライ ン放電時間仕様の中で低電流、低キャパシタンス構造を利用することを可能にす る。 読み出し動作も、本発明によって改善される。普通は、読み出し動作は、フロ ーティング・ゲート・メモリー・アレイの中でのランダムアクセス・プロセスで あり、割合に低速で、通常の電流技術では１バイトあたり約１００ナノ秒を必要 とする。上記のページ・バッファー読み出し構想を用いれば、第１バイトを読み 出すのに約１マイクロ秒がかかり、その次の各バイトに例えば約５０ナノ秒かか るが、それは１Ｋビット（１２８バイト）のページ・バッファーについては１２ ７バイトである。後続のバイトの速度は、ビット・ラッチ・データを読み出す速 度で決まる。 従って、低電流ビット・ラッチ構造と、ビット・ラッチとビット・ラインとの 多目的に利用できる相互接続とに基づく改良されたページ・モード・フラッシュ ・メモリーのデザインが提供されている。効率の良いページ・モード・デバイス は種々の状況で動作速度を大幅に増大させる。 図面、詳細な説明、及び後続の請求項を検討すれば本発明の他の特徴及び利点 が分かる。 図面の簡単な説明 図１は、本発明のフローティング・ゲート・メモリー集積回路の基本ブロック 図である。 図２は、本発明と共に用いるのに適するフローティング・ゲート・メモリー・ アレイの構造を示す図である。 図３は、本発明のビット・ラッチ構造の略図である。 図４は、本発明のビット・ラッチ構造の好ましい実施例の回路図である。 図５は、本発明のビット・ラッチを用いて実行されるプログラム及びプログラ ム検証動作を示すフローチャートである。 図６は、本発明のページ読み出しプロセスを示すフローチャートである。 図７は、本発明のページ・モード消去検証プロセスを示すフローチャートであ る。 詳細な説明 図１−７を参照して、本発明の好ましい実施例について詳細に説明する。その うち、図１−４は本発明に従って利用される構造を示し、図５−７は本発明によ り提供される低電流ビット・ラッチを利用して実行されるプロセスを示す。 図１はフローティング・ゲート・メモリー・セルのアレイ１０を含む集積回路 メモリーのブロック図である。本発明の低電流ビット・ラッチを伴うページ・バ ッファー１１がフローティング・ゲート・メモリー・セルのアレイ１０に結合さ れている。ページ・バッファー１１の中の低電流ビット・ラッチは、フローティ ング・ゲート・メモリー・セルのアレイ１０を通るビット・ラインの集合１２の 中のそれぞれのビット・ラインに結合されている。ビット・ラインの集合１２は 、ビット・ラインの集合のうちの部分集合をデータ入出力バス１４へ選択するた めの列デコーダー１３に結合されている。１例では、データ入出力バス１４は１ ６ビット幅（２バイト）であり、ビット・ラインの集合１２は１Ｋ（１０２４） ビット（１２８バイト）幅である。従って、列デコーダー１３は、ライン１５を 介してデバイス上のアドレス指定回路１６から供給されるアドレス指定信号に応 答してビット・ラインの集合１２から一度に１６本のビット・ラインをデータ入 出力バス１４へ選択する。フローティング・ゲート・メモリー・セルのアレイ１ ０には、フローティング・ゲート・メモリー・セルのアレイ１０の中のワード・ ラインの集合１８を駆動するワード・ライン・ドライバー１７の集合も結合され ている。ワード・ライン・ドライバーはデバイスのアドレス指定回路１６からラ イン１９で供給されるアドレス指定信号に応じてセルの特定の行を選択する。随 意的に、ＳＲＡＭキャッシュ２０が該集積回路メモリーに含まれている。ＳＲＡ Ｍキャッシュ２０は、ライン２１を介してデータ入出力バス１４に接続されてい て、フローティング・ゲート・メモリー・セルのアレイ１０のためにデータを蓄 積し たりデータを読み出したりするためのキャッシュ（バッファーとも呼ばれる）と して作用する。該集積回路メモリーのための適応性のある入出力インターフェー スを提供するために、データはキャッシュ２０の中へ転送され、キャッシュ２０ からフローティング・ゲート・メモリー・セルのアレイ１０の中に転送され、ま たその逆にも転送される。 この集積回路メモリーは制御状態マシーン２１も含んでおり、これは、ライン ２２でＳＲＡＭキャッシュ２０に制御信号を供給し、ライン２３でアドレス指定 回路１６に制御信号を供給し、ページ・バッファー１１と、ライン２９でページ ・バッファーに接続されているマルチレベル電圧源２５とにライン２４で制御信 号を送る。また、ライン２８を介してワード・ライン・ドライバー１７に結合さ れているマルチレベル電圧源２７にライン２６で制御状態マシーンから制御信号 が供給される。 ＳＲＡＭキャッシュ２０は、アドレス指定回路１６からのライン３０上のアド レス指定信号と、制御状態マシーン２１からのライン２２上の制御信号とに応答 して、入出力動作でフローティング・ゲート・メモリー・セルのアレイ１０のた めに協同的に作用する。 アドレスがアドレス・バス３１で集積回路メモリーに供給される。アドレス・ バス３１はアドレス指定回路１６に結合されている。このアドレス指定回路は、 ワード・ライン・ドライバー１７、列デコーダー１３、及びＳＲＡＭキャッシュ ２０のためにアドレス指定信号を作る。 また、モード制御入力もライン３２で制御状態マシーン２１に供給される。ラ イン３２上のモード制御入力は、外部の源から該集積回路メモリーに供給されて も良いし、当該技術分野で知られているように、アドレス及びデータ・ラインを デコーディングすることによって作られても良い。 本発明に従って、制御状態マシーン２１は、ページ・バッファー１１中の低電 流ビット・ラッチを利用して、ページ・モード・プログラム動作、ページ・モー ド・プログラム検証動作、ページ・モード読み出し動作、ページ・モード消去検 証動作のためのプロセスを実行する。これらのプロセスは、図２−４を参照して 好ましいフローティング・ゲート・メモリー・アレイ及びページ・バッファー構 造を説明した後に、もっと良く理解できる。 図２は本発明のフラッシュＥＥＰＲＯＭアレイの好ましい構造を示しており、 ここでは２列のフラッシュＥＥＰＲＯＭセルが１本の金属ビット・ラインを共有 している。図２はアレイの列を４対示しており、列の各対は、ドレーン・ソース ・ドレーン構成のフラッシュＥＥＰＲＯＭセルを含んでいる。 即ち、列の第１の対１２０は、第１ドレーン拡散ライン１２１と、ソース拡散 ライン１２２と、第２ドレーン拡散ライン１２３とを含んでいる。ワード・ライ ンＷＬ０〜ＷＬ６３は、各々、列の対のうちの第１の対のセルと、列の対のうち の第２の対のセルとのフローティング・ゲートの上に載っている。列の第１対１ ２０は、セル１２４と、セル１２５と、セル１２６と、セル１２７とを含む１列 を含んでいる。今、ワード・ラインＷＬ２〜ＷＬ６１に結合されているセルは図 示されていない。列の第１の対１２０の第２の列はセル１２８と、セル１２９と 、セル１３０と、セル１３１とを含んでいる。アレイの同じ列に沿って、列の第 ２の対１３５が示されている。それは、鏡像をなすように展開されている点を除 いて列の対１２０と同様の構造を持っている。列の第２の対１３５も、第１対１ ２０と同じ金属ビット・ラインＭＴＢＬ０に接続されている。 列の対のうちの第１の列の中の、例えばセル１２５などのセルは、ドレーン拡 散ライン１２１にドレーンを有し、ソース拡散ライン１２２にソースを有する。 フローティング・ゲートが第１ドレーン拡散ライン１２１とソース拡散ライン１ ２２との間のチャネル領域の上に載っている。ワード・ラインＷＬ１はセル１２ ５のフローティング・ゲートの上に載ってフラッシュＥＥＰＲＯＭセルを確立し ている。 列対１２０と列対１３５とはアレイ仮想グランド拡散１３６（ＡＲＶＳＳ）を 共有している。列対１２０のソース拡散ライン１２２はグランド拡散１３６に結 合されている。同じく、列対１３５のソース拡散ライン１３７もグランド拡散１ ３６に結合されている。 前述したように、セルの列の各対１２０は１本の金属ラインを共有している。 従って、ブロック右選択トランジスタ１３８とブロック左選択トランジスタ１３ ９とが含まれている。トランジスタ１３９は、ドレーン拡散ライン１２１にドレ ーンを有すると共に、金属接点１４０に結合されたソースと、ライン１４１上の 制御信号ＢＬＴＲ１に結合されたゲートとを有する。同じく、右選択トランジス タ１３８は、ドレーン拡散ライン１２３にソースを有すると共に、金属接点１４ ０に結合されたドレーンと、ライン１４２上の制御信号ＢＬＴＲ０に結合された ゲートとを有する。トランジスタ１３８及び１３９を含む選択回路は、第１ドレ ーン拡散ライン１２１と第２ドレーン拡散ライン１２３とを金属接点１４０を通 して金属ライン１４３（ＭＴＢＬ０）に選択的に接続できるようにする。図から 分かるように、列対１３５は、同じく金属接点１４６に接続されている左選択ト ランジスタ１４４と右選択トランジスタ１４５とを含んでいる。接点１４６は、 列対１２０に結合されている接点１４０と同じ金属ライン１４３に結合されてい る。この金属ラインは、追加の選択回路を伴う３列以上のセル列に共有されても 良い。 図２に示されている構造は、隣接するセル列からのリーク電流を阻止するため に隣接するドレーン・ソース・ドレーン単位から絶縁されている２本のセル列を 形成するドレーン・ソース・ドレーン単位に基づいている。感知回路においてリ ーク電流についての適切な許容誤差があるように、或いは、選択されていないセ ルからの電流リークに対する他の制御手段が存在するように、この構造を３列以 上の単位に拡張することができる。従って、例えば、与えられた絶縁された領域 の中に第４及び第５の拡散ラインを付加して、４本のセル列を提供するドレーン ・ソース・ドレーン・ソース・ドレーン構造を作り出すことができる。 Ｍ本のワード・ラインと２Ｎ本の列とから成るフラッシュＥＥＰＲＯＭセルの アレイを設けるために列対は水平方向に且つ垂直方向に展開される。該アレイは 、前述したように選択回路を通してフラッシュＥＥＰＲＯＭセルの列の対に各々 結合される金属ビット・ラインを僅かＮ本だけ必要とするに過ぎない。 図は２本の金属ビット・ライン１４３及び１５２（ＭＴＢＬ０−ＭＴＢＬ１） に結合された４つの列対１２０、１３５、１５０及び１５１だけを示しているけ れども、大規模フラッシュＥＥＰＲＯＭメモリー・アレイを確立するのに必要な だけ水平方向及び垂直方向に反復される。従って、１本のワード・ラインを共有 する列対１２０及び１５０が水平方向に反復されてアレイのセグメントを提供す る。セグメントは垂直方向に反復される。共有されているワード・ライン・ドラ イバーにそれぞれのワード・ラインが結合されているセグメントのグループ（例 えば８セグメント）をアレイのセクターと見なすことができる。 好ましいシステムでは、１０２４本の金属ビット・ラインが２０４８列のセル に共有される。１０２４本の金属ビット・ラインは、ページ・バッファー中のそ れぞれのビット・ラッチに接続される。ビット・ラッチは、次にいっそう詳しく 説明する検証プログラム動作、検証動作、読み出し動作及び消去検証動作のため に使用される、各金属ビット・ラインのための制御ビットを蓄積する。 図３はビット・ライン制御エレメントの基本構造を示しており、それは、図１ に記載されているメモリーなどの集積回路メモリーのためのページ・バッファー １１のビット・ラッチ２０６を含んでいる。図３は、図２の構造の例えば金属ビ ット・ラインＭＴＢＬ０に対応するビット・ライン２００を含んでいる。ビット ・ライン２００は、ページ・バッファー中のビット・ライン・セグメント２０２ をアレイの金属ビット・ライン２００から絶縁する目的のために使われるパス・ トランジスタ２０１に接続されている。パス・トランジスタ２０１は、ライン２ ０３上の制御信号ＢＬＩＳＯＢによって制御される。ページ・バッファー中のビ ット・ライン・セグメント２０２は、パス・ゲート２０４によって代表されてい る列選択回路に結合される。列選択パス・ゲート２０４はライン２０５上の列選 択信号Ｙ（Ｎ）によって制御されるが、このＮは、１６ビットの入出力バスを使 う１Ｋビット・ラインの集合では０から６３までである。ページ・バッファーは 、ビット・ラインがそれぞれ付随しているビット・ライン制御エレメントの列か ら成っている。各ビット・ライン制御エレメントは、ビット・ライン２００に結 合されたビット・ラッチ２０６を含んでいる。好ましいシステムではビット・ラ ッチ２０６は、当該技術分野で知られているように対抗するインバーターから成 るＳＲＡＭ型のメモリー・エレメントで実現される。ビット・ラッチ２０６は、 信号ＢＬＡＴＥＮを受け取るライン２０７で供給されるイネーブル入力を有する 。 ビット・ラッチ２０６が使用する電力はライン２０８で供給される。図示され ているように、ビット・ラッチ２０６の電力レベルをセットする信号LATCH POWE R(ラッチ電力)がライン２０８で供給される。通常、この電力レベルはデバイス のＶＤＤ電圧に対応する。しかし、それは、後述するように、種々の動作の時に 制御される。 ビット・ラッチ２０６は２つのデータ入力を有する。第１データ入力はライン ２１０で受信され、第２データ入力はライン２１２で受信される。ライン２１０ 上の第１データ入力は、直列に接続された第１パス・トランジスタ２１３及び第 ２パス・トランジスタ２１４を含むパス・ゲート構造に結合されている。パス・ トランジスタ２１４の反対側の端には定電圧源２１５が接続されている。パス・ トランジスタ２１４のゲートはビット・ライン・セグメント２０２に結合されて いる。パス・トランジスタ２１３のゲートは、ライン２１６上の検証制御信号Ｖ ＦＹ（Ａ、Ｂ）に結合されている。１実施例では、ビット・ラッチの別々の集合 をストローブするために２つ（或いはそれより多数の）検証制御信号（Ａ及びＢ ）がある。この実施例では、１つおきのビット・ラインがＶＦＹ（Ａ）を受け取 り、残りのビット・ラインはＶＦＹ（Ｂ）を受け取る。 ビット・ラッチ２０６へのライン２１２上の第２入力は、パス・トランジスタ ２０１によって主ビット・ライン２００から分離されているビット・ライン・セ グメント２０２からパス・トランジスタ２２０を通して供給される。パス・トラ ンジスタ２２０のゲートは、制御信号ＬＡＴＣＨＢを受信するライン２２１に接 続されている。 ビット・ラッチ２０６は出力２２２を有する。出力２２２は、マルチレベル電 圧源２２５とビット・ライン・セグメント２０２との間に直列に接続されている パス・トランジスタ２２３及びパス・トランジスタ２２４から成るパス・ゲート に制御入力として接続されている。ビット・ラッチ２０６のライン２２２上の出 力はパス・トランジスタ２２３のゲートに接続されている。パス・トランジスタ ２２４のゲートはライン２２６でデータ・ライン制御信号ＤＬＣＴＬ（Ａ、Ｂ） に接続されている。１実施例では、読み出しモードにおいて２つのＶＦＹ（Ａ、 Ｂ）信号と整合してビット・ラッチの集合を別々に感知する２つの（或いはそれ より多数の）データ・ライン制御信号（Ａ及びＢ）がある。 ビット・ラッチ２０６は、電流消費に関してビット・ライン２００にごく僅か の影響を与えるに過ぎず、該ビット・ラッチの電流必要量がページ・モード動作 中にビット・ライン２００の電流必要量と相克しないように、構成されている。 本発明の低電流ビット・ラッチで、多様な効率的ページ・モード・プロセスが実 現される。 第１入力２１０は、パス・トランジスタ２１４をオンにするのに充分に低い明 確に限定されたレベルへのビット・ライン２０２上の電圧レベルの変化に応答し て定数値をビット・ラッチ２０６にロードする回路を提供する。例えば、定電圧 源がＶＤＤであるならば、パス・トランジスタ２１４はｐチャネル・デバイスと して実現される。ライン２１６上の制御信号ＶＦＹがストローブされたときにビ ット・ライン２０２上の電圧レベルが低ければ、ビット・ライン２０２上の電流 を消費することなくその定数が定電圧源２１５からビット・ラッチ２０６にロー ドされる。 定電圧源２１５がグランドであれば、パス・トランジスタ２１４はｎチャネル ・デバイスとして他の修正事項と共に実現され、ビット・ライン２０２上の高電 圧レベルに反応して該定数をビット・ラッチ２０６にロードさせる。 ビット・ラッチ２０６への入力２１２は、ライン２２１上の制御信号ＬＡＴＣ ＨＢにより制御されてビット・ライン・セグメント２０２で供給されるデータ値 をロードする第２回路に接続されている。この経路は、主として列選択トランジ スタ２０４を通してデータをビット・ラッチ２０６にロードするために利用され 、これは割合に大電流データ源により駆動されることができる。しかし、この入 力は、ビット・ライン２００上の電圧レベルが感知されるときには使用不能にさ れる。 ビット・ラッチのライン２２２上の出力は第３回路に接続されており、この回 路は、ビット・ラッチ２０６に蓄積されている制御ビットとライン２２６上のイ ネーブル信号ＤＬＣＴＬとに応答してマルチレベル電圧源２２５からビット・ラ イン・セグメント２０２に選択された電圧レベルを転送するために利用される。 パス・ゲート２０１が使用可能にされているとき、マルチレベル電圧源２２５ により供給される電圧レベルは主ビット・ライン２００に送られる。ライン２２ ６上のイネーブル信号ＤＬＣＴＬは、ビット・ラインへのマルチレベル電圧源２ ２５の接続の持続時間を制御する目的で使用される。マルチレベル電圧源を高プ ログラミング電位にセットすることができ、そのプログラミング電位のビット・ ラインへの印加はビット・ラッチ２０６の内容によって制御される。また、マル チレベル電圧源２２５をＶＤＤ、グランド、或いは他の読み出し電位にセットす ることもでき、ＶＤＤ電圧レベルのビット・ライン・セグメント２０２への印加 はビット・ラッチの内容によって制御される。 本発明の他の特徴に従って、ビット・ラッチ２０６はライン２３０に第２出力 を有し、これは、ページ・バッファー中の全てのビット・ラッチ２０６が（プロ グラム検証のための）定数値を蓄積しているか否か判定するために、或いはペー ジ・バッファー中のいずれかのビット・ラッチ２０６が（消去検証のための）該 定数値を蓄積しているか否か判定するために、論理２３１に接続されている。論 理２３１は、ライン２３２で表されているように、ページ・バッファー中の各ビ ット・ラッチ２０６に結合された１入力を含んでいる。もし全てのビット・ラッ チ２０６が低定数を蓄積していれば（モード２３０で）、該論理機能の出力はラ イン２３３上で高レベルとなって全てのビット・ラッチがその低定数値にリセッ トされていることを示す。もしいずれか１つのビット・ラッチがその定数値にリ セットされていなければ、ライン２３３上の該論理機能の出力は低レベルとなり 、全てが該定数値にリセットされているわけではないことを示す。この論理は、 後述するようにプログラム又は消去検証状態の時に役立つ。 図４は、図３に示されている、ビット・ラッチ３１０を含むビット・ライン制 御エレメントの詳しい回路図である。ビット・ライン３００は、トリプル・ウェ ルＮＭＯＳトランジスタ３０２のソースに接続されている。トランジスタ３０２ は、サブストレートにｎ型のウェルを作り、次にそのｎ型ウェルの中にｐ型ウェ ルを作り、その中にＮＭＯＳトランジスタを形成することによって、形成される 。この実例におけるトリプル・ウェルＮＭＯＳトランジスタ３０２のサイズは、 幅が約４０ミクロンで長さが約１．２ミクロンである。この構造中のｐ型ウェル にはライン３０３上のバイアス電位ＰＷ１がかけられる。トランジスタ３０２の ゲートは、ライン３０１上の制御信号ＢＬＩＳＯＢによって制御される。ビット ・ライン・セグメント３０４がトランジスタ３０２のソースに接続されている。 ビット・ライン・セグメント３０４は、ｙ選択トランジスタ３０５のドレーンに 結 合されている。図示されている実施例におけるｙ選択トランジスタ３０５は、幅 が約３０ミクロンで長さが約１．２ミクロンの基本的ＮＭＯＳデバイスである。 トランジスタ３０５のソースは、端子３０６でデータ入出力バスに結合される。 トランジスタ３０５のゲートは、ライン３０７上のｙデコード信号Ｙによって 制御される。 図４に示されているビット・ライン制御エレメントはビット・ラッチ記憶エレ メント３１０を含んでおり、これはイネーブル回路を伴う基本的ＳＲＡＭ型記憶 エレメントである。記憶エレメント３１０は、ｎチャネル・トランジスタ３１２ と直列になっているｐチャネル・トランジスタ３１１から成る第１インバーター を含んでいる。ｐチャネル・トランジスタ３１１は、この実例では、幅が約３ミ クロンで長さが約１．６ミクロンである。ｎチャネル・トランジスタ３１２は、 この実例では、約３ミクロンの幅と約１．２ミクロンの長さとを有する。イネー ブル回路は、そのソースがグランド電位に結合されているｎチャネル・トランジ スタ３１３によって第１インバーターに結合されている。トランジスタ３１１及 び３１２のゲートはメモリー・エレメントのノード３１４に接続されている。ト ランジスタ３１１のドレーンとトランジスタ３１２のドレーンとはノード３２５ に結合されている。トランジスタ３１３のゲートもライン３１５上の制御信号Ｂ ＬＡＴＥＮに接続されている。 メモリー・エレメント３１０中の第２インバーターは、ｐチャネル・トランジ スタ３１８とｎチャネル・トランジスタ３１９とから成っている。ｐチャネル・ トランジスタ３１８は約６ミクロンの幅と約１．２ミクロンの長さとを持ってお り、ｎチャネル・トランジスタ３１９は、この実例では、約３ミクロンの幅と約 １．２ミクロンの長さとを持っている。トランジスタ３１８のドレーンとトラン ジスタ３１９のドレーンとはノード３２６に結合されている。トランジスタ３１ ８及び３１９のゲートはノード３２５に結合されている。 メモリー・エレメント３１０中のイネーブル回路はｐチャネル・トランジスタ ３２０も含んでおり、これは、この実例では、約３ミクロンの幅と約０．８ミク ロンの長さとを有する。ｐチャネル・トランジスタ３２０のソースは、ＬＡＴＣ ＨＰＷＲ信号を供給するノード３２１に結合されており、この信号は図３のＬａ ｔｃｈＰｏｗｅｒ信号に対応し、それは普通はＶＤＤである。ラッチ電力レベル は、後述するようにビット・ライン制御エレメントが関係する動作中に制御され る。 記憶エレメント３１０はノード３２６に出力を有し、それはトランジスタ３１ １及び３１２から成るインバーターへの入力としてノード３１４にフィードバッ クされ、また該エレメント３１０はノード３２５に出力を有し、これはトランジ スタ３１８及び３１９から成るインバーターの入力に接続されている。出力３２ ５、及び３２６をメモリー・エレメントに蓄積されているデータ・ビットの真の 値及び補数の値と見なすことができる。図示されている実例では、ＬＡＤＡＴＡ という記号が付されているノード３２６は真の出力であると見なされる。補数出 力はノード３２５に作られる。 メモリー・エレメント３１０への第１入力はライン３５０を介してノード３２ ５に供給される。ライン３５０は、ネイティブｎチャネル・トランジスタ３５１ 及びネイティブｐチャネル・トランジスタ３５２から成るパス・ゲートを通して 、ＶＤＤ３５３等の定電圧供給源に接続されている。ネイティブｐチャネル・ト ランジスタは、該デバイスのスレショルドが約マイナス１．２５ボルトとなるよ うにチャネル強化ドーピング無しに通常のＰＭＯＳプロセスを用いて形成される 。この実例では、該デバイスの幅は約５ミクロンであり、長さは約１ミクロンで ある。ネイティブｎチャネル・デバイス３５１は、チャネル強化ドーピング無し で形成され、従って約０．４５ボルトのスレショルドを有し、これはチャネルに 強化ドーピングを有する通常のｎチャネル・トランジスタより低い。 トランジスタ３５２のゲートはビット・ライン・セグメント３０４に接続され ている。トランジスタ３５１のゲートはライン３５４上の制御信号ＶＦＹに接続 されている。 メモリー・エレメント３１０の第２入力はビット・ライン・セグメント３０４ からパス・トランジスタ３５６を通して供給され、このトランジスタは、約１２ ミクロンの幅と約１．２ミクロンの長さとを有するｎチャネル・ネイティブ・デ バイスで実現される。トランジスタ３５６のゲートはライン３５７上の制御信号 ＬＡＴＣＨＢに接続されている。 メモリー・エレメント３１０の第１出力は、ノード３２６からネイティブｎチ ャネル・トランジスタ３６０のゲートに供給される。ｎチャネル・トランジスタ ３６０のソースは、マルチレベル電圧源によりノード３６１に作られるデータ・ ライン電力信号ＤＬＰＷＲに接続されている。トランジスタ３６０のドレーンは 、ネイティブｎチャネル・パス・トランジスタ３６２のソースに結合されている 。トランジスタ３６２のドレーンはビット・ライン・セグメント３０４に結合さ れている。トランジスタ３６２のゲートは、ライン３６３上のデータ・ライン制 御信号ＤＬＣＴＬによって制御される。トランジスタ３６０及びトランジスタ３ ６２は、約４ミクロンの幅と約１．２ミクロンの長さとを有するネイティブＮＭ ＯＳデバイスで実現される。 メモリー・エレメント３１０の第２出力は、ノード３２６に供給されると共に （ノード３１４を通して）ｎチャネル・デバイス３７０のゲートに供給される。 ｎチャネル・デバイス３７０のソースはグランドに結合され、ｎチャネル・デバ イス３７０のドレーンはＡＢＬＲＥＳ１ライン３７１に接続されている。トラン ジスタ３７０は、約３ミクロンの幅と約０．８ミクロンの長さとを有するＮＭＯ Ｓデバイスで実現される。ライン３７１上のＡＢＬＲＥＳ１信号は、ページ・バ ッファー中の他のビット・ラッチと共通にウィーク・プルアップ回路に接続され ていて、ライン３７１上の信号ＡＢＬＲＥＳ１のうちのいずれか１つが引き下げ ているならば（入力高レベル）ＡＢＬＲＥＳ１は低レベルとなって、ページ・バ ッファー中の全てのビット・ラッチがリセットされているか否か判定するＮＯＲ ゲート機能を提供する。 図３及び４に記載されているようなユニークな低電流ビット・ラッチ構造は、 図５に示されている効率的なページ・モード・プログラム及びプログラム検証動 作、図６に示されている効率的なページ読み出し動作、及び図７に示されている 効率的な消去検証動作を実行する能力を提供する。 はじめに図５を参照してプログラム及びプログラム検証プロセスについて説明 する。好ましいシステムでは、プログラム及びプログラム検証プロセスはデータ のページをページ・バッファー中のビット・ラッチにロードすることから始まる （ブロック５０１）。好ましい実施例ではデータのページは少なくとも５００ビ ットであり、好ましくは１Ｋ（１０２４ビット）或いはそれよりもっと多量のデ ータである。このプロセス中、ビット・ラッチはＢＬＡＴＥＮ信号によって使用 可能にされ、ラッチ電力(latch power)は完全な供給電位ＶＤＤにセットされ、 ＬＡＴＣＨＢ入力は高レベルにセットされ、データが１バイトずつビット・ラッ チに転送されてゆくときＹ信号は列デコード動作毎にパルス化される。 該プロセスの次のステップは、ページ・バッファー中の全てのメモリー・エレ メントがリセットされているか否か判定する（ブロック５０２）。これは、ライ ン３７１上のＡＢＬＲＥＳ１信号を試験することにより判定される。もしそれが 高レベルならば、全てのビット・ラッチがリセットされている。さもなければ、 少なくとも１つのビット・ラッチがリセットされていない。もし全てがリセット されていれば、ブロック５０３に示されているように、プログラム及び検証が成 功していて（或いはプログラムが不要である）プロセスは完了する。もしブロッ ク５０２で少なくとも１つのビット・ラッチがセットされたままになっていると 判定されたならば、アルゴリズムは、プログラム再試行限度に達しているか否か 判定する（ブロック５０４）。もし再試行限度に達していたら、プロセスは終わ り、エラーが表示される。もし再試行限度に達していなければ、アルゴリズムは ブロック５０５に進み、ビット・ラッチ中のメモリー・エレメントがリセットさ れていないビット・ラインだけにプログラミング電位をかける（或いは再びかけ る）。 ブロック５０５で、データをビット・ラッチからアレイへプログラムするため にプログラム電圧がかけられる。このステップで、ライン３６１上のＤＬＰＷＲ はプログラム高電圧にセットされ、ラッチ電力(latch power)は高電圧にセット され、ライン３０１上の制御信号ＢＬＩＳＯＢは高電圧にセットされる。これに より、もしノード３２６のメモリー・エレメント３１０の出力が高ければＤＬＣ ＴＬ信号をパルス化することにより高電圧をビット・ライン３００に転送するこ とができる。メモリー・エレメント３１０の出力が低ければ、高いプログラミン グ電圧はそのビット・ラインには接続されない。 プログラム・サイクル後に、ビット・ラインはプレチャージされる（ブロック ５０６）。ビット・ラインは本発明のビット・ラッチ構造を用いてラッチ電力 (latch power)をＶＤＤにセットし、ライン３６３上のＤＬＣＴＬ制御信号をＶ ＤＤにセットし、ライン３６１上のデータ・ライン電力(data line power)をＶ ＤＤにセットし、ＢＬＩＳＯＢ信号ライン３０１をＶＤＤにセットし、Ｙ選択ト ランジスタ３０５をオフにすることによって、プレチャージされる。従って、ビ ット・ライン３００はＶＤＤレベルに、或いは約ＶＤＤ−ＶＴに、プレチャージ されるが、このＶＴはＮＭＯＳスレショルド電圧である。 ビット・ラインがプレチャージされた後、ビット・ラインは絶縁され、検証電 位がアレイにかけられる（ブロック５０７）。ワード・ラインは検証電位にセッ トされる。このステップ中、ラッチ電力latch powerは、検証動作中に消費され る電力の量を減らすために、約２ボルトに下げられる。ＤＬＣＴＬ信号ライン３ ６３はデータ・ライン電力(data line power)をビット・ラインから絶縁するた めに低くセットされ、ＢＬＩＳＯＢ信号ライン３０１は高くセットされ、Ｙ選択 トランジスタはオフにされる。検証電位をかけた後、検証入力がストローブされ る（ブロック５０８）。これは、ライン３５４上のＶＦＹ制御信号をストローブ することにより行われる。この動作の時、Ｙ選択トランジスタはオフにされたま まである。もしＶＦＹ信号がストローブされたときにノード３０１におけるビッ ト・ラインの電圧がトランジスタ３５２をオンに切り換えるのに充分に低ければ 、ＶＤＤ電位がメモリー・エレメント３１０のノード３２５にかけられる。その 結果として、メモリー・エレメントがリセットされ、ライン３２６の出力が低く なる。もしビット・ライン上のアクセスされたセルが低いスレショルドを有する ならば、プレチャージされたビット・ラインはそのセルを通して放電され、該ビ ット・ライン上の電圧レベルはトランジスタ３５２のターン・オン・スレショル ドより低くなる。このように、メモリー・エレメント３１０はビット・ライン上 の電流を得ようとして奮闘することはなく、割合に高速の検証動作が達成される 。 ブロック５０８でビット・ラッチの検証入力をストローブした後、プロセスは 巡ってブロック５０２に進み、再試行の敷居回数の間、検証に不合格になったセ ルのプログラミングを再試行する。 本発明のユニークなビット・ラッチ構造は、図６に示されているような効率の 良いページ読み出し動作を考慮に入れたものである。この動作では、アルゴリズ ムは、ライン３２６上の出力が高くなるように全てのビット・ラッチを定数値に セットすることから始まる（ブロック６００）。全てのビット・ラッチをパラレ ルに高くセットする１つの手法は、全てのビット・ラインのためにＹ選択トラン ジスタ３０７の全てをオンにすることによって達成される。ライン３２１上のラ ッチ電力レベルは約１ボルトに下げられる。データはノード３０６においてＶＤ Ｄで供給され、ＬＡＴＣＨＢ信号ライン３５７はＶＤＤにセットされる。この様 にして、データ値がラッチの入力３１４に転送される。このポイントで、割合に 低電流のパラレル動作でデータをセルにラッチするためにラッチ電力がゆっくり 上げられる。或いは、ビット・ラッチへのローディングと同様の列デコーディン グ動作によってビット・ラッチを１バイトずつセットすることもできる。 全てのビット・ラッチがプリセットされた後、アルゴリズムは検証処理手順に 進み、この処理手順は始めにビット・ラインのプレチャージに基づいている（ブ ロック６０１）。このプレチャージは、図５のブロック５０６について説明した のと同じ制御信号を用いて行われる。ビット・ラインをプレチャージした後、読 み出し電位がワード・ラインにかけられる（ブロック６０２）。この場合も、こ のプロセスのための制御信号は、図５のブロック５０７の時に適用されるものと 同様である。読み出し電位をかけた後、ビット・ラッチの検証入力がストローブ される（ブロック６０３）。これは、図５のブロック５０８の動作と同様である 。検証入力をストローブした後、集積回路のデータ入出力バスを読むために、ビ ット・ラッチに蓄積されている制御ビットを使用できる様になる(ブロック６０ ４)。このプロセスは、ＤＬＰＷＲ値をグランドにセットし、ＤＬＣＴＬ値をＶ ＤＤにセットし、ＢＬＩＳＯＢ信号をグランドにセットし、ＬＡＴＣＨＢ信号を グランドにセットすることによって実行される。Ｙトランジスタは、列デコーデ ィング動作に応答してパルス化される。もしビット・ラッチがリセットされてい れば、ライン３２６上の出力ＬＡＤＡＴＡは低くなり、グランドとビット・ライ ン・セグメント３０４との接続が阻止される。しかし、もしそれがリセットされ ていなければ、メモリー・エレメントに蓄積されている高い値がグランドをビッ ト・ライン・セグメント３０４に結合させ、それはセンス増幅器に転送される。 ビット・ラッチとセンス増幅器との間でのローディングが低キャパシタンス （ビット・ラインが絶縁されている）で行われ、ビット・ラッチから大電流を利 用できるので、高速ページ・アクセスが達成される。随意的に、より適応性のあ るインターフェースのためにデータをＳＲＡＭキャッシュにロードすることがで きる。 この様にページ・モード読み出しが与えられ、その場合、第１バイトは図６の プロセスが実行された後に利用可能となり、それには、ビット・ライン整定時間 等により、１マイクロ秒程度の時間がかかる。しかし、ページ中のその後の全て のバイトはＳＲＡＭのような速度で読み取り可能であり、これはフローティング ・ゲート・メモリー・アレイの通常の読み出しより遥かに高速である。例えば、 フローティング・ゲート・メモリー・アレイの典型的な読み出し時間は約１００ ナノ秒であるが、ビット・ラッチからの典型的な読み出し時間は５０ナノ秒程度 或いはそれよりもっと短い。１２８バイトのページ・バッファーでは、パラレル に読み出すとき、第１バイトは約１マイクロ秒で利用可能となり（アレイから直 接に１０バイトを読み出すのと同等）、次の１２７バイトの全部が、ビット・ラ ッチから逐次にでもランダムにでも、５０ナノ秒のアクセス時間で読み出せる。 図６に示されているようなページ読み出しプロセスを用いると全体としてのスル ープットが増大する。 図７は、本発明の低電流ビット・ラッチを用いる消去検証動作の例を示してい る。このプロセスは、消去動作後に始まるプロセスであり、ここで説明する実施 例ではアレイ中のメモリー・セルのブロックのフローティング・ゲートを充電し て、消去された全てのセルについて高スレショルド電圧を確立する動作に基づい ている。消去後、図６のブロック６００を参照して説明したような手法によって ビット・ラッチは定数値１にセットされる（ブロック７００）。次に、ビット・ ラインがプレチャージされる（ブロック７０１）。これも、図５のブロック５０ ６を参照して説明したプロセスと同様である。ビット・ラインがプレチャージさ れた後、消去検証電位がワード・ラインにかけられる（ブロック７０２）。これ は、消去検証電位がワード・ラインにかけられるという点を除いて、図５のブロ ック５０７を参照して説明したプロセスと同様である。その電位はＶＤＤに近く て、例えば４．５ボルトであり、消去検証マージンを確立する。消去検証電位が かけられた後、図５のブロック５０８を参照して説明したように、ビット・ラッ チの検証入力がストローブされる（ブロック７０３）。ビット・ラッチをストロ ーブした後、アルゴリズムは低スレショルドのセルが見つかったか否か判定する （ブロック７０４）。低スレショルドのセルがあればビット・ラッチがリセット されるという結果がもたらされる。従って、図５のブロック５０２を参照して説 明した全てのビット・ラッチがリセットされているか否か判定する動作とは反対 の、いずれか１つのビット・ラッチがリセットされているか否か判定する動作が 必要である。列デコーダーを通してビット・ラッチを１バイトずつ読み込む読み 出しプロセスによってこれを達成することができる。或いは、例えば、１つのセ ルがリセットされているか否か判定するＮＯＲ機能を用いるなど、論理を用いて ビット・ラッチの出力をパラレルに感知しても良い。 低スレショルドのセルが見つからなかったならば、プロセスはブロック７０５ に示されているように終了する。もし、低スレショルドのセルが見つかったなら ば、アルゴリズムは再試行限度に達しているか否か判定する（ブロック７０６） 。もし、再試行限度に達していれば、プロセスはブロック７０５で終了し、エラ ーが表示される。もし再試行限度に達していなければ、再消去動作が実行される （ブロック７０７）。 図４のビット・ラッチ構造は、ｐチャネル・トランジスタ３５２の代わりにｎ チャネル・トランジスタを使用するように修正されても良い。ｎチャネル方式で は、トランジスタ３５２、３５１及び３７０はノード３２６に接続され、トラン ジスタ３５２のソースは接地される。トランジスタ３５２（この実施例ではｎチ ャネル）のゲートはビット・ライン・セグメント３０４に接続される。ｎチャネ ル・アプローチは消去検証シーケンスに特に良く適している。例えば、消去検証 シーケンスは次のステップを含んでいる： １） ノード３２６が高レベルを蓄積するように全てのビット・ラッチをプ リセットする。 ２） 全てのビット・ラインを高レベルにプレチャージする。 ３） 消去検証のために電圧レベルをワード・ラインにかける。 ４） 検証電位がストローブされるとき、それらの消去された高スレショル ド・セルについて、ビット・ラインは高い状態にとどまる。そのためにノード３ ２６はゼロにリセットされる。もし低スレショルド・セルが存在するならば、そ のセルを通してビット・ラインはグランドに放電され、低スレショルド・セルに 関連しているビット・ラッチ・ノード３２６はプリセットされた高い値にとどま っている。するとノード３７１が引き下げられて他の再試行パルスをトリガーす る。 従って、本発明は、パラレル・プログラム及びプログラム検証アルゴリズム、 ページ・モード読み出し、ページ・モード消去検証を支えるユニークなビット・ ライン制御エレメント構造を提供するものである。このユニークなビット・ラッ チ構造により解決される３つの重要な問題は、ラッチ構造での高度にパラレルな 動作に関連する過剰電流及び電力衝突の問題、パラレル動作中にビット・ライン 間に発生するかも知れないビット・ライン結合ノイズ、及び検証動作に付随する ビット・ライン放電時間を含んでいる。過剰電流及び電力衝突の問題は、ビット ・ラッチにおけるメモリー・エレメントの電力レベルを制御する能力を供給する ことによって解決される。即ち、デバイスの電流消費を減らすためにビット・ラ ッチ電力が適当なときに下げられる。隣り合うビット・ライン同士の容量性結合 に起因するビット・ライン結合問題は、偶数奇数ビット・ライン論理によって解 決されることができ、図４の構造においてＶＦＹ信号及びＤＬＣＴＬ信号をスト ローブするために２組の制御信号が使用される。交互にストローブすることによ り、隣り合うビット・ライン同士が同時に感知されることはなくなり、それらの 間のフリンジング容量（fringing capacitance）が望ましくない妨害を引き起こ すことはなくなる。 ビット・ライン放電時間は、ビット・ライン容量とセル放電電流とに依存する 。しかし、検証プロセス中、ビット・ラインはビット・ラッチから絶縁されるの で、電流消費量を求めてビット・ラッチ構造と争うことによって放電時間が複雑 化することはない。従って検証プロセスを実行する状態マシーンは計算される一 定の時間を使用することができる。或いは、基準ビット・ラインコンデンサから 放電させて、その基準ビット・ライン・コンデンサのレベルの検出に応答してタ イムアウト信号を作るために、基準フローティング・ゲート・セル等の小さな電 流源 を使用しても良い。この基準ビット・ライン・コンデンサ方式は、計算された一 定の時間を使用することで可能となるよりも多くのチップ固有検証時間を提供す る。 ページ・モード読み出し動作のために同じビット・ラッチが使用される。在来 のフラッシュ・メモリー読み出し動作はランダム・アクセスで、割合に低速であ る。しかし、本発明のユニークなビット・ラッチを使って上記のように高速ペー ジ・モード読み出しアクセスを実行することができる。 最後に、フラッシュ・メモリー・デバイスでの消去動作を高速化するために使 用することのできるページ・モード消去検証プロセスについて説明する。 フラッシュ消去状態がフローティング・ゲート・メモリー・セルの高スレショ ルドとして定義され、プログラムされた状態が低スレショルドとして定義される メモリー・セルを主として参照して本発明を説明した。しかし、フラッシュ・セ ルが低スレショルドを有するときに該セルは消去されていると定義され、該セル が高スレショルドを有するときに該セルはプログラムされていると定義されるな らば、本発明を適用することができる。 本発明の好ましい実施例についての以上の記述は、例証及び説明のために呈示 されている。余すところ無く述べたり、本発明を開示されている形だけに厳密に 限定したりすることは意図されていない。明らかに、この技術分野の専門家にと っては多くの修正形及びバリエーションが明白である。本発明の範囲は、次の請 求項及びその同等物によって確定されるべきものである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リー ユ スイ 台湾 カオシュン セクション ４ チュ ン ワー ロード 65

Claims (1)

1. 【特許請求の範囲】 １．フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する列 と結合されているビット・ラインと、該アレイの中のセルの対応する行と結合 されているワード・ラインと、それぞれのビット・ラインに結合されているビ ット・ラッチとを含むフローティング・ケート・メモリー・セルのアレイのた めに、該アレイの中のメモリー・セルの集合の状態を判定する方法において、 前記方法は： そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にする ビット・ラインの集合をプレチャージ電圧レベルにセットし； そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にする ワード・ラインにワード・ライン電圧をかけ； そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの 変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれ ぞれの電力レベルが明確に限定されたスレショルドを通過するビット・ライン に結合されているされているビット・ラッチの集合の中のビット・ラッチに定 数を蓄積するステップを有することを特徴とする方法。 ２．プレチャージ電圧レベルは、前記の明確に限定されたスレショルドより高い ことを特徴とする請求の範囲第１項に記載の方法。 ３．プレチャージ電圧レベルは前記の明確に限定されたスレショルドより低いこ とを特徴とする請求の範囲第１項に記載の方法。 ４．変化に応答するステップは、該定数の供給源とビット・ラッチの集合の中の それぞれのビット・ラッチの入力との間に、ゲート端子を有するパス・トラン ジスタを設け、ビット・ラインの集合の中のビット・ラインを該パス・トラン ジスタのゲート端子に接続することを含むことを特徴とする請求の範囲第１項 に記載の方法。 ５．変化に応答するステップは、電圧源とビット・ラッチの集合の中のそれぞれ のビット・ラッチの入力との問に、ゲート端子を有するｐチャネル・パス・ト ランジスタを設け、ビット・ラインの集合の中のビット・ラインを該ｐチャネ ル・パス・トランジスタのゲート端子に接続することを含んでおり、該プレチ ャージ電圧レベルは該ｐチャネル・パス・トランジスタをオフにするのに充分 に高く、前記の明確に限定されたスレショルドは該ｐチャネル・パス・トラン ジスタをオンにするのに充分であることを特徴とする請求の範囲第１項に記載 の方法。 ６．変化に応答するステップは、電圧源とビット・ラッチの集合の中のそれぞれ のビット・ラッチの入力との間に、ゲート端子を有するｎチャネル・パス・ト ランジスタを設け、ビット・ラインの集合の中のビット・ラインを該ｎチャネ ル・パス・トランジスタのゲート端子に接続することを含んでおり、該プレチ ャージ電圧レベルは該ｎチャネル・パス・トランジスタをオンにするのに充分 に高く、前記の明確に限定されたスレショルドは該ｎチャネル・パス・トラン ジスタをオンにするのに充分であることを特徴とする請求の範囲第１項に記載 の方法。 ７．応答するステップは、実質的にそれぞれのビット・ラインから電流を引き込 むことなく該定数をビット・ラッチに蓄積するステップを含むことを特徴とす る請求の範囲第１項に記載の方法。 ８．ビット・ラインの集合をプレチャージ電圧レベルにセットする前記ステップ の前に： ビット・ラッチの集合を前記定数の補数にプリセットするステップを含むこ とを特徴とする請求の範囲第１項に記載の方法。 ９．前記の応答するステップの後に： データのバイトを読み出すためにビット・ラッチの前記集合への読み出しア クセスを提供するステップを含むことを特徴とする請求の範囲第８項に記載の 方法。 １０．ビット・ラッチの前記集合は５００より多数の要素を含んでいることを特 徴とする請求の範囲第９項に記載の方法。 １１．ビット・ラッチの前記集合は１０００より多数の要素を含んでいることを 特徴とする請求の範囲第９項に記載の方法。 １２．前記の応答するステップの後に： ビット・ラツチの集合の中の全てのビット・ラッチが該定数を蓄積している か否か判定するステップを含むことを特徴とする請求の範囲第８項に記載の方 法。 １３．ビット・ラインの集合をプレチャージ電圧レベルにセットする前記ステッ プの前に： プログラムされるべきビット・ラッチの集合のデータを該アレイ中のメモリ ー・セルの集合の中に蓄積し； ビット・ラッチの集合の中の対応するビット・ラッチのデータに応答してビ ット・ラインの集合の中のビット・ラインにプログラミング電位をかけるステ ップを含むことを特徴とする請求の範囲第１項に記載の方法。 １４．前記の応答するステップの後に： メモリー・セルの集合のプログラミングを検証するために、ビット・ラッチ の集合の中の全てのビット・ラッチが該定数にセットされているか否か判定す るステップを含むことを特徴とする請求の範囲第１３項に記載の方法。 １５．前記プログラミング電位は５ボルトより大きいことを特徴とする請求の範 囲第１３項に記載の方法。 １６．プログラミング電位をかけるステップは、プログラミング電位の供給源と ビット・ラインの集合の中のビット・ラインとの間に、ゲート端子を有するパ ス・トランジスタを設け、ビット・ラッチの集合の中のそれぞれのビット・ラ ッチの出力を該パス・トランジスタのゲート端子に接続することを含むことを 特徴とする請求の範囲第１３項に記載の方法。 １７．ビット・ラインの集合をプレチャージ電圧レベルにセットする前記ステッ プの前に： ビット・ラッチの集合を前記定数の補数にプリセットするステップを含んで おり；前記の応答するステップの後に： 消去動作を検証するために、ビット・ラッチの集合の中のいずれかのビット ・ラッチが該定数にリセットされているか否か判定するステップを含むことを 特徴とする請求の範囲第１項に記載の方法。 １８．ビット・ラッチの複数の集合があり、前記の応答するステップは、始めに その複数の集合のうちの第１の集合における変化に応答し、次にその複数の集 合のうちの第２の集合における変化に応答することを含むことを特徴とする請 求の範囲第１項に記載の方法。 １９．該第１集合のビット・ラッチは該アレイ中の複数のビット・ラインの中の １つおきのビット・ラインに結合され、該第２集合中のビット・ラッチは該ア レイ中の前記の複数のビット・ラインの中の残りのビット・ラインに結合され ることを特徴とする請求の範囲第１８項に記載の方法。 ２０．ビット・ラッチの複数の集合があり、プログラム電位をかけるステップは 、始めにその複数の集合のうちの第１の集合の中のビット・ラッチに対応する ビット・ラインにプログラミング電位をかけ、次にその複数の集合のうちの第 ２の集合の中のビット・ラッチに対応するビット・ラインにプログラミング電 位をかけることを含むことを特徴とする請求の範囲第１３項に記載の方法。 ２１．該第１集合のビット・ラッチは該アレイ中の複数のビット・ラインの中の １つおきのビット・ラインに結合され、該第２集合中のビット・ラッチは該ア レイ中の前記の複数のビット・ラインの中の残りのビット・ラインに結合され ることを特徴とする請求の範囲第２０項に記載の方法。 ２２．電力供給電圧が該ビット・ラッチにかけられるようになっていて、前記の 応答するステップの時には該電力供給電圧が下げられることを特徴とする請求 の範囲第１項に記載の方法。 ２３．フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する 列と結合されているビット・ラインと、該アレイの中のセルの対応する行と結 合されているワード・ラインと、それぞれのビット・ラインに結合されている ビット・ラッチとを含むフローティング・ゲート・メモリー・セルのアレイの ために、該アレイ中のメモリー・セルの集合をプログラミングする方法におい て、 前記方法は： プログラムされるべきビット・ラッチの集合のデータを該アレイ中のメモリ ー・セルの集合に蓄積し； ビット・ラッチの集合の中の対応するビット・ラッチのデータに応答してビ ット・ラインの集合の中のビット・ラインにプログラミング電位をかけ； そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にする ビット・ラインの集合をプレチャージ電圧レベルにセットし； そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にする ワード・ラインにワード・ライン電圧をかけ； そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの 変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれ ぞれの電圧レベルが明確に限定されたスレショルドを通過するビット・ライン に結合されているされているビット・ラッチの集合の中のビット・ラッチに定 数を蓄積し； メモリー・セルの集合のプログラミングを検証するために、ビット・ラッチ の集合の中の全てのビット・ラッチが該定数にセットされているか否か判定す るステップを有することを特徴とする方法。 ２４．フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する 列と結合されているビット・ラインと、該アレイの中のセルの対応する行と結 合されているワード・ラインと、それぞれのビット・ラインに結合されている ビット・ラッチとを含むフローティング・ゲート・メモリー・セルのアレイに おいて、該アレイ中のメモリー・セルの集合を読み出す方法において、 前記方法は： 該アレイ中のビット・ラインの集合に結合されているビット・ラッチの集合 ビット・ラッチを定数値にセットし； そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にする ビット・ラインの集合をプレチャージ電圧レベルにセットし； そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にする ワード・ラインにワード・ライン電圧をかけ； そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの 変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれ ぞれの電圧レベルが明確に限定されたスレショルドを通過するビット・ライン に結合されているビット・ラッチの集合の中のビット・ラッチに該定数の補数 を蓄積し； 該ビット・ラインをビット・ラッチの集合中のビット・ラッチから絶縁させ ると共に、ビット・ラッチの集合に蓄積されているデータをデータ入出力構造 に転送するステップを有することを特徴とする方法。 ２５．フローティング・ゲート・メモリー・セルのアレイの中のセルの対応する 列と結合されているビット・ラインと、該アレイの中のセルの対応する行と結 合されているワード・ラインと、それぞれのビット・ラインに結合されている ビット・ラッチとを含むフローティング・ゲート・メモリー・セルのアレイに ついて、該アレイ中のメモリー・セルの集合を消去する方法において、 前記方法は： メモリー・セルの集合に消去電位をかけ； ビット・ラッチの集合を定数にプリセットし； そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にする ビット・ラインの集合をプレチャージ電圧レベルにセットし； そのメモリー・セルの集合の中のメモリー・セルへのアクセスを可能にする ワード・ラインにワード・ライン電圧をかけ； そのビット・ラインの集合の中のビット・ラインのそれぞれの電圧レベルの 変化にパラレルに応答して、ワード・ライン電圧をかけるステップの時にそれ ぞれの電圧レベルが明確に限定されたスレショルドを通過するビット・ライン に結合されているビット・ラッチの集合の中のビット・ラッチに該定数の補数 を蓄積し； メモリー・セルの集合の消去を検証するために、ビット・ラッチの集合中の いずれかのビット・ラッチが該定数にリセットされているか否か判定するステ ップを有することを特徴とする方法。 ２６．集積回路メモリーにおいて、この集積回路メモリーは： フローティング・ゲート記憶セルのアレイを有し、このアレイは、該アレイ 中のセルの対応する列と結合された複数のビット・ラインと、該アレイ中のセ ルの対応する行と結合された複数のワード・ラインとを含んでおり； データ入出力バスを有し； その複数のビット・ラインとデータ入出力バスとに結合されて、前記の複数 のビット・ラインから選択されたアドレス指定されたビット・ラインの集合を 該データ入出力バスに選択的に接続する列デコーディング回路を有し； 複数のビット・ライン制御エレメントを有し、その複数のビット・ライン制 御エレメントのうちのビット・ライン制御エレメントは前記の複数のビット・ ラインのうちの対応するビット・ラインに結合されており、この複数のビット ・ライン制御エレメントのうちの少なくとも１つのビット・ライン制御エレメ ントは： ａ） メモリー・エレメントを含んでおり； ｂ） 該メモリー・エレメントと対応するビット・ラインとに接続されてい てロード制御入力を有する第１手段を含んでおり、この第１手段は、該ロード 制御入力上の信号に応答して対応するビット・ラインとメモリー・エレメント との間に電流経路を選択的に接続して対応するビット・ラインからメモリー・ エレメントに制御ビットをロードさせるためのものであり； ｃ） 該メモリー・エレメントと定数供給源とに接続され、イネーブル入力 と、対応するビット・ラインに接続された入力とを有する第２手段を含んでお り、この第２手段は、該イネーブル入力上の信号により使用可能にされたとき に対応するビット・ラインから絶縁された電流経路によって対応するビット・ ライン上の明確に限定された電圧レベルに応答して該定数供給源を該メモリー ・エレメントに選択的に接続して定数を該メモリー・エレメントにロードする ためのものであり； ｄ） 対応するビット・ラインとビット・ライン電圧源とに接続されていて 、イネーブル入力と該メモリー・エレメントに接続された入力とを有する第３ 手段を含んでおり、この第３手段は、該イネーブル入力上の信号によって使用 可能にされたときに該メモリー・エレメントから絶縁された電流経路によって 該メモリー・エレメントに蓄積されている制御ビットの一方の状態に応答して 該ビット・ライン電圧源を対応するビット・ラインに選択的に接続するための ものであり； 前記の複数のビット・ライン制御エレメントに結合された制御論理を含んで おり、この制御論理は、該第１手段、第２手段、及び第３手段に信号を供給し て、ロード状態においては該第１手段を使用可能にし、プログラム状態におい ては該第３手段を使用可能にし、検証状態においては該第２手段を使用可能に することによって、この複数のビット・ライン制御エレメントのためにロード 状態、プログラム状態、及び検証状態を確立するようになっていることを特徴 とする集積回路メモリー。 ２７．前記の少なくとも１つのビット・ライン制御エレメント中のメモリー・エ レメントは： 真ノード及び補数ノードと； 該真ノードに接続された入力と該補数ノードに接続された出力とを有する第 １インバーターと； 該補数ノードに接続された入力と該真ノードに接続された出力とを有する第 ２インバーターとを有することを特徴とする請求の範囲第２６項に記載の集積 回路メモリー。 ２８．前記の少なくとも１つのビット・ライン制御エレメントの該第１手段は： 対応するビット・ラインと、該メモリー・エレメントの真ノード及び補数ノ ードのうちの一方との間に接続されたパス・ゲートから成り、このパス・ゲー トは、該第１手段のイネーブル入力に接続されている制御ゲートを有すること を特徴とする請求の範囲第２７項に記載の集積回路メモリー。 ２９．前記の少なくとも１つのビット・ライン制御エレメントの第２手段は： 該定数供給源と、該メモリー・エレメントの真ノード及び補数ノードのうち の一方との間に接続されたパス・ゲートから成り、このパス・ゲートは、対応 するビット・ラインに接続された制御入力と、検証制御信号に接続されたイネ ーブル入力とを有することを特徴とする請求の範囲第２７項に記載の集積回路 メモリー。 ３０．前記の少なくとも１つのビット・ライン制御エレメントの第３手段は： 該ビット・ライン電圧源と、対応するビット・ラインとの間に接続されたパ ス・ゲートから成り、このパス・ゲートは、該メモリー・エレメントの真ノー ド及び補数ノードのうちの一方に接続された制御入力と、データ・ライン制御 信号に接続されたイネーブル入力とを有することを特徴とする請求の範囲第２ ７項に記載の集積回路メモリー。 ３１．該制御論理は状態マシーンを含んでおり、この状態マシーンは： ロード状態においては、該列デコーダーを制御して、該データ入出力バスを介 して供給される制御ビットをビット・ライン制御エレメントの集合にロードし ； プログラム状態においては、該ビット・ライン電圧源をプログラム電位にセ ットし、前記の少なくとも１つのビット・ライン制御エレメントの該第３手段 のイネーブル入力に信号を供給して該プログラム電位を対応するビット・ライ ンに転送し； 検証状態では、複数のビット・ラインをプレチャージし、検証電位を選択さ れたワード・ラインにかけ、前記の少なくとも１つのビット・ライン制御エレ メントの該第２手段のイネーブル入力に信号を供給して、もし対応するビット ・ライン上で前記の明確に限定された電圧レベルが達成されたならば該定数を 前記の少なくとも１つのビット・ライン制御エレメントのメモリー・エレメン トに蓄積するようになっていることを特徴とする請求の範囲第２６項に記載の 集積回路メモリー。 ３２．該制御論理は読み出し動作を実行する状態マシーンを含んでおり、この動 作の時、該状態マシーンは、該ビット・ライン電圧源を読み出し電位にセット し、前記の少なくとも１つのビット・ライン制御エレメントの該第３手段のイ ネーブル入力に信号を供給し、該列デコーダーを制御してビット・ラインの集 合を該データ入出力バスに接続して該メモリー・エレメントからデータの集合 を対応するビット・ライン制御エレメントに供給するようになっていることを 特徴とする請求項２６項に記載の集積回路メモリー。 ３３．該制御論理は、検証状態の第１サイクル時には複数のビット・ライン上の １つおきのビット・ライン制御エレメントの該第２手段を使用可能にし、検証 状態の第２サイクル時には複数のビット・ライン上の残りのビット・ライン制 御エレメントの該第２手段を使用可能にする論理を含んでいることを特徴とす る請求の範囲第２６項に記載の集積回路メモリー。 ３４．前記の少なくとも１つのビット・ライン制御エレメントのメモリー・エレ メントは供給電圧の源に結合されており、該制御諭理は検証状態の少なくとも 一部分の時に該供給電圧を下げる論理を含んでいることを特徴とする請求の範 囲第２６項に記載の集積回路メモリー。