JP2000515270A - ネットワークまたはローカルメモリから受け取った命令セットの実行のための二重命令セットプロセッサ - Google Patents

Abstract

(57)【要約】 二重命令セットプロセッサは、ネットワークから受取ったコードと、ローカルメモリから供給された他のコードとの双方をデコードし、実行できる。従って、この二重命令セットプロセッサは、２つの異なるコードの発信元に由来する、２つの異なる型の命令を実行することができ、最大限の効率を達成することができる。前述の二重命令セットプロセッサ、ローカルメモリ、及び例えばモデムのような、インターネットやイントラネット等のネットワークとの接続のための通信インタフェースデバイスを備えたコンピュータシステムは、ネットワークからのＪＡＶＡコードの実行や、ローカルにストアされた非ＪＡＶＡコードの実行、またはネットワークから取出したものであるが信用できる環境や許可された環境における非ＪＡＶＡコードの実行のために最適化され得る。

Description

【発明の詳細な説明】 ネットワークまたはローカルメモリから受け取った命令セットの実行のための二 重命令セットプロセッサ付録Ｉの参照 付録ＩのＪＡＶＡ仮想マシン仕様書とこの仕様書に添付された付録Ａとを含む 本明細書の一部分は、著作権で保護された内容を含んでいる。著作権の所持者は 、米国特許庁に提出され記録された特許文書のファクシミリ伝送による複製に異 議を唱えるものではないが、他の場合については、無断転載を禁ず。発明の背景 発明の分野 本発明は、一般にコンピュータ及び情報システムに関するものであり、特に、 インターネットやイントラネットのようなネットワークとローカルメモリとの双 方からの命令セットを実行するための改良型プロセッサ及びコンピュータシステ ムに関するものである。関連技術の説明 コンピュータ業界及び通信業界の多くの業界人や組織は、インターネットを、 地球上で最も急成長しているマーケットであると、もてはやしている。１９９０ 年代において、インターネットのユーザの数は指数関数的に増加し、いまだとど まるところを知らない。１９９５年６月時点でのインターネットに接続している ホストの数は推計６，６４２，０００であり、同年１月の推計値４，８５２，０ ００に対して増加が見られた。ホスト数は年間約７５％増加している。ホストの 中には、約１２０，０００のネットワークサーバ、及び２７，０００以上のＷｅ ｂサーバが存在していた。Ｗｅｂサーバの数は５３日毎に約２倍になっていると み なせる。 １９９５年７月には、アクティブユーザが１００万人以上、ＵＳＥＮＥＴニュ ースグループが１２，５０５以上、ＵＳＥＮＥＴの購読者が１０００万人以上に 達し、インターネットは、様々な情報及びマルチメディアサービスの巨大なマー ケットとなるべく運命付けられた。 加うるに、公共のキャリアネットワークあるいはインターネットに対し、多く の会社及び他のビジネスが、企業ネットワーク、あるいは私的なネットワークの 中でいっそう効率的に情報を共有するための方法としてイントラネットにそれら の内部情報システムを移行しつつある。イントラネットのための基本的なインフ ラはサーバーとデスクトップを結ぶ内部のネットワークである、そしてそれはフ ァイアウォールを通してインターネットに接続してもよく、接続しなくてもよい 。これらのイントラネットは業界で確立している標準的な開放ネットワークプロ トコルに従ってデスクトップにサービスを提供する。イントラネットにより、そ れらを採用している企業は、内部の情報管理の単純化や、ブラウザパラダイムを 用いる内部の通信の改善といった多くの利益が得られる。インターネット技術を 会社の企業インフラ及び旧式なシステムと統合することは、イントラネットを使 用するグループに対する既存の技術投資のてこ入れにもなる。上に論じられてい るように、イントラネットとインターネットは、イントラネットがビジネスの中 での内部的で保全性が高いコミュニケーションのために使われ、インターネット がビジネスにおいて外の世界との連絡、つまり外部取引のために使われており、 このような状況の下で密接に関連し合っている。本明細書においては、用語「ネ ットワーク」はインターネットとイントラネットの両方を含む。しかしながら、 インターネットとイントラネットの区別については、それが適用可能である場合 には、記憶に留めおかれたい。 １９９０年に、サン・マイクロシステムズ（Sun Microsystems）社のプログラ マーが普遍的なプログラミング言語を書いた。この言語は最終的にJavaプログラ ミング言語と命名された。（Javaは米国カリフォルニア州Mountain Viewのサン ・マイクロシステムズの商標である。）Javaプログラミング言語は初めにＣ++プ ログラミング言語でコード化されることを意図したプログラムの努力から生まれ た。それ故、Javaプログラミング言語はＣ++プログラミング言語と多くの共通性 を持っている。しかしながら、Javaプログラミング言語は単純で、オブジェクト 指向で、分散型で、インタプリート型であるが高性能で、強靭であるが安全で、 保全性が高く、ダイナミックで、アーキテクチャによらず、移植性がある、マル チスレッド型の言語である。 Javaプログラミング言語は、多くのハードウェア会社やソフトウェア会社がサ ン・マイクロシステムズから使用許諾を得たときから、特にインターネット用の プログラミング言語として出現した。Javaプログラミング言語及び環境は、最近 のプログラミングの実行における問題を解決するよう設計されている。Javaプロ グラミング言語では、Ｃ++プログラミング言語における、めったに使われず理解 されにくく紛らわしい多くの機能を取り除いてある。これらの取り除かれた機能 には、主として、オペレーターに負担をかけ過ぎる機能、多重継承、及び広範囲 の自動強制型変換などがある。Javaプログラミング言語は自動ガーベジコレクシ ョン機能を有し、この自動ガーベジコレクションは、Ｃプログラミング言語のよ うに割り当てられたメモリ及び開放メモリが必要ではないため、プログラミング のタスクが単純化される。Javaプログラミング言語は、Ｃプログラミング言語で 定義されているポインタの用途を限定し、その代わりに、配列の上下限が明示的 にチェックされる真数配列を持っており、これにより、多くのウイルスといやら しいバグに対す る脆弱さなくしている。また、Javaプログラミング言語はオブジェクティブ−Ｃ インタフェースと特定の例外ハンドラを有している。 また、Javaプログラミング言語は、TCP/IPプロトコル（Transmission Contro l Protocol based on Internet protocol）、HTTP(Hypertext Transfer Protoco l)とFTP(File Transfer Protocol)に容易に対処できるようにするためのルーチ ンの広範囲のライブラリを持っている。Javaプログラミング言語はネットワーク で結ばれた分散環境における使用を意図されている。Javaプログラミング言語に より、ウイルスがなく、破壊工作から守られたシステムの建設が可能となった。 また、その認証技術は公開鍵暗号化に基づいている。発明の要約 本発明は、ネットワークから受取った、仮想計算マシンアーキテクチャのため の命令セットのような仮想マシン命令セットをデコードし実行するように設計さ れたプロセッサである。しかし、このプロセッサは、例えばローカルメモリから 供給された第２のコンピュータ命令セットをデコードし、実行することもできる 。この第２のコンピュータ命令セットは、仮想計算マシンアーキテクチャとは異 なるコンピュータプロセッサアーキテクチャ用のものである。２つの異なるソー スからの２つの異なる命令セットを実行できるプロセッサのコンセプトにより、 様々な機能を実施するアプリケーションの実行において、最大限の効率が達成で きる。 本発明は、前述のプロセッサ、ローカルメモリ、及び例えばモデムのような、 インターネットやイントラネット等のネットワークとの接続のための通信インタ フェースデバイスを備えたコンピュータシステムを含む。究極的には、本発明の 範囲には、コンパイル済のコードがネットワークを介して取出され実行されたか 、若しくはローカルメモリのような 信用できる環境（trusted environment）から取出されて実行されたかに応じて 、コンパイル済のコードが、例えば配列境界検査のようなセキュリティ機能と共 に、あるいはそのようなセキュリティ機能無しで実行され得る、ＪＡＶＡソース コードプログラムで書かれたアプリケーションのコンパイル方法が含まれる。 （Ｐ４Ｃ）一実施例では、仮想マシン命令が翻訳ユニットにより処理される。 この翻訳ユニットは、各仮想マシン命令を、従来のプロセッサの実行ユニットの ためのルーチンマイクロコードや、ネイティブな命令に変換する。上記の従来の プロセッサの例には、サンマイクロシステム社のＳＰＡＲＣファミリー、ＤＥＣ 社のＡｌｐｈａ、シリコングラフィクス社のＭＩＰＳファミリー、モトローラ／ ＩＢＭ／アップルＰｏｗｅｒＰＣファミリー、やインテルｘ８６及びｉＡ４ファ ミリーのプロセッサがある。従って、第１の実施例における仮想マシン命令は、 ＲＩＳＣプロセッサのネイティブ命令に変換され、第２の実施例においては、Ｃ ＩＳＣプロセッサのネイティブ命令に変換され、第３の実施例においては、ＶＬ ＩＷ（very long instruction word）プロセッサのネイティブ命令に変換される 。これらの各実施例では、翻訳ユニットからのネイティブ命令が、従来のデコー ドユニットによりデコードされ、デコード済のネイティブ命令は、従来の実行ユ ニットにより実行される。別形態では、翻訳ユニットが、仮想マシン命令または 仮想マシン命令セットのルーチンマイクロコードを供給する場合、命令デコーダ はバイパスされ、マイクロコードルーチンは、従来の実行ユニットで直接実行さ れる。 別の実施例では、本発明のプロセッサは、ネットワーク及びローカルメモリと 通信できるように構成されている。このプロセッサの第１の命令デコーダは、第 １命令セットにおける複数の第１命令をデコードするように構成されている。こ のプロセッサの第２の命令デコーダは、第２ 命令セットにける複数の第２命令をデコードするように構成されている。第２命 令セットは第１命令セットとは異なっている。このプロセッサの命令実行ユニッ トは、第１命令デコーダによりデコードされた前記複数の第１命令を実行し、第 ２命令デコーダによりデコードされた前記複数の第２命令を実行するように構成 されている。 第１命令デコーダは、第１命令セットにおけるセットモード命令をデコードす るように構成されている。セットモード命令に応じて、このセットモード命令の 後続の命令が、第２命令デコーダに渡される。 一実施例では、前記第１命令セットのそれぞれは仮想マシン命令である。仮想 マシン命令は、オペコードを含む。更に、この実施例では、第１実行ユニットが 、スタックベースの実行ユニットである。図面の簡単な説明 第１図は、本発明の一実施例の二重命令セットプロセッサに含められる仮想マ シンハードウェアプロセッサの一実施例のブロック図である。 第２図は、本発明の一実施例において用いられる仮想マシン命令の生成のため のプロセスフロー図である。 第３図は、第１図のハードウェアプロセッサにおいて実現された命令パイプラ インを示した図である。 第４Ａ図は、スタック構造の論理的編成の一実施例を示した図であり、ここで は各メソッドフレームが、第１図のハードウェアプロセッサが使用するローカル 変数ストレージエリア、環境ストレージエリア、及びオペランドスタックを含む 。 第４Ｂ図は、スタック構造の論理的編成の別の実施例を示した図であり、ここ では各メソッドフレームが、ローカル変数ストレージエリア及びスタック上のオ ペランドスタックを含み、メソッドフレームのための環境ストレージエリアが、 個別実行環境スタック上に含められている。 第４Ｃ図は、第４Ｂ図の実行環境スタック及びスタック用のスタック管理ユニ ットの別の実施例を示した図である。 第４Ｄ図は、第１のスタック管理ユニットにおけるローカル変数ルックアサイ ドキャッシュの一実施例を示した図である。 第５図は、第１図のハードウェアプロセッサに対するいくつかの可能なアドオ ンを示した図である。 第６Ａ図は、本発明の原理による、第１二重命令セットプロセッサのブロック 図である。 第６Ｂ図は、本発明の原理による、第２二重命令セットプロセッサのブロック 図である。 第６Ｃ図は、本発明の原理による、第１図のハードウェアプロセッサを含むプ ロセッサのブロック図である。 第７図は、ＲＩＳＣ命令やＣＩＳＣ命令のような異なる命令のデコードや実行 のために本発明のプロセッサを切り換えるのに用いられるバイトコードの例を示 した図である。 第８図は、本発明の原理によるプロセッサを用いたコンピュータシステムのブ ロック図である。 本発明のこれらの特徴及び他の特徴は、以上の図面とともに下記の発明の詳細 な説明を参照することにより明らかとなろう。図面及び発明の詳細な説明におい ては、同一の、或いは類似の構成要素には同一の符号を付して示してある。発明の詳細な説明 以下により完全に説明するように、ＪＡＶＡプログラム言語で書かれたアプリ ケーションは、ハードウェアプロセッサ１００（第１図）のようなプロセッサで 実行するための、例えばインターネットやイントラネットのようなネットワーク を介して送られ得る仮想マシン命令形態の実行 可能なコードのソースを生成して使用するのに特に良く適合するものである。し かし、アプリケーションによっては、例えばローカルメモリからの、或いはネッ トワークを介して供給される仮想マシン命令以外の命令のデコードや実行をも可 能なプロセッサを備えておく必要がある。 ある実施例では、ハードウェアプロセッサ１００が仮想マシン命令の実行には 使用されず、この代わりにサン・マイクロシステムズ社のＳＰＡＲＣファミリの アーキテクチャ、DAC社のAlphaアーキテクチャ、シリコングラフィックス社のMI PSアーキテクチャ、モトローラ／IBM／アップルPower PCアーキテクチャ、又は インテル社のx86及びiA4アーキテクチャのような従来型マイクロプロセッサアー キテクチャが、翻訳ユニットと共に用いられる。 詳述すると、翻訳ユニットを従来型マイクロプロセッサに加え、従来型マイク ロプロセッサが仮想マシン命令とそのプロセッサのネイティブ命令の双方を実行 できるようにしている。即ち、従来型マイクロプロセッサが二重命令セットマイ クロプロセッサとなる。勿論、追加のマイクロコードが、仮想マシン命令が必要 とする環境をサポートし、且つ翻訳済みの命令の実行をサポートするために必要 となり得る。必要となる特定の追加物は、仮想マシン命令セット及び選択された 従来型プロセッサアーキテクチャによって決まる。 以下により完全に説明するように、翻訳ユニットは仮想マシンを従来型マイク ロプロセッサのネイティブ命令セットに属する命令に変換し、この命令はその従 来型マイクロプロセッサにより直接実行される。しかし、仮想マシン命令の中に は、従来型のマイクロプロセッサで実行されるマイクロコードに変換され得るも のもある。この為、以下により詳細に説明するように、本発明の二重命令セット プロセッサは、ネットワークやローカルメモリのような２つの異なるソースに由 来する２つの異な る命令セットを実行可能である。ここで、命令セットとは、特定の型のコンピュ ータプロセッサアーキテクチャの命令を指す。 別の実施例では、本発明の二重命令セットプロセッサが、ハードウェアプロセ ッサ１００のような仮想マシン命令プロセッサ、及び仮想マシン命令以外の命令 を実行する第２プロセッサを有する。この二重命令セットプロセッサはいくつか の利点を有する。例えば、利用可能な命令の数が増えている。詳述すると、バイ トコードの制約に基づき、ＪＡＶＡ仮想マシン命令セットにおける命令の数は、 ２５６命令未満に制限されている。この制約は、アプリケーションによっては最 適なものではない。この二重命令セットプロセッサが第２命令セットを有する為 、仮想マシン命令セットが提供するものより多くの機能性を必要とする場合、ア プリケーションが第２命令セットにおける命令のセットを呼び出したり、アプリ ケーション全体を第２命令セットで書くことが可能である。 詳述すると、ＪＡＶＡ仮想マシン命令のセットは、データストリームにおける 第２プロセッサ用のネイティブ命令を含めることにより拡張され得る。データス トリームの中のこのネイティブ命令を実行する前に、二重命令セットプロセッサ の動作モードが第２プロセッサ上で命令を実行するようにセットされ、データス トリームの中のネイティブ命令は第２プロセッサにより実行される。第２プロセ ッサによるネイティブ命令の実行が終了すると、二重命令セットプロセッサの動 作モードは仮想マシン命令を直接実行する動作モードに戻される。このようにし て、仮想マシンの命令空間が、第２プロセッサネイティブ命令を仮想マシンの命 令空間に効果的にマッピングすることにより増強される。 又、ＪＡＶＡ仮想マシン仕様は、配列の境界制限のセットのようなウィルスや 他のソフトウェア上の問題がネットワークからユーザのコンピュータシステムに 転送できない状態を保証するための厳格なセキュリティ チェックを有している。しかし、アプリケーションによっては、これらのセキュ リティチェックが使いづらいものとなり、不要な時間を浪費するプロセスとなっ てしまうことがある。この様なアプリケーションに対しては、アプリケーション 又は他の実行可能なコード（例えばマルチメディアライブラリ）が、ローカルメ モリや他の信用できる環境からロードされ得る。実行可能なコードが信用できる 環境からロードされたとき、セキュリティチェックは利用されず、処理能力が増 強される。 別形態では、以下により詳細に説明するように、ＪＡＶＡプログラム言語で書 かれたアプリケーションの２つのバージョンがコンパイルされて、２つの異なる 仮想マシンアプリケーションが供給され得る。第１仮想マシンアプリケーション は、好適なキャリアを介して情報を送るネットワークのようなセキュリティのな い環境において使用され、ＪＡＶＡ仮想マシン仕様が提供する安全上の機能の全 てを有する。第２仮想マシンアプリケーションは、ローカルエリアネットワーク や個別のコンピュータ内のような安全な環境において使用され、ＪＡＶＡ仮想マ シン命令の安全上の機能のいくつか或いは全てを含んでおらず、例えばコードベ リファイ機能を含んでおらず、このため実行がより高速となる。 以下により詳細に説明するように、本発明の二重命令セットプロセッサはプロ セッサに供給された命令の情報に基づいて、命令を適切な実行ユニットに自動的 にルーティングする。二重命令セットプロセッサの詳細について考える前に、ハ ードウェアプロセッサ１００の実施例について説明し、その説明に続けて、ハー ドウェアプロセッサ１００が、仮想マシン命令を実行する等価なプロセッサを備 えた本発明の二重命令セットプロセッサについて説明する。 第１図に示すのは、プロセッサアーキテクチャに依存しない仮想マシン命令を 直接実行する仮想マシンハードウェアプロセッサ１００（以下 ハードウェアプロセッサ１００）の一実施例である。このハードウェアプロセッ サ１００は、本発明による二重命令プロセッサにおいて使用され得る。仮想マシ ン命令の実行におけるハードウェアプロセッサ１００の性能は、インテルのPENT IUMのマイクロプロセッサやサンマイクロシステムズULTRASPARCプロセッサのよ うなハイエンドのCPUよりずっと優れている（ULTRASPARCはサンマイクロシステ ムズ社の商標であり、PENTIUMはインテル社の商標である）。ソフトウェアＪＡ ＶＡインタプリタや、ＪＡＶＡジャストインタイムコンパイラ（just-in-time c ompiler）で同じ仮想マシンをインタプリートすることは、低コストであって、 電力消費量も低い。この結果、ハードウェアプロセッサ１００は、移植性がある アプリケーションに非常に適したものとなる。ハードウェアプロセッサ１００は 、他の仮想マシンスタックベースのアーキテクチャや、ガーベジコレクション、 スレッド同期などのような機能を用いてる仮想マシンに対しても似たような利点 をもたらす。 これらの特徴の点から言えば、ハードウエアプロセッサ１００に基づいたシス テムは、最も良い全体的な性能について言うのでなければ、ソフトウェアインタ プリタやジャストインタイムコンパイラを含む他の仮想マシン実行環境と比較し て魅力的なコストパフォーマンスを提供する。しかし、本発明は、仮想マシンハ ードウェアプロセッサの実施例に限定されず、本発明の範囲には、ＪＡＶＡ仮想 マシン命令を特定のハードウェアプロセッサにネイティブなマシン命令にコンパ イル（バッチかあるいはジャストインタイムコンパイルの何れかで）するソフト ウェアインタプリタとしてＪＡＶＡ仮想マシンをエミュレートするインプリメン テーションを備えたインプリメンテーションや、成いはＪＡＶＡ仮想マシンをマ イクロコードとして実現する、或いは直接チップ上に実現する、又はそれらの組 み合わせとして実現するハードウェアを提供する、適当な スタックベースの、又は非スタックベースの演算マシンインプリメンテーション も含まれている。 コストパフォーマンスについては、ハードウェアプロセッサ１００は、２５０ キロバイト（Kbytes）〜５００キロバイトのメモリストレージが不要であるとい う利点を有している。例えば一般にソフトウェアインタプリタによって必要とさ れるROM或いはRAMが不要である。ハードウェアプロセッサ１００のシュミレーシ ョンにより、ハードウェアプロセッサ１００が、そのプロセッサ１００と同じク ロックレートで同じ仮想マシン命令を実行するPENTIUMプロセッサ上の様々なア プリケーション上を走るソフトウェアインタプリタと比較して２０倍高速で仮想 マシンを実行することが分かった。別のハードウェアプロセッサ１００のシュミ レーションにより、ハードウェアプロセッサ１００は、そのプロセッサ１００と 同じクロックレートで、同じ仮想マシン命令を実行するPENTIUMプロセッサ上を 走るジャストインタイムコンパイラと比較して５倍高速で仮想マシンを実行する ことが分かった。 ソフトウェア仮想マシン命令インタプリタが必要とするメモリ消費が禁じられ ているような環境の下では、ハードウェアプロセッサ１００は有利である。これ らのアプリケーションは、例えばネットワーク機器、携帯電話プロセッサ、及び 他の遠距離通信用集積回路、若しくは埋め込み型プロセッサやポータブルデバイ スのような低電力低コストの他のアプリケーションのためのインターネットチッ プを含む。 本明細書において、仮想マシンとは、現実の演算マシンのように命令セットを 有し、様々なメモリエリアを使用する抽象的な演算マシンである。仮想マシンの 使用は、例えばハードウェアプロセッサ１００のような仮想マシンインプリメン テーションにより実行されるプロセッサアーキテクチャに依存しない仮想マシン 命令セットを定義する。各仮想マシ ン命令は実行される特定のオペレーションを定める。仮想演算マシンは、仮想マ シン命令を生成するのに用いられるコンピュータ言語や、仮想マシンの下に位置 するインプリメンテーションを理解する必要がない。理解する必要があるのは仮 想マシン命令用の特定のファイルフォーマットのみである。好適実施例では、仮 想マシン命令はＪＡＶＡ仮想マシン命令である。各ＪＡＶＡ仮想マシン命令は、 情報、オペランド、及び他の必要な情報を特定する命令をコード化する１又は２ 以上のバイトを含んでいる。 付録ＩはＪＡＶＡ仮想マシン命令セットを説明したものであり、その全体を本 明細書と一体に参照されたい。但し、使用された特定の仮想マシン命令のセット は、本発明において不可欠な要素ではない。付録Ｉ及びこの明細書における仮想 マシン命令を参照することにより、当業者は特定の仮想マシン命令セットやＪＡ ＶＡ仮想マシン仕様の変更に対して、発明を変更して実施することができよう。 コンピュータプラットフォーム上で実行するＪＡＶＡコンパイラのJAVAC（第 ２図参照）は、ＪＡＶＡプログラム言語で書かれたアプリケーション２０１を、 ＪＡＶＡ仮想マシン仕様に従って、コンパイル済命令セットを含むコンパイル済 命令シーケンス２０３をコード化するアーキテクチャに対して中立なオブジェク トファイルフォーマットに変換する。しかしながら、本発明において必要なのは 、仮想マシン命令のソースコード及び関連情報のみである。仮想マシン命令のソ ース及び関連情報を生成するのに用いられる方法及び技術は本明細書において不 可欠の要素ではない。 コンパイル済命令シーケンス２０３は、ハードウェアプロセッサ１００上で実 行可能であると共に、例えばソフトウェアインタプリタやジャストインタイムコ ンパイラを用いるＪＡＶＡ仮想マシンを実現する任意 のコンピュータプラットフォーム上で実行可能である。しかし、上述のように、 ハードウェアプロセッサ１００はソフトウェアインプリメンテーションより著し く優れた性能上の利点をもたらす。 この実施例において、ハードウェアプロセッサ１００（第１図参照）は、ＪＡ ＶＡバイトコードを含む仮想マシン命令を処理する。ハードウェアプロセッサ１ ００は、後により完全に説明するように、バイトコードの大部分を直接実行する 。しかし、バイトコードのいくつかの実行は、マイクロコードを介して実現され る。 ハードウェアプロセッサ１００によって直接実行される仮想マシン命令を選択 するための１つの戦略について、以下実例を通して説明する。ＪＡＶＡ仮想マシ ン命令の３０％は純粋なハードウェア翻訳である。即ち、このようにして実現さ れる命令には、定数ローディング及び単なるスタックオペレーションが含まれる 。仮想マシン命令の次の５０％は、完全にではないが大抵ハードウェアで実行さ れ、若干のファームウェアによる補助を必要とする命令である。このような命令 には、スタックを利用するオペレーション及び配列命令が含まれる。ＪＡＶＡ仮 想マシン命令の次の１０％は、ハードウェア上で実現されるがファームウェアに よる補助はほとんど不要な命令である。このような命令には関数呼び出し及び関 数復帰命令が含まれる。ＪＡＶＡ仮想マシン命令の残りの１０％は、ハードウェ アではサポートされていないが、ファームウェアトラップかマイクロコードの何 れか、或いはその両方によってサポートされている命令である。これらの命令に は例外ハンドラのような関数が含まれる。ここで、ファームウェアとは、ハード ウェアプロセッサ１００のオペレーションを実行時に制御する、ROMに格納され たマイクロコードを意味する。 一実施例において、ハードウェアプロセッサ１００は、I/Oバス及び メモリインタフェースユニット１１０、命令キャッシュ１２５を含む命令キャッ シュユニット１２０、命令デコードユニット１３０、一体に統合（unified）さ れた実行ユニット１４０、スタックキャッシュ１５５を含むスタック管理ユニッ ト１５０、データキャッシュ１６５を含むデータキャッシュユニット１６０、及 びプログラムカウンタ及びトラップコントロールロジック１７０を有する。これ らの機能ユニットのそれぞれについては、後に完全に説明する。 同じく、第１図に示すように、それぞれのユニットがいくつかの要素を含む。 図面において明確に示すため、又注意が発明の内容からそれることを避けるため に、第１図にはユニットの中の要素間の相互接続は示していない。しかし、次の 説明を参照することにより、当業者は、ユニット内の各要素間の、及び様々なユ ニット間の相互接続及びその改変について理解されよう。 第１図に示すユニット群を用いて実現されたパイプライン処理段には、フェッ チ段階、デコード段階、実行段階、及びライトバック段階が含まれる。必要なら ば、メモリアクセスや例外解決のための別の段階がハードウェアプロセッサ１０ ０内に設けられる。 第３図は、プロセッサ１００の実施例における命令の実行のための４段パイプ ラインを図解したものである。フェッチ段階３０１においては、仮想マシン命令 がフェッチされ命令バッファ１２４（第１図）に置かれる。仮想マシン命令は、 （ｉ）命令キャッシュ１２５からの固定サイズキャッシュラインか、（ｉｉ）実 行ユニット１４０内のマイクロコードROM１４１の何れか一方からフェッチされ る。 命令のフェッチ（取出し）については、命令tableswitch及びlookupswitchは 別にして、（付録Ｉ参照）各仮想マシン命令は１バイトから５バイトの間の長さ を有する。従って、処理の単純化のため、与 えられた命令の全てを確実にフェッチできるようにするために少なくとも４０ビ ットは必要である。 別の形態では、常に所定のバイト数、例えばオペコードで始まる４バイトをフ ェッチする。このバイト数は、ＪＡＶＡ仮想マシン命令の９５％に対して十分な バイト数である（付録Ｉ参照）。３バイト以上のオペランドが必要な命令に対し ては、４バイトがフェッチされる場合にはフロントエンドでの別の処理サイクル が許容されなければならない。この場合、命令の実行は、たとえオペランドの全 ての組が利用可能でない段階でも、フェッチされた第１オペランドで開始するこ とができる。 デコード段階３０２（第３図）においては、命令バッファ１２４（第１図）の 前で仮想マシン命令がデコードされ、可能ならば命令フォールディング処理が実 行される。スタックキャッシュ１５５へのアクセスは、仮想マシン命令が要求し た場合のみ行われる。スタック４００（第４図）の先頭を指定するポインタOPTO Pを含むレジスタOPTOPも、デコード段階３０２（第３図）において更新される。 ここで説明の便宜上、レジスタにおける値及びレジスタは、同じ符号を付して 示した。更に、次の議論において、ポインタをストアするためのレジスタの使用 は、一実施例についてのみ説明する。本発明の特定の実施例によれば、ポインタ は、ハードウェアレジスタ、ハードウェアカウンタ、ソフトウェアカウンタ、ソ フトウェアポインタ、又は他の当業者に周知の等価な要素を用いて実現され得る 。選択された特定のインプリメンテーションは、本発明において必要不可欠なも のではなく、その選択の仕方は価格と性能のトレードオフに基づいて通常決めら れるものである。 実行段階３０３において、仮想マシン命令は、１又は２以上の処理サイクルで 実行される。一般に、実行段階３０３において、定数ユニット １４２（第１図）におれるALUは、算術演算を行うか、或いはデータキャッシュ ユニット（DCU）１６０からのロードやそこへのストアのアドレスを計算するた めに用いられる。必要ならば、トラップが優先順位付けされて、実行段階３０３ （第３図）の終わりに行われる。制御フロー命令に対しては、実行段階３０３に おいて分岐アドレスが、分岐が従属している条件と共に計算される。 キャッシュ段階３０４はパイプライン処理に含まれない非パイプラインの段階 である。データキャッシュ１６５（第１図）は、実行段階３０３（第３図）の間 に必要があればアクセスされる。段階３０４がパイプライン処理に含まれない理 由は、ハードウェアプロセッサ１００がスタックベースのマシンだからである。 従って、ロードに続く命令は、大抵ロード命令によって戻された値に依存してい る。この結果、この実施例においては、このパイプラインはデータキャッシュア クセスのための１サイクルの間保持される。これにより、パイプライン段階が少 なくなり、パイプラインによって占められて他が使用不可能な領域を他のレジス タやバイパスのために開放することができる。 ライトバック段階３０５はパイプラインの最終段階である。段階３０５におい て、計算されたデータがスタックキャッシュ１５５にライトバックされる。 ハードウェアプロセッサ１００は、この実施例においては、ＪＡＶＡ仮想マシ ンスタックベースアーキテクチャ（付録Ｉ参照）をサポートするスタック４００ （第４Ａ図）を直接的に実現する。スタック４００上の６４個のエントリは、ス タック管理ユニット１５０のスタックキャッシュ１５５に含められる。スタック ４００のエントリのいくつかは、スタックキャッシュ１５０に複製され得る。デ ータ上のオペレーションは、スタックキャッシュ１５０を介して実行される。 ハードウェアプロセッサ１００のスタック４００は、主にメソッド用の情報の リポジトリとして使用される。任意の時点において、ハードウェアプロセッサ１ ００は１つのメソッドを実行している。それぞれのメソッドは、メモリ空間、即 ちローカル変数、オペランドスタック、及び実行環境構造の組に対して割り当て られたスタック４００上のメソッドフレームを有する。 新たなメソッドフレーム、例えばメソッドフレーム４１０は、実行段階３０３ （第３図）におけるメソッド呼び出し時にハードウェアプロセッサ１００により 割り当てられ、現在フレーム、即ちその時点で処理されているメソッドのフレー ムとなる。現在フレーム４１０（第４Ａ図）は、他のメソッドフレームと共に、 様々なメソッド呼び出し状況に応じて、以下の６っのエントリの全て又は一部を 含み得る。その６つのエントリとは即ち、 １．オブジェクト参照 ２．渡される引数 ３．ローカル変数 ４．呼び出しを行ったメソッドコンテキスト ５．オペランドスタック ６．メソッドからの戻り値 である。 第４Ａ図において、オブジェクト参照、渡される引数、及びローカル変数は、 引数及びローカル変数エリア４２１に含められる。呼び出しを行ったメソッドコ ンテキストは、フレーム状態とも称される実行環境４２２に含められ、それは更 にメソッド呼び出し命令の隣の仮想マシン命令、例えばＪＡＶＡオペコードのア ドレスである復帰プログラムカウンタ値４３１、呼び出しメソッドのフレームの 位置である復帰フレーム４ ３２、呼び出しメソッドのコンスタントプールテーブルを指定する復帰コンスタ ントプールポインタ４３３、現在メソッドのベクトルテーブルである現在メソッ ドベクトル４３４、及び現在メソッドのモニタのアドレスである現在モニタアド レス４３５を含む。 このオブジェクト参照は、メソッド呼び出しのために標的にされたオブジェク トを表すオブジェクトストレージに対する間接ポインタである。ＪＡＶＡコンパ イラJAVAC（第２図参照）は、このポインタを呼び出し命令が発生する前にオペ ランドスタック４２３にプッシュする命令を発生する。このオブジェクト参照は 、メソッドの実行の間にローカル変数ゼロとしてアクセス可能である。間接ポイ ンタは、スタティックメソッド呼び出しに対して定義されたターゲットオブジェ クトが存在しないのでスタティックメソッド呼び出しは利用不可能である。 渡される引数のリストは、呼び出しメソッドから呼び出されたメソッドへ情報 を転送する。オブジェクト参照のように、渡される引数は命令によって生成され たＪＡＶＡコンパイラによりスタック４００上にプッシュされ、ローカル変数に よってアクセスされ得る。ＪＡＶＡコンパイラJAVAC（第２図参照）は、現在メ ソッド４１０（第４Ａ図）に対する引数のリストをスタティックに生成し、ハー ドウェアプロセッサ１００はリストから引数の数を求める。非スタティックメソ ッド呼び出しに対するオブジェクト参照がフレーム内に存在するとき、第１引数 は、ローカル変数１としてアクセス可能である。スタティックメソッド呼び出し に対しては、第１引数がローカル変数ゼロになる。 ６４ビット引数に対しては、一般の６４ビットエントリと同様に、上側の３２ ビット、即ち６４ビットエントリの最上位３２ビットが、スタック４００の上側 の位置に置かれる。即ちスタックの最下位にプッシュされる。例えば、６４ビッ トエントリがスタック４００の先頭にある時、 ６４ビットエントリの最上位３２ビット部分は、スタックの先頭にあり、６４ビ ットエントリの下位３２ビット部分は、スタック４００の先頭に隣接するストレ ージ位置に存在する。 現在メソッド４１０に対してスタック４００（第４Ａ図）上のローカル変数エ リアは割り当てられた一次変数ストレージ空間を表し、メソッド４１０の呼び出 しの間有効である。ＪＡＶＡコンパイラJAVAC（第２図）は、必要なローカル変 数の数をスタティックに決定し、ハードウェアプロセッサ１００はそれに従って 一次変数ストレージ空間を割り当てる。 メソッドがハードウェアプロセッサ１００上で実行されている間、ローカル変 数は、通常スタックキャッシュ１５５内に存在し、ポインタVARS（第１図及び第 ４Ａ図）からのオフセットとして処理される。このポインタVARSは、ローカル変 数０の位置を指定するポインタである。ローカル変数の値をオペランドスタック ４２３にロードし、オペランドスタックからローカル変数エリア４２１に値をス トアするための命令が供給される。 実行環境４２２における情報には、呼び出しを行うメソッドコンテキストが含 まれる。新たなフレームが現在メソッドのために構築されたとき、ハードウェア プロセッサ１００は呼び出しを行うメソッドコンテキストを新たに割り当てられ たフレーム４１０にプッシュし、後にリターンが行われる前に呼び出しを行うメ ソッドコンテキストを再びストアするためにこの情報を利用する。ポインタFRAM E（第１図及び第４Ａ図参照）は、現在メソッドの実行環境を指定するためのポ インタである。ここに示す実施例においては、レジスタセット１４４（第１図） のそれぞれのレジスタが３２ビットの幅を有する。 オペランドスタック４２３は現在メソッド内の仮想マシン命令の実行 をサポートするために割り当てられる。プログラムカウンタレジスタPC（第１図 ）は、次の命令のアドレス、例えば実行されるオペレーションのオペコードを含 む。オペランドスタック４２３（第４Ａ図）上の位置を用いて、命令実行のため のソースストレージ位置及びターゲットストレージ位置の双方を提供する仮想マ シン命令のオペランドを格納する。オペランドスタック４２３のサイズは、ＪＡ ＶＡコンパイラJAVAC（第２図）にスタティックに決定され、ハードウェアプロ セッサ１００はそれに従ってオペランドスタック４２３用の空間を割り当てる。 レジスタOPTOP（第１図及び第４Ａ図）は、オペランドスタック４２３の先頭を 指定するポインタを保持する。 呼び出されたメソッドは、その実行の結果を呼び出しを行ったスタックの先頭 に戻し、従って呼び出しを行った側は、オペランドスタック参照を有する戻り値 にアクセスできることになる。この戻り値は、オブジェクト参照又は引数がメソ ッドの呼び出しの前にプッシュされる領域に置かれる。 ＪＡＶＡ仮想マシン上でのシミュレーションの結果により、メソッド呼び出し は、実行時間の多くの部分を（２０〜４０％）を占めていることが分かった。仮 想マシン命令の実行を促進するためのこの魅力的な目標が与えられたことにより 、メソッド呼び出しのためのハードウェアサポートは、後に完全に説明するよう にハードウェアプロセッサ１００に含められる。 新たに呼び出されたメソッドのスタックフレームの始まり、即ち呼び出した側 によって渡される引数及びオブジェクト参照は、オブジェクト参照及び入ってく る引数が呼び出し側のスタックの先頭から来ているため、スタック４００上に既 にストアされている。上に説明したように、スタック４００上のこれらの項目に 後続して、ローカル変数がロードさ れ、次いで実行環境がロードされる。 このプロセスをスピードアップするための１つの方法は、ハードウェアプロセ ッサ１００がバックグラウンドで実行環境をロードし、それまでに何がロードさ れたかを、例えば単純な１ビットのスコアボードにより示すことである。ハード ウェアプロセッサ１００は、例えスタック４００が完全にロードされていなくて も、呼び出されたメソッドのバイトコードをできる限り速く実行しようとする。 既にロードされた変数にアクセスがなされる場合、スタック４００のロードと実 行がオーバーラップし、そうでない場合には、ハードウェアインターロックが生 じ、ハードウェアプロセッサ１００が、ロードされるべき実行環境における変数 を待つ状態となる。 第４Ｂ図に示すのはメソッド呼び出しを加速する他の方法である。スタック４ ００にメソッドフレーム全体をストアする代わりに、各メソッドフレームの実行 環境が、メソッドフレームのオペランドスタック及びローカル変数エリアは別に ストアされる。従って、この実施例では、スタック４００Ｂが改変されたメソッ ドフレーム、例えばローカル変数エリア４２１及びオペランドスタック４２３の みを有する改変されたメソッドフレーム４１０Ｂを含むことになる。メソッドフ レームの実行環境４２２は、実行環境メモリ４４０にストアされる。実行環境メ モリ４４０実行環境をストアすることにより、スタックキャッシュ１５５におけ るデータ量が少なくなる。従って、スタックキャッシュ１５５のサイズを小さく することができる。更に、実行環境メモリ４４０及びスタックキャッシュ１５５ は同時にアクセスすることになる。従って、メソッド呼び出しは、スタック４０ ０Ｂへのデータのロード又はストアと同時並行的に実行環境のロード又はストア を行うことにより加速できることになる。 スタック管理ユニット１５０の一実施例では、実行環境メモリ４４０のメモリ アーキテクチャもスタック式である。改変型メソッドフレームがスタックキャッ シュ１５５を介してスタック４００Ｂにプッシュされる時、対応する実行環境が 実行環境メモリ４４０にプッシュされる。例えば、第４Ｂ図に示すような改変型 メソッドフレーム０〜２は、スタック４００Ｂにあるので、実行環境（EE）０〜 ２はそれぞれ実行環境メモリ回路４４０にストアされる。 メソッド呼び出しを更に強化するために、実行環境キャッシュを追加して、メ ソッド呼び出しの間実行環境をセーブしたり取り出したりする速度を高めること ができる。後により完全に説明するスタックキャッシュ１５５、ドリブル管理ユ ニット１５１、及びスタック４００のキャッシングのためのスタックコントロー ルユニット１５２に対するアーキテクチャも、実行環境メモリ４４０のキャッシ ングに適用することができる。 第４Ｃ図に示すのは、スタック４００Ｂ及び実行環境メモリ４４０の双方をサ ポートするように改変されたスタック管理ユニット１５０の実施例である。詳述 すると、第４Ｃ図におけるスタック管理ユニット１５０の実施例は、実行管理ス タックキャッシュ４５０、実行環境ドリブル管理ユニット（execution environm ent dribble manager unit）４６０、及び実行管理スタック制御ユニット４７０ を加えている。一般に、実行ドリブル管理ユニット４６０は、スピル（spill） オペレーション又はフィル（fill）オペレーションの間に、実行環境キャッシュ ４５０と実行環境メモリ４４０との間で実行環境全体を転送する。Ｉ／Ｏバス及びメモリインタフェースユニット I/Oバス及びメモリインタフェースユニット１１０（第１図）はインタフェー スユニット１１０とも称し、ハードウェアプロセッサ１００と、 実施例においては外部メモリを含み、所望に応じてハードウェアプロセッサ１０ ０と同じチップ上のメモリストレージ及びインタフェース或いはその何れかを含 み得るメモリ階層を実現する。この実施例においては、I/Oコントローラ１１１ が外部I/Oデバイスに対してインタフェースし、メモリコントローラ１１２が、 外部メモリに対してインタフェースする。ここで、外部メモリとは、ハードウェ アプロセッサ１００の外部にあるメモリを意味する。しかし、外部メモリは、ハ ードウェアプロセッサ１００と同じチップ上に含められても良く、或いはハード ウェアプロセッサ１００を含みチップの外部に設けられても良く、又はチップの 内外双方に設けられても良い。 別の実施例では、I/Oデバイスに対するリクエストはメモリコントローラ１１ ２を通り、メモリコントローラ１１２はハードウェアプロセッサ１００を含むシ ステム全体のアドレスマップを保持する。この実施例のメモリバス上では、ハー ドウェアプロセッサ１００が唯一のマスタ（master）であり、メモリバスの使用 を調整する必要はない。 従って、I/Oバス及びメモリインタフェースユニット１１０をインタフェース する入出力バスの別の実施例は、PCI、PCMCIA、又は他の標準的なバスに対する 直接のサポートを提供する、サポーティングメモリマップスキームを含む。高速 グラフィックス（w/VIS又は他の技術）は、所望に応じてハードウェアプロセッ サ１００と同一のチップ上に含められ得る。 I/Oバス及びメモリインタフェースユニット１１０は、外部メモリに対する読 み出し及び書き込みリクエストを発生する。詳述すると、インタフェースユニッ ト１１０は、命令キャッシュ及びデータキャッシュコントローラ１２１及び１６ １を外部メモリに対してインタフェースする。インタフェースユニット１１０は 、命令キャッシュコントローラ１２１ 及びデータキャッシュコントローラ１６１からの内部リクエストに対する管理ロ ジックを含み、これによって外部メモリにアクセスし、リクエストに応じてメモ リバス上の外部メモリに対する読み出し又は書き込みリクエストの何れかを開始 するデータキャッシュコントローラ１２１からのリクエストは、常に命令キャッ シュコントローラ１６１からのリクエストに対して高いプライオリティを持つも のとして取り扱われる。 インタフェースユニット１１０は、リクエストしている命令キャッシュコント ローラ１２１又はデータキャッシュコントローラ１６１に対して、読み出しサイ クルの間に肯定応答信号を供給し、リクエストしているコントローラがそのデー タをキャッチできるようにする。書き込みサイクルにおいては、インタフェース ユニット１１０からの肯定応答信号は、フローコントロールのために用いられ、 リクエストしている命令キャッシュコントローラ１２１又はデータキャッシュコ ントローラ１６１は、ペンディングが生じている場合新たなリクエストを発生し ない。インタフェースユニット１１０は又、メモリバス上で外部メモリに対して 発生されたエラーも取り扱う。命令キャッシュユニット 命令キャッシュユニット（ICU）１２０（第１図）は、命令キャッシュ１２５ から仮想マシン命令をフェッチして、その命令を命令デコードユニット１３０に 供給する。この実施例においては、命令キャッシュヒット時に、命令キャッシュ コントローラ１２１が、１サイクルにおいて、命令キャッシュ１２５から命令を 命令バッファ１２４に転送し、そこでこの命令は定数実行ユニットIEU（後に完 全に説明する）が命令を処理できるようになるまで保持する。これによって、ハ ードウェアプロセッサ１００におけるパイプライン３００（第３図）のフェッチ 段階３０１と残りの段階とが分離される。命令−バッファタイプの編成をサポー トする複雑さを避けることが望ましくないならば、１命令レジスタが大抵の目的 に十分である。しかし、後に説明するように、命令のフェッチング、キャッシン グ、及びバッファリングは、命令フォールディング処理をサポートできるだけの 十分な命令バンド幅を提供するべきである。 ハードウェアプロセッサ１００のフロントエンドは、ハードウェアプロセッサ １００の残りの部分から完全に独立している。理想的には、１サイクルあたり１ 命令が実行パイプラインに供給される。 この命令は、命令デコードユニット１３０からの信号に応じてバイトアライナ 回路１２２により任意の８ビット境界の上に位置あわせされる。従って、ハード ウェアプロセッサ１００のフロントエンドは、任意のバイト位置からのフェッチ ングを効果的に取り扱うことができる。同様に、ハードウェアプロセッサ１００ はキャッシュ１２５の複数のキャッシュラインに渡る命令の問題を処理する。こ の場合、オペコードが常に最初のバイトであるため、オペランドに対するフェッ チ支援の余分な処理サイクルを保養できる。従って、バイトコードのフェッチン グと実行との間の非常に単純な非干渉化が可能となる。 命令キャッシュミスの場合には、命令キャッシュコントローラ１２１が、I/O バスとメモリインタフェースユニット１１０にミスとなった命令の外部メモリリ クエストを生成する。命令バッファ１２４が空であるか、ほとんど空である場合 には、命令キャッシュミスが生じたとき、命令デコードユニット１３０が機能停 止する。即ちパイプライン３００が機能停止する。詳述すると、命令キャッシュ コントローラ１２１はキャッシュミス時に機能停止信号を発生し、これは命令バ ッファエンピティ信号と共にパイプライン３００を機能停止するか否かを決定す るために用いられる。命令キャッシュ１２５は自己修正コードを受け入れるべく 無効にすることができる。例えば、命令キャッシュコントローラ１２１ が命令キャッシュ１２５における特定のラインを無効にすることができる。 従って、命令キャッシュコントローラ１２１はフェッチされるべき次の命令を 決定する。即ち命令キャッシュ１２５におけるアクセスされることが必要な命令 を決定し、命令キャッシュ１２５におけるデータ及びタグRAMに対するアドレス 、データ、及びコントロール信号を発生する。キャッシュヒット時には、４バイ トのデータが１つの処理サイクルの間に命令キャッシュ１２５からフェッチされ 、命令バッファ１２４には最大４バイトを書き込むことができる。 バイトアライナ回路１２２は、命令キャッシュRAMからのデータを位置合わせ し、位置合わせされたデータを命令バッファ１２４に入れる。後に詳細に説明す るように、命令バッファ１２４における初めの２バイトがデコードされて、仮想 マシン命令の長さが決定される。命令バッファ１２４はキューにおける有効な命 令を追跡し、エントリを更新する。これについては後に詳細に説明する。 命令キャッシュコントローラ１２１も、データ経路及び命令キャッシュミスを 処理するための制御を提供する。命令キャッシュミスの発生時には、命令キャッ シュコントローラ１２１は、I/Oバス及びメモリインタフェースユニット１１０ にキャッシュフィルリクエストを発生する。 外部メモリからデータを受け取ったとき、命令キャッシュコントローラ１２１ はそのデータを命令キャッシュ１２５に書き込み、そのデータは又命令バッファ １２４にバイパスされる。データは、それが外部メモリから利用可能になるとす ぐに、又キャッシュフィルが終了する前に命令バッファ１２４にバイパスされる 。 命令キャッシュコントローラ１２１は、命令バッファ１２４が一杯になるか、 分岐又はトラップが生ずるまで、連続したデータをフェッチし 続ける。一実施例においては、命令バッファ１２４は命令バッファ１２４に８バ イト以上の有効エントリが存在する場合、一杯になっていると見なされる。従っ て、一般に８バイトのデータが命令キャッシュユニット１２０によってインタフ ェースユニット１１０に送られたキャッシュフィルリクエストに応じて外部メモ リから命令キャッシュ１２５に書き込まれる。命令キャッシュミスの処理中に分 岐又はトラップが生じた場合は、ミスの処理が終了した直後にトラップ又は分岐 が実行される。 命令キャッシュフィルの発生時にエラーが生じたときには、フォールト表示が 生成され、仮想マシン命令と共に命令バッファ１２４にストアされる。即ちフォ ールトビットがセットされる。このラインが命令キャッシュ１２５には書き込ま れない。従って、誤りキャッシュフィルトランザクションはフォールトビットが セットされる点を除いてキャッシュ不可能なトランザクションのような役目を果 たす。この命令がデコードされた時、割り込みが実行される。 命令キャッシュコントローラ１２１もキャッシュ不可能な命令読み出しを提供 する。レジスタセット１４４内のプロセッサステータスレジスタにおける命令キ ャッシュイネーブル（ICE）ビットが、ロードがキャッシュされ得るか否かを定 めるために用いられる。命令キャッシュイネーブルビットがクリアされた場合に は、命令キャッシュユニット１２４が全てのロードオペレーションをキャッシュ 不可能なロードとして取り扱う。命令キャッシュコントローラ１２１は、キャッ シュ不可能な命令のためにインタフェースユニット１１０にキャッシュ不可能な リクエストを発行する。データがキャッシュ不可能な命令のためにキャッシュフ ィルバス上で利用可能である時、このデータは命令バッファ１２４にバイパスさ れ、命令キャッシュ１２５には書き込まれない。 この実施例において、命令キャッシュ１２５は直接マッピングされる、 ８バイトラインサイズのキャッシュである。命令キャッシュ１２５は１サイクル の遅延を有する。このキャッシュサイズは０Ｋ、１Ｋ、２Ｋ、４Ｋ、８Ｋ、及び １６Ｋバイトサイズに構成されている。ここでＫはキロを意味する。デフォルト サイズは４Ｋバイトである。各ラインはそのラインが関係するキャッシュタグエ ントリを有する。デフォルトの４Ｋバイトサイズでは、それぞれのキャッシュタ グは、２０ビットのアドレスタグフィールド及び１つの有効ビットを有する。 命令バッファ１２４は、この実施例においては、１２バイトの深さのFIFOバッ ファであって、性能上の理由からフェッチ段階３０１（第３図）をパイプライン ３００の残りの段階から分離している。バッファ１２４（第１図）におけるそれ ぞれの命令は関連する有効ビット及びエラービットを有する。この有効ビットが セットされている時、その有効ビットに関連する命令は、有効な命令である。エ ラービットがセットされている時、そのエラービットが関連する命令のフェッチ はエラーの処理であった。命令バッファ１２４はデータを命令バッファ１２４と やり取りする信号を発生し、命令バッファ１２４における有効エントリ、即ちセ ットされた有効ビットを追跡する命令バッファコントロール回路（図示せず）を 有する。 類似した実施例において、所定のサイクルにおいて４バイトを命令バッファ１ ２４に読み込ませることができる。最大２つの仮想マシン命令を表す最大５バイ トは、所定のサイクルで命令バッファ１２４から読み出すことができる。別の実 施例では、複数のバイトの仮想マシン命令をフォールディング処理したり、或い は２以上の仮想マシン命令のフォールディングをすることにより、より大きい入 出力のバンド幅が提供される。当業者は、例えば位置あわせロジック、環状バッ ファ等を含む様々な適当な命令バッファの設計を理解されよう。分岐又は割り込 みが生じ た時、命令バッファ１２４における全てのエントリはヌル化され、分岐／割り込 みデータは命令バッファ１２４の先頭に移動する。 第１図の実施例においては、統合型実行ユニット１４０が示されている。しか し、他の実施例では、命令デコードユニット１２０、整数ユニット１４２、及び スタック管理ユニット１５０は、１つの整数実行ユニットと考えられ、浮動小数 点実行ユニット１４３は別のオプションのユニットである。更に別の実施例では 、実行ユニットにおける様々な要素が、他のプロセッサの実行ユニットを用いて 実現され得る。一般に、第１図の様々なユニットに存在する様々な要素は、一実 施例のみの典型的な例である。それぞれのユニットは、図示された要素の全て又 はその一部を用いて実現され得る。設計上の決定は、価格と性能のトレードオフ に基づいて行われる。命令デコードユニット 上述したように、仮想マシン命令はパイプライン３００のデコード段３０２（ 第３図）においてデコードされる。典型的な実施例では、２バイトが、２つの仮 想マシン命令に対応することができ、命令バッファ１２４（第１図）からフェッ チされる。２バイトは並列にデコードされ、２バイトが２つの仮想マシン命令、 例えば、１つの等価な演算にフォールディングされることができる、第１のロー ドトップスタック命令及び第２のアドトップ２スタックエントリ命令、に対応す るか否かを判定される。フォールディングは、２つ或いは３つ以上の仮想マシン 命令に対応する１つの等価な演算を供給することである。 典型的なハードウエアプロセッサ１００の実施例では、１バイト第１命令が第 ２命令にフォールディングされる。しかしながら、別の実施例は、命令デコーダ の複雑化及び命令バンド幅の増加という損失はあるものの、２つより多い仮想マ シン命令、例えば２〜４仮想マシン命令、並 びに多数バイト仮想マシン命令のフォールディングを提供する。本発明の譲渡人 に譲渡され、代理人整理番号ＳＰ２０３６にて同じ日に出願された、"INSTRUCTI ON FOLDING FOR A STACK-BASED MACHINE"というタイトルの米国特許出願第０８ ／ｘｘｘ，ｘｘｘ号（発明者Marc Tremblay and Jas Michael O'Connor）を参照 されたい。これを参照して、全体をここに組み込んでいる。典型的なプロセッサ １００の実施例では、第１バイトが、第１の仮想マシン命令に対応し、多数バイ ト命令であるなら、第１及び第２の命令はフォールディングされない。 付加的な現在オブジェクトローダフォルダ１３２は、上記の、さらにより詳細 には本発明の譲渡人に譲渡され、代理人整理番号ＳＰ２０３６にて同じ日に出願 された、"INSTRUCTION FOLDING FOR A STACK-BASED MACHINE"というタイトルの 米国特許出願第０８／ｘｘｘ，ｘｘｘ号（発明者Marc Tremblay and James Mich ael O'Connor）に記載されており、参照して全体をここに組み込んでいるような 、命令フォールディングを、シミュレーション結果が特に頻繁に、それゆえ最適 化のための所望のターゲットになるように示される仮想マシン命令シーケンスに おいて利用する。特に、メソッド呼出し（method invocation）は一般的に、ス タックオペランド上の対応するオブジェクトに対するオブジェクトリファレンス をロードし、そのオブジェクトからフィールドをフェッチする。命令フォールデ ィングにより、ほとんど共通の仮想マシン命令シーケンスが、等価的にフォール ディングされた演算を用いて実行されるようになる。 高速型命令（quick variant）は、仮想マシン命令セットの一部ではなく（付 録Ｉの第３章を参照されたい）、ＪＡＶＡ仮想マシンインプリメンテーリョンの 外側には現れない。しかしながら、仮想マシンインプリメンテーリョンの内側で は、高速型命令は有効に最適化されいること がわかる（本明細書の不可欠な部分である、付録Ｉの付録Ａを参照されたい）。 非高速−高速翻訳（quick translator）キャッシュ１３１において、種々の命令 を高速型命令に更新するための書込みをサポートすることにより、通常の仮想マ シン命令は高速仮想マシン命令に変更され、高速型命令によりもたらされる大き な利点を利用することができる。特に、より詳細に、本発明の譲渡人に譲渡され 、代理人整理番号ＳＰ２０３９にて同じ日に出願された、NON-QUICK INSTRUCTIO N ACCELERATOR AND METHOD OF IMPLEMENTING SAMEというタイトルの米国特許出 願第０８／ｘｘｘ，ｘｘｘ号（発明者Mark Tremblay and James Michael O'Conn or）に記載されており、参照して全体をここに組み込んでいように、命令の実行 を開始するために必要とされる情報が初めにアセンブルされているとき、その情 報は非高速−高速翻訳キャッシュ１３１におけるタグとしてプログラムカウンタ ＰＣと共にキャッシュ内にストアされ、その命令は高速型命令として識別される 。１つの実施例では、これが自己修飾コード（self-modifying code）を用いて 行われる。 その命令の後続呼出しにおいて、命令デコードユニット１３０は、その命令が 高速型命令として識別され、実際、非高速−高速翻訳キャッシュ１３１の命令の 実行を開始するために必要とされる情報を回収するということを検出する。非高 速−高速翻訳キャッシュはハードウエアプロセッサ１００の付加的な機構である 。 分岐に関しては、ほとんどのインプリメンテーリョンに対して高速分岐分解を 有する非常に短いパイプで十分である。しかしながら適切で簡単な分岐予測機構 、例えば分岐予測回路１３３を別に導入することができる。分岐予測回路１３３ に対するインプリメンテーリョンは、オペコードに基づく分岐、オフセットに基 づく分岐、或いは２ビットカウンタ 機構に基づく分岐を含む。 ＪＡＶＡ仮想マシン仕様は、実行の際にメソッドを呼出す、命令invokenonvir tual、オペコード１８３を定義する。そのオペコードには、インデクスバイト１ 及びインデクスバイト２が後続する（付録Ｉ参照）。オペランドスタック４２３ は、この命令が実行されるとき、１つのオブジェクトに対する１つのリファレン ス及びいくつかの数の引数（argument）を含む。 インデクスバイト１及び２は、現在クラスのコンスタントプール内にインデク スを発生させるために用いられる。そのインデクスにおけるコンスタントプール 内の項目は、完全なメソッドシグネチャ及びクラスを指示する。シグネチャは付 録Ｉにおいて定義され、その記載は参照してここに組み込んでいる。 メソッドシグネチャ、すなわち各メソッドに対する、短い、固有の識別子は、 指示されるクラスのメソッドテーブルにおいて探索される。その探索（lookup） の結果は、メソッドのタイプとそのメソッドに対する引数の数を示すメソッドブ ロックである。オブジェクトリファレンス及び引数は、このメソッドのスタック からポップされ、新しいメソッドのローカル変数の初期値になる。その後実行が 新しいメソッドの第１の命令を用いて再開される。実行の際に、命令invokevirt ual、オペコード１８２及びinvokestatic、オペコード１８４は、まさに記載さ れた処理と同様の処理を呼出す。各場合に、ポインタがメソッドブロックを探索 するために用いられる。 メソッド引数キャッシュ１３４は、ハードウエアプロセッサ１００の付加的な 機構でもあり、第１の実施例において、タグとなるそのメソッドブロックに対す るポインタと共に、そのメソッドに対する第１の呼出し後に用いるためのメソッ ドのメソッドブロックをストアするために用 いられる。命令デコードユニット１３０は、インデクスバイト１及び２を用いて ポインタを発生させ、その後ポィンタを用いてキャッシュ１３４におけるそのポ インタに対するメソッドブロックを回収する。これにより、後続するメソッドの 呼出しにおいて、背景内でより迅速に新たに呼出されるメソッドに対するスタッ クフレームを構築することができるようになる。別の実施例は、キャッシュ１３ ４内のリファレンスとして、プログラムカウンタ或いはメソッド識別子を用いる こともある。もしキャッシュミスがあるなら、その命令は通常の形態において実 施され、キャッシュ１３４は適宜更新される。どのキャッシュエントリが上書き されるかを判定するために用いられる特定の処理は本発明の本質的な側面ではな い。例えば、ごく最近用いられている判定基準を実現することができる。 別の実施例では、メソッド引数キャッシュ１３４が、タグとなるそのプログラ ムカウンタＰＣの値と共に、そのメソッドに対する第１の呼出し後に用いるため に、そのメソッドブロックに対するポインタをストアするために用いられる。命 令デコードユニット１３０は、プログラムカウンタＰＣの値を用いて、キャッシ ュ１３４にアクセスする。プログラムカウンタＰＣの値がキャッシュ１３４内の タグの１つに等しければ、キャッシュ１３４は、命令デコードユニット１３０に 対するそのタグを用いてストアされたポインタを供給する。命令デコードユニッ ト１３９は、供給されたポインタを用いて、そのメソッドに対するメソッドブロ ックを回収する。これらの２つの実施例から見て、他の別の実施例が当業者には 、明らかになるであろう。 ワイドインデクスフォワーダ１３６は、ハードウエアプロセッサ１００の付加 構成要素であり、命令wideに対する命令フォールディングの特定の具体例である 。ワイドインデクスフォワーダ１３６は、直後に後 続する仮想マシン命令に対するインデクスオペランドの拡張をエンコードするオ ペコードを取り扱う。このようにして、ワイドインデクスフォワーダ１３６によ り、命令デコードユニット１３０は、ローカル変数の数が命令wideに対する別々 の実行サイクルを招くことなく、１つバイトインデクスを用いてアドレス指定可 能な数を越えるとき、ローカル変数記憶装置４２１内に誘導することができる。 命令デコーダ１３５、特に命令フォールディング、非高速−高速翻訳キャッシ ュ１３１、現在オブジェクトローダフォルダ１３２、分岐予測部１３３、メソッ ド引数キャッシュ１３４並びにワイドインデクスフォワーダ１３６の態様は、こ れらの構成要素がソフトウエアインタプリタ或いはジャストインタイムコンパイ ラの演算を促進するために用いることができるため、ソフトウエアインタプリタ 或いはジャストインタイムコンパイラを利用するインプリメンテーリョンにおい ても有用である。そのようなインプリメンテーリョンでは、一般的に、仮想マシ ン命令はインタプリタ或いはコンパイラを実行するプロセッサ、すなわち例えば Ｓｕｎ社製プロセッサ、ＤＥＣ社製プロセッサ、Ｉｎｔｅｌ社製プロセッサ或い はＭｏｔｏｒｏｌａ社製プロセッサの任意の１つ対する命令に翻訳され、その構 成要素の演算はそのプロセッサ上の実行をサポートするように変更される。仮想 マシン命令から他のプロセッサ命令への翻訳は、ＲＯＭ内の翻訳部、或いは単に ソフトウエア翻訳部のいずれかを用いて行われる。デュアル命令セットプロセッ サのさらなる例としては、本発明の譲渡人に譲渡され、代理人整理番号ＳＰ２０ ４２にて同じ日に出願された、"A PROCESSOR FOR EXECUT INGINSTRUCTION SETSR ECEIVED FROM ANETWORK OR FROM ALOCAL MEM0RY"というタイトルの米国特許出 願第０８／ｘｘｘ，ｘｘｘ号（発明者Marc Tremblay and James Michael O'Conn or）を参照され たい。これを参照して、全体をここに組み込んでいる。整数実行ユニット 整数実行ユニットＩＥＵは、命令デコードユニット１３０、整数ユニット１４ ２並びにスタック管理ユニット１５０を含む、浮動小数点関連命令を除く、全て の仮想マシン命令の実行を支配する。浮動小数点関連命令は浮動小数点ユニット １４２において実行される。 整数実行ユニットＩＥＵは、命令キャッシュユニット１２０とフロントエンド にて対話し、浮動小数点命令を実行するための浮動小数点ユニット（ＦＰＵ）１ ４３を用いて、最終的にはロード／ストア命令関連命令を実行するためのデータ キャッシュユニット（ＤＣＵ）１６０を用いて、命令をフェッチする。また整数 実行ユニットＩＥＵは、マイクロコードＲＯＭを有し、マイクロコードＲＯＭは 、整数演算に関連する一定の仮想マシン命令を実行するような命令を含む。 整数実行ユニットＩＥＵは、スタック４００のキャッシュ部分、すなわちスタ ックキャッシュ１５５を含む。スタックキャッシュ１５５は、現在メソッド（cu rrent method）に関連するオペランドスタックエントリ及びローカル変数エント リ（local variable entry）、すなわちオペランドスタック４２３エントリ及び ローカル変数記憶４２１エントリを迅速に記憶する。スタックキャッシュ１５５ は、現在の命令に関連する全てのオペランドスタックエントリ及びローカル変数 エントリを十分に記憶することができるが、オペランドスタックエントリ及びロ ーカル変数エントリの数によっては、全てのローカル変数エントリより少ない数 、或いはローカル変数エントリとオペランドスタックエントリの両方の数より少 ない数が、スタックキャッシュ１５５において表されるかもしれない。同様に付 加的なエントリ、すなわち呼出しメソッド（calling method）に対するオペラン ドスタックエントリ及びローカル変数エン トリは、もし空間的に許容されるなら、スタックキャッシュ１５５において表さ れるかもしれない。 スタックキャッシュ１５５は、６４エントリ３２ビット幅のレジスタ配列であ り、１つの実施例ではレジスタファイルとして物理的に実現される。スタックキ ャッシュ１５５は３つの読出しポートを有しており、その内の２つは整数実行ユ ニットＩＥＵ専用であり、残りの１つはドリブル（dribble）管理ユニット１５ １用である。またスタックキャッシュ１５５は、２つの書込みポートを有し、１ つは整数実行ユニットＩＥＵ専用であり、もう１つはドリブル管理ユニット１５ １用である。 整数ユニット１４２は、種々のポインタを保持しており、ポインタは、スタッ クキャッシュ１５５内にあるローカル変数のような変数値、並びにオペランドス タック値にアクセスするために用いられる。また整数ユニット１４２はスタック キャッシュヒットが起こるか否かを検出するためのポインタを保持する。実行時 例外は捕捉され、マイクロコードＲＯＭ１４９及び回路１７０における情報を用 いて実現される例外ハンドラにより処理される。 整数ユニット１４２は、算術演算をサポートするための３２ビットＡＬＵを含 む。ＡＬＵによりサポートされる演算は、加算、減算、けた送り（シフト）、論 理積、論理和、排他的論理和、比較、超過（greater than）、未満（less than ）並びに読飛ばし（バイパス）を含む。またＡＬＵは、別々の比較器が分岐命令 の結果を判定する間に、条件付き分岐のアドレスを判定するための用いられる。 パイプラインを介して手際よく実行される大部分の共通命令セット（most com mon set of instructions）は、ＡＬＵ命令の集合体である。ＡＬＵ命令はデコ ード段３０２内のスタック４００の先頭からオペランドを読出し、結果を計算す るための実行段３０３においてＡＬＵを用い る。その結果はライトバック段３０５内のスタック４００にライトバックされる 。２段階のバイパスがあり、連続ＡＬＵ演算がスタックキャッシュ１５５にアク セスしている場合に、必要とされることがある。 スタックキャッシュポートは本実施例では３２ビット幅であるため、倍精度及 び長データ演算は２サイクルかかる。またシフタはＡＬＵの一部として存在する 。もしオペランドがデコード段３０２内の命令に対して利用できない、すなわち 実行段３０３の初めにおいて最大であるなら、実行段３０３前にインターロック がパイプライン段をホールドする。 整数実行ユニットＩＥＵの命令キャッシュユニットインターフェースは有効／ 許容インターフェースであり、そこで命令キャッシュユニット１２０は、固定フ ィールドにおける整数デコードユニット１３０に、有効ビットと共に命令を引き 渡す。命令デコーダ１３５は、アライナ（aligner）回路１２２がシフトするた めに何バイト必要とするか、或いは命令デコードユニット１３０がデコード段３ ０２において何バイト消費するかをシグナリングすることにより応答する。また 命令キャッシュユニットインタフェースは命令キャッシュユニット１２０に対し て、分岐誤り予測（branch mis-predict）条件、並びに実行段３０３における分 岐アドレスをシグナリングする。また、必要なときには、同様にトラップが命令 キャッシュユニット１２０に対して指示される。命令キャッシュユニット１２０ は、命令デコードユニット１３０に対していかなる有効データもアサートしない ことにより、整数ユニット１４２をホールドすることができる。命令デコードユ ニット１３０はバイトアライナ回路１２２に対してシフト信号をアサートしない ことにより命令キャッシュユニット１２０をホールドすることができる。 また整数実行ユニットＩＥＵのデータキャッシュインターフェースは、有効− 許容インターフェースであり、そこでは整数ユニット１４２が、 実行段３０３において、データキャッシュユニット１６０内のデータキャッシュ コントローラ１６１に対して、例えば非キャッシュ、特殊ストア（special stor e）等の属性と共に、ロード或いはストア演算をシグナリングする。データキャ ッシュユニット１６０は、ロード演算中のデータを復帰し、データコントロール ユニットホールド信号を用いて整数ユニット１４２を制御することができる。デ ータキャッシュヒット中に、データキャッシュユニット１６０は要求データを復 帰し、それからパイプラインを解放する。 またストア演算中に整数ユニット１４２は、実行段３０３内にアドレスと共に データを供給する。データキャッシュユニット１６５は、もしデータキャッシュ ユニット１６５がビジー、すなわちラインフィルであるなら、キャッシュ段３０ ４内のパイプラインをホールドすることができる。 浮動小数点演算は、整数実行ユニットＩＥＵにより専用に処理される。命令デ コーダ１３５は、浮動小数点ユニット１４３関連命令をフェッチし、かつデコー ドする。命令デコーダ１３５は、デコード段３０２における浮動小数点ユニット １４２に対して実行するための浮動小数点演算オペランドを送出する。浮動小数 点ユニット１４３が浮動小数点演算を実行ビジーの間に、整数ユニット１４２は パイプラインを停止し、浮動小数点ユニット１４３が、整数ユニット１４２に対 して、結果が利用可能であるということをシグナリングするまで待機する。 浮動小数点ユニット１４３からの浮動小数点実行可能信号は浮動小数点演算の 実行段３０３が終了したということ示す。浮動小数点実行可能信号に応じて、そ の結果が整数ユニット１４２によりスタックキャッシュ１５５内にライトバック される。浮動小数点ユニット１４３及び整数ユニット１４２がスタックキャッシ ュ１５５内に見出されるため、浮動 小数点ロード及びストア演算は、整数実行ユニットＩＥＵにより完全に処理され る。スタック管理ユニット スタック管理ユニット１５０は情報をストアし、実行ユニット１４０に対する オペランドを提供する。またスタック管理ユニット１５０はスタックキャッシュ １５５のオーバーフロー及びアンダーフロー条件を処理する。 １つの実施例では、スタック管理ユニット１５０は、上述のように１つの実施 例では３つの読出しポート、２つの書込みポートであるスタックキャッシュ１５ ５、実行ユニット１４０に対するオペランドを回収し、ライトバックレジスタ、 すなわちデータキャッシュ１６５から戻されるデータをスタックキャッシュ１５ ５内にストアするために用いられる２つの読出しポート及び１つの書込みポート に必要な制御信号を供給するスタック制御ユニット１５２、並びにスタックキャ ッシュ１５５においてオーバーフロー或いはアンダーフローが生じるときはいつ でも、スタックキャッシュ１５５に入るデータ及びスタックキャッシュ１５５か ら出るデータをメモリ内に投機的にドリブルするドリブル管理部１５１を含む。 第１図の典型的な実施例では、メモリはデータキャッシュ１６５及びメモリイン ターフェースユニット１１０によりインターフェースされる任意のメモリ記憶装 置を含む。一般に、メモリは、キャッシュ、アドレス指定可能読出し／書込みメ モリ記憶装置、第２の記憶装置、等を含む任意の適切なメモリ階層を含む。また ドリブル管理部１５１は、背景でのドリブル目的に対して専用に用いられるスタ ックキャッシュ１５５の１つの読出しポート及び１つの書込みポートに対する必 要な制御信号を供給する。 ある実施例では、スタックキャッシュ１５５は、そのスタックがある 予測メソッドに基づいて増減し、オーバーフロー及びアンダーフローを防ぐこと を確実にする循環バッファとして管理される。データキャッシュ１６５への値及 びデータキャッシュ１６５からの値の退避及び再生は、ある実施例では、高水位 マーク（high-water mark）及び低水位マークを用いてドリブル管理部１５１に より制御される。 スタック管理ユニット１５０は、実行ユニット１４０に、所定のサイクルにお ける２つの３２−ｂｉｔオペランドを供給する。スタック管理ユニット１５０は 、所定のサイクルにおける１つの３２−ｂｉｔ結果をストアすることができる。 ドリブル管理部１５１は、データキャッシュ１６５からスタックキャッシュ１ ５５への、並びにスタックキャッシュ１５５からデータキャッシュ１６５へのデ ータを投機的にドリブルすることにより、スタックキャッシュ１５５のスピル（ spill）及びフィル（fill）を処理する。ドリブル管理部１５１は、パイプライ ンストール信号(pipeline stall signal）を発生させ、スタックオーバーフロー 条件或いはアンダーフロー条件が検出されるとき、パイプラインをストールする 。またドリブル管理部１５１はデータキャッシュユニット１６０に送出される要 求のスタックを保持する。データキャッシュユニット１６０に対する１つの要求 は３２−ｂｉｔ連続ロード或いはストア要求である。 スタックキャッシュ１５５のハードウエア構成は、長オペランド（長い整数及 び倍精度浮動小数点数）の場合を除き、オペコードに対する暗黙のオペランドフ ェッチにより、オペコードの実行に対する待ち時間が加わらないようにする。ス タックキャッシュ１５５において維持されるオペランドスタック４２３（第４Ａ 図）及びローカル変数記憶装置４２２におけるエントリの数は、ハードウエア／ パフォーマンスのトレードオフを表す。少なくとも数個のオペランドスタック４ ２３及びローカル 変数記憶装置エントリが良好なパフォーマンスを得るために必要とされる。第１ 図の典型的な実施例では、少なくともオペランドスタック４２３及び最初の４つ のローカル変数記憶装置４２２エントリの上位の３エントリがスタックキャッシ ュ１５５内に好適に表される。 スタックキャッシュ１５５により供給される１つの重要な機能（第１図）は、 レジスタファイルをエミュレートすることであり、上位２つのレジスタへのアク セスが余分なサイクルを用いずに常に可能である。もし適用な知的機能が、背景 においてメモリから値をロードするために、或いはメモリに値をストアするため に与えられ、従って入ってくる仮想マシン命令のためにスタックキャッシュ１５ ５を準備するなら、小さいハードウエアスタックでも十分である。 上述のように、スタック４００上の全アイテムが（サイズに関係なく）、３２ −ｂｉｔワード内に置かれる。これは、もし数多くの小さなデータアイテムが用 いられるなら、空間を無駄にしてしまうが、比較的簡単に、かつ多くのタギング （tagging）或いはマクシング（muxing）から束縛されずにデータアイテムを保 持できる。従ってスタック４００内の１つのエントリは、１つの値を表し、多く のバイトを表さない。長整数及び倍精度浮動小数点数は、２つのエントリを必要 とする。読出し及び書込みポート数を少なくしておくために、２つの長整数或い は２つの倍精度浮動小数点数を読出すために２サイクルが必要となる。 スタックキャッシュ１５５から出てメモリに入るオペランドスタックをドリブ ル管理部１５１によりフィル及びスピルするための機構は、いくつかの別の形態 のうちの１つを呈することができる。ある時点において１つのレジスタが、フィ ル或いはスピルされるか、或いはいくつかのレジスタのブロックが同時にフィル 或いはスピルされることができる。１つのスコアボードされたメソッドは、スタ ック管理に対して適切であ る。その最も簡単な形態では、１つのビットが、スタックキャッシュ１５５内の そのレジスタが現在有効であるか否かを示す。さらにスタックキャッシュ１５５ のいくつかの実施例は、そのレジスタのデータ内容がスタック４００に退避され るか否か、すなわちそのレジスタが汚れているか否かを示すために１つのビット を用いる。ある実施例では、高水位マーク／低水位マークが、いつエントリがそ れぞれ、スタック４００に退避される、或いはスタック４００から再生されるか を自発的に判定する（第４Ａ図）。別法では、先頭スタックが、固定された、或 いはプログラマブルなエントリ数だけスタックキャッシュ１５５の底部４０１に 近づくとき、ハードウエアがスタック４００からスタックキャッシュ１５５内へ のレジスタのロードを開始する。スタック管理ユニット１５０及びドリブル管理 部ユニット１５１の詳細な実施例は、以下に、並びに本発明の譲渡人に譲渡され 、代理人整理番号ＳＰ２０３８にて同じ日に出願された、"METHOD FRAME STORAG E USING MULTIPLE MEMORY CIRCUITS"というタイトルの米国特許出願第０８／ｘ ｘｘ，ｘｘｘ号（発明者James Michael O'Connor and Marc Tremblay）に記載さ れており、参照して、全体をここに組み込んでいる。 ある実施例では、スタック管理ユニット１５０は、付加的なローカル変数ルッ クアサイド（look-aside）キャッシュ１５３を含む。キャッシュ１５３は応用時 に最も重要であり、あるメソッドに対するローカル変数及びオペランドスタック ４２３（第４Ａ図）がスタックキャッシュ１５５上に配置されない。キャッシュ １５３がハードウエアプロ七ッサ１００に含まれないような場台には、ローカル 変数がアクセスされるとき、スタックキャッシュ１５５においてミスがあり、実 行ユニット１４０はデータキャッシュユニット１６０にアクセスし、次々に実行 を遅らせる。対照的に、キャッシュ１５３を有する場合は、ローカル変数はキャ ッシ ュ１５３から回収され、実行に遅れは生じない。 ローカル変数ルックアサイドキャッシュ１５３のある実施例は、スタック４０ ０のメソッド０〜２の場合に、第４Ｄ図に示される。ローカル変数０〜Ｍは、Ｍ が整数の場合に、メソッド０に対して、キャッシュ１５３の面４２１Ａ＿０にお いてストアされ、面４２１Ａ＿０はメソッド番号４０２が０のときアクセスされ る。ローカル変数０〜Ｎは、Ｎが整数の場合に、メソッド１に対して、キャッシ ュ１５３の面４２１Ａ＿１においてストアされ、面４２１Ａ＿１はメソッド番号 ４０２が１のときアクセスされる。ローカル変数０〜Ｐは、Ｐが整数の場合に、 メソッド１に対して、キャッシュ１５３の面４２１Ａ＿２においてストアされ、 面４２１Ａ＿２はメソッド番号４０２が２のときアクセスされる。キャッシュ１ ５３の種々に面は異なるサイズである場合もあるが、一般にそのキャッシュの各 面は経験的に画定される固定サイズを有するということに注意されたい。 新しいメソッド、例えばメソッド２が呼出されるとき、キャッシュ１５３の新 しい面４２１Ａ＿２がそのメソッドのローカル変数と共にロードされ、ある実施 例ではカウンタであるメソッド番号レジスタ４０２が、変更、すなわちインクリ メントされ、その新しいメソッドに対するローカル変数を含むキャッシュ１５３ の面を示す。ローカル変数はキャッシュ１５３の面内にオーダされ、キャッシュ １５３は有効に直接マップ化（direct-mapped）キャッシュとなることに注意さ れたい。従って、ローカル変数が現在メソッドに対して必要とされるとき、その 変数はキャッシュ１５３の最も新しい面、すなわちメソッド番号４０２により識 別される面から直接アクセスされる。現在メソッドが、例えばメソッド２に戻る とき、メソッド番号レジスタ４０２は変更、例えばデクリメントされ、キャッシ ュ１５３の以前の面４２１Ａ＿１を示す。キャッシュ１ ５３は必要とされる広さ及び深さになることができる。データキャッシュユニット データキャッシュユニット１６０（ＤＣＵ）は、データキャッシュ１６５内の データに対する全ての要求を管理する。データキャッシュ要求は、ドリブル管理 部１５１或いは実行ユニット１４０から起こる。データキャッシュ制御部１６１ は、実行ユニット要求に先行して与えられるこれらの要求間の調整をする。ある 要求に応じて、データキャッシュ制御部１６１は、そのデータに対するアドレス 、データ並びに制御信号を発生し、データキャッシュ１６５内のＲＡＭにタグ付 けする。データキャッシュヒットに対して、データキャッシュ制御部１６１はデ ータＲＡＭ出力をリオーダし、その正確なデータを与える。 またデータキャッシュ制御部１６１は、データキャッシュミスの場合、並びに キャッシュ不可能なロード及びストアの場合に、Ｉ／Ｏバス及びメモリインタフ ェースユニット１１０に対する要求を発生する。データキャッシュ制御部１６１ はデータパス及び制御ロジックを与え、キャッシュ不可能要求、並びにキャッシ ュミスを処理するためのデータパス及びデータパス制御機能を処理する。 データキャッシュヒットに対して、データキャッシュユニット１６０は、ロー ドに対する１サイクル内に、データを実行ユニット１４０に戻す。またデータキ ャッシュユニット１６０は、書込みヒットに対して１サイクルかかる。キャッシ ュミスの場合に、データキャッシュユニット１６０は、要求データが外部メモリ から利用可能になるまで、パイプラインをストールする。キャッシュ不可能ロー ド及びストアに対して、データキャッシュ１６１はバイパスされ、要求はＩ／Ｏ バス及びメモリインタフェースユニット１１０に送られる。データキャッシュ１ ６５に対する非配列化（non-aligned）ロード及びストアはソフトウエアにおい てトラップされる。 データキャッシュ１６５は、双方向セット連想型、ライトバック、ライトアロ ケート（write allocate）、１６−ｂｙｔｅラインキャッシュである。キャッシ ュサイズは０，１，２，４，８，１６Ｋｂｙｔｅサイズに構成可能である。デフ ォルトサイズは８Ｋｂｙｔｅである。各ラインはそのラインに関連するキャッシ ュタグストアエントリを有する。キャッシュミス時に、１６ｂｙｔｅのデータが 外部メモリからキャッシュ１６５内に書き込まれる。 各データキャッシュタグは、２０−ｂｉｔアドレスタグフィールド、１つの有 功ビット、１つのダーティビットを含む。また各キャッシュタグは、置換えポリ シー（replacement policy）のために用いられる最低使用頻度ビット（least re cently used bit）に関連する。多重キャッシュサイズをサポートするために、 タグフィールドの幅は変更することができる。もしプロセッササービスレジスタ 内のキャッシュイネーブルビットがセットされていないなら、ロード及びストア はデータキャッシュ制御部１６１により、キャッシュ不可能命令のように扱われ る。 １つの１６−ｂｙｔｅライトバックバッファが、置換えられるために必要とな るダーティキャッシュラインをライトバックするために与えられる。データキャ ッシュユニット１６０は、読出し時に４ｂｙｔｅの最大値を与えることができ、 データの４ｂｙｔｅの最大値は１サイクル内にキャッシュ１６１に書き込まれる ことができる。診断読出し及び書込みは、キャッシュ上で行うことができる。メモリ割当てアクセラレータ １つの実施例において、データキャッシュユニット１６５はメモリ割当てアク セラレータ１６６を含む。一般に、新しいオブジェクトが生成されるとき、その オブジエクトに対するフィールドは外部メモリからフ ェッチされ、データキャッシュ１６５内にストアされ、それからそのフィールド は０にクリアされる。これがメモリ割当てアクセラレータ１６６により削除され る処理にかかる時間である。新しいオブジェクトが生成されるとき、いかなるフ ィールドも外部メモリから回収されない。むしろ、メモリ割当てアクセラレータ １６６は単に、データキャッシュ１６５内に０の列をストアし、データキャッシ ュ１６５のその列をダーティとしてマークする。メモリ割当てアクセラレータ１ ６６はライトバックキャッシュについて特に有利である。メモリ割当てアクセラ レータ１６６は、新しいオブジェクトが生成される度に、外部メモリにアクセス することを削除するので、ハードウエアプロセッサ１００のパフォーマンスが向 上する。浮動小数点ユニット 浮動小数点ユニット（ＦＰＵ）１４３は、マイクロコードシーケンサ、入力／ 出力レジスタを有する入出力部分、浮動小数点加算器、すなわちＡＬＵ、並びに 浮動小数点乗算／除算ユニットを含む。マイクロコードシーケンサは、マイクロ コードフロー及びマイクロコード分岐を制御する。入出力部分は入出力データト ランザクションを制御し、入力データロードレジスタ及び出力データ非ロードレ ジスタを与える。またこれらのレジスタは中間結果記憶領域を与える。 浮動小数点加算器ＡＬＵは、浮動小数点加算、浮動小数点減算並びに変換演算 を実行するために用いられる組み合わせロジックを含む。浮動小数点乗算／除算 ユニットは乗算／除算及び剰余を実行するためのハードウエアを含む。 浮動小数点ユニット１４３は、３２−ｂｉｔデータパスを有するマイクロコー ド用エンジンとして構成される。このデータパスは、その結果の計算中、何回も 再利用される。倍精度演算は、単精度演算としてのサ イクル数のおよそ２倍〜４倍を必要とする。浮動小数点実行可能信号は、所定の 浮動小数点演算の完了に先行する１サイクルにアサートされる。これにより整数 ユニット１４２は、全くインタフェースサイクルを無駄にせず、浮動小数点ユニ ット出力レジスタを読出すことができる。従って、出力データは、浮動小数点実 行可能信号がアサートされた後の１サイクルで読出すために利用することができ る。実行ユニットアクセラレータ 付録ＩのＪＡＶＡ仮想マシン仕様はハードウエアに依存しないので、仮想マシ ン命令は特定の汎用タイプのプロセッサ、例えば複雑命令セットコンピュータ（ ＣＩＳＣ）プロセッサ、或いは限定命令セットコンピュータ（ＲＩＳＣ）プロセ ッサに対して最適化されてない。実際に、ある仮想マシン命令はＣＩＳＣ性を有 し、他のものはＲＩＳＣ性を有する。この二重性は演算及びハードウエアプロセ ッサ１００の最適化を複雑にする。 例えば、ＪＡＶＡ仮想マシン仕様は、従来のスイッチステートメントである、 命令lookupswitchに対するオペコード１７１を定義する。命令キャッシュユニッ ト１２０に対するデータストリームは、オペコード１７１を含み、オペコード１ ７１によりＮ方向スイッチステートメントを識別し、３ｂｙｔｅの埋込みバイト に０を生じさせる。埋込みバイト数は、第１のオペランドバイトが４の倍数であ るアドレスで開始するように選択される。ここで、データストリームは、特定の 要素、ブロック、素子或いはユニットに提供される情報を包括的に示すために用 いられる。 データストリーム内の埋込みバイトに後続するのは、一連の符号付４ｂｙｔｅ 量の組である。第１組内の第１のオペランドは、スイッチステートメントに対す るデフォルトオフセットであり、整数キー、或いは現在照合（match）値として 参照される、そのスイッチステートメントの 引数が、そのスイッチステートメント内のいかなる照合値とも等しくないとき用 いられる。第１組内の第２のオペランドは、データストリーム内に後続する組数 を定義する。 データストリーム内の各後続するオペランドの組は、照合値である第１のオペ ランド及びオフセットである第２のオペランドを有する。もし整数キーが照合値 の１つに等しいなら、その組のオフセットはそのスイッチステートメントのアド レスに加えられ、実行が分岐するアドレスを定義する。逆にもしその整数キーが いかなる照合値にも等しくないなら、第１組のデフォルトオフセットがそのスイ ッチステートメントに加えられ、実行が分岐するアドレスを定義する。この仮想 マシン命令の直接の実行が多くのサイクルを必要とする。 ハードウエアプロセッサ１００のパフォーマンスを向上させるために、ルック アップスイッチアクセラレータ１４５がプロセッサ１００に含まれる。ルックア ップスイッチアクセラレータ１４５は、１つ或いは２つ以上のルックアップスイ ッチステートメントに関連する情報をストアする連想メモリを含む。各ルックア ップスイッチステートメント、すなわち各命令lookupswitchの場合、この情報は ルックアップスイッチ識別子値、すなわちルックアップスイッチステートメント に関連するプログラムカウンタ値、複数の照合値並びに対応する複数のジャンプ オフセット値を含む。 ルックアップスイッチアクセラレータ１４５はハードウエアプロセッサ１００ により受信される現在命令が連想メモリ内にストアされるルックアップスイッチ ステートメントに対応するか否かを判定する。ルックアップスイッチアクセラレ ータ１４５はさらに、その現在命令に関連する現在照合値が、その連想メモリ内 にストアされる照合値の１つに一致するか否かを判定する。ルックアップスイッ チアクセラレータ１４５は、 その現在命令がメモリ内にストアされるルックアップスイッチステートメントに 対応し、かつ現在照合値がメモリ内にストアされる照合値の１つに一致するとき 、連想メモリからのジャンプオフセット値にアクセスする。そのアクセスされた ジャンプオフセット値は現在照合値に一致する。 ルックアップスイッチアクセラレータ１４５はさらに、その連想メモリが、現 在ルックアップスイッチステートメントに関連する照合値及びジャンプオフセッ ト値をまだ含んでいないとき、現在ルックアップスイッチステートメントに関連 する照合値及びジャンプオフセット値を回収するための回路を含む。ルックアッ プスイッチアクセラレータ１４５は、本発明の譲渡人に譲渡され、代理人整理番 号ＳＰ２０４０にて同じ日に出願された、"L0OK-UP SWITCH ACCELERATOR AND ME THOD OF OPERATING SAME"というタイトルの米国特許出願第０８／ｘｘｘ，ｘｘ ｘ号（発明者Marc Tremblay and James Michael O'Connor）にさらに詳細に記載 されており、参照して、全体をここに組み込んでいる。 あるオブジェクトのメソッドの実行を開始するための処理において、実行ユニ ット１４０は、メソッドベクトルにアクセスし、メソッドベクトル内のメソッド ポインタの１つ、すなわち無方向（indirection）の１つのレベルを回収する。 その後実行ユニット１４０は、アクセスされるメソッドポインタを用いて、対応 するメソッド、すなわち無方向の第２のレベルにアクセスする。 実行ユニット１４０内の無方向のレベルを減少させるために、各オブジェクト は、そのオブジェクトによりアクセスされるべき各メソッドの専用の複製を与え る。その後実行ユニット１４０は、無方向の１つのレベルを用いてそのメソッド にアクセスする。すなわち、各メソッドはそのオブジェクトから導出されるポイ ンタにより、直接アクセスされる。 これはそのメソッドポインタにより予め導入されていた無方向のレベルを削除す る。無方向のレベルを減少させることにより、実行ユニット１４０の演算を加速 することができる。実行ユニット１４０により経験された無方向のレベルを減少 させることによる実行ユニット１４０の加速は、本発明の譲渡人に譲渡され、代 理人整理番号ＳＰ２０４３にて同じ日に出願された、"REPLICATING CODE TO ELI MINATE ALEVEL OF INDIRECTION DURING EXECUTION OF AN OBJECT ORIENTE D COMPUTER PR0GRAM"というタイトルの米国特許出願第０８／ｘｘｘ,ｘｘｘ号 （発明者MarcTremblay and James Michael O'Connor）にさらに詳細に記載され ており、参照して、全体をここに組み込んでいる。ゲットフィールド−プットフィールドアクセラレータ 他の特定の機能ユニット及び種々の翻訳ルックアサイドバッファ（ＴＬＢ）タ イプの構造は、ハードウエアプロセッサ１００に任意に含まれ、コンスタントプ ールへのアクセスを加速する。例えば、ＪＡＶＡ仮想マシン仕様は、実行時にオ ブジェクト内にフィールドをセットする、命令putfield、オペコード１８１、並 びに実行時にオブジェクトからフィールドをフェッチする、命令getfield、オペ コード１８０を定義する。これら両方の命令では、そのオペコードには、インデ クスバイト１及びインデクスバイト２が後続する。オペランドスタック４２３は 、命令getfieldの場合のオブジェクトに対する参照のみを除いて、命令putfield に対する値により後続されるオブジェクトに対する参照を含む。 インデクスバイト１及び２は、現在クラスのコンスタントプール内にインデク スを発生させるために用いられる。そのインデクスでのコンスタントプールにお ける項目は、クラス名及びフィールド名に対するフィールド参照である。その項 目は、バイト状態でのフィールド幅及びバイ ト状態でのフィールドオフセットの両方を有するフィールドブロックポインタに 分解される。 実行ユニット１４０内の任意のゲットフィールド−プットフィールドアクセラ レータ１４６は、タグとしてフィールドブロックポインタに分解されたコンスタ ントプール内の項目を識別するために用いられるインデクスと共に、命令の最初 の呼出し後に用いるために、キャッシュ内に命令getfield及び命令putfieldに対 するフィールドブロックポインタをストアする。引き続いて、実行ユニット１４ ０はインデクスバイト１、及び２を用いて、インデクスを発生させ、ゲットフィ ールド−プットフィールドアクセラレータ１４６にインデクスを供給する。もし そのインデクスがタグとしてストアされたインデクスの１つに一致する、すなわ ちヒットであるなら、そのタグに関連するフィールドブロックポインタは回収さ れ、実行ユニット１４０により用いられる。逆にもし一致が見出されなければ、 実行ユニット１４０は、上述の演算を実行する。ゲットフィールド−プットフィ ールドアクセラレータ１４６は、上述の迅速な命令翻訳の１つの実施例において 用いられた自己修飾コード（self-modifying code）を用いることなく実現され る。 １つの実施例では、ゲットフィールド−プットフィールドアクセラレータ１４ ６はタグとして機能するインデクスを保持する第１の部分、及びフィールドブロ ックポインタを保持する第２の部分を有する連想メモリを含む。あるインデクス が、入力部分を通して、その連想メモリの第１の部分に加えられる、かつストア されたインデクスの１つに一致するとき、入力インデクスに一致したストアされ たインデクスに関連するフィールドブロックポインタは、その連想メモリの第２ の部分から出力される。境界チェックユニット 実行ユニット１４０内のバウンドチェックユニット１４７（第１図）は、任意 のハードウエア回路であり、配列（array）の要素への各アクセスをチェックし 、そのアクセスがその配列内の位置に対するものであるか否かを判定する。その アクセスがその配列内の位置に対するものであるとき、境界チェックユニット１ ４７は、実行ユニット１４０に対して、アクティブ配列境界例外信号を発行する 。アクティブ配列境界例外信号に応じて、実行ユニット１４０は、マイクロコー ドＲＯＭ１４１内にストアされた、その境界外配列アクセス（out of bounds ar ray access）を処理する例外ハンドラの実行を開始する。 １つの実施例では、境界チェックユニット１４７は、配列に対する配列識別子 、例えばプログラムカウンタ値、並びにその配列に対する最大値及び最小値をス トアされた連想メモリ素子を含む。ある配列がアクセスされる、すなわちその配 列に対する配列識別子が連想メモリ素子に適用されるとき、さらにその配列がそ の連想メモリ素子において表されると仮定するとき、ストアされた最小値は、比 較素子とも呼ばれる、第１の比較器素子に対する第１の入力信号であり、ストア された最大値は、比較素子とも呼ばれる、第２の比較器素子に対する第１の入力 信号である。その第１及び第２の比較器素子に対する第２の入力信号は、配列の 素子のアクセスに関連する値である。 もし配列の素子のアクセスに関連する値が、ストアされた最大値以下で、かつ ストアされた最小値以上であるなら、いずれの比較器素子も出力信号を発生しな い。しかしながら、もしこれらの条件のいずれかが正しくないなら、適切な比較 器素子がアクティブ配列境界例外信号を発生する。境界チェックユニット１４７ の１つの実施例のさらに詳細な内容は、本発明の譲渡人に譲渡され、代理人整理 番号ＳＰ２０４１にて同じ日に出願された、"PROCESSOR WITH ACCELERATED ARRA Y ACCESS BOUNDS CHECKING"というタイトルの米国特許出願第０８／ｘｘｘ，ｘｘ ｘ号（発明者Marc Tremblay,James Michael O'Connor,and William N.Joy）にさ らに詳細に記載されており、参照して、全体をここに組み込んでいる。 ＪＡＶＡ仮想マシン仕様は、一定の命令は一定の例外を引き起こすことを定義 している。この例外条件に対するチェックは実現され、それらを処理するための ハードウエア／ソフトウエア機構が、マイクロコードＲＯＭ１４９、並びにプロ グラムカウンタ及びトラップ制御ロジック１７０内の情報により、ハードウエア プロセッサ１００に与えられる。代替の機構は、トラップベクトルスタイル或い は単一のトラップターゲットを有し、スタック上のトラップタイプをプッシュし 、専用のトラップハンドラルーチンが適切な動作を画定するような機構を含む。 ハードウエアプロセッサ１００には、いかなる外部キャッシュも必要ではない 。いかなる翻訳ルックアサイドバッフアのサポートも必要ではない。 第５図は固有のシステムを形成するためのハードウエアプロセッサ１００に対 するいくつかの可能なアドオンを示す。そこに示す任意の８つの機能をサポート する回路、すなわちＮＴＳＣエンコーダ５０１、ＭＰＥＧ５０２、イーサネット 制御部５０３、ＶＩＳ５０４、ＩＳＤＮ５０５、Ｉ／Ｏ制御部５０６、ＡＴＭア センブリ／リアセンブリ５０７、並びに無線リンク５０８は、本発明のハードウ エアプロセッサ１００と同じチップ内に集積化される。 第６Ａ図は、本発明の一実施例による１つのシリコンチップ上に実現された二 重命令セットプロセッサ６９０のブロック図である。二重命令セットプロセッサ ６９０は仮想マシン命令、即ち例えばネットワークから受け取った第１命令セッ トをデコードし実行すると共に、例えばロー カルメモリやネットワークから供給された第２命令セットをデコードし実行する ことができる。 第１命令セット及び第２命令セットは、それぞれ異なるコンピュータプロセッ サアーキテクチャに適したものである。一実施例では、第１命令セットがＪＡＶ Ａ仮想マシン命令のような仮想マシン命令であり、第２命令セットが、上述のア ーキテクチャの様な従来型マイクロプロセッサアーキテクチャのネイティブ命令 である。 初めに、二重命令セットプロセッサ６９０の起動時、二重命令セットプロセッ サ６９０上で実行されるオペレーティングシステムがネイティブ命令セットの命 令を実行するプロセッサを起動する。仮想マシン命令セットの命令を必要とし又 は利用するアプリケーションがロードされたとき、このオペレーティングシステ ムはそのデータストリームを翻訳ユニット６９１に送る。 一実施例では、翻訳ユニット６９１は仮想マシン命令からネイティブ命令に変 換する翻訳部を備えたROMである。このROMは、プロセッサ６９０上に仮想マシン 命令を実現するのに使用されるマイクロコードも有し得る。別形態では、翻訳部 のソフトウェアインプリメンテーションが、プロセッサ６９０により実行され、 データストリームの仮想マシン命令がネイティブ命令に変換される。 翻訳ユニット６９１からのネイティブ命令は、デコードユニット６９２により デコードされる。このデコードユニット６９２は従来型のマイクロプロセッサア ーキテクチャで使用するための従来型のデコードユニットである。デコード済み の命令は、実行ユニット６９３で実行される。この実行ユニット６９３は従来型 マイクロプロセッサアーキテクチャで使用される従来型実行ユニットである。マ イクロコードルーチンが、翻訳ユニット６９１に含められ、ＪＡＶＡ仮想マシン 命令を実現する場合、 マイクロコードルーチンは実行ユニット６９３にその実行のため直接渡される。 当業者は、プロセッサ６９０が本発明の特徴から注意がそれることを避けるた めに第６Ａ図においては示されていない他の機能ユニットや構造等を含むことを 理解されよう。更に、使用される特定の従来型マイクロプロセッサアーキテクチ ャによっては、興味の対象である仮想マシン環境をサポートするために追加のマ イクロコードが必要となるものがある。勿論、従来型マイクロプロセッサアーキ テクチャの処理能力の向上のためにそれが必要な場合は、上述の様々なキャッシ ュやアクセラレタユニットを、従来型マイクロプロセッサアーキテクチャ内に組 み込むことができる。 二重命令セットプロセッサ６９０は翻訳済みの仮想マシン命令を直接実行し、 従ってソフトウェアインタープリタやジャストインタイムコンパイラは不要であ る。翻訳済みの仮想マシン命令が直接実行されることから、その処理能力はソフ トウェアインタープリタやジャストインタイムコンパイラよりも優れている。 二重命令セットプロセッサ６９０の一実施例では、プロセッサステータスレジ スタの１つのビットが、動作モード選択ビットとして定義されている。この動作 モード選択ビットが第１状態にあるとき、信号MODE（第６Ａ図）がアクティブで あり、データストリーム６９５はダマルチプレクサ６９６を介してデコードユニ ット６９２に渡される。動作モード選択ビットが第２状態にあるとき、動作モー ド信号MODEはアクティブ状態にはなく、データストリーム６９５はダマルチプレ クサ６９６を介して翻訳ユニット６９１に渡され、翻訳ユニット６９１からの翻 訳済みの命令ストリームはデコードユニット６９２に入力される。従って、この 実施例では、仮想マシンが従来型マイクロプロセッサアーキテクチ ャにおいて実現されている。 第６Ｂ図に示す別の実施例では、二重命令セットプロセッサ６００（プロセッ サ６００とも称する）が、スタック６５５（第４Ａ図のスタック４００と同一の スタックであり得る）、ネットワーク又はローカルメモリからの命令ストリーム を受け取る第１命令デコーダ６３５、ネットワーク又はローカルメモリから選択 された命令を受け取る第２命令デコーダ６６０、第１実行ユニット６４０を備え た命令実行ユニット６５０、及び第２実行ユニット６６２を備えており、スタッ ク６５５（第４Ａ図のスタック４００であり得る）は、第１実行ユニット６４０ によって使用される。当業者は、プロセッサ６００が他の機能ユニットを備える ことを理解されよう。しかし、この他の機能ユニットは、本発明においては重要 ではなく、従って説明が本発明の内容からそれるのを避けるためここでは省略さ れている。更に、第２実行ユニット６２２は第１実行ユニット６４０が必要とす る環境のサポートのためのマイクロコードルーチンを備え得る。 この実施例では様々な機能ユニットが１つのチップ上に示されているが、これ は実施例に過ぎず、本発明をこのような形態の実施例に限定しようとするもので はない。この明細書の説明を参照することで、当業者は、本発明の原理を個別の プロセッサを用いる形態で、立体型のプロセッサを用いる形態で、或いは他の必 要な物理的形態で実現することができよう。 第２命令デコーダ６６０は従来より周知の型のデコーダであり得る。このよう なデコーダには、限定を意図していないが、スタック命令の他のセットをデコー ドするデコーダが含まれる。本発明の一実施例では、第２命令デコーダ６６０は 、ＲＩＳＣ型命令デコーダである。この実施例では、第２実行ユニット６６２は 命令実行ユニット６５０におれる第１ 実行ユニット６４０のスタックアーキテクチャの反対側のフラットレジスタに接 続されたＲＩＳＣ型命令実行ユニットである。本発明の更に別の実施例では、第 ２命令デコーダ６６０はＣＩＳＣ型命令デコーダであり、第２実行ユニット６６ ２はＣＩＳＣ型実行ユニットである。更に別の実施例では、第２命令デコーダ６ ６０はＶＬＩＷ型命令デコーダであり、第２実行ユニット６６２はＶＬＩＷ型実 行ユニットである。 以下に詳細に説明するように、本発明の一実施例では、第１命令デコーダ６３ ５が命令デコードユニット１３０（第１図）における命令デコーダ１３５と等価 なものである。第２命令デコーダ６６０（第６Ｂ図）は、仮想モード命令のスト リームにおけるセットモード命令の実行に応じて稼働され、命令ストリームは第 １命令デコーダユニット６３５への接続から、第２命令デコーダ６６０に切り替 えられる。第２命令デコーダ６６０が一度稼働されると、第２命令デコーダ６６ ０からのデコード済みの命令が命令実行ユニット６５０における第２実行ユニッ ト６６２に供給される。 この構成はいくつかの利点を有する。付録Ｉに示すように、ＪＡＶＡ仮想マシ ン仕様では、更に拡張を行うためのいくつかのオペコードについては省略してい る。即ち、この仕様では全ての可能な２５６個のオペコードを定義していない。 しかし、この更なる拡張の可能性をもってしても、必要となり得る全ての命令を 供給するには不十分である。プロセッサ６００では、実行ユニット６６２のネイ ティブ命令を用いて、ＪＡＶＡ仮想マシン仕様における命令を補足することがで きる。例えば、アプリケーションが例えばサイン関数やコサイン関数のような超 越関数を必要とする場合、この超越関数は、セットモード命令及び必要な関数を 実行するために実行ユニット６６２のネイティブ命令セットにおいて使用される 命令を用いて実現することができる。 従って、本発明の原理によれば、仮想マシン命令の数を限度の２５６個を越え て増やすための１つの方法はオペコード２５５の様な特定のオペコードをセット モード命令として割り当てることである。上述のように、セットモード命令の実 行により、第２命令デコーダ６６０が稼働され、ＲＩＳＣ型の命令のような第２ 命令セットが、ＪＡＶＡ仮想マシン仕様においてサポートされていない計算を実 行するための第１命令デコーダ６６０に切り替えられる。 セットモード命令の実行により、オペレーティングシステムがモードビットの 状態を変え、これにより第２命令デコーダ６６０及び第２実行ユニット６６２が 稼働される。この計算が終了すると、オペレーティングシステムがその終了を検 出して、オペレーティングシステムはモードビットをリセットし、入力データス トリームが第１命令デコーダ６３５に戻されることになる。 従って、本発明のこの実施例では、第２命令実行ユニット６６２がＲＩＳＣ型 実行ユニットである場合、第２命令デコーダ６６０及び第２実行ユニット６６２ によるＲＩＳＣ命令の稼働及び実行の仕方は、第７図を参照することにより見る ことができる。セットモード命令７０１、即ちデータストリーム７００（第７図 ）におけるオペコード２５５が、命令デコーダ１３５（第６Ｂ図）によりデコー ドされ、第１実行ユニット６４０により実行された時、セットモードビットの状 態は第２命令デコーダ６６０及び第２実行ユニット６６２を稼働するように変え られる。セットモード命令７０１のすぐ後に続くデータストリーム７００におけ る命令は、ＲＩＳＣ命令、即ちＲＩＳＣ実行ユニットに対するオペコード及びそ れが関連するオペランドである。 従って、命令デコーダ１３５又はプロセッサ６００における他のハードウェア は、情報７０２を第２命令デコーダ６６０にルーティングし、 命令デコーダ１３５によるデコードはバイパスされる。例えば、第６Ａ図のデマ ルチプレクサ及び信号MODEが、プロセッサ６００に組み込まれ得る。 第６Ｃ図は、第１命令デコーダ６３５、第１実行ユニット６４０、及びスタッ ク６５５が、それぞれ以下に詳細に説明するハードウェアプロセッサ１００の命 令デコーダ１３５、実行ユニット１４０、及びスタックキャッシュ１５５である 本発明の別の実施例を詳細に示した図である。この実施例では、第１実行ユニッ ト及び第２実行ユニットが分けられて、第２実行ユニット６６２はフラットレジ スタ６６４に接続されたＲＩＳＣ実行ユニットである。又、第２実行ユニット６ ６２は、ＪＡＶＡ仮想マシン環境をサポートするために実行されるマイクロコー ドを含み得る。従って、プロセッサ６００及び６００Ａは、オペコードを含むＪ ＡＶＡ仮想マシン命令を実行することができ、又他のコンピュータプロセッサア ーキテクチャの第２命令セットを実行するために最適化されてもいる。 従って、本発明の原理によれば、命令を含むデータストリームは、第１命令デ コーダ６３６に供給される。データストリームにおける予め定義された命令の実 行時に、このデータストリームは第２命令デコーダ６６０へと切り替えられ、こ のデコーダが駆動されてデータストリームにおける後続の情報を処理する。従っ て、命令セットの２つの異なる型、例えばフラットフォーム独立命令セット及び フラットフォーム依存命令セットが本発明の二重命令セットプロセッサ６００に よりデコードされ実行され得る。これは、上述のような、第２実行ユニットのオ ペコード空間が、仮想マシンオペコード空間に含められ、仮想マシンの処理能力 を高められるという利点を有する。 第８図には、本発明のプロセッサ６９０、６００、及び６００Ａの１つである プロセッサ８０１を用いた、モデム８０２及びローカルメモリ ８０４に接続されたコンピュータシステム８００のブロック図が示されている。 本発明のこの実施例では、モデム８０２がインターネットやイントラネットのよ うなネットワークと通信を行い、実行のための仮想マシン命令をそこから受け取 る。別形態では、イントラネットに対して、モデム８０２がコンピュータシステ ム８００においてネットワークカードに置き換えられ得る。従って、モデム８０ ２はネットワークに接続されて通信か行えるようにする通信インタフェースユニ ットの１例として設けられているものである。当業者には周知のように、通信イ ンタフェースユニットは第１フォーマットの第１命令セットを受け取り、その第 １命令セットを第２フォーマットで出力信号として供給する。 本発明のこの実施例では、プロセッサ８０１が２つのオペレーションモードを 有する。オペレーションの第１モードでは、プロセッサ８０１がネットワークか ら実行のため仮想マシン命令のみを受け取る。オペレーションの第２モードでは 、仮想マシン命令における予め定義された命令を受け取った際に、プロセッサ８ ０１は実行のためローカルメモリ８０４にストアされた、ＲＩＳＣ、X86、Power PC、及び／又は他のプロセッサアーキテクチャの命令セットを受け取って処理 し得る。このようにして、目に見える形でのオペレーションのための命令のよう な仮想マシン命令において実現されていない命令、例えば、モデリング、立体フ ローイング等が、プロセッサ８０１を用いて完全に実現され得る。当業者は、プ ロセッサ８０１が、第２の命令型、即ち非ＪＡＶＡ仮想マシン命令を、そのアプ リケーションがセキュリティをかけられていないことをはっきりと認識しつつ、 ネットワークから受取ることができる。 プロセッサ６００及び６００Ａは、多数のアプリケーションを有する。例えば 、コンピュータシステム８００は、例えばインターネットのような好適なキャリ アらの、又はローカルメモリ８０４から供給された ＪＡＶＡ仮想マシン命令をプロセッサ８０１に供給するように構成される。コン ピュータシステム８００のユーザは、ＪＡＶＡプログラム言語で書かれ、第２図 に示すように処理されて、仮想マシン命令を生成し、ＪＡＶＡ仮想マシン命令が ローカルメモリ８０４から供給されるようなコンピュータプログラムが、ウイル スや他のソフトウェア上の問題について比較的安全であることを認識できよう。 例えば、ネットワークから受け取ったアプリケーションが必要とするライブラ リは、ローカルメモリ８０４にストアされ得る。特定のオペレーティングシステ ムやグラフィカルユーザインタフェースは、それらの一部としてライブラリを含 み得る。従って、ＪＡＶＡプログラミング言語で書かれたコンピュータプログラ ムは、２つの異なるバージョンにコンパイルされ得る。１つのバージョンはセキ ュリティをかけられていないネットワークを介して供給され、他のプロセッサ６ ００或いは６００Ａ、若しくは他のハードウェアプロセッサ１００で処理される ものである。もう１つはローカルメモリ８０４や他の信用できる環境のようなロ ーカル環境で使用されるものである。 ＪＡＶＡ言語ソースプログラムの２つのコンパイル済みのバージョンの違いは 、ローカルに実行するためにコンパイルされたバージョン、例えばローカルメモ リ８０４にストアされたバージョンが、セキュリティをかけられていないネット ワークのためのバージョンとして配列境界チェックのような拡張セキュリティチ ェックを有する必要がないという点である。従って、時間がかかり厄介なセキュ リティチェック処理が不要であるためにバイパスされ得る。これによってローカ ル環境におけるプロセッサ６００及び６００Ａの処理能力が増加し、好適なキャ リアを介して受け取った仮想マシン命令を処理するのにもプロセッサを使用する ことができるようになる。 上記の説明では、ネットワークを安全でない環境として考え、ローカルメモリ を信用できる環境として考えていた。しかし、これは１つの例に過ぎない。当業 者はインターネット、イントラネット又は他のネットワークを介した、伝送が保 護されており信用できることを理解されよう。従って、このような状況の下、信 用できる環境用の本発明の機能を使用することができる。同様に、ある状況では ローカルメモリが信用できる環境ではなく、その際には本発明の保護されていな い環境用の機能をそこで使用すべきである。 当業者は、本発明の範囲及び精神の範囲内で、本発明を、ここに開示した実施 例を元に様々に改変して実施することができる。従って、本発明の範囲に属する ことが当業者には明らかな様々な改変は、請求項に記載の本発明の精神及び範囲 に含まれるものと考えられる。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年２月２３日（１９９８．２．２３） 【補正内容】請求の範囲 １.ネイティブ命令セットを有する二重命令セットプロセッサにおいて、 コンピュータ独立仮想マシン命令セットに属するコンピュータ独立仮想マシン 命令群をデコードして前記二重命令セットプロセッサのネイティブ命令に変換す るように構成されたコンピュータ独立仮想マシン命令−ネイティブ命令翻訳ユニ ットであって、前記コンピュータ独立仮想マシン命令セットが前記ネイティブ命 令のセットとは異なる、該コンピュータ独立仮想マシン命令−ネイティブ命令翻 訳ユニットと、 前記コンピュータ独立仮想マシン命令−ネイティブ命令翻訳ユニット、及びメ モリからの前記ネイティブ命令をデコードするように構成されている命令デコー ダであって、前記命令デコーダが、第１動作モードでは前記コンピュータ独立仮 想マシン命令−ネイティブ命令翻訳ユニットに接続され、第２動作モードでは前 記メモリに接続される、該命令デコーダと、 前記命令デコーダからのデコード済ネイティブ命令を実行するように構成され ている命令実行ユニットとを有することを特徴とする二重命令セットプロセッサ 。 ２．前記コンピュータ独立仮想マシン命令−ネイティブ命令翻訳ユニットが、前 記命令実行ユニットによるセットモード命令の実行に応じて前記命令デコーダに 接続されることを特徴とする請求項１に記載の二重命令セットプロセッサ。 ３．前記命令デコーダが、ＶＬＩＷ命令デコーダであることを特徴とする請求項 １に記載の二重命令セットプロセッサ。 ４．前記命令デコーダが、ＣＩＳＣ命令デコーダであることを特徴とする請求項 １に記載の二重命令セットプロセッサ。 ５．前記命令デコーダが、ＲＩＳＣ命令デコーダであることを特徴とす る請求項１に記載の二重命令セットプロセッサ。 ６．ネットワーク及びローカルメモリと通信可能に接続されるように構成された 二重命令セットプロセッサであって、 前記ネットワーク、または前記ローカルメモリの何れかから受取った第１命令 セットに属する複数の第１命令をデコードするように構成された第１コンピュー タプラットフォーム独立命令デコーダであって、前記第１命令セットがコンピュ ータプラットフォーム独立命令である、該第１コンピュータプラットフォーム独 立命令デコーダと、 第２命令セットに属する複数の第２命令をデコードするように構成された第２ 命令デコーダであって、前記第２命令セットが前記第１命令セットとは異なるも のである、該第２命令デコーダと、 前記第１コンピュータプラットフォーム独立命令デコーダによってデコードさ れた前記複数の第１命令を実行し、かつ前記第２命令デコーダによってデコード された前記複数の第２命令を実行するように構成された命令実行ユニットとを有 することを特徴とする二重命令セットプロセッサ。 ７．前記第１命令デコーダが、セットモード命令をデコードするように構成され ており、前記セットモード命令が、前記第１命令の１つであって、それに応じて 、前記セットモード命令の後続の命令が前記第２命令デコーダに送られることを 特徴とする請求項６に記載の二重命令セットプロセッサ。 ８．前記第１命令のそれぞれが、仮想マシン命令であることを特徴とする請求項 ６に記載の二重命令セットプロセッサ。 ９．前記仮想マシン命令が、オペコードを含むことを特徴とする請求項８に記載 の二重命令セットプロセッサ。 １０．前記ネットワークが、インターネットであることを特徴とする請 求項６に記載の二重命令セットプロセッサ。 １１．前記ネットワークが、イントラネットのネットワークであることを特徴と する請求項６に記載の二重命令セットプロセッサ。 １２．前記二重命令セットプロセッサが、ネットワーク及びローカルメモリと通 信可能に接続され、２つの動作モードの１つで動作可能なように構成されている ことを特徴とし、 前記２つの動作モードの１つでは、前記第１コンピュータプラットフォーム独 立命令デコーダ及び前記命令実行ユニットが、前記ネットワークから受取った命 令を処理し、前記２つの動作モードの他方では、前記第１コンピュータプラット フォーム独立命令デコーダ、前記第２命令デコーダ、及び前記命令実行ユニット が、前記ローカルメモリから受取った命令を処理することを特徴とする請求項６ に記載の二重命令セットプロセッサ。 １３．前記二重命令セットプロセッサが、公的キャリアネットワークに通信可能 に接続できるコンピュータシステムに含められていることを特徴とし、 前記コンピュータシステムが、 前記ネットワークに通信可能に接続でき、第１命令セットを受取ることがで きる通信インタフェースユニットと、 第２命令セットのコンピュータプログラムをストアできるメモリとを有する ことを特徴とし、 前記第１コンピュータプラットフォーム独立命令デコーダが、前記通信インタ フェースユニットに接続されて、そこから前記第１命令セットを受取り、前記第 ２命令セットデコーダが、前記メモリに接続されて、そこから前記第２命令セッ トを受取ることを特徴とする請求項６に記載の二重命令セットプロセッサ。 １４．前記第１コンピュータプラットフォーム独立命令デコーダが、セットモー ド命令をデコードし、前記セットモード命令が、前記第１命令セットに属する命 令であって、それに応じて、前記第２命令デコーダが稼動し、前記セットモード 命令の後続の第２命令をデコードすることを特徴とする請求項１３に記載のシス テム。 １５．前記第１命令セットに属する各命令が、仮想マシン命令であることを特徴 とする請求項１３に記載のシステム。 １６．前記仮想マシン命令が、オペコードを含むことを特徴とする請求項１５に 記載のシステム。 １７．前記ネットワークが、インターネットであることを特徴とする請求項１３ に記載のシステム。 １８．前記ネットワークが、イントラネットのネットワークであることを特徴と する請求項１３に記載のシステム。 １９．前記第１命令コンピュータプラットフォーム独立命令デコーダと協働する スタックと、 前記第２命令デコーダと協働するフラットレジスタと、 前記スタック及び前記フラットレジスタと協働して、前記複数の第１命令及び 前記複数の第２命令を実行する命令実行ユニットとを有することを特徴とする請 求項６に記載の二重命令セットプロセッサ。 ２０．前記第１コンピュータプラットフォーム独立命令デコーダが、セットモー ド命令をデコードするように構成されており、前前記セットモード命令が、前記 第１命令セットに属する命令の１つであって、それに応じて、前記第２命令デコ ーダが稼動し、前記セットモード命令の後続の第２命令をデコードすることを特 徴とする請求項１９に記載の二重命令セットプロセッサ。 ２１．前記ネットワークが、インターネットであることを特徴とする請 求項１９に記載の二重命令セットプロセッサ。 ２２．前記ネットワークが、イントラネットのネットワークであることを特徴と する請求項１９に記載の二重命令セットプロセッサ。 ２３．ソースコード形態のコンピュータプログラムの実行可能なコードを発生す る方法であって、 前記実行可能なコードが、ネットワークに通信可能に接続されて、そこから実 行のための実行可能なコードを受取るマイクロプロセッサにより実行するための コードであるかどうかを判定する過程と、 前記実行可能なコードが、ローカルメモリに通信可能に接続されて、そこから 実行のための実行可能なコードを受取るマイクロプロセッサにより実行するため のコードであるかどうかを判定する過程と、 第１の実行可能なコードを発生する過程であって、前記第１の実行可能なコー ドが前記マイクロプロセッサによる実行のために前記ネットワークから受取られ たとき前記コード検証がなされる、該過程と、 第２の実行可能なコードを発生する過程であって、前記第２の実行可能なコー ドが前記マイクロプロセッサによる実行のために前記ローカルメモリから受取ら れたとき前記コード検証がなされない、該過程とを有することを特徴とするソー スコード形態のコンピュータプログラムの実行可能なコードを発生する方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＮ，ＪＰ，ＫＲ

Claims (1)

1. 【特許請求の範囲】 １．ネイティブ命令セットを有する二重命令セットプロセッサにおいて、 仮想マシン命令セットに属する仮想マシン命令群をデコードして前記二重命令 セットプロセッサのネイティブ命令に変換するように構成された翻訳ユニットで あって、前記仮想マシン命令セットが前記ネイティブ命令のセットとは異なる、 該翻訳ユニットと、 前記翻訳ユニット、及びメモリからの前記ネイティブ命令をデコードするよう に構成されている命令デコーダであって、前記命令デコーダが、第１動作モード では前記翻訳ユニットに接続され、第２動作モードでは前記メモリに接続される 、該命令デコーダと、 前記命令デコーダからのデコード済ネイティブ命令を実行するように構成され ている命令実行ユニットとを有することを特徴とする二重命令セットプロセッサ 。 ２．前記翻訳ユニットが、前記命令実行ユニットによるセットモード命令の実行 に応じて前記命令デコーダに接続されることを特徴とする請求項１に記載の二重 命令セットプロセッサ。 ３．前記命令デコーダが、ＶＬＩＷ命令デコーダであることを特徴とする請求項 １に記載の二重命令セットプロセッサ。 ４．前記命令デコーダが、ＣＩＳＣ命令デコーダであることを特徴とする請求項 １に記載の二重命令セットプロセッサ。 ５．前記命令デコーダが、ＲＩＳＣ命令デコーダであることを特徴とする請求項 １に記載の二重命令セットプロセッサ。 ６．ネットワーク及びローカルメモリと通信可能に接続されるように構成された 二重命令セットプロセッサであって、 前記ネットワーク、または前記ローカルメモリの何れかから受取った第１命令 セットに属する複数の第１命令をデコードするように構成され た第１命令デコーダと、 第２命令セットに属する複数の第２命令をデコードするように構成された第２ 命令デコーダであって、前記第２命令セットが前記第１命令セットとは異なるも のである、該第２命令デコーダと、 前記第１命令デコーダによってデコードされた前記複数の第１命令を実行し、 かつ前記第２命令デコーダによってデコードされた前記複数の第２命令を実行す るように構成された命令実行ユニットとを有することを特徴とする二重命令セッ トプロセッサ。 ７．前記第１命令デコーダが、セットモード命令をデコードするように構成され ており、前記セットモード命令が、前記第１命令の１つであって、それに応じて 、前記セットモード命令の後続の命令が前記第２命令デコーダに送られることを 特徴とする請求項６に記載の二重命令セットプロセッサ。 ８．前記第１命令のそれぞれが、仮想マシン命令であることを特徴とする請求項 ６に記載の二重命令セットプロセッサ。 ９．前記仮想マシン命令が、オペコードを含むことを特徴とする請求項８に記載 の二重命令セットプロセッサ。 １０．前記ネットワークが、インターネットであることを特徴とする請求項６に 記載の二重命令セットプロセッサ。 １１．前記ネットワークが、イントラネットのネットワークであることを特徴と する請求項６に記載の二重命令セットプロセッサ。 １２．ネットワーク及びローカルメモリと通信可能に接続され、２つの動作モー ドの１つで動作可能なように構成された二重命令セットプロセッサであって、 第１命令セットに属する命令をデコードし、それに応じて第１のデコード済命 令を発生するように構成された第１命令デコーダと、 第２命令セットに属する命令をデコードし、それに応じて第２のデコード済命 令を発生するように構成された第２命令デコーダと、 前記第１のデコード済命令と前記第２のデコード済命令とを実行するように構 成された命令実行ユニットとを有することを特徴とし、 前記２つの動作モードの一つでは、前記第１命令デコーダ及び前記命令実行ユ ニットが、前記ネットワークから受取った命令を処理し、 前記２つの動作モードの他方では、前記第１命令デコーダ、前記第２命令デコ ーダ、及び前記命令実行ユニットが、前記ローカルメモリから受取った命令を処 理することを特徴とする二重命令セットプロセッサ。 １３．公的キャリアネットワークに通信可能に接続できるコンピュータシステム であって、 前記ネットワークに通信可能に接続でき、第１命令セットを受取ることができ る通信インタフェースユニットと、 第２命令セットのコンピュータプログラムをストアできるメモリであって、前 記第２命令セットが前記第１命令セットとは全体として異なっている、該メモリ と、 前記通信インタフェースユニットに接続されて、そこから前記第１命令セット を受取り、かつ、前記メモリに接続されて、そこから前記第２命令セットを受取 るマイクロプロセッサとを有することを特徴とし、 前記マイクロプロセッサが、 前記第１命令セットに属する命令をデコードし、それに応じてそこに第１の デコード済命令を発生するように構成された第１命令デコーダと、 前記第２命令セットに属する命令をデコードし、それに応じてそこに第２の デコード済命令を発生するように構成された第２命令デコーダと、 前記第１のデコード済命令及び前記第２のデコード済命令を実行するように 構成された命令実行ユニットとを有することを特徴とするコンピュータシステム 。 １４．前記第１命令デコーダが、セットモード命令をデコードし、前記セットモ ード命令が、前記第１命令セットに属する命令であって、それに応じて、前記第 ２命令デコーダが稼動し、前記セットモード命令の後続の第２命令をデコードす ることを特徴とする請求項１３に記載のシステム。 １５．前記第１命令セットに属する各命令が、仮想マシン命令であることを特徴 とする請求項１３に記載のシステム。 １６．前記仮想マシン命令が、オペコードを含むことを特徴とする請求項１５に 記載のシステム。 １７．前記ネットワークが、インターネットであることを特徴とする請求項１３ に記載のシステム。 １８．前記ネットワークが、イントラネットのネットワークであることを特徴と する請求項１３に記載のシステム。 １９．二重命令セットプロセッサであって、 複数の第１命令をデコードできる第１命令デコーダと、 前記第１命令デコーダと協働するスタックと、 複数の第２命令をデコードできる第２命令デコーダと、 前記第２命令デコーダと協働するフラットレジスタと、 前記スタック及び前記フラットレジスタと協働して、前記複数の第１命令及び 前記複数の第２命令を実行する命令実行ユニットとを有することを特徴とする二 重命令セットプロセッサ。 ２０．前記第１命令デコーダが、セットモード命令をデコードするように構成さ れており、前前記セットモード命令が、前記第１命令セットに 属する命令の１つであって、それに応じて、前記第２命令デコーダが稼動し、前 記セットモード命令の後続の第２命令をデコードすることを特徴とする請求項１ ９に記載の二重命令セットプロセッサ。 ２１．前記ネットワークが、インターネットであることを特徴とする請求項１９ に記載の二重命令セットプロセッサ。 ２２．前記ネットワークが、イントラネットのネットワークであることを特徴と する請求項１９に記載の二重命令セットプロセッサ。 ２３．ソースコード形態のコンピュータプログラムの実行可能なコードを発生す る方法であって、 前記実行可能なコードが、ネットワークに通信可能に接続されて、そこから実 行のための実行可能なコードを受取るマイクロプロセッサにより実行するための コードであるかどうかを判定する過程と、 前記実行可能なコードが、ローカルメモリに通信可能に接続されて、そこから 実行のための実行可能なコードを受取るマイクロプロセッサにより実行するため のコードであるかどうかを判定する過程と、 第１の実行可能なコードを発生する過程であって、前記第１の実行可能なコー ドが前記マイクロプロセッサによる実行のために前記ネットワークから受取られ たとき前記コード検証がなされる、該過程と、 第２の実行可能なコードを発生する過程であって、前記第２の実行可能なコー ドが前記マイクロプロセッサによる実行のために前記ローカルメモリから受取ら れたとき前記コード検証がなされない、該過程とを有することを特徴とするソー スコード形態のコンピュータプログラムの実行可能なコードを発生する方法。