JP2000516060A - 積層型２帯域フィルタ - Google Patents

Abstract

(57)【要約】 第１の周波数を有する第１の信号をフィルタ処理するための第１のフィルタユニット（１８）と、第２の周波数を有する第２の信号をフィルタ処理するための第２のフィルタユニット（１９）とを有する積層型２帯域フィルタである。第１と第２のフィルタユニットは、積層したセラミック層の中に配設される。第１の阻止素子（２０ａ、２０ｂ；２５ａ、２５ｂ；２５ａ’、２５ｂ’；４６ａ、４６ｂ）は、第１のフィルタユニット（１８）への第２の信号の印加を阻止するために、第１のフィルタユニット（１８）に結合される。第２の阻止素子（２１ａ、２１ｂ；２６ａ、２６ｂ；２５ｃ、２５ｄ；２７ａ、２７ｂ）は、第２のフィルタユニット（１９）への第１の信号の印加を阻止するために、第２のフィルタユニット（１９）に結合される。

Description

【発明の詳細な説明】 積層型２帯域フィルタ 技術分野 本発明は、主として高周波回路で使用する積層型２帯域フィルタに関するもの である。 背景技術 誘電体フィルタは携帯電話および他の無線機器で広く使用され、またこれによ って一層の小型軽量化と高性能化が要望されている。誘電体フィルタは、同軸共 振器を用いたデバイスと、積層型の共振器を用いたデバイスとに大別することが できる。しかし同軸型に関しては小型化の限界にほぼ近づいていると考えられ、 したがって無線機器の一層の小型軽量化には積層型フィルタの方が有利である。 以下、図３０から３２までの図面を参照しながら、従来の同軸フィルタを用い て形成した２帯域フィルタの構成について説明する。図３０は従来の同軸フィル タの斜視図である。図３０において３０ａと３０ｂは誘電体同軸共振器、３１ａ と３１ｂは外電極、３２ａと３２ｂは誘電体同軸共振器３０ａと３０ｂの貫通孔 内に形成された内周電極、３３ａと３３ｂは接続金具、３４は結合基板、また３ ５はベース基板である。このように構成された同軸フィルタを、ここでは第１の 同軸フィルタを９５０ＭＨｚの帯域通過フィルタ、第２の同軸フィルタを１．９ ＧＨｚの帯域通過フィルタの場合を例としてさらに説明を行う。 図３１Ａと３１Ｂは、それぞれ第１と第２の同軸フィルタの入出力のスミスチ ャートである。ここで点２２は９５０ＭＨｚのインピーダンスを示し、点２３は １．９ＧＨｚのインピーダンスを示す。各同軸フィルタ単体の特性では、第１の 同軸フィルタは第２の同軸フィルタの通過帯域へのインピーダンスが低く、ショ ート状態であり、また第２の同軸フィルタは第１の同軸フィルタの通過帯域への インピーダンスが低くなっており、同様にショート状態である。したがって、こ れらの同軸フィルタ同士を単に接続しただけでは互いの通過帯域がショートにな り、２帯域のフィルタを造ることが出来ない。したがって、それぞれ相手フィル タの帯域へのインピーダンスが高く、またオープン状態が維持されるように位相 を回す必要がある。 図３２は、従来の同軸フィルタを用いた１入力１出力の２帯域フィルタの回路 図である。３６ａは第１の同軸フィルタ、３６ｂは第２の同軸フィルタ、３７と ３８は第１の移相器と第２の移相器である。この２帯域フィルタについて、以下 その動作を説明する。 第２の同軸フィルタ３６ｂの通過帯（１．９ＧＨｚ）への第１の同軸フィルタ ３６ａのインピーダンスは移相器３７の整合によって高くされる。第１の同軸フ ィルタ３６ａの通過帯域（９５０ＭＨｚ）への第２の同軸フィルタ３６ｂのイン ピーダンスは、同様に移相器３８の整合によって高くされる。このように適切な 移相器と同軸フィルタとを接続することにより、他のフィルタ特性に影響を与え ることなく２つのフィルタを接続することができ、２帯域通過型のバンドパスフ ィルタを設けることができる。 しかし、上記の説明から明白であるように、この設計は追加の移相回路構成要 素と共に２つの同軸フィルタの使用を必要とする。このためフィルタ寸法が大き くなり、達成できる小型化に限界がある。 発明の開示 したがって、本発明の目的はコンパクトで高い性能の積層型２帯域フィルタを設 けることである。 上記目的を達成するために、本発明による積層型２帯域フィルタは複数の積層 したセラミックシートのフィルタ本体を備え、前記セラミックシートによって第 １のフィルタと第２のフィルタがフィルタ本体の中に形成される。１入力１出力 フィルタは、第１のフィルタと第２のフィルタ用の整合移相回路を設けることに よって達成することができる。 １入力２出力分波フィルタは、出力側に２つの出力端子を有する入力側のみに 位相デバイスを配設することによってさらに達成することができる。 代わりに、２入力１出力合波フィルタは、入力側に２つの入力端子を有する出 力側のみに位相デバイスを配設することによって達成することができる。 ２帯域フィルタを達成するために必要とされる構成要素の数をこのように低減 することができ、また安定した高性能のコンパクトな積層型２帯域フィルタは、 移相回路を設けることによって単一積層型フィルタのフットプリント内に達成す ることができる。 図面の簡単な説明 本発明は、以下に示した詳細な説明と添付図とからより完全に理解される。 図１Ａは、本発明による積層型帯域フィルタの分解斜視図である。 図１Ｂは、図１Ａに示した積層型帯域フィルタの第１のフィルタユニットの等 価回路図である。 図２は、図１Ａを組み立てた積層型帯域フィルタの斜視図である。 図３は、図１に示した積層型帯域フィルタの第１のフィルタユニットのスミス チャートである。 図４は、図２に示した積層型帯域フィルタの第２のフィルタユニットのスミス チャートである。 図５Ａは、本発明の第１の実施の形態による積層型２帯域フィルタの回路図で ある。 図５Ｂは図５Ａの回路図と同様であるが、その修正回路図である。 図５Ｃは図５Ａの回路図と同様であるが、別の修正回路図である。 図６は、図５Ａの積層型２帯域フィルタの動作特性を示す波形図である。 図７Ａは図１Ａと同様であるが、本発明による代替積層型帯域フィルタの分解 斜視図を示す図面である。 図７Ｂは、図７Ａに示した積層型帯域フィルタの第１のフィルタユニットの等 価回路図である。 図８は、図７Ａを組み立てた積層型帯域フィルタの斜視図である。 図９は図１Ａと同様であるが、本発明による別の代替積層型帯域フィルタの分 解斜視図を示す図面である。 図１０は、図９を組み立てた積層型帯域フィルタの斜視図である。 図１１は、本発明の第２の実施の形態による積層型２帯域フィルタの分解斜視 図である。 図１２は、図１１の積層型２帯域フィルタの回路図である。 図１３は、本発明の第３の実施の形態による積層型２帯域フィルタの分解斜視 図である。 図１４は、図１３の積層型２帯域フィルタの回路図である。 図１５は、本発明の第４の実施の形態による積層型２帯域フィルタの分解斜視 図である。 図１６は、図１５の積層型２帯域フィルタの回路図である。 図１７は、本発明の５番目の実施の形態による積層型２帯域フィルタの分解斜 視図である。 図１８は、図１７の積層型２帯域フィルタの回路図である。 図１９は、本発明の６番目の実施の形態による積層型２帯域フィルタの分解斜 視図である。 図２０は、本発明の７番目の実施の形態による積層型２帯域フィルタの分解斜 視図である。 図２１は、図２０の積層型２帯域フィルタの回路図である。 図２２は、本発明の８番目の実施の形態による積層型２帯域フィルタの分解斜 視図である。 図２３は、図２２の積層型２帯域フィルタの回路図である。 図２４は、本発明の９番目の実施の形態による積層型２帯域フィルタの分解斜 視図である。 図２５は、図２４の積層型２帯域フィルタの回路図である。 図２６は、本発明の１０番目の実施の形態による積層型２帯域フィルタの分解 斜視図である。 図２７は、図２６の積層型２帯域フィルタの回路図である。 図２８は、図２６のフィルタ特性を示すグラフである。 図２９は図２と同様であるが、その修正図面である。 図３０は従来技術による同軸フィルタの斜視図である。 図３１Ａと３１Ｂは、図３０に示した第１と第２の同軸フィルタを説明するた めに使用されるスミスチャートである。 図３２は、従来技術の同軸フィルタを用いた２帯域フィルタの回路図である。 発明を実施するための最良の形態 本発明の好適な実施の形態について、添付の図１から２９を参考にして以下に 説明する。図５Ａに示したように、本発明による積層型２帯域フィルタは第１の フィルタ構成部Ｆ１と、第２のフィルタ構成部Ｆ２とを含む。各フィルタ構成部 Ｆ１またはＦ２は、１次フィルタ、またはフィルタユニット１８または１９と、 ２次フィルタ２０ａと２０ｂまたは２１ａと２１ｂとを含む。ここに挙げた積層 型帯域フィルタは、図５Ａのブロック１０に示したような１次フィルタのみを含 み、またここに挙げた積層型２帯域フィルタは積層型帯域フィルタと、それに接 続された２次フィルタとを含む。 ここで特筆すべきことは、第１のフィルタ構成部Ｆ１ならびに第１のフィルタ ユニット１８が９５０−ＭＨｚの帯域通過を有し、また第２のフィルタ構成部Ｆ ２ならびに第２のフィルタユニット１９が１．９−ＧＨｚを有するすることであ る。これらの２つのフィルタ構成部の周波数は一例としてのみ示したことを指摘 する。かくして、第１のフィルタ構成部Ｆ１を通過する信号が、第２のフィルタ 構成部Ｆ２を通過する信号の周波数よりも低い周波数を有する限り、第１と第２ のフィルタ構成部Ｆ１とＦ２は、９５０ＭＨｚと１．９ＧＨｚ以外の周波数をそ れぞれ通過させるように配設することが可能である。 実施の形態１ 図１Ａは、本発明の第１の実施の形態による積層型帯域フィルタの分解斜視図 である。図１Ｂは、図１Ａの積層型帯域フィルタの等価回路である。図２は、層 が互いに積み重ねられた後の積層型帯域フィルタの外側斜視図である。図３と４ は、それぞれ第１と第２のフィルタの位相特性を説明するために用いられるスミ スチャートである。 図１Ａに示したように、積層型フィルタ１０はセラミック層１１ｃと１１ｄに 形成された第１のフィルタユニット１８と、セラミック層１１ｆと１１ｇに形成 された第２のフィルタユニット１９とを備える。 層１１ｃは、電極１３ａと１３ａ’によって形成される１／４波長ストリップ ライン共振器を有する。電極１３ａと１３ａ’は、層１１ｃの前部側面に延在す る基部電極を通して接続している。 層１１ｄは入力電極１５ａと；層１１ｃの後部側面（図示せず）に延在する基 部電極を通して接続された容量電極９ａと９ａ’と；層１１ｃのほぼ中心にある 結合電極８と；出力電極１５ｂと；を有する。入出力電極１５ａと１５ｂは後部 側面に延在している。 入力電極１５ａは、図１Ｂに示したようにセラミック層１１ｃを通して電極１ ３ａに容量結合される。電極１３ａは、接地された電極９ａに容量結合される。 電極１３ａは、電極１３ａ’に容量結合された結合電極８にも容量結合される。 電極１３ａ’は電極９ａ’に、また出力電極１５ｂにも容量結合される。かくし て、層１１ｃと１１ｄによって形成される第１のフィルタユニット１８は図１Ｂ に示したように等価回路を有する。電極１３ａと１３ａ’の寸法ならびに他の電 極の寸法は９５０ＭＨｚをフィルタ処理するための帯域フィルタを確立するよう に選択される。 同様に、層１１ｆは電極１３ｂと１３ｂ’によって形成される１／４波長スト リップライン共振器を有する。電極１３ｂと１３ｂ’は、電極１３ａと１３ａ’ の方向と反対方向に配向される。電極１３ｂと１３ｂ’は、層１１ｆの後部側面 上に延在する基部電極を通して接続されている。 層１１ｇは入力電極１６ａと；層１１ｇの前部側面上に延在する基部電極を通 して接続された容量電極９ｂと９ｂ’と；層１１ｇのほぼ中心にある結合電極７ と；出力電極１６ｂと；を有する。入出力電極１６ａと１６ｂは前部側面上に延 在している。 層１１ｆと１１ｇによって形成される第２のフィルタユニット１９は、図１Ｂ に示した回路と同様の等価回路を有する。電極１３ｂと１３ｂ’の寸法ならびに 他の電極の寸法は、１．９ＧＨｚをフィルタ処理するための帯域フィルタを確立 するように選択される。 図１Ａに示したように、シールド電極１２ｂによって形成されたセラミック層 １１ｅが層１１ｄと１１ｆの間に設けられる。またシールド電極１２ａによって 形成されたセラミック層１１ｂも層１１ｃの頂部上に設けられる。またシールド 電極１２ｃによって形成されたセラミック層１１ｈが層１１ｇの下に設けられる 。セラミック層１１ａも層１１ｂの頂部上に設けられる。 これらの１１ａから１１ｈのセラミック層は、上に説明したように、一方の表 面上に電極を有し、また図２に示したように積層型フィルタ１０を形成するため に互いに重ね合わせられ、また共に焼成される。積層型フィルタ１０の前部側面 は中心に接地電極１７ａを有し、また接地電極１７ａの向かい合った側に入出力 電極１６ａと１６ｂを有する。接地電極１７ａは電極１２ａ、１３ａ、１３ａ’ 、１２ｂ、９ｂ、９ｂ’、１２ｃに接続している。 同様に、積層型フィルタ１０の後部側面は中心に接地電極１７ｂを有し、また 接地電極１７ｂの向かい合った側に入出力電極１５ａと１５ｂを有する。接地電 極１７ｂは電極１２ａ、９ａ、９ａ’、１２ｂ、１３ｂ、１３ｂ’、１２ｃに接 続している。接地電極１７ａが入出力電極１６ａと１６ｂの間に設けられるので 、入出力電極１６ａと１６ｂの間のアイソレーションが改良される。同じことが 入出力電極１５ａと１５ｂに言える。かくして、優れた減衰特徴を有する積層型 ２帯域フィルタを達成することができる。 図２９に示したように、入出力電極１６ａと１６ｂは側面に沿って部分的にの み設けることができる。これは例えば電極の一部分を除去することによって行わ れる。除去部分が増加するにつれ、通過帯域周波数は増加する。かくして、除去 する部分の量を調整することによって、正確にフィルタリング周波数を調整する ことが可能となる。電極が十分以上に除去されるならば、例えば通過帯域周波数 を減少させるために電極を追加することが可能である。 図３は、９５０ＭＨｚの信号をフィルタ処理するための第１のフィルタユニッ ト１８のスミスチャートを示している。図３から分かるように、第１のフィルタ ユニットは９５０ＭＨｚ信号に関して約５０Ωの整合を示し、また１．９ＧＨｚ に関してショート状態を示している。 図４は１．９ＧＨｚの信号をフィルタ処理するための第２のフィルタユニット １９のスミスチャートを示している。図３から分かるように、第１のフィルタユ ニットは１．９ＧＨｚ信号に関して約５０Ωの整合を示し、また９５０ＭＨｚに 関してショート状態を示している。 換言すれば、第１の積層型フィルタユニットのインピーダンスは、図３に示し たように、第２の積層型フィルタユニットの通過帯域（１．９ＧＨｚ）では低い 。同様に、第１の積層型フィルタユニットの通過帯域（９５０ＭＨｚ）における 第２の積層型フィルタユニットのインピーダンスは、図４に示したように低い。 これらの２つのフィルタが単に互いに並列に接続している時、第１のフィルタの 通過帯域周波数を有する信号は第２のフィルタに接地される。同様に、第２のフ ィルタの通過帯域周波数を有する信号は第１のフィルタに接地される。かくして 、所望のような２つの帯域通過を有するフィルタ特性を得ることは不可能である 。 したがって、１つのフィルタの動作によって他のフィルタの動作が影響を受け ないようにすることが必要である。換言すれば、２つの帯域通過を有するフィル タを設計しなければならない場合、第２のフィルタの通過帯域において第１のフ ィルタのインピーダンスを高くしなければならず、また第１のフィルタの通過帯 域において第２のフィルタのインピーダンスを高くしなければならない。したが って、集中定数素子を備えた移相回路は図５Ａに示したように入力／出力端子に 配設される。かくして、第２の積層型フィルタユニットの通過帯域（１．９ＧＨ ｚ）におけるインピーダンスを増加するために、第１の積層型フィルタユニット の入力／出力端子にインダクタが接続される。また第１の積層型フィルタユニッ トの通過帯域（９５０ＭＨｚ）におけるインピーダンスを増加するために、第２ の積層型フィルタユニットの入力／出力端子にコンデンサが直列に接続される。 ９５０ＭＨｚと１．９ＧＨｚにおいて２つの帯域通過を有し、また他の周波数に おいて優れた減衰を有するフィルタが、かくして図６に示したように達成される 。図５Ａの構成について、さらに詳細に以下に説明する。 図５Ａには、第１の実施の形態による積層型２帯域フィルタが示されている。 積層型２帯域フィルタは、図１Ａに示した積層型フィルタ１０を使用する。積層 型フィルタ１０は第１のフィルタユニット１８と第２のフィルタユニット１９と を含む。１次フィルタとして機能する第１のフィルタユニット１８は、コイル２ ０ａに外部接続された入力１５ａを有し、またその出力１５ｂはコイル２０ｂに 外部接続される。コイル２０ａと２０ｂは１．９ＧＨｚの範囲の信号は遮断する が、９５０ＭＨｚの範囲の信号は通過させる２次フィルタとして機能する。 同様に、１次フィルタとしても機能する第２のフィルタユニット１９は、コン デンサ２１ａに外部接続された入力１６ａを有し、またその出力１６ｂはコンデ ンサ２１ｂに外部接続される。コンデンサ２１ａと２１ｂは９５０ＭＨｚの範囲 の信号は遮断するが、１．９ＧＨｚの範囲の信号は通過させる２次フィルタとし て機能する。 コイル２０ａとコンデンサ２１ａは単一の入力を形成するためにさらに互いに 接続される。同様に、コイル２０ｂとコンデンサ２１ｂは単一の出力を形成する ために互いに接続される。かくして、図５Ａに示した積層型２帯域フィルタは１ 入力１出力型式である。 図６は、図５Ａの積層型２帯域フィルタの周波数特性を示している。図６のグ ラフから明らかなように、図５Ａのフィルタは、周波数９５０ＭＨｚと１．９Ｇ Ｈｚにおいてそれぞれ２つのフィルタリングピーク点２２と２３を有する。 図５Ｂは図５Ａの積層型２帯域フィルタの修正であり、また特に出力１５ｂと １６ｂを取り外した１入力２出力型式を示している。 図５Ｃは図５Ａの積層型２帯域フィルタの別の修正であり、また特に入力１５ ａと１６ａを取り外した２入力１出力型式を示している。 図７Ａには、積層型帯域フィルタ１０の修正が示されている。図１Ａの積層型 帯域フィルタ１０と比較した場合、図７Ａのフィルタは、電極１３ａに直接接続 された入力電極１５ａと、図７Ｂに示したような直接電極１３ａ’に接続された 出力電極１５ｂとを有する。かくして、入力電極１５ａと電極１３ａとの間には 容量結合が形成されない。他の構成は図１Ａに示した構成と同じである。 図８は図７Ａを組み立てた積層型帯域フィルタ１０を示している。 この修正における第１のフィルタユニット１８への入力１５ａは、共振器でよ り強力な結合を可能にするタップ給電である。図８で見ると、第１と第２のフィ ルタユニットへの入力１５ａと１６ａは積層型フィルタ１０の左側に設けられる また出力１５ｂと１６ｂは右側に設けられる。このフィルタも、積層型２帯域フ ィルタを確立するために移相回路に接続される。かくして、入出力の間のアイソ レーションを達成することができる。 図９には、積層型帯域フィルタ１０の別の修正が示されている。図９に示した 積層型フィルタ１０はセラミック層１１１ｃと１１１ｄの右半部に形成された第 １のフィルタユニット１８と、セラミック層１１１ｃと１１１ｄの左半部に形成 された第２のフィルタユニット１９とを備える。 層１１１ｃはその右半部に：入力電極１１５ａと；層１１１ｃの右側面に延在 する基部電極を通して接続された容量電極１０９ａと１０９ａ’と；結合電極１ ０８と；出力電極１１５ｂと；を有する。入出力電極１１５ａと１１５ｂはそれ ぞれ前部と後部側面の上に延在している。 層１１１ｃはさらにその左半部に：入力電極１１６ａと；結合電極１０７と； 出力電極１１６ｂとを有する。入出力電極１１６ａと１１６ｂはそれぞれ前部と 後部側面の上に延在している。 層１１１ｄは、その右半部に電極１１３ａと１１３ａ’によって形成された１ ／４波長ストリップライン共振器を有する。電極１１３ａとｌ１３ａ’は、層１ １１ｄの中心に交差して延在する基部電極を通して接続している。 層１１１ｄはさらにその左半部に電極によって形成された１／４波長ストリッ プライン共振器１１３ｂと１１３ｂを有する。電極１１３ｂと１１３ｂ’は、層 １１１ｄの中心を横断して延在する基部電極を通して接続している。 シールド電極１１２ａと１１２ｂを有する層１１１ｂと１１１ｅは、層１１１ ｃと１１１ｄの頂部と底部にそれぞれ設けられる。頂部層１１１ａがさらに設け られる。 層１１１ｂ、１１１ｃ、１１１ｄの中心は、導電性材料を延在させるための貫 通孔１２４によって形成される。かくして、接地電極は貫通孔１２４を通して接 続している。換言すれば、貫通孔１２４は共振器の短絡端子と、頂部と底部シー ルド電極とを接続し、優れた接地を行いまた第１と第２のフィルタの間のアイソ レーションを改良する。 図９に示した積層型帯域フィルタは、同一の表面層１１１ｃと１１１ｄの上に 第１と第２のフィルタ共振器１８と１９を有する。この修正による積層型２帯域 フィルタが、図１Ａまたは７Ａに示した積層型２帯域フィルタと同一のデバイス 高さで製造される場合、シールド層の間のギャップは、２つの帯域通過フィルタ が積み重ねられる場合よりも大きい。共振器のＱ値はかくして高くなり、またよ り損失の少ないフィルタを達成することができる。 積層型帯域フィルタ１０の外側底面に貫通孔をさらに延在させることによって 、積層型帯域フィルタ１０を装着する時に優れた接地を保証するために、より小 さなはんだ領域で済み、かくして必要な装着領域を低減できる。 図１０は図９の積層型帯域フィルタの入出力位置を示している。 １入力１出力、１入力２出力、または２入力１出力構造は、上述のように移相 回路を形成するにことよっても達成することができる。 したがって、複数の積層したセラミックシートを備える積層型フィルタの中に 第１の積層型フィルタユニットと第２の積層型フィルタユニットとを備える２入 力、２出力積層型２帯域フィルタを組み立てることによって、また上述のように 前記２入力、２出力積層型２帯域フィルタに移相回路を接続することによって、 １入力１出力、１入力２出力、または２入力１出力を有するコンパクトな積層型 ２帯域フィルタを設けることが可能になる。 実施の形態２ 図１１には、積層型２帯域フィルタの第２の実施の形態が示されている。図１ Ａに示したような第１の実施の形態と比較した場合の違いは、セラミック層１１ ｉと１１ｊがさらに設けられ、その上に２次フィルタが形成されることである。 さらに、電極１３ｂと１３ｂ’によって形成される１／４波長ストリップライン 共振器は、反対方向、すなわち電極１３ａと１３ａ’と同一方向に配向される。 図１２は、図１１に示した積層型２帯域フィルタの等価回路図である。 図１１に示したように、積層型フィルタ１０は：セラミックシート１１ａから １１ｈと；シールド電極１２ａ、１２ｂ、１２ｃと；同一側で接地された各共振 器を有する１／４波長ストリップライン共振器電極１３ａ、１３ａ’、１３ｂ、 １３ｂ’と；容量電極９ａ、９ａ’、９ｂ、９ｂ’と；第１の積層型フィルタユ ニット用の入力／出力端子１５ａと１５ｂと；第２の積層型フィルタユニット用 の入力／出力端子１６ａと１６ｂと；伝送線路２５ａと２５ｂと；第２の積層型 フィルタユニットの移相回路を形成する（電極７ａと１６ａの間に形成された） コンデンサ２６ａおよび（電極７ｂと１６ｂの間に形成された）コンデンサ２６ ｂと；を備える。伝送線路２５ａと２５ｂは９５０ＭＨｚ信号の２次フィルタと して機能し、またコンデンサ２６ａと２６ｂは１．９ＧＨｚ信号の２次フィルタ として機能する。 第１の積層型フィルタユニットは、シールド電極１２ａと１２ｂの間に配設さ れたストリップライン共振器１３ａと容量層１４ａとを備える。 換言すれば、第２の積層型フィルタユニットの通過帯域（１．９ＧＨｚ）にお ける第１の積層型フィルタユニット１８のインピーダンスを増加するための移相 回路が、伝送線路２５ａと２５ｂによって形成される。 また、第１の積層型フィルタユニットの通過帯域（９５０ＭＨｚ）への第２の 積層型フィルタユニット１９のインピーダンスは、コンデンサ２６ａと２６ｂに よって増加される。 したがって、外部接続された移相回路を用いないで安定したコンパクトな１入 力１出力積層型２帯域フィルタを設けることが可能になる。 図１１に示した積層型フィルタ１０によれば、層１１ａ−１１ｊは同一の誘電 率を有するセラミックプレートから造られている。しかしながら、他の層の誘電 率よりも低い誘電率を有する異なったセラミックプレートによって層１１ｉを用 意することが可能である。 したがって、移相回路とストリップライン共振器との間の結合を防止し、移相 回路を形成する伝送線路の特性インピーダンスを増加し、また第２の積層型フィ ルタユニットの帯域通過へのインピーダンスをさらに増加することが可能になる 。このように、他フィルタの特性に対する各フィルタの影響をさらに低減し、ま たより高性能の積層型２帯域フィルタを達成することができる。 特筆すべきは、第２の実施の形態を１入力１出力積層型２帯域フィルタとして 説明してきたが、上述のような移相回路を入力側のみに配設することによって、 また出力側に第１のフィルタ出力端子と第２のフィルタ出力端子とを設けること によって、１入力２出力型のような他の型式を代わりに達成することができる。 ２入力１出力型は、出力側のみに移相回路を備え、入力側に第１のフィルタの 入力端子と、第２のフィルタの入力端子を設けることによっても達成することが できる。 上に説明したような積層型２帯域フィルタで使用される共振器は、片側が接地 された１／４波長共振器であるが、代わりに半波共振器と他の型式の共振器を使 用できることも明白である。さらに、本発明の積層型２帯域フィルタは、上述の ２つのみの共振器を用いて説明してきたが、３つ以上の複数の共振器を同一効果 のために使用することができる。 上記の３つの項目は、以下に説明する他の実施の形態に適用される。 実施の形態３ 図１３と１４には、積層型２帯域フィルタの第３の実施の形態が示されている 。図１１と１２に示した第２の実施の形態は、１入力１出力型式である。第３の 実施の形態は、１入力２出力型式を示している。図１３の構成を図１１の構成と 比較した場合の違いは、伝送線路２５ｂが取り除かれ、また容量電極１６ｂが取 り除かれていることである。第３の実施の形態は、電極１５ｂと７ｂを入力とし て、また電極１５ｃを出力として使用することによって、２入力１出力型式とし て使用することができる。 実施の形態４ 図１５と１６には、積層型２帯域フィルタの第４の実施の形態が示されている 。図１５の構成を図１１の構成と比較した場合の違いは、図１５では電極７ａと ７ｂが取り除かれていることである。かくして、２次フィルタ用のコンデンサは 電極１６ａと１３ｂの間の容量、また電極１６ｂと１３ｂ’の間の容量によって も得られる。この構成によって、入出力の間の結合を調整することができる。 実施の形態５ 図１７と１８には、積層型２帯域フィルタの第５の実施の形態が示されている 。図１７の構成を図１１の構成と比較した場合の違いは、図１７では伝送線路２ ５ ａと２５ｂが独立したセラミック層に設けられることである。より詳しくは、伝 送線路２５ａは第１のフィルタユニット１８上方のセラミック層１１ｋに設けら れ、また伝送線路２５ｂは第１のフィルタユニット１８下方のセラミック層１１ ｌに設けられる。 さらに別の違いは、図１７では層１１ｊが取り除かれ、また電極１６ａと１６ ｂが層１１ｇ上に設けられることである。 第５の実施の形態によって、所望の長さまたは構造で伝送線路２５ａと２５ｂ を造るために、より多くの自由度が追加される。 実施の形態６ 図１９では、積層型２帯域フィルタの第６の実施の形態が示されている。図１９ の構成を図１１の構成と比較した場合の違いは、図１９ではシールド電極１２ｄ を有する層１１ｍが層１１ｉと１１ｃの間に挿入されていることである。この構 成によって、層１１ｉの電極と、層１１ｃの電極との間の結合を防止することが できる。 実施の形態７ 図２０では、積層型２帯域フィルタの第７の実施の形態が示されている。図２ ０の構成を図１１の構成と比較した場合の違いは、図２０では伝送線路２５ａと ２５ｂを有する層１１ｉと１１ｊ、および電極１６ａと１６ｂが取り除かれ、そ の代わりに、入出力電極１５ａと１５ｂから延在する層１１ｄに伝送線路２５ａ と２５ｂが設けられ、また入出力電極１６ａと１６ｂから延在する層１１ｆに伝 送線路２５ｃと２５ｄが設けられることである。 図２１は図２０に示したフィルタの等価回路である。本実施の形態では、２次 フィルタは伝送線路によってすべて形成される。伝送線路２５ａと２５ｂの長さ は伝送線路２５ｃと２５ｄの長さよりも短くされる。かくして、伝送線路２５ａ と２５ｂは１．９ＧＨｚに関して高いインピーダンスを示し、また９５０ＭＨｚ に関して低いインピーダンスを示す。同様に、伝送線路２５ｃと２５ｄは１．９ ＧＨｚに関して低いインピーダンスを示し、また９５０ＭＨｚに関して高いイン ピーダンスまたはオープンを示す。 実施の形態８ 図２２には、積層型２帯域フィルタの第８の実施の形態が示されている。図２ ２の構成を図１１の構成と比較した場合の違いは、伝送線路２５ａと２５ｂを有 する層１１ｉと１１ｊ、および電極１６ａと１６ｂが取り除かれ、その代わりに 入出力電極１５ａと１５ｂから分岐する層１１ｄにオープンスタブ４６ａと４６ ｂが設けられ、また入出力電極１６ａと１６ｂから分岐する層１１ｇ上に別のオ ープンスタブ２７ａと２７ｂが設けられる。 図２３は図２２に示したフィルタの等価回路である。本実施の形態では、２次 フィルタはオープンスタブによってすべて形成される。オープンスタブ４６ａと ４６ｂの長さは、オープンスタブ２７ａと２７ｂの長さよりも短くされる。かく して、オープンスタブ４６ａと４６ｂは第１のフィルタユニット１８への１．９ ＧＨｚ信号の伝送を防止し、またオープンスタブ２７ａと２７ｂは第２のフィル タユニット１９への９５０ＭＨｚ信号の伝送を防止する。 オープンスタブ４６ａと４６ｂは、オープンスタブが第１のフィルタユニット １８の電極から分岐する限り、第１のフィルタユニット１８の他のすべての位置 または層に形成することができる。同様に、オープンスタブ２７ａと２７ｂは、 オープンスタブが第２のフィルタユニット１９の電極から分岐する限り、第２の フィルタユニット１９の他のすべての位置または層に形成することができる。 実施の形態９ 図２４には、積層型２帯域フィルタの第９の実施の形態が示されている。この 構成は、９５０ＭＨｚ信号をフィルタ処理するためにフィルタユニット１８であ る１つの１次フィルタと、１．９ＧＨｚをフィルタ処理するためにオープンスタ ブ２９ａと２９ｂによって規定された１つの２次フィルタとを有する。図２４に 示したように、この構成は層１１ａ、１１ｂ、１１ｎ、１１ｃ、１１ｄ、１１ｅ を有する。層１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅは図１１に示した層と同 一である。層１１ｎは層１１ｂと１１ｃの間に挿入され、またオープンスタブ２ ９ａと２９ｂを備えている。オープンスタブ２９ａと２９ｂの構造と位置は、ス タブ２９ａと２９ｂが電磁結合されて１．９ＧＨｚ信号をフィルタ処理するよう に配設される。 図２５は図２４に示したフィルタの等価回路である。本実施の形態では、９５ ０ＭＨｚ信号をフィルタ処理するための２次フィルタが設けられず、また１．９ ＧＨｚ信号をフィルタ処理するための１次フィルタが設けられない。オープンス タブ２９ａと２９ｂは９５０ＭＨｚ信号の伝送を防止し、また同時に、オープン スタブ２９ａと２９ｂは電磁結合されて１．９ＧＨｚ信号を伝送する。 本実施の形態によれば、シールド電極１２ａと１２ｂの間の距離は相対的に大 きくすることができ、また共振器のＱ値はかくして高く、また損失のより少ない フィルタを達成することができる。 実施の形態１０ 図２６には、積層型２帯域フィルタの第１０の実施の形態が示されてる。この 構成は１．９ＧＨｚ信号をフィルタ処理するためのフィルタユニット１９である １つの１次フィルタと、９５０ＭＨｚをフィルタ処理するためにストリップライ ン２８ａ、２８ｂ、２８ｃによって規定されたノッチフィルタである１つの２次 フィルタとを有する。図２６の構成を図２４の構成と比較した場合の違いは、図 ２６ではスタブ２９ａと２９ｂを有する層１１ｎが取り除かれ、その代わりに層 １１ｐ、１１ｑ、１１ｒが挿入されていることである。層１１ｐは２つの並列ス トリップライン２８ａと２８ｂを有する。層１１ｑは、ストリップライン２８ａ と２８ｂに垂直に延在する１つのストリップライン２８ｃを有する。層１１ｒは シールド電極１２ｅを有する。ストリップライン２８ａ、２８ｂ、２８ｃの構造 と位置は、９５０ＭＨｚよりも高い周波数を有する信号が遮断されるように配設 される。 図２７は図２６に示したフィルタの等価回路であり、また図２８は特性図であ る。 本発明について以上のように説明してきたが、多くの方法で本発明の変更が可 能であることが明らかである。このような変更は本発明の精神と範囲からの逸脱 と見なされず、また当業者に明白であると思われるようなこのようなすべての修 正は、次の請求の範囲の範囲内に含まれると意図される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤川 誠 奈良県生駒市辻町70―８ (72)発明者 藤澤 忠則 大阪府八尾市久宝寺４―３―37 (72)発明者 石田 薫 大阪府四条畷市雁屋西町４―35 (72)発明者 永富 義孝 大阪府吹田市幸町14―１

Claims (1)

1. 【特許請求の範囲】 １．積層型帯域フィルタであって： ストリップライン共振器（１３ａ、１３ａ’）と結合電極（９ａ、９ａ’、８ ）とを有する複数の積層したセラミック層（１１ｃ、１１ｄ）を備える第１のフ ィルタユニット（１８）と； ストリップライン共振器（１３ｂ、３ｂ’）と結合電極（９ｂ、９ｂ’、７） とを有する複数の積層したセラミック層（１１ｃ、１１ｄ）を備える第２のフィ ルタユニット（１９）と； 前記第１と第２のフィルタユニットの間に挿入されるシールド電極（１２ｂ） と； を備え、 前記第２のフィルタユニット（１９）は、積層構造部を規定するための前記第 １のフィルタユニット（１８）の下に積層され； 前記積層構造部の外面上に形成されて積層方向に延在する、前記第１のフィル タユニット（１８）の入力用の第１の入力電極（１５ａ）と； 前記積層構造部の前記外面上に形成されて積層方向に延在する、前記第１のフ ィルタユニット（１８）の出力用の第１の出力電極（１５ｂ）と； 前記積層構造部の前記外面上に形成されて積層方向に延在する、前記第２のフ ィルタユニット（１９）の入力用の第２の入力電極（１６ａ）と； 前記積層構造部の前記外面上に形成されて積層方向に延在する、前記第２のフ ィルタユニット（１９）の出力用の第２の出力電極（１６ｂ）と； 前記積層構造部の前記外面上に形成されて積層方向に延在し、また前記第１の 入力電極（１５ａ）と前記第１の出力電極（１５ｂ）との間に配置された第１の 接地電極（１７ｂ）と； 前記積層構造部の前記外面上に形成されて積層方向の中に延在し、また前記第 ２の入力電極（１６ａ）と前記第２の出力電極（１６ｂ）との間に配置された第 ２の接地電極（１７ａ）と； を備えた積層型帯域フィルタ。 ２．前記第２の入力電極（１６ａ）が積層方向に部分的に延在する、請求の範囲 第１項に記載の積層型帯域フィルタ。 ３．前記第２の出力電極（１６ｂ）が積層方向の中に部分的に延在する、請求の 範囲第１項に記載の積層型帯域フィルタ。 ４．積層型２帯域フィルタであって、 第１の周波数を有する第１の信号をフィルタ処理するための第１のフィルタユ ニット（１８）であって、ストリップライン共振器（１３ａ、１３ａ’）と結合 電極（９ａ、９ａ’、８）とを有する複数の積層したセラミック層（１１ｃ、１ １ｄ）を備える第１のフィルタユニットと； 前記第１の周波数よりも大きな第２の周波数を有する第２の信号をフィルタ処 理するための第２のフィルタユニット（１９）であって、ストリップライン共振 器（１３ｂ、１３ｂ’）と結合電極（９ｂ、９ｂ’、７）とを有する複数の積層 したセラミック層（１１ｃ、１１ｄ）を備える第２のフィルタユニット（１９） と； 前記第１と第２のフィルタユニットの間に挿入されたシールド電極（１２ｂ） と； を備え、 前記第２のフィルタユニット（１９）は積層構造部を規定するために前記第１ のフィルタユニット（１８）の下に積層され； 前記第１のフィルタユニット（１８）への前記第２の信号の印加を阻止するた めに、前記第１のフィルタユニット（１８）に結合された第１の阻止素子（２０ ａ、２０ｂ；２５ａ、２５ｂ；２５ａ’、２５ｂ’；４６ａ、４６ｂ）と； 前記第２のフィルタユニット（１９）への前記第１の信号の印加を阻止するた めに、前記第２のフィルタユニット（１９）に結合された第２の阻止素子（２１ ａ、２１ｂ；２６ａ、２６ｂ；２５ｃ、２５ｄ；２７ａ、２７ｂ）と； を備えた積層型２帯域フィルタ。 ５．前記第１の阻止素子が前記第１のフィルタユニット（１８）の入力側と出力 側とに接続され、また前記第２の阻止素子が前記第２のフィルタユニット（１９ ）の入力側と出力側とに接続され、また入力側の前記第１と第２の阻止素子が互 いに接続され、また出力側の前記第１と第２の阻止素子が、１入力１出力積層型 ２帯域フィルタを設けるために互いに接続される、請求の範囲第４項に記載の積 層型２帯域フィルタ。 ６．前記第１の阻止素子が前記第１のフィルタユニット（１８）の入力側に接続 され、また前記第２の阻止素子が前記第２のフィルタユニット（１９）の入力側 に接続され、また入力側の前記第１と第２の阻止素子が１入力２出力積層型２帯 域フィルタを設けるために互いに接続される、請求の範囲第４項に記載の積層型 ２帯域フィルタ。 ７．前記第１の阻止素子が前記第１のフィルタユニット（１８）の出力側に接続 され、また前記第２の阻止素子が前記第２のフィルタユニット（１９）の出力側 に接続され、また出力側の前記第１と第２の阻止素子が２入力１出力積層型２帯 域フィルタを設けるために互いに接続される、請求の範囲第４項に記載の積層型 ２帯域フィルタ。 ８．前記第１の阻止素子が前記第１のフィルタユニット（１８）に外部接続され るインダクタ（２０ａ、２０ｂ）である、請求の範囲第４項に記載の積層型２帯 域フィルタ。 ９．前記第２の阻止素子が前記第２のフィルタユニット（１９）に外部接続され るコンデンサ（２１ａ、２１ｂ）である、請求の範囲第４項に記載の積層型２帯 域フィルタ。 １０．前記第１の阻止素子が、前記積層構造部のセラミック層に形成されるスト リップラインインダクタ（２５ａ、２５ｂ；２５ａ’、２５ｂ’）である、請求 の範囲第４項に記載の積層型２帯域フィルタ。 １１．前記ストリップラインインダクタを有する前記セラミック層が、他のセラ ミック層の誘電率と異なる誘電率を有する、請求の範囲第１０項に記載の積層型 ２帯域フィルタ。 １２．前記第２の阻止素子が、前記積層構造部のセラミック層に形成された１対 の電極によって形成されるコンデンサ（２６ａ、２６ｂ）である、請求の範囲第 ４項に記載の積層型２帯域フィルタ。 １３．前記第２の阻止素子が、前記積層構造部のセラミック層に形成されるスト リップラインインダクタ（２５ｃ、２５ｄ）である、請求の範囲第４項に記載の 積層型２帯域フィルタ。 １４．前記第１の阻止素子が、前記積層構造部のセラミック層に形成されるオー プンスタブ（４６ａ、４６ｂ）である、請求の範囲第４項に記載の積層型２帯域 フィルタ。 １５．前記第２の阻止素子が、前記積層構造部のセラミック層に形成されるオー プンスタブ（２７ａ、２７ｂ）である、請求の範囲第４項に記載の積層型２帯域 フィルタ。 １６．前記積層構造部が共に焼成される、請求の範囲第４項に記載の積層型２帯 域フィルタ。 １７．積層型２帯域フィルタであって、 第１の周波数を有する第１の信号をフィルタ処理するための第１のフィルタユ ニット（１８）であって、ストリップライン共振器（１３ａ、１３ａ’）と結合 電極とを有する複数の積層したセラミック層（１１ｃ、１１ｄ）を備える第１の フィルタユニットと； 第２の周波数を有する第２の信号をフィルタ処理するための第２のフィルタユ ニット（２９ａ、２９ｂ）であって、オープンスタブ（２９ａ、２９ｂ）を有す る積層したセラミック層を備える第２のフィルタユニットと； を備え、 前記第２のフィルタユニットが、積層構造部を規定するために前記第１のフィ ルタユニット（１８）の下に積層される； 積層型２帯域フィルタ。 １８．積層型２帯域フィルタであって、 第１の周波数を有する第１の信号をフィルタ処理するための第１のフィルタユ ニット（１８）であって、ストリップライン共振器（１３ａ、１３ａ’）と結合 電極とを有する複数の積層したセラミック層（１１ｃ、１１ｄ）を備える第１の フィルタユニットと； 第２の周波数を有する第２の信号をフィルタ処理するための第２のフィルタユ ニット（２８ａ、２８ｂ、２８ｃ）であって、オープンスタブ（２８ａ、２８ｂ ）とストリップライン（２８ｃ）とを有する複数の積層したセラミック層（１１ ｐ、１１ｑ）を備える第２のフィルタユニットと； 前記第２のフィルタユニットが、積層構造部を規定するために前記第１のフィ ルタユニット（１８）の下に積層される； 積層型２帯域フィルタ。