JP2000516338A - ソース側負荷を有する電力半導体構成素子の負荷電流を検出するための回路装置 - Google Patents

Abstract

(57)【要約】 本発明は電界効果により制御可能な電力半導体構成素子の負荷電流を検出するための回路装置を記述する。この回路装置は、電界効果により制御可能な別の半導体構成素子を有し、両方の半導体構成素子のドレイン端子及びゲート端子はそれぞれ相互に接続されており、この別の半導体構成素子を負荷電流の数分の１の電流が流れ、この回路装置は、両方の半導体構成素子のドレインソース電圧に依存してこの別の半導体構成素子の負荷電流を調整する手段を有する。この回路装置は、さらに別の手段（５）が設けられており、この別の手段（５）は、この別の半導体構成素子（２）を流れる負荷電流（Ｉ/ｎ）を基準電流と比較し、さらにこの負荷電流が調整された電流を下回る場合には出力信号を発生することを特徴とする、電界効果により制御可能な電力半導体構成素子の負荷電流を検出するための回路装置。

Description

【発明の詳細な説明】 ソース側負荷を有する電力半導体構成素子の負荷電流を検出するための回路装置 記述 本発明は請求項１の上位概念記載の電界効果により制御される電力半導体構成 素子の小電流における負荷電流を検出するための回路装置に関する。 このような回路装置は例えばR,Frank及びA.Pshaenichの論文“Surviving Shor t Circuits”，Machine Design，March 8，1990,p.89〜96に記述されている。こ の論文では次のような原理が示されている。すなわち、パワーＭＯＳＦＥＴの負 荷電流は、類似の面積に関してより小さいＭＯＳＦＥＴをこのパワーＭＯＳＦＥ Ｔに対して並列に接続し、さらにこのより小さいパワーＭＯＳＦＥＴ、いわゆる 「センス」ＦＥＴのソース側に抵抗を直列に接続することによって検出できる、 という原理が示されている。パワーＦＥＴのドレイン側に負荷が接続されている 場合、他のＦＥＴには負荷電流にほぼ比例する電流が流れる。この場合、比例係 数はセンスＦＥＴの電流を導く面積のパワーＦＥＴの電流を導く面積に対する比 率に依存する。負荷をすなわちパワーＦＥＴを負荷電流が流れる場合、従ってこ の負荷電流にほぼ比例する電流がセンスＦＥＴ及び測 定抵抗を流れる。この測定抵抗においてこの負荷電流にほぼ比例する電圧が取り 出される。 この場合、前提条件は、この測定抵抗がこの負荷に適合するように調整されて いることである。従って、他の負荷の場合には、測定抵抗を変更するか又は電圧 を検出する評価ロジックを変更する必要がある。 よって、従来の解決法においては、パワートランジスタでの電圧降下が測定さ れる。この電圧降下が所定の値、例えば１０ｍＶより低い場合、無負荷を通知す るロジック信号が発生される。従って、無負荷閾値の大きさはこのパワートラン ジスタのオン抵抗に依存しており、よって結果的に不正確である。さらに小さな 負荷電流の測定の場合には誤差がますます大きくなる。 本発明の課題は、正確な無負荷識別回路を有する、ソース側負荷を有する電力 半導体構成素子の負荷電流を検出するための回路装置を提供することである。 上記課題は請求項１の特徴部分記載の構成によって解決される。本発明の改善 実施形態は従属請求項の特徴部分記載の構成から得られる。 本発明の回路によって有利には電圧降下の代わりに「センス」電流がロジック 信号の検出のために使用される。 有利にはこの装置全体によって付加的に負荷欠如の場合にはこの半導体スイッ チの制御が遮断切換される 。 本発明を次に２つの図面に基づいて詳しく説明する。 図１は本発明の回路装置を示す。 図２は図１のブロック５の実施形態を示す。 図１には参照符号１によってＭＯＳＦＥＴの形式の電力半導体構成素子が示さ れている。この電力半導体構成素子のドレインは給電電圧端子１１に接続されて いる。ソース端子は負荷４を介してアースに接続されている。さらにセンスＦＥ Ｔ２が設けられており、このセンスＦＥＴ２のドレイン端子は同様に給電電圧端 子１１に接続されている。ソース端子は別のＭＯＳＦＥＴ６の負荷区間を介して 評価装置５の入力側ａに接続されている。演算増幅器３が設けられており、この 演算増幅器３の正の入力側はパワーＭＯＳＦＥＴ１のソース端子に接続され、こ の演算増幅器３の反転入力側はＭＯＳＦＥＴ２のソース端子に接続されている。 パワーＭＯＳＦＥＴ１のゲート端子及びセンスＭＯＳＦＥＴ２のゲート端子は互 いに接続され、さらにチャージポンプ９の出力側に接続されている。このチャー ジポンプ９は一方では給電電圧端子１１に接続され、コンデンサ８を介して発振 器７の出力側に接続されている。この発振器７は入力側端子１０に接続される入 力側を有する。さらにこの発振器７はアースに接続されている。相応の接続線路 ｅ及びｂを介して評価装置 ５は給電電圧及びアースに接続されている。この評価装置５はさらに出力側ｄ及 びｃを有し、出力側ｃは出力側端子１３に接続されている。出力側ｄはは別の演 算増幅器１４の非反転入力側に接続され、この演算増幅器１４の反転入力側はパ ワーＭＯＳＦＥＴ１のソース端子に接続されている。パワーＭＯＳＦＥＴ１のゲ ート端子は抵抗１２を介してそのソース端子に接続されている。演算増幅器１４ の出力側は発振器７の制御入力側に結合されている。 図２には図１の評価装置５の実施形態が示されている。接続端子ａはＭＯＳＦ ＥＴ２０のゲート端子及びドレイン端子に接続されている。さらにこの接続端子 ａはＭＯＳＦＥＴ２１のゲート端子に接続されている。ＭＯＳＦＥＴ２１のドレ イン端子は電流源２２を介して接続端子ｅに接続されている。この接続端子ｅさ らに抵抗２３を介してさらに別のＭＯＳＦＥＴ２４のドレイン端子に接続されて いる。抵抗２３に対して並列に順方向にダイオード２５が接続されている。さら に接続端子ｅは電流源２６を介してＭＯＳＦＥＴ２８のドレイン端子及び出力側 端子ｃに接続される。ＭＯＳＦＥＴ２０、２１、２４及び２８のソース端子は接 続端子ｂに接続されている。ＭＯＳＦＥＴ２８のドレイン端子とソース端子との 間にはツェナーダイオード２７が逆方向に接続されている。ＭＯＳＦＥＴ２１の ドレイン端子はＭＯＳＦＥＴ２４のゲート端子及びＭ ＯＳＦＥＴ２８のゲート端子に接続されている。ＭＯＳＦＥＴ２４のドレイン端 子は出力側端子ｄに接続されている。 図１によれば、端子１０に入力電圧を印加すると発振器が活性化され、これに よりチャージポンプが動作状態になり、さらにパワーＭＯＳＦＥＴ１及びセンス ＭＯＳＦＥＴ２が導通切換される。この結果、電流が負荷４を流れ、演算増幅器 ３の２つの入力側端子において異なる電位が発生する。演算増幅器３はこの差を ＭＯＳＦＥＴ６の制御によって相殺する。このようにして実際には負荷抵抗４は ＭＯＳＦＥＴ６の負荷区間によってプロポーショナルにシミュレートされる。し かし、パワーＭＯＳＦＥＴ１を小電流が流れるの場合には、負荷４における電圧 も小さく、演算増幅器の誤差が調整過程にますます影響を及ぼして行く。これを 回避するためには、負荷４を流れる負荷電流負Ｉの数分の１の電流を形成する負 荷電流Ｉ/ｎが評価装置５の入力側に供給される。この評価装置５はこの負荷電 流から相応な大きさの基準電圧及びロジック信号を発生する。この基準電圧は演 算増幅器１４の非反転入力側に供給され、この演算増幅器１４はこの基準電圧を 負荷４で降下する電圧と比較する。この演算増幅器１４の出力信号によって、負 荷欠如の場合には又は負荷損失の場合には、発振器７が遮断切換される。評価装 置５の任務は、入力側のセンス電流から出力端子ｄに おける基準電圧を発生すること及び出力側ｃにおける無負荷通報のためのロジッ ク電圧を生成することである。 これに関して図２で示されている実施例はトランジスタ２０及び２１による第 １のコンパレータ段を使用する。これらトランジスタ２０及び２１は入力してく る比例負荷電流を電流源２２の電流と比較する。入力側ａの比例負荷電流が基準 電流２２より小さい場合、抵抗２３に亘る電圧降下が出力側ｄにおける基準電圧 を決定する。この電圧に合わせてパワートランジスタ１の電圧降下が調整される 。ダイオード２５はこの基準電圧を入力側端子ｅにおける給電電圧Ｖbbを基準に して例えば０．７Ｖに制限する。同時にコンパレータ２０、２１はレベル補助段 ２６、２７を切り換える。このレベル補助段２６、２７でロジック信号「無負荷 」が生成される。従って、回路装置全体はパワーＭＯＳＦＥＴ１のオン抵抗に依 存せず、よって温度に対して安定している。 本発明をハイサイド（High-Side）スイッチに基づいて説明したが、本発明は ローサイドスイッチに対しても適用可能である。この場合には、負荷４は２つの ＭＯＳＦＥＴのドレイン側に設けるが、制御可能なスイッチ６及び測定抵抗５は ＭＯＳＦＥＴ２のソース側に接続したままにしておく。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年６月２３日（１９９８．６．２３） 【補正内容】 明細書 ソース側負荷を有する電力半導体構成素子の負荷電流を検出するための回路装置 記述 本発明は請求項１の上位概念記載の電界効果により制御される電力半導体構成 素子の小電流における負荷電流を検出するための回路装置に関する。 ヨーロッパ特許公開０２９４８８２号公報はインテリジェントハイサイド（Hi gh-Side）パワースイッチを有する回路装置を記述している。このインテリジェ ントハイサイドパワースイッチはＭＯＳＦＥＴとして構成されており、電流セン シングのための第２のＭＯＳＦＥＴを有する。両方のＭＯＳＦＥＴのゲート端子 及びドレイン端子はそれぞれ相互に接続されている。第２のＭＯＳＦＥＴを負荷 ＭＯＳＦＥＴの負荷電流の数分の１の電流（fraction）が流れる。さらに、この 回路装置は電流検出装置を有する。負荷電流を検出するために、負荷ＭＯＳＦＥ Ｔのソース端子及び第２のＭＯＳＦＥＴのソース端子はそれぞれ演算増幅器の入 力側に接続され、この演算増幅器の出力側は第３のＭＯＳＦＥＴを制御する。こ の第３のＭＯＳＦＥＴの負荷区間は第２のＭＯＳＦＥＴの負荷区間に直列に接続 されている。これによって、第２のＭＯＳＦＥＴの電 流は、負荷ＭＯＳＦＥＴのドレイン-ソース電圧と第２のＭＯＳＦＥＴのドレイ ン-ソース電圧とが一致するように調整される。基準電流源を用いて、測定され た電流と基準電流との間の比較が行われる。基準電流と第２のＭＯＳＦＥＴを流 れるセンス電流との差に依存してロジック信号が発生される。 米国特許５００４９７０号明細書は、パワーＭＯＳＦＥＴに直列接続された負 荷を流れる、所定の基準電流よりも小さい負荷電流を検出するための回路装置を 記述している。目的は負荷遮断の検出である。この回路装置は、第２のＭＯＳＦ ＥＴ、抵抗器及び演算増幅器から構成される電圧検出装置を有する。この電圧検 出装置はパワーＭＯＳＦＥＴのドレイン-ソース電圧を監視する。パワーＭＯＳ ＦＥＴ及び第２のＭＯＳＦＥＴはこの場合両方のソース端子とゲート端子とが相 互に接続されるように接続されている。パワーＭＯＳＦＥＴのドレイン-ソース 電圧と第２のＭＯＳＦＥＴのドレイン-ソース電圧とが同一である場合、第２の ＭＯＳＦＥＴを流れる負荷電流の数分の１の電流が比較的少ない個数のセルのた めにこの第２のＭＯＳＦＥＴを流れる。さらにこの回路装置は別の演算増幅器を 有するフィードバック分岐路を有し、この別の演算増幅器には入力信号として負 荷における電圧及び基準電圧が供給される。他の演算増幅器において負荷におけ る電圧が基準電圧よりも小さくなるやいなや、ゲート -ソース電圧を低減されるように、この別の演算増幅器の出力側はパワーＭＯＳ ＦＥＴのゲート端子及び第２のＭＯＳＦＥＴのゲート端子を制御する。 このような回路装置は例えばR.Frank及びA.Pshaenichの論文“Surviving Shor t Circuits”，Machine Design，March 8，1990,p.89〜96に記述されている。こ の論文では次のような原理が示されている。すなわち、パワ−ＭＯＳＦＥＴの負 荷電流は、面積に関してより小さい類似のＭＯＳＦＥＴをこのパワーＭＯＳＦＥ Ｔに対して並列に接続し、このより小さいパワーＭＯＳＦＥＴ、いわゆる「セン ス」ＦＥＴのソース側に抵抗を直列に接続することによって検出できる、という 原理が示されている。パワーＦＥＴのドレイン側に負荷が接続されている場合、 他のＦＥＴには負荷電流にほぼ比例する電流が流れる。この場合、比例係数はこ のセンスＦＥＴの電流を導く面積とパワーＦＥＴの電流を導く面積との比率に依 存する。負荷を、すなわちパワーＦＥＴを負荷電流が流れる場合、従ってこの負 荷電流にほぼ比例する大きさの電流がセンスＦＥＴ及び測定抵抗を流れる。この 測定抵抗においてこの負荷電流にほぼ比例する電圧が取り出される。 この場合、前提条件は、この測定抵抗がこの負荷に適合するように調整されて いることである。従って、他の負荷の場合には、測定抵抗を変更するか又は電圧 を検出する評価ロジックを変更する必要がある。 よって、従来の解決法においては、パワートランジスタにおける電圧降下が測 定される。この電圧降下が所定の値、例えば１０ｍＶを下回る場合、無負荷を通 報するロジック信号が発生される。従って、無負荷閾値の大きさはこのパワート ランジスタのオン抵抗に依存し、従って結果的に不正確である。さらに測定の際 の誤差は小さな負荷電流の場合にはますます大きくなる。 本発明の課題は、ソース側負荷を有する電力半導体構成素子の負荷電流を検出 するための回路装置を提供することであり、この回路装置は微少電流の場合でも 精確に作動し、正確な無負荷識別回路を有する。 上記課題は請求項１の特徴部分記載の構成によって解決される。本発明の改善 実施形態は従属請求項の特徴部分記載の構成から得られる。 本発明の回路によって有利には電圧降下の代わりに「センス」電流がロジック 信号の検出のために使用される。 有利には付加的に負荷欠如の場合にはこの装置全体によってこの半導体スイッ チの制御が遮断切換される。 本発明を次に２つの図面に基づいて詳しく説明する。 図１は本発明の回路装置を示す。 図２は図１のブロック５の実施形態を示す。 図１には参照符号１によってＭＯＳＦＥＴの形式の電力半導体構成素子が示さ れている。この電力半導体構成素子のドレインは給電電圧端子１１に接続されて いる。ソース端子は負荷４を介してアースに接続されている。さらにセンスＦＥ Ｔ２が設けられており、このセンスＦＥＴ２のドレイン端子は同様に給電電圧端 子１１に接続されている。ソース端子は別のＭＯＳＦＥＴ６の負荷区間を介して 評価装置５の入力側ａに接続されている。演算増幅器３が設けられており、この 演算増幅器３の正の入力側はパワーＭＯＳＦＥＴ１のソース端子に接続され、こ の演算増幅器３の反転入力側はＭＯＳＦＥＴ２のソース端子に接続されている。 この演算増幅器３の出力側はＭＯＳＦＥＴ６のゲート端子に接続されている。パ ワーＭＯＳＦＥＴ１のゲート端子及びセンスＭＯＳＦＥＴ２のゲート端子は互い に接続され、さらにチャージポンプ９の出力側に接続されている。このチャージ ポンプ９は一方では給電電圧端子１１に接続され、さらにコンデンサ８を介して 発振器７の出力側に接続されている。この発振器７は入力側端子１０に接続され る入力側を有する。さらにこの発振器７はアースに接続されている。相応の接続 線路ｅ及びｂを介して評価装置５は給電電圧及びアースに接続されている。この 評価装置５はさらに出力側ｄ及びｃを有し、出力側ｃは出力側端子１３に接続さ れている。出力側ｄは別の演算増幅器１４の非反転入 力側に接続され、この演算増幅器１４の反転入力側はパワーＭＯＳＦＥＴ１のソ ース端子に接続されている。パワーＭＯＳＦＥＴ１のゲート端子は抵抗１２を介 してそのソース端子に接続されている。演算増幅器１４の出力側は発振器７の制 御入力側に結合されている。 図２には図１の評価装置５の実施形態が示されている。接続端子ａはＭＯＳＦ ＥＴ２０のゲート端子及びドレイン端子に接続されている。さらにこの接続端子 ａはＭＯＳＦＥＴ２１のゲート端子に接続されている。ＭＯＳＦＥＴ２１のドレ イン端子は電流源２２を介して接続端子ｅに接続されている。この接続端子ｅは さらに抵抗２３を介してさらに別のＭＯＳＦＥＴ２４のドレイン端子に接続され ている。抵抗２３に対して並列に順方向にダイオード２５が接続されている。さ らに接続端子ｅは電流源２６を介してＭＯＳＦＥＴ２８のドレイン端子及び出力 側端子ｃに接続される。ＭＯＳＦＥＴ２０、２１、２４及び２８のソース端子は 接続端子ｂに接続されている。ＭＯＳＦＥＴ２８のドレイン端子とソース端子と の間にはツェナーダイオード２７が逆方向に接続されている。ＭＯＳＦＥＴ２１ のドレイン端子はＭＯＳＦＥＴ２４のゲート端子及びＭＯＳＦＥＴ２８のゲート 端子に接続されている。ＭＯＳＦＥＴ２４のドレイン端子は出力側端子ｄに接続 されている。 図１によれば、端子１０に入力電圧を印加すると発振器が活性化され、これに よりチャージポンプが動作状態になり、さらにパワーＭＯＳＦＥＴ１及びセンス ＭＯＳＦＥＴ２が導通切換される。この結果、電流が負荷４を流れ、演算増幅器 ３の入力側端子において異なる電位が発生する。演算増幅器３はこの差をＭＯＳ ＦＥＴ６の制御によって相殺する。このようにして実際に負荷抵抗４はＭＯＳＦ ＥＴ６の負荷区間によってプロポーショナルにシミュレートされる。しかし、パ ワーＭＯＳＦＥＴ１を小電流が流れる場合には、負荷４における電圧も小さく、 演算増幅器の誤差がますます調整過程に影響してゆく。これを回避するためには 、負荷４を流れる負荷電流Ｉの数分の１の電流を形成するＭＯＳＦＥＴ６を流れ る負荷電流Ｉ/ｎが評価装置５の入力側に供給される。この評価装置５はこの負 荷電流から相応な大きさの基準電圧及びロジック信号を発生する。この基準電圧 は演算増幅器１４の非反転入力側に供給され、この演算増幅器１４はこの基準電 圧を負荷４で降下する電圧と比較する。この演算増幅器１４の出力信号によって 、負荷の欠如の場合又は負荷損失の場合には、発振器７が遮断切換される。評価 装置５の任務は、入力側ａのセンス電流から出力端子ｄにおける基準電圧を発生 すること及び出力側ｃにおける無負荷通報のためのロジック電圧を生成すること である。 これに関して図２で示されている実施例は、トランジスタ２０及び２１による 第１のコンパレータ段を使用する。これらトランジスタ２０及び２１は入力され る比例負荷電流を電流源２２の電流と比較する。入力側ａの比例負荷電流が基準 電流２２より小さい場合、抵抗２３における電圧降下が出力側ｄにおける基準電 圧を決定する。この電圧に合わせてパワートランジスタ１の電圧降下が調整され る。ダイオード２５はこの基準電圧を入力側端子ｅにおける給電電圧Ｖbbを基準 にして例えば０．７Ｖに制限する。同時にコンパレータ２０、２１はレベル補助 段２６、２７を切り換える。このレベル補助段２６、２７においてロジック信号 「無負荷（ノッキング制御（No-Load）」が生成される。従って、この回路装置 全体はパワーＭＯＳＦＥＴ１のオン抵抗に依存せず、よって温度に関して安定し ている。 本発明をハイサイドスイッチに基づいて説明したが、本発明はローサイドスイ ッチにも適用可能である。この場合には、負荷４は２つのＭＯＳＦＥＴのドレイ ン側に設けられるが、制御可能なスイッチ６及び測定抵抗５はＭＯＳＦＥＴ２の ソース側に接続したままにしておく。 請求の範囲 1. 電界効果により制御可能な電力半導体構成素子（１）の負荷電流を検出す るための回路装置であって、 該回路装置は、電界効果により制御可能な別の半導体構成素子（２）を有し、 両方の半導体構成素子（１、２）のドレイン端子Ｄ及びゲート端子Ｇはそれぞれ 相互に接続されており、前記別の半導体構成素子（２）を前記負荷電流の数分の １の電流が流れ、 前記回路装置は、前記両方の半導体構成素子（１、２）のドレイン-ソース電 圧に依存して前記別の半導体構成素子の負荷電流を調整する手段を有し、 前記回路装置は、さらに別の手段（５）を有し、該さらに別の手段（５）は、 前記別の半導体構成素子（２）を流れる負荷電流（Ｉ/ｎ）を基準電流と比較し 、さらに前記負荷電流が設定された値を下回る場合には出力信号Ｃを発生し、 前記回路装置は、前記半導体構成素子（１、２）に対する制御信号を発生する ための制御可能な装置（７、８、９）を有する、電界効果により制御可能な電力 半導体構成素子（１）の負荷電流を検出するための回路装置において、 第３の手段（１４）が設けられており、該第３の手段（１４）は前記別の半導 体構成素子の負荷電流（Ｉ /ｎ）に依存して及び前記半導体構成素子（１）の負荷電流に依存して制御信号 を発生するための前記制御可能な装置（７、８、９）を投入切換乃至は遮断切換 することを特徴とする、電界効果により制御可能な電力半導体構成素子（１）の 負荷電流を検出するための回路装置。 2. 半導体構成素子（１）のゲート端子は抵抗（１２）を介して前記半導体構 成素子（１）のソース端子に接続されていることを特徴とする請求項１記載の回 路装置。 3. 演算増幅器（１４）が設けられており、該演算増幅器（１４）には一方で は別の半導体構成素子（２）の負荷電流（Ｉ/ｎ）から導出される基準電圧（Ｕr ef）が及び他方では負荷（４）における電圧が供給され、前記演算増幅器（１４ ）の出力側は制御可能な装置（８、９）の制御入力側に接続されていることを特 徴とする請求項２記載の回路装置。 4. 別の半導体構成素子（２）を流れる負荷電流（Ｉ/ｎ）を調整するための 手段は演算増幅器（３）を有し、該演算増幅器（３）の入力側はそれぞれ半導体 構成素子（１、２）のソース端子に接続されており、前記演算増幅器（３）の出 力側は第３の半導体構成素子（６）のゲートに接続されており、前記第３の半導 体構成素子（６）の負荷区間は前記別の半導体構成素子（２）の負荷区間に直列 に接続されていることを特 徴とする請求項１〜３までのうちの１項記載の回路装置。 5. 制御信号を発生するための制御可能な装置（７、８、９）は、後置接続さ れたチャージポンプ（９）を有する制御可能な発振器（７）を有することを特徴 とする請求項１〜４までのうちの１項記載の回路装置。 6. 別の半導体構成素子（２）を流れる負荷電流を評価するための手段は、該 負荷電流（Ｉ/ｎ）を基準電流と比較し、基準電圧（Ｕ_ref）を発生し、該基準電 圧（Ｕ_ref）は前記負荷電流がこの基準電流より小さい場合には前記負荷電流に 依存して発生され、さもなければ一定に保持されることを特徴とする請求項１〜 ５までのうちの１項記載の回路装置。 7. 出力段（２６、２７、２８）が設けられており、該出力段（２６、２７、 ２８）はデジタル出力信号を発生することを特徴とする請求項１〜６までのうち の１項記載の回路装置。

Claims (1)

1. 【特許請求の範囲】 1. 電界効果により制御可能な電力半導体構成素子の負荷電流を検出するため の回路装置であって、 該回路装置は、電界効果により制御可能な別の半導体構成素子を有し、両方の 半導体構成素子のドレイン端子及びゲート端子はそれぞれ相互に接続されており 、前記別の半導体構成素子を前記負荷電流の数分の１の電流が流れ、 前記回路装置は、前記両方の半導体構成素子のドレインソース電圧に依存して 前記別の半導体構成素子の負荷電流を調整する手段を有する、電界効果により制 御可能な電力半導体構成素子の負荷電流を検出するための回路装置において、 さらに別の手段（５）が設けられており、該別の手段（５）は、前記別の半導 体構成素子（２）を流れる負荷電流（Ｉ/ｎ）を基準電流と比較し、さらに前記 負荷電流が調整された電流を下回る場合には出力信号を発生することを特徴とす る、電界効果により制御可能な電力半導体構成素子の負荷電流を検出するための 回路装置。 2. 制御可能な装置（７、８、９）は半導体構成素子（１、２）に対する制御 信号を発生するために設けられており、 第３の手段（５、１４）が設けられており、該第３ の手段（５、１４）は前記別の半導体構成素子の負荷電流（Ｉ/ｎ）に依存して 及び前記半導体構成素子（１）の負荷電流に依存して前記制御信号を発生するた めの前記制御可能な装置（７、８、９）を投入切換乃至は遮断切換することを特 徴とする請求項１記載の回路装置。 3. 半導体構成素子（１）のゲート端子は抵抗（１２）を介して前記半導体構 成素子（１）のソース端子に接続されていることを特徴とする請求項２記載の回 路装置。 4. 演算増幅器（１４）が設けられており、該演算増幅器（１４）には一方で は前記別の半導体構成素子（２）の負荷電流（Ｉ/ｎ）から導出される基準電圧 （Ｕｒｅｆ）及び他方では負荷（４）における電圧が供給され、前記演算増幅器 （１４）の出力側は制御可能な装置（７）の制御入力側に接続されていることを 特徴とする請求項２又は３記載の回路装置。 5. 別の半導体構成素子（７）を流れる負荷電流（Ｉ/ｎ）を調整するための 手段は演算増幅器（３）を有し、該演算増幅器（３）の入力側はそれぞれ半導体 構成素子（１、２）のソース端子に接続されており、前記演算増幅器（３）の出 力側は第３の半導体構成素子（６）のゲートに接続されており、前記第３の半導 体構成素子（６）の負荷区間は前記別の半導体構成素子（２）の負荷区間に対し て直列に接続されているこ とを特徴とする請求項１〜４までのうちの１項記載の回路装置。 6. 制御信号を発生するための装置は、後置接続されたチャージポンプ（９） を有する制御可能な発振器（７）を有することを特徴とする請求項２〜５までの うちの１項記載の回路装置。 7. 別の半導体構成素子（１）を流れる負荷電流を評価するための手段は、負 荷電流（Ｉ/ｎ）を基準電流と比較し、さらに基準電圧（Ｕ_ref）を発生し、該基 準電圧（Ｕ_ref）は、前記基準電流を下回る場合には前記負荷電流に依存して発 生され、さもなければ一定に保持されることを特徴とする請求項２〜６までのう ちの１項記載の回路装置。 8. 出力段（２６、２７、２８）が設けられており、該出力段（２６、２７、 ２８）はデジタル出力信号を発生することを特徴とする請求項２〜７までのうち の１項記載の回路装置。