JPH11202002A - 電流検出回路 - Google Patents
電流検出回路Info
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- G05F3/08—Regulating voltage or current wherein the variable is DC
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Abstract
(57)【要約】
【課題】 電源ＶＤＤと電源ＶＳＳとの間の電位差が小
さくなった場合であっても、動作することができる電流
検出回路を提供することである。 【解決手段】 負荷電流Ｉ１を制御するＭＯＳ・ＦＥＴ
２と、このＭＯＳ・ＦＥＴ２に流れる電流を一定の比率
で小電流Ｉ２にミラーする電流検出用ＭＯＳ・ＦＥＴ５
とを有し、電流検出用ＭＯＳ・ＦＥＴ５に流れる電流Ｉ
２をＶＤＤ電源側に接続されたＭＯＳ・ＦＥＴ４とＭＯ
Ｓ・ＦＥＴ７とにて電流Ｉ３としてミラーし、ＶＳＳ電
源に接続された電流検出抵抗８により負荷電流Ｉ１をＶ
ＳＳ電源基準の電位として検出する。
さくなった場合であっても、動作することができる電流
検出回路を提供することである。 【解決手段】 負荷電流Ｉ１を制御するＭＯＳ・ＦＥＴ
２と、このＭＯＳ・ＦＥＴ２に流れる電流を一定の比率
で小電流Ｉ２にミラーする電流検出用ＭＯＳ・ＦＥＴ５
とを有し、電流検出用ＭＯＳ・ＦＥＴ５に流れる電流Ｉ
２をＶＤＤ電源側に接続されたＭＯＳ・ＦＥＴ４とＭＯ
Ｓ・ＦＥＴ７とにて電流Ｉ３としてミラーし、ＶＳＳ電
源に接続された電流検出抵抗８により負荷電流Ｉ１をＶ
ＳＳ電源基準の電位として検出する。
Description
【０００１】
【発明の属する技術分野】本発明は電流検出回路に関す
る。
る。
【０００２】
【従来の技術】従来から、負荷（Ｌｏａｄ）に流れる電
流を検出するための電流検出回路が種々提案されてい
る。たとえば、負荷と直列にセンス抵抗を介挿し、この
抵抗の両端の電位差を求めることによって負荷に流れる
電流を検出するものである。
流を検出するための電流検出回路が種々提案されてい
る。たとえば、負荷と直列にセンス抵抗を介挿し、この
抵抗の両端の電位差を求めることによって負荷に流れる
電流を検出するものである。
【０００３】ところが、このようなセンス抵抗を介挿す
ることによって負荷に流れる電流を検出する電流検出回
路では、センス抵抗による電圧降下分の損失が生じ、負
荷を駆動する効率が低下するという問題があった。
ることによって負荷に流れる電流を検出する電流検出回
路では、センス抵抗による電圧降下分の損失が生じ、負
荷を駆動する効率が低下するという問題があった。
【０００４】これに対し、特開平７−１１３８２６号公
報には、負荷電流の経路上にセンス抵抗を介挿すること
なく無損失で精度よく負荷電流を検出することができる
電流検出回路が開示されている。以下に、この特開平７
−１１３８２６号公報に開示された従来の電流検出回路
について説明する。
報には、負荷電流の経路上にセンス抵抗を介挿すること
なく無損失で精度よく負荷電流を検出することができる
電流検出回路が開示されている。以下に、この特開平７
−１１３８２６号公報に開示された従来の電流検出回路
について説明する。
【０００５】図５は、特開平７−１１３８２６号公報に
開示された従来の電流検出回路の回路図である。
開示された従来の電流検出回路の回路図である。
【０００６】図５に示した電流検出回路は、電源ＶＤＤ
と電源ＶＳＳとの間に接続された負荷３７に流れる電流
を検出するものである。
と電源ＶＳＳとの間に接続された負荷３７に流れる電流
を検出するものである。
【０００７】図５において、負荷３７の電源ＶＳＳ側に
は、電流制御回路４３からの指示に基づいて、負荷電流
を制御するためのパワー・ＭＯＳ・ＦＥＴ３８が、負荷
３７と直列に接続されている。また、４２はパワー・Ｍ
ＯＳ・ＦＥＴ３８に流れる負荷電流を一定の比率で小電
流にミラーする電流センス用パワー・ＭＯＳ・ＦＥＴで
あり、パワー・ＭＯＳ・ＦＥＴ３８とコモンゲート接続
されている。
は、電流制御回路４３からの指示に基づいて、負荷電流
を制御するためのパワー・ＭＯＳ・ＦＥＴ３８が、負荷
３７と直列に接続されている。また、４２はパワー・Ｍ
ＯＳ・ＦＥＴ３８に流れる負荷電流を一定の比率で小電
流にミラーする電流センス用パワー・ＭＯＳ・ＦＥＴで
あり、パワー・ＭＯＳ・ＦＥＴ３８とコモンゲート接続
されている。
【０００８】そして、オペアンプ３９とフィードバック
回路用ＭＯＳ・ＦＥＴ４１とによってフィードバック回
路が構成され、このフィードバック回路によってパワー
・ＭＯＳ・ＦＥＴ３８および電流センス用パワー・ＭＯ
Ｓ・ＦＥＴ４２の２つのＦＥＴの端子電圧（ドレイン・
ソース間電圧）は一定化される。すなわち、オペアンプ
３９の非反転入力端子がパワー・ＭＯＳ・ＦＥＴ３８の
ドレインに接続され、反転入力端子が電流センス用パワ
ー・ＭＯＳ・ＦＥＴ４２のドレインに接続され、出力端
子がフィードバック回路用ＭＯＳ・ＦＥＴ４１のゲート
に接続されている。
回路用ＭＯＳ・ＦＥＴ４１とによってフィードバック回
路が構成され、このフィードバック回路によってパワー
・ＭＯＳ・ＦＥＴ３８および電流センス用パワー・ＭＯ
Ｓ・ＦＥＴ４２の２つのＦＥＴの端子電圧（ドレイン・
ソース間電圧）は一定化される。すなわち、オペアンプ
３９の非反転入力端子がパワー・ＭＯＳ・ＦＥＴ３８の
ドレインに接続され、反転入力端子が電流センス用パワ
ー・ＭＯＳ・ＦＥＴ４２のドレインに接続され、出力端
子がフィードバック回路用ＭＯＳ・ＦＥＴ４１のゲート
に接続されている。
【０００９】また、フィードバック回路用ＭＯＳ・ＦＥ
Ｔ４１の電源電圧ＶＤＤ側には、電流ミラー回路用ＦＥ
Ｔ４０が介挿されており、さらに電流ミラー回路用ＦＥ
Ｔ４０に流れる負荷電流を一定の比率で小電流にミラー
する電流ミラー回路用ＦＥＴ４４が電流ミラー回路用Ｆ
ＥＴ４０とコモンゲート接続されている。また、電流ミ
ラー回路用ＦＥＴ４４の電源電圧ＶＳＳ側にはパワー・
センス抵抗４５が介挿されている。
Ｔ４１の電源電圧ＶＤＤ側には、電流ミラー回路用ＦＥ
Ｔ４０が介挿されており、さらに電流ミラー回路用ＦＥ
Ｔ４０に流れる負荷電流を一定の比率で小電流にミラー
する電流ミラー回路用ＦＥＴ４４が電流ミラー回路用Ｆ
ＥＴ４０とコモンゲート接続されている。また、電流ミ
ラー回路用ＦＥＴ４４の電源電圧ＶＳＳ側にはパワー・
センス抵抗４５が介挿されている。
【００１０】
【発明が解決しようとする課題】以上説明した従来例に
おいては、図５に示すように、電源ＶＤＤと電源ＶＳＳ
との間に電流センス用パワー・ＭＯＳ・ＦＥＴ４２、フ
ィードバック回路用ＭＯＳ・ＦＥＴ４１および電流ミラ
ー回路用ＦＥＴ４０の３素子を必要とする部分が存在し
た。
おいては、図５に示すように、電源ＶＤＤと電源ＶＳＳ
との間に電流センス用パワー・ＭＯＳ・ＦＥＴ４２、フ
ィードバック回路用ＭＯＳ・ＦＥＴ４１および電流ミラ
ー回路用ＦＥＴ４０の３素子を必要とする部分が存在し
た。
【００１１】このため、この電流検出回路が動作する場
合には、図５に示すように、電流センス用ＭＯＳ・ＦＥ
Ｔ４２のソース電極とドレイン電極との間には電圧Ｖ１
が発生し、フィートバック回路用ＭＯＳ・ＦＥＴ４１の
ソース電極とドレイン電極との間には電圧Ｖ２が発生
し、電流ミラー回路用ＭＯＳ・ＦＥＴ４０のソース電極
とドレイン電極との間には電圧Ｖ３が発生する。この場
合、回路動作に必要な電源ＶＤＤと電源ＶＳＳ間の電位
差は、電圧Ｖ１と電圧Ｖ２と電圧Ｖ３との合計値とな
る。
合には、図５に示すように、電流センス用ＭＯＳ・ＦＥ
Ｔ４２のソース電極とドレイン電極との間には電圧Ｖ１
が発生し、フィートバック回路用ＭＯＳ・ＦＥＴ４１の
ソース電極とドレイン電極との間には電圧Ｖ２が発生
し、電流ミラー回路用ＭＯＳ・ＦＥＴ４０のソース電極
とドレイン電極との間には電圧Ｖ３が発生する。この場
合、回路動作に必要な電源ＶＤＤと電源ＶＳＳ間の電位
差は、電圧Ｖ１と電圧Ｖ２と電圧Ｖ３との合計値とな
る。
【００１２】従って、このような従来の電流検出回路で
は、電源ＶＤＤと電源ＶＳＳとの間に直列に接続される
素子数が多く、電源ＶＤＤと電源ＶＳＳとの間の電位差
が小さくなった場合に動作しなくなってしまうという問
題があった。
は、電源ＶＤＤと電源ＶＳＳとの間に直列に接続される
素子数が多く、電源ＶＤＤと電源ＶＳＳとの間の電位差
が小さくなった場合に動作しなくなってしまうという問
題があった。
【００１３】本発明は、上記の点にかんがみてなされた
もので、電源ＶＤＤと電源ＶＳＳとの間の電位差が小さ
くなった場合であっても、動作することができる電流検
出回路を提供することを目的とする。
もので、電源ＶＤＤと電源ＶＳＳとの間の電位差が小さ
くなった場合であっても、動作することができる電流検
出回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、上記の目的を
達成するために、負荷に流れる負荷電流を検出する電流
検出回路において、ドレイン電極が前記負荷に接続さ
れ、ソース電極が第２の電源に接続され、前記負荷電流
を制御する第１のＦＥＴと、ゲート電極が前記第１のＦ
ＥＴのゲート電極に接続され、ソース電極が前記第２の
電源に接続され、前記第１のＦＥＴに流れる電流を所定
の比率でミラーする第２のＦＥＴと、ソース電極が第１
の電源に接続され、ドレイン電極が前記第２のＦＥＴの
ドレイン電極に接続された第３のＦＥＴと、ゲート電極
が前記第３のＦＥＴのゲート電極に接続され、ソース電
極が前記第１の電源に接続され、前記第３のＦＥＴに流
れる電流を所定の比率でミラーする第４のＦＥＴと、非
反転入力端子が前記第２のＦＥＴのドレイン電極に接続
され、反転入力端子が前記第１のＦＥＴのドレイン電極
に接続され、出力端子が前記第３のＦＥＴのゲート電極
に接続されたオペアンプと、前記第４のＦＥＴのドレイ
ン電極と前記第２の電源との間に介挿された電流検出手
段とを備えたことを特徴とする。
達成するために、負荷に流れる負荷電流を検出する電流
検出回路において、ドレイン電極が前記負荷に接続さ
れ、ソース電極が第２の電源に接続され、前記負荷電流
を制御する第１のＦＥＴと、ゲート電極が前記第１のＦ
ＥＴのゲート電極に接続され、ソース電極が前記第２の
電源に接続され、前記第１のＦＥＴに流れる電流を所定
の比率でミラーする第２のＦＥＴと、ソース電極が第１
の電源に接続され、ドレイン電極が前記第２のＦＥＴの
ドレイン電極に接続された第３のＦＥＴと、ゲート電極
が前記第３のＦＥＴのゲート電極に接続され、ソース電
極が前記第１の電源に接続され、前記第３のＦＥＴに流
れる電流を所定の比率でミラーする第４のＦＥＴと、非
反転入力端子が前記第２のＦＥＴのドレイン電極に接続
され、反転入力端子が前記第１のＦＥＴのドレイン電極
に接続され、出力端子が前記第３のＦＥＴのゲート電極
に接続されたオペアンプと、前記第４のＦＥＴのドレイ
ン電極と前記第２の電源との間に介挿された電流検出手
段とを備えたことを特徴とする。
【００１５】また、本発明は、負荷に流れる負荷電流を
検出する電流検出回路において、ソース電極が第１の電
源に接続され、ドレイン電極が前記負荷に接続され、前
記負荷電流を制御する第１のＦＥＴと、ゲート電極が前
記第１のＦＥＴのゲート電極に接続され、ソース電極が
前記第１の電源に接続され、前記第１のＦＥＴに流れる
電流を所定の比率でミラーする第２のＦＥＴと、ドレイ
ン電極が前記第２のＦＥＴのドレイン電極に接続され、
ソース電極が第２の電源に接続された第３のＦＥＴと、
ゲート電極が前記第３のＦＥＴのゲート電極に接続さ
れ、ソース電極が前記第２の電源に接続され、前記第３
のＦＥＴに流れる電流を所定の比率でミラーする第４の
ＦＥＴと、非反転入力端子が前記第２のＦＥＴのドレイ
ン電極に接続され、反転入力端子が前記第１のＦＥＴの
ドレイン電極に接続され、出力端子が前記第３のＦＥＴ
のゲート電極に接続されたオペアンプと、前記第４のＦ
ＥＴのドレイン電極と前記第１の電源との間に介挿され
た電流検出手段とを備えたことを特徴とする。
検出する電流検出回路において、ソース電極が第１の電
源に接続され、ドレイン電極が前記負荷に接続され、前
記負荷電流を制御する第１のＦＥＴと、ゲート電極が前
記第１のＦＥＴのゲート電極に接続され、ソース電極が
前記第１の電源に接続され、前記第１のＦＥＴに流れる
電流を所定の比率でミラーする第２のＦＥＴと、ドレイ
ン電極が前記第２のＦＥＴのドレイン電極に接続され、
ソース電極が第２の電源に接続された第３のＦＥＴと、
ゲート電極が前記第３のＦＥＴのゲート電極に接続さ
れ、ソース電極が前記第２の電源に接続され、前記第３
のＦＥＴに流れる電流を所定の比率でミラーする第４の
ＦＥＴと、非反転入力端子が前記第２のＦＥＴのドレイ
ン電極に接続され、反転入力端子が前記第１のＦＥＴの
ドレイン電極に接続され、出力端子が前記第３のＦＥＴ
のゲート電極に接続されたオペアンプと、前記第４のＦ
ＥＴのドレイン電極と前記第１の電源との間に介挿され
た電流検出手段とを備えたことを特徴とする。
【００１６】また、前記負荷の一端が前記第１の電源、
前記第２の電源あるいは前記第１の電源および前記第２
の電源とは異なる第３の電源に接続され、残りの一端が
前記第１のＦＥＴのドレイン電極に接続されたことを特
徴とする。
前記第２の電源あるいは前記第１の電源および前記第２
の電源とは異なる第３の電源に接続され、残りの一端が
前記第１のＦＥＴのドレイン電極に接続されたことを特
徴とする。
【００１７】また、前記負荷の一端が相切り換え用スイ
ッチ素子を介して前記第１の電源、前記第２の電源ある
いは前記第３の電源に接続され、残りの一端が前記第１
のＦＥＴのドレイン電極に接続されたことを特徴とす
る。
ッチ素子を介して前記第１の電源、前記第２の電源ある
いは前記第３の電源に接続され、残りの一端が前記第１
のＦＥＴのドレイン電極に接続されたことを特徴とす
る。
【００１８】また、前記相切り換え用スイッチ素子はソ
ース電極が前記第１の電源、前記第２の電源あるいは前
記第３の電源に接続された第５のＦＥＴで、該第５のＦ
ＥＴのゲート電極は相切り換え用信号に接続され、前記
第５のＦＥＴのドレイン電極は前記負荷の一端に接続さ
れたことを特徴とする。
ース電極が前記第１の電源、前記第２の電源あるいは前
記第３の電源に接続された第５のＦＥＴで、該第５のＦ
ＥＴのゲート電極は相切り換え用信号に接続され、前記
第５のＦＥＴのドレイン電極は前記負荷の一端に接続さ
れたことを特徴とする。
【００１９】また、前記第１のＦＥＴ、前記第２のＦＥ
Ｔ、前記第３のＦＥＴ、前記第４のＦＥＴおよび前記第
５のＦＥＴがＭＯＳ・ＦＥＴであることを特徴とする。
Ｔ、前記第３のＦＥＴ、前記第４のＦＥＴおよび前記第
５のＦＥＴがＭＯＳ・ＦＥＴであることを特徴とする。
【００２０】また、前記電流検出手段が電流検出抵抗で
あることを特徴とする。
あることを特徴とする。
【００２１】また、前記第２の電源の電位がアース電位
であることを特徴とする。
であることを特徴とする。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００２３】本発明による電流検出回路は、電源ＶＤＤ
と電源ＶＳＳとの間に直列に接続される素子を従来の３
素子から２素子へと減らし、その場合においても従来と
同じ回路動作が得られるような回路構成としたことによ
って、従来の電流検出回路と比べて素子数が減り、ま
た、低電圧においても動作可能となった。
と電源ＶＳＳとの間に直列に接続される素子を従来の３
素子から２素子へと減らし、その場合においても従来と
同じ回路動作が得られるような回路構成としたことによ
って、従来の電流検出回路と比べて素子数が減り、ま
た、低電圧においても動作可能となった。
【００２４】図１は本発明による電流検出回路の一実施
の形態の回路図である。
の形態の回路図である。
【００２５】図１に示した電流検出回路は、電源ＶＤＤ
と電源ＶＳＳとの間に接続された負荷１に流れる電流を
検出するものである。
と電源ＶＳＳとの間に接続された負荷１に流れる電流を
検出するものである。
【００２６】図１において、負荷１の電源ＶＳＳ側に
は、電流制御回路６からの指示に基づいて、負荷電流Ｉ
１を制御するためのＭＯＳ・ＦＥＴ２が、負荷１と直列
に接続されている。また、５はＭＯＳ・ＦＥＴ２に流れ
る負荷電流Ｉ１を一定の比率で小電流にミラーするＭＯ
Ｓ・ＦＥＴであり、ＭＯＳ・ＦＥＴ２とコモンゲート接
続されている。
は、電流制御回路６からの指示に基づいて、負荷電流Ｉ
１を制御するためのＭＯＳ・ＦＥＴ２が、負荷１と直列
に接続されている。また、５はＭＯＳ・ＦＥＴ２に流れ
る負荷電流Ｉ１を一定の比率で小電流にミラーするＭＯ
Ｓ・ＦＥＴであり、ＭＯＳ・ＦＥＴ２とコモンゲート接
続されている。
【００２７】すなわち、負荷電流Ｉ１を制御するための
ＭＯＳ・ＦＥＴ２のドレイン端子は負荷１に接続され、
ソース電極は電源ＶＳＳに接続される。ＭＯＳ・ＦＥＴ
２に流れる電流Ｉ１を一定の比率で小電流にミラーする
ＭＯＳ・ＦＥＴ５のゲート電極はＭＯＳ・ＦＥＴ２のゲ
ート電極および電流制御回路６の出力に接続され、ソー
ス電極は電源ＶＳＳに接続される。ここで、ＭＯＳ・Ｆ
ＥＴ２とＭＯＳ・ＦＥＴ５とは素子構造が同じでサイズ
比はｎ対１である。
ＭＯＳ・ＦＥＴ２のドレイン端子は負荷１に接続され、
ソース電極は電源ＶＳＳに接続される。ＭＯＳ・ＦＥＴ
２に流れる電流Ｉ１を一定の比率で小電流にミラーする
ＭＯＳ・ＦＥＴ５のゲート電極はＭＯＳ・ＦＥＴ２のゲ
ート電極および電流制御回路６の出力に接続され、ソー
ス電極は電源ＶＳＳに接続される。ここで、ＭＯＳ・Ｆ
ＥＴ２とＭＯＳ・ＦＥＴ５とは素子構造が同じでサイズ
比はｎ対１である。
【００２８】電流ミラー回路を構成するＭＯＳ・ＦＥＴ
４およびＭＯＳ・ＦＥＴ７のソース電極は電源ＶＤＤに
接続され、それぞれのゲート電極はオペアンプ３の出力
に接続される。ここで、ＭＯＳ・ＦＥＴ４とＭＯＳ・Ｆ
ＥＴ７とは素子構造が同じでサイズ比はｍ対１である。
また、ＭＯＳ・ＦＥＴ４のドレイン電極はＭＯＳ・ＦＥ
Ｔ５のドレイン電極に接続される。さらに、オペアンプ
３の非反転入力はＭＯＳ・ＦＥＴ５のドレイン電極に接
続され、反転入力はＭＯＳ・ＦＥＴ２のドレイン電極に
接続される。ＭＯＳ・ＦＥＴ７のドレイン電極は一端を
電源ＶＳＳに接続された電流検出抵抗８に接続される。
４およびＭＯＳ・ＦＥＴ７のソース電極は電源ＶＤＤに
接続され、それぞれのゲート電極はオペアンプ３の出力
に接続される。ここで、ＭＯＳ・ＦＥＴ４とＭＯＳ・Ｆ
ＥＴ７とは素子構造が同じでサイズ比はｍ対１である。
また、ＭＯＳ・ＦＥＴ４のドレイン電極はＭＯＳ・ＦＥ
Ｔ５のドレイン電極に接続される。さらに、オペアンプ
３の非反転入力はＭＯＳ・ＦＥＴ５のドレイン電極に接
続され、反転入力はＭＯＳ・ＦＥＴ２のドレイン電極に
接続される。ＭＯＳ・ＦＥＴ７のドレイン電極は一端を
電源ＶＳＳに接続された電流検出抵抗８に接続される。
【００２９】次に、図１に示した電流検出回路の動作に
ついて説明する。
ついて説明する。
【００３０】本実施の形態では、図１において、負荷電
流Ｉ１を制御するＭＯＳ・ＦＥＴ２と、このＭＯＳ・Ｆ
ＥＴ２に流れる電流を一定の比率で小電流Ｉ２にミラー
する電流検出用ＭＯＳ・ＦＥＴ５とを有し、この電流検
出用ＭＯＳ・ＦＥＴ５に流れる電流Ｉ２をＶＤＤ電源側
に接続されたＭＯＳ・ＦＥＴ４とＭＯＳ・ＦＥＴ７とに
て電流Ｉ３としてミラーし、ＶＳＳ電源に接続された電
流検出抵抗８により負荷電流Ｉ１をＶＳＳ電源基準の電
位として検出する。
流Ｉ１を制御するＭＯＳ・ＦＥＴ２と、このＭＯＳ・Ｆ
ＥＴ２に流れる電流を一定の比率で小電流Ｉ２にミラー
する電流検出用ＭＯＳ・ＦＥＴ５とを有し、この電流検
出用ＭＯＳ・ＦＥＴ５に流れる電流Ｉ２をＶＤＤ電源側
に接続されたＭＯＳ・ＦＥＴ４とＭＯＳ・ＦＥＴ７とに
て電流Ｉ３としてミラーし、ＶＳＳ電源に接続された電
流検出抵抗８により負荷電流Ｉ１をＶＳＳ電源基準の電
位として検出する。
【００３１】ＭＯＳ・ＦＥＴ４およびＭＯＳ・ＦＥＴ７
のゲート電極はオペアンプ３の出力電極に接続され、オ
ペアンプ３の非反転入力はＭＯＳ・ＦＥＴ５のドレイン
電極に接続され、オペアンプ３の反転入力はＭＯＳ・Ｆ
ＥＴ２のドレイン電極に接続されることにより、ＭＯＳ
・ＦＥＴ２のドレイン電極とＭＯＳ・ＦＥＴ５のドレイ
ン電極とは同電位となる。従って、ＭＯＳ・ＦＥＴ２と
ＭＯＳ・ＦＥＴ５とがリニア領域で動作する場合におい
ても負荷電流Ｉ１は高精度でＭＯＳ・ＦＥＴ５に小電流
Ｉ２としてミラーされる。
のゲート電極はオペアンプ３の出力電極に接続され、オ
ペアンプ３の非反転入力はＭＯＳ・ＦＥＴ５のドレイン
電極に接続され、オペアンプ３の反転入力はＭＯＳ・Ｆ
ＥＴ２のドレイン電極に接続されることにより、ＭＯＳ
・ＦＥＴ２のドレイン電極とＭＯＳ・ＦＥＴ５のドレイ
ン電極とは同電位となる。従って、ＭＯＳ・ＦＥＴ２と
ＭＯＳ・ＦＥＴ５とがリニア領域で動作する場合におい
ても負荷電流Ｉ１は高精度でＭＯＳ・ＦＥＴ５に小電流
Ｉ２としてミラーされる。
【００３２】さらに説明すると、図１に示した電流検出
回路においては、負荷電流Ｉ１が流れるＭＯＳ・ＦＥＴ
２およびその負荷電流Ｉ１をｎ対１でミラーする電流セ
ンス用ＭＯＳ・ＦＥＴ５のそれぞれのドレイン電極の電
位が等しくなるようにオペアンプ３がＭＯＳ・ＦＥＴ４
のゲート電圧を調整する。
回路においては、負荷電流Ｉ１が流れるＭＯＳ・ＦＥＴ
２およびその負荷電流Ｉ１をｎ対１でミラーする電流セ
ンス用ＭＯＳ・ＦＥＴ５のそれぞれのドレイン電極の電
位が等しくなるようにオペアンプ３がＭＯＳ・ＦＥＴ４
のゲート電圧を調整する。
【００３３】従って、ＭＯＳ・ＦＥＴ２およびＭＯＳ・
ＦＥＴ５がリニア領域で動作する場合においても、負荷
電流調整用ＭＯＳ・ＦＥＴ２から電流センス用ＭＯＳ・
ＦＥＴ５にミラーされる電流は、ＭＯＳ・ＦＥＴ２とＭ
ＯＳ・ＦＥＴ５とのサイズ比ｎ対１で高精度に決定さ
れ、ＭＯＳ・ＦＥＴ５には負荷電流Ｉ１の１／ｎの電流
Ｉ２が安定に流れる。
ＦＥＴ５がリニア領域で動作する場合においても、負荷
電流調整用ＭＯＳ・ＦＥＴ２から電流センス用ＭＯＳ・
ＦＥＴ５にミラーされる電流は、ＭＯＳ・ＦＥＴ２とＭ
ＯＳ・ＦＥＴ５とのサイズ比ｎ対１で高精度に決定さ
れ、ＭＯＳ・ＦＥＴ５には負荷電流Ｉ１の１／ｎの電流
Ｉ２が安定に流れる。
【００３４】電流ミラー回路を構成するＭＯＳ・ＦＥＴ
４とＭＯＳ・ＦＥＴ７とは飽和領域で動作させることに
より電流Ｉ３はサイズ比ｍ対１で高精度に決定され、Ｍ
ＯＳ・ＦＥＴ７には負荷電流Ｉ２の１／ｍの電流、すな
わち負荷電流Ｉ１の１／（ｍ×ｎ）の電流Ｉ３が安定に
流れる。そのため、電流Ｉ３が流れる経路と電源ＶＳＳ
との間に電流検出抵抗８を介挿することによって、負荷
電流Ｉ３を電源ＶＳＳ基準として検出することが可能と
なる。電流Ｉ３を検出することができれば、上述の関係
から負荷電流Ｉ１を求めることができる。
４とＭＯＳ・ＦＥＴ７とは飽和領域で動作させることに
より電流Ｉ３はサイズ比ｍ対１で高精度に決定され、Ｍ
ＯＳ・ＦＥＴ７には負荷電流Ｉ２の１／ｍの電流、すな
わち負荷電流Ｉ１の１／（ｍ×ｎ）の電流Ｉ３が安定に
流れる。そのため、電流Ｉ３が流れる経路と電源ＶＳＳ
との間に電流検出抵抗８を介挿することによって、負荷
電流Ｉ３を電源ＶＳＳ基準として検出することが可能と
なる。電流Ｉ３を検出することができれば、上述の関係
から負荷電流Ｉ１を求めることができる。
【００３５】図２は本発明による電流検出回路の第二の
実施の形態の回路図である。
実施の形態の回路図である。
【００３６】図１における負荷１は図２の負荷１０に相
当し、図１におけるＭＯＳ・ＦＥＴ２は図２のＭＯＳ・
ＦＥＴ９に相当し、図１におけるオペアンプ３は図２の
オペアンプ１１に相当し、図１におけるＭＯＳ・ＦＥＴ
４は図２のＭＯＳ・ＦＥＴ１３に相当し、図１における
ＭＯＳ・ＦＥＴ５は図２のＭＯＳ・ＦＥＴ１２に相当
し、図１における電流制御回路６は図２の電流制御回路
１４に相当し、図１におけるＭＯＳ・ＦＥＴ７は図２の
ＭＯＳ・ＦＥＴ１６に相当し、図１における電流検出抵
抗８は図２の電流検出抵抗１６に相当する。
当し、図１におけるＭＯＳ・ＦＥＴ２は図２のＭＯＳ・
ＦＥＴ９に相当し、図１におけるオペアンプ３は図２の
オペアンプ１１に相当し、図１におけるＭＯＳ・ＦＥＴ
４は図２のＭＯＳ・ＦＥＴ１３に相当し、図１における
ＭＯＳ・ＦＥＴ５は図２のＭＯＳ・ＦＥＴ１２に相当
し、図１における電流制御回路６は図２の電流制御回路
１４に相当し、図１におけるＭＯＳ・ＦＥＴ７は図２の
ＭＯＳ・ＦＥＴ１６に相当し、図１における電流検出抵
抗８は図２の電流検出抵抗１６に相当する。
【００３７】すなわち、図２に示すような回路構成とし
た場合にも、電流検出抵抗１６を介挿することによっ
て、負荷電流１０に流れる負荷電流を求めることができ
る。
た場合にも、電流検出抵抗１６を介挿することによっ
て、負荷電流１０に流れる負荷電流を求めることができ
る。
【００３８】図３は本発明による電流検出回路の第三の
実施の形態の回路図である。
実施の形態の回路図である。
【００３９】図１における負荷１は図３の負荷１８に相
当し、図３の負荷１８はソース電極が電源ＶＤＤに接続
されゲート電極が相切り換え回路２０に接続されたＭＯ
Ｓ・ＦＥＴ１７のドレイン電極に接続される。相切り換
え回路２０は必要に応じてＭＯＳ・ＦＥＴ１７を導通状
態とし負荷の一端にＶＤＤ電位を供給する。
当し、図３の負荷１８はソース電極が電源ＶＤＤに接続
されゲート電極が相切り換え回路２０に接続されたＭＯ
Ｓ・ＦＥＴ１７のドレイン電極に接続される。相切り換
え回路２０は必要に応じてＭＯＳ・ＦＥＴ１７を導通状
態とし負荷の一端にＶＤＤ電位を供給する。
【００４０】図１におけるＭＯＳ・ＦＥＴ２は図３のＭ
ＯＳ・ＦＥＴ１９に相当し、図１におけるオペアンプ３
は図３のオペアンプ２１に相当し、図１におけるＭＯＳ
・ＦＥＴ４は図３のＭＯＳ・ＦＥＴ２２に相当し、図１
におけるＭＯＳ・ＦＥＴ５は図３のＭＯＳ・ＦＥＴ２３
に相当し、図１における電流制御回路６は図３の電流制
御回路２４に相当し、図１におけるＭＯＳ・ＦＥＴ７は
図３のＭＯＳ・ＦＥＴ２５に相当し、図１における電流
検出抵抗８は図３の電流検出抵抗２６に相当する。
ＯＳ・ＦＥＴ１９に相当し、図１におけるオペアンプ３
は図３のオペアンプ２１に相当し、図１におけるＭＯＳ
・ＦＥＴ４は図３のＭＯＳ・ＦＥＴ２２に相当し、図１
におけるＭＯＳ・ＦＥＴ５は図３のＭＯＳ・ＦＥＴ２３
に相当し、図１における電流制御回路６は図３の電流制
御回路２４に相当し、図１におけるＭＯＳ・ＦＥＴ７は
図３のＭＯＳ・ＦＥＴ２５に相当し、図１における電流
検出抵抗８は図３の電流検出抵抗２６に相当する。
【００４１】すなわち、図３に示すような回路構成とし
た場合にも、電流検出抵抗２６を介挿することによっ
て、負荷電流１８に流れる負荷電流を求めることができ
る。
た場合にも、電流検出抵抗２６を介挿することによっ
て、負荷電流１８に流れる負荷電流を求めることができ
る。
【００４２】図４は本発明による電流検出回路の第四の
実施の形態の回路図である。
実施の形態の回路図である。
【００４３】図１における負荷１は図４の負荷２８に相
当し、図４の負荷２８はソース電極が電源ＶＳＳに接続
されゲート電極が相切り換え回路３１に接続されたＭＯ
Ｓ・ＦＥＴ２９のドレイン電極に接続される。相切り換
え回路２８は必要に応じてＭＯＳ・ＦＥＴ２９を導通状
態とし負荷の一端ににＶＳＳ電位を供給する。
当し、図４の負荷２８はソース電極が電源ＶＳＳに接続
されゲート電極が相切り換え回路３１に接続されたＭＯ
Ｓ・ＦＥＴ２９のドレイン電極に接続される。相切り換
え回路２８は必要に応じてＭＯＳ・ＦＥＴ２９を導通状
態とし負荷の一端ににＶＳＳ電位を供給する。
【００４４】図１におけるＭＯＳ・ＦＥＴ２は図４のＭ
ＯＳ・ＦＥＴ２７に相当し、図１におけるオペアンプ３
は図４のオペアンプ３０に相当し、図１におけるＭＯＳ
・ＦＥＴ４は図４のＭＯＳ・ＦＥＴ３３に相当し、図１
におけるＭＯＳ・ＦＥＴ５は図４のＭＯＳ・ＦＥＴ３２
に相当し、図１における電流制御回路６は図４の電流制
御回路３４に相当し、図１におけるＭＯＳ・ＦＥＴ７は
図４のＭＯＳ・ＦＥＴ３６に相当し、図１における電流
検出抵抗８は図４の電流検出抵抗３５に相当する。
ＯＳ・ＦＥＴ２７に相当し、図１におけるオペアンプ３
は図４のオペアンプ３０に相当し、図１におけるＭＯＳ
・ＦＥＴ４は図４のＭＯＳ・ＦＥＴ３３に相当し、図１
におけるＭＯＳ・ＦＥＴ５は図４のＭＯＳ・ＦＥＴ３２
に相当し、図１における電流制御回路６は図４の電流制
御回路３４に相当し、図１におけるＭＯＳ・ＦＥＴ７は
図４のＭＯＳ・ＦＥＴ３６に相当し、図１における電流
検出抵抗８は図４の電流検出抵抗３５に相当する。
【００４５】すなわち、図４に示すような回路構成とし
た場合にも、電流検出抵抗３５を介挿することによっ
て、負荷電流２８に流れる負荷電流を求めることができ
る。
た場合にも、電流検出抵抗３５を介挿することによっ
て、負荷電流２８に流れる負荷電流を求めることができ
る。
【００４６】なお、上述した各実施の形態では、負荷に
印加する電圧とミラー回路に印加する電圧とを同じにし
たが、本発明はこれに限られるものではないことは言う
までもない。
印加する電圧とミラー回路に印加する電圧とを同じにし
たが、本発明はこれに限られるものではないことは言う
までもない。
【００４７】
【発明の効果】第１の効果は、図５に示した従来の電流
検出回路において使用していたフィードバック制御用Ｍ
ＯＳ・ＦＥＴ４１が不要となることによって、素子数を
減らすことが可能となる。
検出回路において使用していたフィードバック制御用Ｍ
ＯＳ・ＦＥＴ４１が不要となることによって、素子数を
減らすことが可能となる。
【００４８】第２の効果は上記フィードバック制御用Ｍ
ＯＳ・ＦＥＴ４１をなくすことができたことによって、
動作時にフィードバック制御用ＭＯＳ・ＦＥＴ４１のソ
ース電極とドレイン電極との間に必要であった電圧がな
くなり、その電圧の分だけ、最低動作電圧（電源ＶＤＤ
と電源ＶＳＳとの間の電位差）が低くなり、電源ＶＤＤ
と電源ＶＳＳとの間の電位差が低電圧の場合においても
回路の動作が保証される。
ＯＳ・ＦＥＴ４１をなくすことができたことによって、
動作時にフィードバック制御用ＭＯＳ・ＦＥＴ４１のソ
ース電極とドレイン電極との間に必要であった電圧がな
くなり、その電圧の分だけ、最低動作電圧（電源ＶＤＤ
と電源ＶＳＳとの間の電位差）が低くなり、電源ＶＤＤ
と電源ＶＳＳとの間の電位差が低電圧の場合においても
回路の動作が保証される。
【００４９】すなわち、従来例においては電源ＶＤＤと
電源ＶＳＳとの間には３素子必要であったが、本発明に
よれば電源ＶＤＤと電源ＶＳＳとの間に必要な素子は２
素子となり、最低動作電圧を下げることが可能となる。
従って、消費電力を抑えるために低電圧化が行われた装
置においても、本発明により電流検出を高精度で行うこ
とが可能となる。
電源ＶＳＳとの間には３素子必要であったが、本発明に
よれば電源ＶＤＤと電源ＶＳＳとの間に必要な素子は２
素子となり、最低動作電圧を下げることが可能となる。
従って、消費電力を抑えるために低電圧化が行われた装
置においても、本発明により電流検出を高精度で行うこ
とが可能となる。
【図１】本発明による電流検出回路の一実施の形態の回
路図である。
路図である。
【図２】本発明による電流検出回路の第二の実施の形態
の回路図である。
の回路図である。
【図３】本発明による電流検出回路の第三の実施の形態
の回路図である。
の回路図である。
【図４】本発明による電流検出回路の第四の実施の形態
の回路図である。
の回路図である。
【図５】特開平７−１１３８２６号公報に開示された従
来の電流検出回路の回路図である。
来の電流検出回路の回路図である。
１、１０、１８、２８、３７ 負荷 ２、４、５、７、９、１２、１３、１６、１７、１９、
２２、２３、２５、２７、２９、３２、３３、３６、３
８、４０、４１、４２、４４ ＭＯＳ・ＦＥＴ ３、１１、２１、３０、３９ オペアンプ ６、１４、２４、３４、４３ 電流制御回路 ８、１５、２６、３５、４５ 電流検出抵抗 ２０、３１ 相切り換え回路
２２、２３、２５、２７、２９、３２、３３、３６、３
８、４０、４１、４２、４４ ＭＯＳ・ＦＥＴ ３、１１、２１、３０、３９ オペアンプ ６、１４、２４、３４、４３ 電流制御回路 ８、１５、２６、３５、４５ 電流検出抵抗 ２０、３１ 相切り換え回路
Claims (8)
- 【請求項１】 負荷に流れる負荷電流を検出する電流検
出回路において、 ドレイン電極が前記負荷に接続され、ソース電極が第２
の電源に接続され、前記負荷電流を制御する第１のＦＥ
Ｔと、 ゲート電極が前記第１のＦＥＴのゲート電極に接続さ
れ、ソース電極が前記第２の電源に接続され、前記第１
のＦＥＴに流れる電流を所定の比率でミラーする第２の
ＦＥＴと、 ソース電極が第１の電源に接続され、ドレイン電極が前
記第２のＦＥＴのドレイン電極に接続された第３のＦＥ
Ｔと、 ゲート電極が前記第３のＦＥＴのゲート電極に接続さ
れ、ソース電極が前記第１の電源に接続され、前記第３
のＦＥＴに流れる電流を所定の比率でミラーする第４の
ＦＥＴと、 非反転入力端子が前記第２のＦＥＴのドレイン電極に接
続され、反転入力端子が前記第１のＦＥＴのドレイン電
極に接続され、出力端子が前記第３のＦＥＴのゲート電
極に接続されたオペアンプと、 前記第４のＦＥＴのドレイン電極と前記第２の電源との
間に介挿された電流検出手段とを備えたことを特徴とす
る電流検出回路。 - 【請求項２】 負荷に流れる負荷電流を検出する電流検
出回路において、 ソース電極が第１の電源に接続され、ドレイン電極が前
記負荷に接続され、前記負荷電流を制御する第１のＦＥ
Ｔと、 ゲート電極が前記第１のＦＥＴのゲート電極に接続さ
れ、ソース電極が前記第１の電源に接続され、前記第１
のＦＥＴに流れる電流を所定の比率でミラーする第２の
ＦＥＴと、 ドレイン電極が前記第２のＦＥＴのドレイン電極に接続
され、ソース電極が第２の電源に接続された第３のＦＥ
Ｔと、 ゲート電極が前記第３のＦＥＴのゲート電極に接続さ
れ、ソース電極が前記第２の電源に接続され、前記第３
のＦＥＴに流れる電流を所定の比率でミラーする第４の
ＦＥＴと、 非反転入力端子が前記第２のＦＥＴのドレイン電極に接
続され、反転入力端子が前記第１のＦＥＴのドレイン電
極に接続され、出力端子が前記第３のＦＥＴのゲート電
極に接続されたオペアンプと、 前記第４のＦＥＴのドレイン電極と前記第１の電源との
間に介挿された電流検出手段とを備えたことを特徴とす
る電流検出回路。 - 【請求項３】 前記負荷の一端が前記第１の電源、前記
第２の電源あるいは前記第１の電源および第２の電源と
は異なる第３の電源に接続され、残りの一端が前記第１
のＦＥＴのドレイン電極に接続された請求項１または２
に記載の電流検出回路。 - 【請求項４】 前記負荷の一端が相切り換え用スイッチ
素子を介して前記第１の電源、前記第２の電源あるいは
前記第３の電源に接続され、残りの一端が前記第１のＦ
ＥＴのドレイン電極に接続された請求項１または２に記
載の電流検出回路。 - 【請求項５】 前記相切り換え用スイッチ素子はソース
電極が前記第１の電源、前記第２の電源あるいは前記第
３の電源に接続された第５のＦＥＴで、該第５のＦＥＴ
のゲート電極は相切り換え用信号に接続され、前記第５
のＦＥＴのドレイン電極は前記負荷の一端に接続された
請求項４に記載の電流検出回路。 - 【請求項６】 前記第１のＦＥＴ、前記第２のＦＥＴ、
前記第３のＦＥＴ、前記第４のＦＥＴおよび前記第５の
ＦＥＴがＭＯＳ・ＦＥＴである請求項１〜５に記載の電
流検出回路。 - 【請求項７】 前記電流検出手段が電流検出抵抗である
請求項１〜６に記載の電流検出回路。 - 【請求項８】 前記第２の電源の電位がアース電位であ
る請求項１〜７に記載の電流検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10006580A JPH11202002A (ja) | 1998-01-16 | 1998-01-16 | 電流検出回路 |
| TW088100424A TW420751B (en) | 1998-01-16 | 1999-01-12 | Current detection circuit |
| KR1019990001131A KR19990067935A (ko) | 1998-01-16 | 1999-01-15 | 전류 감지 회로 |
| CNB991001850A CN1141587C (zh) | 1998-01-16 | 1999-01-15 | 电流检测电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10006580A JPH11202002A (ja) | 1998-01-16 | 1998-01-16 | 電流検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11202002A true JPH11202002A (ja) | 1999-07-30 |
Family
ID=11642277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10006580A Pending JPH11202002A (ja) | 1998-01-16 | 1998-01-16 | 電流検出回路 |
Country Status (4)
| Country | Link |
|---|---|
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| KR (1) | KR19990067935A (ja) |
| CN (1) | CN1141587C (ja) |
| TW (1) | TW420751B (ja) |
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| CN115792359A (zh) * | 2022-12-15 | 2023-03-14 | 西安电子科技大学芜湖研究院 | 一种h桥电流检测电路 |
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| TWI385393B (zh) * | 2008-11-28 | 2013-02-11 | Tatung Co | 電流量測模組及應用此電流量測模組之電流量測方法 |
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| CN104901359A (zh) * | 2015-05-13 | 2015-09-09 | 无锡中星微电子有限公司 | 具有电池电流检测电路的充放电控制装置 |
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-
1998
- 1998-01-16 JP JP10006580A patent/JPH11202002A/ja active Pending
-
1999
- 1999-01-12 TW TW088100424A patent/TW420751B/zh not_active IP Right Cessation
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