JP2001237106A - チップ型抵抗素子及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高密度実装を実現することができ、様々な抵
抗値を実現でき、特に低抵抗化を容易に図ることができ
るチップ型抵抗素子を提供する。 【解決手段】 抵抗素体としてのサーミスタ素体２の上
面２ａ及び下面の少なくとも１つの面に第１，第２の端
子電極３，４が形成されており、他の外表面には端子電
極が形成されておらず、サーミスタ素体２内に、第１，
第２の内部電極５ａ〜５ｄ，６ａ〜６ｄが形成されてい
る、チップ型抵抗素子。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チップ型の抵抗素
子に関し、より詳細には、抵抗素体の上面及び／または
下面に一対の端子電極が形成されているチップ型抵抗素
子に関する。

【０００２】

【従来の技術】従来、温度補償や温度検出にＰＴＣ（正
特性）サーミスタやＮＴＣ（負特性）サーミスタが広く
用いられている。また、他の電子部品と同様に、プリン
ト回路基板などに表面実装可能とするために、チップ型
のサーミスタが種々提案されている。

【０００３】図６は、従来のチップ型サーミスタの一例
を示す断面図である。チップ型サーミスタ１０１では、
半導体セラミックスよりなるサーミスタ素体１０２が用
いられている。サーミスタ素体１０２内には、内部電極
１０３，１０４が、互いの先端が対向するように配置さ
れている。内部電極１０３，１０４は、サーミスタ素体
１０２の端面１０２ａ，１０２ｂにそれぞれ引き出され
ている。端面１０２ａ，１０２ｂを覆うように端子電極
１０５，１０６が形成されている。端子電極１０５，１
０６は、サーミスタ素体１０２の端面１０２ａ，１０２
ｂだけでなく、上面、下面、及び一対の側面を覆うよう
に形成されている。すなわち、端子電極１０５，１０６
は、サーミスタ素体１０２の５面を覆うように形成され
ている。

【０００４】従って、チップ型サーミスタ１０１をプリ
ント回路基板などに実装した場合、サーミスタ素体１０
２の側面にも端子電極１０５，１０６が存在するため、
隣接する部品との間の寸法を小さくすることができなか
った。すなわち、端子電極１０５，１０６が隣接する部
品の電極と接触するおそれがあるため、高密度実装が困
難であった。

【０００５】他方、特開平１０−２６１５０７号公報に
は、図７（ａ）及び（ｂ）に示すサーミスタ１１１が開
示されている。このサーミスタ１１１では、サーミスタ
素体１１２の一方主面１１２ａ上に、第１，第２の端子
電極１１３，１１４が形成されている。端子電極１１
３，１１４は、サーミスタ素体１１２にオーミック接触
されており、かつ薄膜形成法により形成されたコンタク
ト層１１３ａ，１１４ａと、コンタクト層１１３ａ，１
１４ａ上に形成された外部電極層１１３ｂ，１１４ｂと
を有する。

【０００６】

【発明が解決しようとする課題】上記サーミスタ１１１
では、コンタクト層１１３ａ，１１４ａ上に外部電極層
１１３ｂ，１１４ｂが形成されており、外部電極層１１
３ｂ，１１４ｂがＡｇやＳｎなどから構成されているの
で、バンプ接合に好適に用いることができるとされてい
る。また、ここでは、端子電極１１３，１１４が、サー
ミスタ素体１１２の一方主面においてのみ形成されてい
るので、プリント回路基板などに実装した場合、実装密
度を高めることができる。

【０００７】しかしながら、端子電極１１３，１１４間
で抵抗値が取り出される構造であるため、低抵抗化を図
ることが困難であった。さらに、サーミスタ１１１で
は、サーミスタ素体１１２の一面にのみ端子電極１１
３，１１４が形成されているので、実装に際し、端子電
極１１３，１１４が形成されている方向を揃える必要が
ある。通常、パーツフィーダで方向を揃えた場合、サー
ミスタ１１１では、１／４の確率でしか方向が揃わな
い。従って、実装に際しての効率が悪くなるという問題
もあった。加えて、サーミスタ１１１は、バンプ接合に
用いられるものであるため、端子電極１１３，１１４が
必ず下方を向くように供給されねばならなかった。

【０００８】本発明の目的は、高密度実装に適してお
り、かつ低抵抗化にも容易に対応し得るチップ型抵抗素
子及びその製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明に係るチップ型抵
抗素子は、上面、下面、対向し合う一対の側面及び対向
し合う第１，第２の端面を有する抵抗素体と、抵抗素体
の上面及び下面の少なくとも１つの面において、第１，
第２の端面を結ぶ方向において所定の距離を隔てて対向
されている第１，第２の端子電極と、前記抵抗素体内に
おいて、第１，第２の端面を結ぶ方向において所定の距
離を隔てて対向された第１，第２の内部電極とを備え、
前記第１，第２の端子電極は、上面及び／または下面に
のみ形成されており、他の外表面に至らないように形成
されていることを特徴とする。好ましくは、第１，第２
の端子電極は、抵抗素体の上面及び下面のいずれにも形
成されている。

【００１０】本発明の特定の局面では、第１，第２の内
部電極は、抵抗素体内において同一高さ位置の平面上に
形成されている。もっとも、第１，第２の内部電極は、
同一平面上に形成されている必要は必ずしもなく、異な
る高さ位置に形成されていてもよい。

【００１１】本発明の特定の局面では、第１，第２の内
部電極が複数設けられる。また、好ましくは、第１，第
２の端子電極と、該第１，第２の端子電極に最も近い内
部電極との前記抵抗素体の厚み方向に沿う距離が、第
１，第２の端子電極の対向距離よりも短くされている。

【００１２】また、本発明のさらに他の局面では、同一
平面内で対向されている第１，第２の内部電極間の対向
距離が、第１，第２の端子電極の対向距離よりも短くさ
れている。

【００１３】本発明において、第１，第２の内部電極
は、それぞれ、抵抗素体の第１，第２の端面に引き出さ
れていてもよく、あるいは第１，第２の内部電極の外縁
が抵抗素体の外表面に露出しないように、第１，第２の
内部電極は抵抗素体内に埋設されていてもよい。

【００１４】本発明に係るチップ型抵抗素子では、第１
及び第２の内部電極の少なくとも一方に対して抵抗素体
層を介して重なり合うように配置された第３の内部電極
がさらに備えられていてもよい。本発明の特定の局面で
は、上記抵抗素体がサーミスタ素体であり、それによっ
てチップ型サーミスタが構成される。

【００１５】本発明に係るチップ型抵抗素子の製造方法
は、内部電極が形成されている複数枚の矩形のセラミッ
クグリーンシートを積層し、最上部に、第１，第２の端
辺を結ぶ方向において所定距離を隔てて対向された第
１，第２の電極膜が形成されているセラミックグリーン
シートを積層し、積層体を得る工程と、前記積層体を焼
成して抵抗素体を得る工程と、前記抵抗素体の第１，第
２の電極膜上にメッキを施し、第１，第２の電極膜とメ
ッキ膜とが積層された第１，第２の端子電極を形成する
工程とを備えることを特徴とする。

【００１６】

【発明の実施の形態】以下、図面を参照しつつ、本発明
のチップ型抵抗素子及びその製造方法の具体的な実施例
を説明する。

【００１７】図１（ａ）及び（ｂ）は、本発明の第１の
実施例に係るチップ型サーミスタを示す正面断面図及び
平面図である。本実施例のチップ型サーミスタ１は、負
の抵抗温度特性を有する半導体セラミックスからなるサ
ーミスタ素体２を有する。サーミスタ素体２は、矩形板
状の形状を有する。

【００１８】サーミスタ素体２の上面２ａ上には、第
１，第２の端子電極３，４が形成されている。本実施例
では、端子電極３，４は、端面２ｃ，２ｄと上面２ａと
のなす端縁に沿うように形成されている。もっとも、端
子電極３，４は、端面２ｃ，２ｄと上面２ａとのなす端
縁よりも内側に形成されていてもよい。すなわち、端子
電極３，４は、上面２ａ上において、第１，第２の端面
２ｃ，２ｄを結ぶ方向において所定の距離を隔てて対向
されておればよい。

【００１９】また、端子電極３，４は、サーミスタ素体
２の上面２ａ上において、全幅に至るように形成されて
いる。もっとも、端子電極３，４は、全幅に至るように
形成されておらずともよい。

【００２０】端子電極３，４は、サーミスタ素体２とオ
ーミック接触する材料からなる第１，第２の電極膜３
ａ，４ａと、第１，第２の電極膜３ａ，４ａ上に形成さ
れたメッキ膜３ｂ，４ｂとを有する。

【００２１】上記第１，第２の電極膜３ａ，４ａは、例
えば、Ａｇ、Ａｕ、Ｃｕなどのサーミスタ素体２にオー
ミック接触し得る適宜の導電性材料により形成すること
ができる。また、メッキ膜３ｂ，４ｂは、第１，第２の
電極膜３ａ，４ａの半田喰われを防止すると共に、外部
との電気的接続の信頼性を高めるために形成されてい
る。メッキ膜３ｂ，４ｂは、このような条件を満たす適
宜の金属材料をメッキすることにより形成される。

【００２２】また、メッキ膜３ｂ，４ｂは、複数のメッ
キ膜を積層形成したものであってもよい。例えば、半田
喰われを防止するための第１のメッキ膜上に、半田付け
性に優れた第２のメッキ膜を積層した構造としてもよ
い。このような第１のメッキ膜を構成する材料として
は、例えば、Ｎｉを例示することができ、第２のメッキ
膜を構成する材料としては、Ｓｎメッキ膜などを例示す
ることができる。

【００２３】サーミスタ素体２の上面２ａ上には、電極
としては、上記端子電極３，４のみが形成されており、
他の電極は形成されていない。また、端子電極３，４
は、上面２ａ上にのみ形成されており、端面２ｃ，２ｄ
及び側面２ｅ，２ｆ上には形成されていない。従って、
本実施例のチップ型サーミスタ１は、プリント回路基板
などに高密度実装することができる。

【００２４】サーミスタ素体２内には、第１，第２の内
部電極５ａ〜５ｄ，６ａ〜６ｄが形成されている。内部
電極５ａ〜５ｄは、端面２ｃに露出しており、内部電極
６ａ〜６ｄは端面２ｄに露出している。

【００２５】また、内部電極５ａ〜５ｄ，６ａ〜６ｄ
は、サーミスタ素体２の側面２ｅ，２ｆには露出してい
ない。すなわち、矩形の平面形状を有する内部電極５ａ
〜５ｄ，６ａ〜６ｄは、サーミスタ素体２の全幅には至
らないように形成されている。

【００２６】内部電極５ａ〜５ｄ，６ａ〜６ｄを構成す
る導電性材料についても特に限定されず、Ａｇ、Ｃｕあ
るいはこれらの合金などを用いることができる。内部電
極５ａ〜５ｄ，６ａ〜６ｄは、互いの内側端が所定距離
を隔てて対向されている。また、内部電極５ａ〜５ｄ
と、対応する内部電極６ａ〜６ｄは、サーミスタ素体２
内において同一高さ位置にある平面内に形成されてい
る。言い換えれば、本実施例では、同一高さ位置にある
第１，第２の内部電極を一対の内部電極対とすると、４
対の内部電極対が異なる高さ位置に形成されている。

【００２７】本実施例のチップ型サーミスタ１では、上
記のように、サーミスタ素体２内に、内部電極５ａ〜５
ｄ，６ａ〜６ｄが形成されているので、端子電極３，４
間で取り出される抵抗値を効果的に低めることができ
る。

【００２８】また、チップ型サーミスタ１の抵抗値は、
サーミスタ素体２の比抵抗、サーミスタ素体２の形状、
端子電極３，４の対向距離、端子電極３と内部電極５
ａ，６ａとのサーミスタ素体２の厚み方向に沿う距離、
内部電極５ａ〜５ｄと内部電極６ａ〜６ｄとの対向距
離、内部電極積層数などにより決定することができる。
従って、上記のように、これらの条件を種々変更するこ
とにより、様々な抵抗値のチップ型サーミスタ１を容易
に提供することができる。

【００２９】また、第１，第２の端子電極３，４間の対
向距離Ｌは、内部電極５ａ〜５ｄと、内部電極６ａ〜６
ｄの各対向距離Ａよりも大きくされている。従って、端
子電極３，４間の対向距離Ｌを大きくし得るので、端子
電極３，４間のマイグレーションや半田ブリッジなどの
所望でない現象を確実に防止することができる。

【００３０】さらに、チップ型サーミスタ１では、端子
電極３，４は、内部電極５ａ〜５ｄ，６ａ〜６ｄと直接
接続されていないが、端子電極１０３，１０４間の距離
を短くした従来のサーミスタ１０１と同等の抵抗値を得
ることもできる。すなわち、端子電極３，４と、該端子
電極３，４と最も近い内部電極５ａ，６ａとのサーミス
タ素体２の厚み方向に沿う寸法が小さくなればなる程、
抵抗値を低めることができるので低抵抗のチップ型サー
ミスタ１を容易に提供することができる。従って、低抵
抗化を図る場合には、端子電極３，４と、該端子電極
３，４と最も近い内部電極５ａ，６ａとのサーミスタ素
体２の厚み方向に沿う寸法が端子電極３，４間の対向距
離Ｌよりも短くされる。

【００３１】次に、第１の実施例に係るチップ型サーミ
スタ１の製造方法の一例を説明する。本実施例のチップ
型サーミスタ１は、周知のセラミックス一体焼成技術を
用いて容易に製造することができる。

【００３２】まず、Ｍｎ、Ｎｉ及びＣｏなどの酸化物か
らなる原料セラミック粉末に、有機バインダ、分散剤、
消泡剤及び水を加えて混練してなるセラミックスラリー
を用意する。次に、上記セラミックスラリーを、シート
成形し、４０〜５０μｍ程度の厚みのセラミックグリー
ンシートを得る。しかる後、セラミックグリーンシート
を矩形の形状に切断する。

【００３３】矩形形状のセラミックグリーンシートの上
面に、内部電極５ａ〜５ｄ，６ａ〜６ｄに応じて導電ペ
ーストを印刷する。内部電極パターンが印刷された複数
枚のセラミックグリーンシートを積層し、さらに必要に
応じて上下に無地の矩形のセラミックグリーンシートを
積層し、さらに最上部に第１，第２の電極膜３ａ，４ａ
が印刷された矩形のセラミックグリーンシートを積層す
る。なお、第１，第２の電極膜は、セラミックグリーン
シートの第１，第２の端辺を結ぶ方向において互いの内
側端が対向するように形成される。ここで、第１，第２
の端辺とは、最終的に得られるサーミスタ素体２の第
１，第２の端面２ｃ，２ｄと上面２ａとのなす端縁をい
う。このようにして得られた積層体を厚み方向に加圧
し、しかる後焼成することによりサーミスタ素体２が得
られる。

【００３４】さらに、サーミスタ素体２の上面２ａ上に
おいて、第１，第２の電極膜３ａ，４ａ上に湿式メッキ
法により、Ｎｉメッキ膜及びＳｎメッキ膜を形成し、積
層メッキ膜からなるメッキ膜３ｂ，４ｂを形成する。こ
のようにして、チップ型サーミスタ１が得られる。

【００３５】なお、上記積層体を得る工程までは、マザ
ーの状態で行ってもよく、その場合には、マザーの積層
体を厚み方向に切断し、個々のサーミスタ素体２単位の
積層体を得ればよい。

【００３６】本発明に係るチップ型抵抗素子は、第１の
実施例のチップ型サーミスタ１に限定されるものではな
い。図２〜図５を参照して、本発明に係るチップ型サー
ミスタの他の実施例を説明する。

【００３７】図２（ａ）及び（ｂ）に示す第２の実施例
のチップ型サーミスタ１１では、第１，第２の内部電極
１５ａ〜１５ｄ，１６ａ〜１６ｄが、サーミスタ素体２
内に完全に埋設されており、端面２ｃ，２ｄに露出され
ていない。チップ型サーミスタ１１は、その他の点にお
いては、チップ型サーミスタ１と同様に構成されてい
る。

【００３８】チップ型サーミスタ１１で示されているよ
うに、本発明に係るチップ型サーミスタにおいて、内部
電極の外縁はサーミスタ素体の外表面に露出しておらず
ともよく、その場合、チップ型サーミスタの耐湿性が高
められる。また、焼成に際してのデラミネーションと称
されている層間剥離現象も生じ難い。

【００３９】図３（ａ）及び（ｂ）に示す第３の実施例
に係るチップ型サーミスタ２１では、第１，第２の内部
電極２５ａ〜２５ｃ，２６ａ〜２６ｃに加えて、第３の
内部電極２７ａ，２７ｂがサーミスタ素体２内に埋設さ
れている。本実施例においても、第１，第２の内部電極
２５ａ〜２５ｃ，２６ａ〜２６ｃは、第２の実施例のチ
ップ型サーミスタ１１の場合と同様に、サーミスタ素体
２の外表面に露出しておらず、サーミスタ素体２内に完
全に埋設されている。

【００４０】また、第３の内部電極２７ａ，２７ｂは、
サーミスタ素体層を介して第１，第２の内部電極２５
ａ，２５ｂ，２６ａ，２６ｂまたは内部電極２５ｂ，２
５ｃ，２６ｂ，２６ｃに重なり合うように配置されてい
る。このように、第３の内部電極２７ａ，２７ｂを設け
ることにより、より一層の低抵抗化を図り得る。

【００４１】また、第３の内部電極を形成する場合、図
３に示したように、第１，第２の内部電極の双方にサー
ミスタ素体を介して重なり合うように第３の内部電極を
形成する必要は必ずしもない。

【００４２】図４に示す第４の実施例に係るチップ型サ
ーミスタ３１では、第１の内部電極３５ａ〜３５ｄと第
２の内部電極３６ａ〜３６ｄとがサーミスタ素体２内に
埋設されている。本実施例においても、内部電極３５ａ
〜３５ｄ，３６ａ〜３６ｄは、サーミスタ素体２の外表
面に露出していない。

【００４３】また、本実施例では、厚み方向において交
互に、第１，第２の内部電極の長さ寸法及び幅寸法が異
ならされている。例えば、内部電極３５ａは、第１，第
２の端面２ｃ，２ｄを結ぶ方向の長さ寸法が小さく、第
２の内部電極３６ａは該長さ寸法が長くされている。そ
して、次の高さ位置に設けられている第１の内部電極３
５ｂは、上記長さ寸法が長く、かつ幅が内部電極３５ａ
よりも短くされており、第２の内部電極３６ｂはその長
さ寸法が短くされており、かつ幅は第１の内部電極３５
ｂと同じとされている。このように、第１，第２の内部
電極３５ａ〜３５ｄ，３６ａ〜３６ｄの平面形状は、目
的とする抵抗値に応じて適宜変形され得る。

【００４４】図５（ａ）及び（ｂ）に示す第５の実施例
に係るチップ型サーミスタ４１では、サーミスタ素体２
の下面にも第１，第２の端子電極３，４が形成されてい
ることを除いては、第１の実施例のチップ型サーミスタ
１と同様に構成されている。このように、サーミスタ素
体２の上面２ａだけでなく下面２ｂ上にも第１，第２の
端子電極３，４を形成することにより、チップ型サーミ
スタ４１では、実装に際しての方向選別を容易に行うこ
とができる。

【００４５】なお、上述した各実施例では、ＮＴＣサー
ミスタに適用した例を示したが、本発明は、ＮＴＣサー
ミスタだけでなく、ＰＴＣサーミスタ、バリスタあるい
は固定抵抗素子にも適用することができる。

【００４６】

【発明の効果】本発明に係るチップ型抵抗素子では、抵
抗素体の上面及び下面の少なくとも１つの面において第
１，第２の端子電極が形成されており、端子電極が残り
の面に至っていないので、プリント回路基板などに高密
度実装することができる。

【００４７】また、第１，第２の端子電極に加えて、抵
抗素体内に第１，第２の端面を結ぶ方向において所定の
距離を隔てて対向するように第１，第２の内部電極が形
成されているので、サーミスタ素体を構成する材料だけ
でなく、第１，第２の内部電極の形状、積層数、第１，
第２の内部電極間の対向距離、第１，第２の端子電極と
第１，第２の内部電極との抵抗素体の厚み方向に沿う寸
法などを調整することにより、様々な抵抗値のチップ型
抵抗素子を容易に提供することができ、特により低抵抗
のチップ型抵抗素子を容易に提供することができる。

【００４８】第１，第２の端子電極が抵抗素体の上面及
び下面のいずれにも形成されている場合には、チップ型
抵抗素子の実装に際しての方向選別作業を容易に行うこ
とができる。

【００４９】第１，第２の内部電極が、抵抗素体内にお
いて同一高さ位置の平面上に形成されている場合には、
セラミック一体焼成技術を用いて抵抗素体を得るにあた
り、同じセラミックグリーンシート上に第１，第２の内
部電極を印刷すればよいため、チップ型抵抗素子の製造
を容易に行うことができる。

【００５０】第１，第２の内部電極が複数設けられてい
る場合には、第１，第２の内部電極の数を調整すること
により、抵抗値をより細かくかつ容易に調整することが
できる。

【００５１】第１，第２の端子電極と、第１，第２の端
子電極に最も近い内部電極との抵抗素体の厚み方向に沿
う距離が、第１，第２の端子電極間の対向距離よりも短
い場合には、第１，第２の端子電極間の距離を大きくし
得るので、マイグレーションや半田ブリッジなどの所望
でない現象を確実に防止することができる。

【００５２】同一平面内で対向されている第１，第２の
内部電極の対向距離が、第１，第２の端子電極間の対向
距離よりも短い場合においても、第１，第２の端子電極
間の距離を大きくし得るので、第１，第２の端子電極間
のマイグレーションや半田ブリッジなどの所望でない現
象を確実に防止することができ、かつ低抵抗のチップ型
抵抗素子を提供することができる。

【００５３】第１，第２の内部電極の外縁がサーミスタ
素体の外表面に露出しないように、第１，第２の内部電
極が抵抗素体内に埋設されている場合には、抵抗素体の
耐湿性を高めることができると共に、セラミック一体焼
成技術を用いて抵抗素体を得る場合には、デラミネーシ
ョンなどの所望でない現象を確実に防止することができ
る。

【００５４】第１及び第２の内部電極の少なくとも一方
に対して抵抗素体層を介して重なり合うように第３の内
部電極が配置されている場合には、より一層抵抗値を細
やかに調整することができると共に、低抵抗のチップ型
抵抗素子を提供することができる。

【００５５】抵抗素体としてサーミスタ素体を用いた場
合には、上記のように高密度実装可能であり、抵抗値を
広い範囲にわたり調整することができ、かつより低抵抗
のチップ型サーミスタを提供することが可能となる。

【００５６】本発明に係るチップ型抵抗素子の製造方法
では、内部電極が形成されている矩形のセラミックグリ
ーンシートを積層し、最上部に、第１，第２の端辺を結
ぶ方向において所定距離を隔てて対向された第１，第２
の電極膜が形成されているセラミックグリーンシートを
積層し、積層体を得、該積層体を焼成することにより抵
抗素体が得られる。従って、従来より周知のセラミック
ス一体焼成技術を用いて、容易に抵抗素体を得ることが
できる。

【００５７】また、上記抵抗素体の第１，第２の電極膜
上にメッキを施し、第１，第２の電極膜とメッキ膜とを
積層することにより第１，第２の端子電極が形成され
る。従って、半田喰われを防止するためのメッキ膜や半
田付け性に優れたメッキ膜を積層することにより、ある
いはこれらの双方を積層することにより、信頼性及び電
気的接続の確実性に優れた、さらに本発明に従って抵抗
値の調整及び低抵抗化が容易なチップ型抵抗素子を提供
することができる。

【図面の簡単な説明】

【図１】（ａ）及び（ｂ）は、本発明の第１の実施例に
係るチップ型サーミスタを示す正面断面図及び平面図。

【図２】（ａ）及び（ｂ）は、本発明の第２の実施例に
係るチップ型サーミスタを示す正面断面図及び平面図。

【図３】（ａ）及び（ｂ）は、本発明の第３の実施例に
係るチップ型サーミスタを示す正面断面図及び平面図。

【図４】（ａ）及び（ｂ）は、本発明の第４の実施例に
係るチップ型サーミスタを示す正面断面図及び平面図。

【図５】（ａ）及び（ｂ）は、本発明の第５の実施例に
係るチップ型サーミスタを示す正面断面図及び平面図。

【図６】従来のチップ型サーミスタの一例を示す正面断
面図。

【図７】（ａ）及び（ｂ）は、従来のチップ型サーミス
タの他の例を示す正面図及び底面図。

【符号の説明】

１…チップ型サーミスタ ２…サーミスタ素体 ２ａ…上面 ２ｂ…下面 ２ｃ，２ｄ…第１，第２の端面 ２ｅ，２ｆ…側面 ３，４…第１，第２の端子電極 ３ａ，４ａ…第１，第２の電極膜 ３ｂ，４ｂ…メッキ膜 ５ａ〜５ｄ，６ａ〜６ｄ…第１，第２の内部電極 １１…チップ型サーミスタ １５ａ〜１５ｄ，１６ａ〜１６ｄ…第１，第２の内部電
極 ２１…チップ型サーミスタ ２５ａ〜２５ｃ，２６ａ〜２６ｃ…第１，第２の内部電
極 ２７ａ，２７ｂ…第３の内部電極 ３１…チップ型サーミスタ ３６ａ〜３６ｄ，３７ａ〜３７ｄ…第１，第２の内部電
極 ４１…チップ型サーミスタ

フロントページの続き Ｆターム(参考） 5E028 AA10 BA23 BB09 BB10 CA02 DA04 JC02 JC03 JC06 JC11 JC12 5E032 AB10 BA23 BB09 BB10 CA02 CC06 CC14 5E033 AA42 BC01 BD11 BF05 BG03 BG08 BH01 5E034 AA09 AB01 BA09 BB01 DA07 DC01 DC03 DE07 DE14 DE16

Claims (11)

【特許請求の範囲】
1. 【請求項１】 上面、下面、対向し合う一対の側面及び
   対向し合う第１，第２の端面を有する抵抗素体と、 前記抵抗素体の上面及び下面の少なくとも１つの面にお
   いて、第１，第２の端面を結ぶ方向において所定の距離
   を隔てて対向されている第１，第２の端子電極と、 前記抵抗素体内において、第１，第２の端面を結ぶ方向
   において所定の距離を隔てて対向された第１，第２の内
   部電極とを備え、 前記第１，第２の端子電極は、上面及び／または下面に
   のみ形成されており、他の外表面に至らないように形成
   されている、チップ型抵抗素子。
2. 【請求項２】 前記第１，第２の端子電極が、抵抗素体
   の上面及び下面のいずれにも形成されている、請求項１
   に記載のチップ型抵抗素子。
3. 【請求項３】 前記第１，第２の内部電極が、抵抗素体
   内において、同一高さ位置の平面上に形成されている、
   請求項１まはた２に記載のチップ型抵抗素子。
4. 【請求項４】 前記第１，第２の内部電極が複数設けら
   れている、請求項１〜３のいずれかに記載のチップ型抵
   抗素子。
5. 【請求項５】 第１，第２の端子電極と、該第１，第２
   の端子電極に最も近い内部電極との前記抵抗素体の厚み
   方向に沿う距離が、第１，第２の端子電極の対向距離よ
   りも短くされている、請求項１〜４のいずれかに記載の
   チップ型抵抗素子。
6. 【請求項６】 同一平面内で対向されている第１，第２
   の内部電極間の対向距離が、第１，第２の端子電極の対
   向距離よりも短くされている、請求項１〜５のいずれか
   に記載のチップ型抵抗素子。
7. 【請求項７】 第１，第２の内部電極が、それぞれ、抵
   抗素体の第１，第２の端面に引き出されている、請求項
   １〜６のいずれかに記載のチップ型抵抗素子。
8. 【請求項８】 第１，第２の内部電極の外縁が抵抗素体
   の外表面に露出しないように、第１，第２の内部電極が
   抵抗素体内に埋設されている、請求項１〜６のいずれか
   に記載のチップ型抵抗素子。
9. 【請求項９】 第１及び第２の内部電極の少なくとも一
   方に対して抵抗素体層を介して重なり合うように配置さ
   れた第３の内部電極をさらに備えることを特徴とする、
   請求項１〜８のいずれかに記載のチップ型抵抗素子。
10. 【請求項１０】 前記抵抗素体がサーミスタ素体であ
    り、それによってチップ型サーミスタが構成されてい
    る、請求項１〜９のいずれかに記載のチップ型抵抗素
    子。
11. 【請求項１１】 内部電極が形成されている複数枚の矩
    形のセラミックグリーンシートを積層し、最上部に、第
    １，第２の端辺を結ぶ方向において所定距離を隔てて対
    向された第１，第２の電極膜が形成されているセラミッ
    クグリーンシートを積層し、積層体を得る工程と、 前記積層体を焼成して抵抗素体を得る工程と、 前記抵抗素体の第１，第２の電極膜上にメッキを施し、
    第１，第２の電極膜とメッキ膜とが積層された第１，第
    ２の端子電極を形成する工程とを備えることを特徴とす
    る、チップ型抵抗素子の製造方法。