JP2001237248A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Landscapes
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Abstract
(57)【要約】
【課題】 高温の熱処理を不要とし、均一なドーピング
プロファイルをもつ高電流増幅率の半導体装置及びその
製造方法を提供する。 【解決手段】 ｎ型Ｓｉ基板11と、このＳｉ基板上に積
層形成されたｐ型ＳｉＧｅ膜12と、このＳｉＧｅ膜の上
に積層形成されたｎ型Ｓｉ膜13と、このＳｉ膜の上に化
学気相堆積法によりＰを高濃度ドープして積層形成され
たｎ型の高濃度ＰドープＳｉＧｅ膜14と、高濃度Ｐドー
プＳｉＧｅ膜およびＳｉ膜の一部を欠落させるか、又は
高濃度ＰドープＳｉＧｅ膜およびＳｉ膜の導電型を反転
させ、その欠落または反転させた部分に金属端子を接合
することにより形成された電極18と、高濃度ＰドープＳ
ｉＧｅ膜に金属端子を接合することにより形成された電
極19と、を具備する。
プロファイルをもつ高電流増幅率の半導体装置及びその
製造方法を提供する。 【解決手段】 ｎ型Ｓｉ基板11と、このＳｉ基板上に積
層形成されたｐ型ＳｉＧｅ膜12と、このＳｉＧｅ膜の上
に積層形成されたｎ型Ｓｉ膜13と、このＳｉ膜の上に化
学気相堆積法によりＰを高濃度ドープして積層形成され
たｎ型の高濃度ＰドープＳｉＧｅ膜14と、高濃度Ｐドー
プＳｉＧｅ膜およびＳｉ膜の一部を欠落させるか、又は
高濃度ＰドープＳｉＧｅ膜およびＳｉ膜の導電型を反転
させ、その欠落または反転させた部分に金属端子を接合
することにより形成された電極18と、高濃度ＰドープＳ
ｉＧｅ膜に金属端子を接合することにより形成された電
極19と、を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタ、ダ
イオード、ＩＧＢＴ等の半導体装置及びその製造方法に
関する。
イオード、ＩＧＢＴ等の半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】従来、高電流増幅率のｎｐｎ型トランジ
スタを製造する場合は、図４に示すように、化学気相堆
積法を用いてｎ型Ｓｉ基板２１上にｐ型ＳｉＧｅ膜２２
およびｎ型Ｓｉ膜２３を順次積層し（工程Ｓ１）、リン
イオン源２４からの多段階イオン注入および注入イオン
の電気的活性化のための高温アニール処理によりＰ高濃
度層２５を形成し（工程Ｓ２）、ミリング法または反応
性イオンエッチングによりＰ高濃度層２５およびｎ型Ｓ
ｉ膜２３の一部を欠落させてベース面２６を露出させ
（工程Ｓ３）、メサエッチングによりメサエッチング部
２７を形成し（工程Ｓ４）、コレクタ電極２８、ベース
電極２９、エミッタ電極３０をそれぞれ適所に接続形成
する（工程Ｓ５）。
スタを製造する場合は、図４に示すように、化学気相堆
積法を用いてｎ型Ｓｉ基板２１上にｐ型ＳｉＧｅ膜２２
およびｎ型Ｓｉ膜２３を順次積層し（工程Ｓ１）、リン
イオン源２４からの多段階イオン注入および注入イオン
の電気的活性化のための高温アニール処理によりＰ高濃
度層２５を形成し（工程Ｓ２）、ミリング法または反応
性イオンエッチングによりＰ高濃度層２５およびｎ型Ｓ
ｉ膜２３の一部を欠落させてベース面２６を露出させ
（工程Ｓ３）、メサエッチングによりメサエッチング部
２７を形成し（工程Ｓ４）、コレクタ電極２８、ベース
電極２９、エミッタ電極３０をそれぞれ適所に接続形成
する（工程Ｓ５）。
【０００３】このようなトランジスタにおいてＰ高濃度
層２５の理想的なＰのプロファイルは、できるだけエミ
ッタ２３内に均一にドーピングされていることが肝要で
ある。
層２５の理想的なＰのプロファイルは、できるだけエミ
ッタ２３内に均一にドーピングされていることが肝要で
ある。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
方法では多段階イオン注入と高温アニール処理との組み
合せにより高濃度のＰドープ層を均一に形成することは
極めて難しく、その理想的な条件を見つけることは非常
に困難である。このため従来の高電流増幅率ｎｐｎ型ト
ランジスタのドーピングプロファイルは不均一になり、
例えば図５中の曲線Ｅに示すようにエミッタのＰ高濃度
層２５のＰドーピングプロファイルは大きく乱れる。
方法では多段階イオン注入と高温アニール処理との組み
合せにより高濃度のＰドープ層を均一に形成することは
極めて難しく、その理想的な条件を見つけることは非常
に困難である。このため従来の高電流増幅率ｎｐｎ型ト
ランジスタのドーピングプロファイルは不均一になり、
例えば図５中の曲線Ｅに示すようにエミッタのＰ高濃度
層２５のＰドーピングプロファイルは大きく乱れる。
【０００５】また、高温アニール時の相互拡散によりＰ
ドーピングプロファイルＥ，ＣおよびＢドーピングプロ
ファイルＢがともに劣化し、図５に示すように境界層の
幅ｄ１，ｄ２がそれぞれ拡大する。このようにドーピン
グプロファイルになまりが生じると、トランジスタ内部
での電子の伝達効率の低下による電流増幅率の低下、さ
らには耐圧の低下をも引き起こす原因となる。
ドーピングプロファイルＥ，ＣおよびＢドーピングプロ
ファイルＢがともに劣化し、図５に示すように境界層の
幅ｄ１，ｄ２がそれぞれ拡大する。このようにドーピン
グプロファイルになまりが生じると、トランジスタ内部
での電子の伝達効率の低下による電流増幅率の低下、さ
らには耐圧の低下をも引き起こす原因となる。
【０００６】本発明は上記の課題を解決するためになさ
れたものであって、高温の熱処理を不要とし、均一なド
ーピングプロファイルをもつ高電流増幅率の半導体装置
及びその製造方法を提供することを目的とする。
れたものであって、高温の熱処理を不要とし、均一なド
ーピングプロファイルをもつ高電流増幅率の半導体装置
及びその製造方法を提供することを目的とする。
【０００７】また、本発明は、低コンタクト抵抗かつ高
電流増幅率の半導体装置及びその製造方法を提供するこ
とを目的とする。
電流増幅率の半導体装置及びその製造方法を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
は、第一導電型のＳｉ基板と、このＳｉ基板上に積層形
成された第二導電型のＳｉＧｅ膜と、このＳｉＧｅ膜の
上に積層形成された第一導電型のＳｉ膜と、このＳｉ膜
の上に化学気相堆積法によりＰを高濃度ドープして積層
形成された第一導電型の高濃度ＰドープＳｉＧｅ膜と、
前記高濃度ＰドープＳｉＧｅ膜および前記Ｓｉ膜の一部
を欠落させるか、又は前記高濃度ＰドープＳｉＧｅ膜お
よび前記Ｓｉ膜の導電型を反転させ、その欠落または反
転させた部分に金属端子を接合することにより形成され
た電極と、前記高濃度ＰドープＳｉＧｅ膜に金属端子を
接合することにより形成された電極と、を具備すること
を特徴とする。
は、第一導電型のＳｉ基板と、このＳｉ基板上に積層形
成された第二導電型のＳｉＧｅ膜と、このＳｉＧｅ膜の
上に積層形成された第一導電型のＳｉ膜と、このＳｉ膜
の上に化学気相堆積法によりＰを高濃度ドープして積層
形成された第一導電型の高濃度ＰドープＳｉＧｅ膜と、
前記高濃度ＰドープＳｉＧｅ膜および前記Ｓｉ膜の一部
を欠落させるか、又は前記高濃度ＰドープＳｉＧｅ膜お
よび前記Ｓｉ膜の導電型を反転させ、その欠落または反
転させた部分に金属端子を接合することにより形成され
た電極と、前記高濃度ＰドープＳｉＧｅ膜に金属端子を
接合することにより形成された電極と、を具備すること
を特徴とする。
【０００９】本発明に係る半導体装置の製造方法は、ｎ
型Ｓｉ基板を真空排気された容器内で加熱し、該真空容
器内に第１の半導体原料ガスを供給して該基板の表面に
作用させることにより、該基板上にｐ型ＳｉＧｅ膜を積
層形成する工程（ａ）と、加熱下で前記ｐ型ＳｉＧｅ膜
の表面に第２の半導体原料ガスを作用させることによ
り、前記ｐ型ＳｉＧｅ膜の上にｎ型Ｓｉ膜を積層形成す
る工程（ｂ）と、加熱下で前記ｎ型Ｓｉ膜の表面に第３
の半導体原料ガスを作用させることにより、前記ｎ型Ｓ
ｉ膜の上に高濃度Ｐドープｎ型ＳｉＧｅ膜を積層形成す
る工程（ｃ）と、前記高濃度Ｐドープｎ型ＳｉＧｅ膜お
よび前記ｎ型Ｓｉ膜の一部を欠落させるか、又は前記高
濃度Ｐドープｎ型ＳｉＧｅ膜および前記ｎ型Ｓｉ膜の導
電型を反転させ、その欠落または反転させた部分に金属
端子を接合することにより電極を形成し、また前記高濃
度Ｐドープｎ型ＳｉＧｅ膜に金属端子を接合することに
より電極を形成する工程（ｄ）と、を具備することを特
徴とする。
型Ｓｉ基板を真空排気された容器内で加熱し、該真空容
器内に第１の半導体原料ガスを供給して該基板の表面に
作用させることにより、該基板上にｐ型ＳｉＧｅ膜を積
層形成する工程（ａ）と、加熱下で前記ｐ型ＳｉＧｅ膜
の表面に第２の半導体原料ガスを作用させることによ
り、前記ｐ型ＳｉＧｅ膜の上にｎ型Ｓｉ膜を積層形成す
る工程（ｂ）と、加熱下で前記ｎ型Ｓｉ膜の表面に第３
の半導体原料ガスを作用させることにより、前記ｎ型Ｓ
ｉ膜の上に高濃度Ｐドープｎ型ＳｉＧｅ膜を積層形成す
る工程（ｃ）と、前記高濃度Ｐドープｎ型ＳｉＧｅ膜お
よび前記ｎ型Ｓｉ膜の一部を欠落させるか、又は前記高
濃度Ｐドープｎ型ＳｉＧｅ膜および前記ｎ型Ｓｉ膜の導
電型を反転させ、その欠落または反転させた部分に金属
端子を接合することにより電極を形成し、また前記高濃
度Ｐドープｎ型ＳｉＧｅ膜に金属端子を接合することに
より電極を形成する工程（ｄ）と、を具備することを特
徴とする。
【００１０】半導体装置として高電流増幅率のパワート
ランジスタを製造する場合は、上記工程（ｃ）では、第
３の半導体原料ガスは５〜１５原子％ゲルマンＧｅＨ4
および５０〜１×１０5ｐｐｍホスフィンを含み、残部
がジシランＳｉ2Ｈ6からなり、Ｐ濃度を１×１０19atom
/cm3以上とする膜厚１００〜５００ｎｍの高濃度Ｐドー
プｎ型ＳｉＧｅ膜を形成することが望ましい。
ランジスタを製造する場合は、上記工程（ｃ）では、第
３の半導体原料ガスは５〜１５原子％ゲルマンＧｅＨ4
および５０〜１×１０5ｐｐｍホスフィンを含み、残部
がジシランＳｉ2Ｈ6からなり、Ｐ濃度を１×１０19atom
/cm3以上とする膜厚１００〜５００ｎｍの高濃度Ｐドー
プｎ型ＳｉＧｅ膜を形成することが望ましい。
【００１１】本発明者らは鋭意研究努力の結果、化学気
相堆積法を用いてｎ型Ｓｉ膜を製膜する場合に、膜中の
Ｐドープ濃度を高くすることは非常に困難であり、Ｐド
ープ濃度は精々１×１０19atom/cm3程度までが限界であ
るという知見を得た。本発明では、このような知見に基
づき高濃度Ｐドープｎ型ＳｉＧｅ膜のＰ濃度を１×１０
19atom/cm3以上に規定することとした。
相堆積法を用いてｎ型Ｓｉ膜を製膜する場合に、膜中の
Ｐドープ濃度を高くすることは非常に困難であり、Ｐド
ープ濃度は精々１×１０19atom/cm3程度までが限界であ
るという知見を得た。本発明では、このような知見に基
づき高濃度Ｐドープｎ型ＳｉＧｅ膜のＰ濃度を１×１０
19atom/cm3以上に規定することとした。
【００１２】上記の場合に高濃度Ｐドープｎ型ＳｉＧｅ
膜の膜厚を１００〜５００ｎｍの範囲とする理由は、１
００ｎｍを下回る膜厚ではパワートランジスタとして必
要な高電流増幅率が得られなくなるからであり、５００
ｎｍを上回る膜厚では成膜時間が長くなることによる膜
質の劣化、トランジスタ特性の劣化、さらに成膜コスト
を引き上げることとなるからである。
膜の膜厚を１００〜５００ｎｍの範囲とする理由は、１
００ｎｍを下回る膜厚ではパワートランジスタとして必
要な高電流増幅率が得られなくなるからであり、５００
ｎｍを上回る膜厚では成膜時間が長くなることによる膜
質の劣化、トランジスタ特性の劣化、さらに成膜コスト
を引き上げることとなるからである。
【００１３】半導体装置として低コンタクト抵抗かつ高
電流増幅率のトランジスタを製造する場合は、上記工程
（ｃ）では、第３の半導体原料ガスは５〜４０原子％ゲ
ルマンＧｅＨ4および１×１０4〜１×１０5ｐｐｍホス
フィンＰＨ3を含み、残部がジシランＳｉ2Ｈ6からな
り、Ｐ濃度を１×１０20atom/cm3以上とする１００ｎｍ
以下の高濃度Ｐドープｎ型ＳｉＧｅ膜を形成し、かつ、
上記工程（ｄ）では基板を３８０〜４２０℃の範囲の温
度に加熱しながら高濃度Ｐドープｎ型ＳｉＧｅ膜の上に
電極を形成することが望ましい。このようにすると高濃
度Ｐドープｎ型ＳｉＧｅ膜の表面のＧｅ酸化物量が減少
するので、エミッタと電極との間のコンタクト抵抗が大
幅に低減され、低損失かつ高電流増幅率のトランジスタ
が得られる。
電流増幅率のトランジスタを製造する場合は、上記工程
（ｃ）では、第３の半導体原料ガスは５〜４０原子％ゲ
ルマンＧｅＨ4および１×１０4〜１×１０5ｐｐｍホス
フィンＰＨ3を含み、残部がジシランＳｉ2Ｈ6からな
り、Ｐ濃度を１×１０20atom/cm3以上とする１００ｎｍ
以下の高濃度Ｐドープｎ型ＳｉＧｅ膜を形成し、かつ、
上記工程（ｄ）では基板を３８０〜４２０℃の範囲の温
度に加熱しながら高濃度Ｐドープｎ型ＳｉＧｅ膜の上に
電極を形成することが望ましい。このようにすると高濃
度Ｐドープｎ型ＳｉＧｅ膜の表面のＧｅ酸化物量が減少
するので、エミッタと電極との間のコンタクト抵抗が大
幅に低減され、低損失かつ高電流増幅率のトランジスタ
が得られる。
【００１４】上記の場合に高濃度Ｐドープｎ型ＳｉＧｅ
膜のＰ濃度を１×１０20atom/cm3以上とする理由は、電
極と半導体接合間に生じるコンタクト抵抗率を十分に下
げることができ、ＯＮ電圧を低減できるからである。
膜のＰ濃度を１×１０20atom/cm3以上とする理由は、電
極と半導体接合間に生じるコンタクト抵抗率を十分に下
げることができ、ＯＮ電圧を低減できるからである。
【００１５】また、高濃度Ｐドープｎ型ＳｉＧｅ膜の膜
厚を１００ｎｍ以下とする理由は、コンタクト抵抗率を
引き下げるために必要な膜厚が１００ｎｍ以下で十分で
あるからである。とくに膜厚の下限値は規定するもので
はないが、電極を形成するために最低必要な膜厚として
は１０ｎｍである。
厚を１００ｎｍ以下とする理由は、コンタクト抵抗率を
引き下げるために必要な膜厚が１００ｎｍ以下で十分で
あるからである。とくに膜厚の下限値は規定するもので
はないが、電極を形成するために最低必要な膜厚として
は１０ｎｍである。
【００１６】さらに、上記工程（ｃ）では基板を６２０
〜７５０℃の温度域に加熱しながら高濃度Ｐドープｎ型
ＳｉＧｅ膜を形成すると、高濃度Ｐドープｎ型ＳｉＧｅ
膜中のＰドーピングプロファイルが良好になる。従来の
高温アニール処理では基板をおよそ９００〜１０００℃
に加熱するので、膜中のＰドーピングプロファイルが図
５中の曲線Ｅに示すように著しく劣化していたが、本発
明の化学気相堆積法を用いる製膜工程は７５０℃以下の
低温プロセスであるので、膜中のＰドーピングプロファ
イルが図３中の曲線Ｅ１に示すように大幅に改善され
る。さらに本発明によれば、相互拡散による境界層の幅
ｄ３，ｄ４が従来の境界層の幅ｄ１，ｄ２に比べて非常
に狭くなり、ドーピングプロファイルが良好になる。
〜７５０℃の温度域に加熱しながら高濃度Ｐドープｎ型
ＳｉＧｅ膜を形成すると、高濃度Ｐドープｎ型ＳｉＧｅ
膜中のＰドーピングプロファイルが良好になる。従来の
高温アニール処理では基板をおよそ９００〜１０００℃
に加熱するので、膜中のＰドーピングプロファイルが図
５中の曲線Ｅに示すように著しく劣化していたが、本発
明の化学気相堆積法を用いる製膜工程は７５０℃以下の
低温プロセスであるので、膜中のＰドーピングプロファ
イルが図３中の曲線Ｅ１に示すように大幅に改善され
る。さらに本発明によれば、相互拡散による境界層の幅
ｄ３，ｄ４が従来の境界層の幅ｄ１，ｄ２に比べて非常
に狭くなり、ドーピングプロファイルが良好になる。
【００１７】また、上記工程（ｄ）では基板を４６０〜
５００℃の範囲の温度に加熱して高濃度Ｐドープｎ型Ｓ
ｉＧｅ膜の表面からＧｅ酸化物を除去した後に、高濃度
Ｐドープｎ型ＳｉＧｅ膜の上に電極を形成することが好
ましい。また、上記工程（ｄ）では基板を３８０〜４２
０℃の範囲の温度に加熱しながら高濃度Ｐドープｎ型Ｓ
ｉＧｅ膜の上に電極を形成することが好ましい。これら
の温度域に高濃度Ｐドープｎ型ＳｉＧｅ膜を短時間加熱
すると、表層のＧｅ酸化物の存在量が減少し、エミッタ
と電極とのコンタクト抵抗が低減される。
５００℃の範囲の温度に加熱して高濃度Ｐドープｎ型Ｓ
ｉＧｅ膜の表面からＧｅ酸化物を除去した後に、高濃度
Ｐドープｎ型ＳｉＧｅ膜の上に電極を形成することが好
ましい。また、上記工程（ｄ）では基板を３８０〜４２
０℃の範囲の温度に加熱しながら高濃度Ｐドープｎ型Ｓ
ｉＧｅ膜の上に電極を形成することが好ましい。これら
の温度域に高濃度Ｐドープｎ型ＳｉＧｅ膜を短時間加熱
すると、表層のＧｅ酸化物の存在量が減少し、エミッタ
と電極とのコンタクト抵抗が低減される。
【００１８】さらに、上記工程（ｃ）で形成した高濃度
Ｐドープｎ型ＳｉＧｅ膜の上に膜厚１〜１０ｎｍのｉ型
Ｓｉ膜を化学気相堆積法により積層形成することが好ま
しい。このようなｉ型Ｓｉ膜は、高濃度Ｐドープｎ型Ｓ
ｉＧｅ膜の表面におけるＧｅ酸化物の形成を抑制するか
らである。
Ｐドープｎ型ＳｉＧｅ膜の上に膜厚１〜１０ｎｍのｉ型
Ｓｉ膜を化学気相堆積法により積層形成することが好ま
しい。このようなｉ型Ｓｉ膜は、高濃度Ｐドープｎ型Ｓ
ｉＧｅ膜の表面におけるＧｅ酸化物の形成を抑制するか
らである。
【００１９】エミッタ／コレクタ層の不純物元素のドー
プ濃度を高める方法には化学気相堆積法を用いる。化学
気相堆積法は、半導体材料ガスを充満させた真空容器内
に加熱した基板を入れ、その表面に半導体薄膜を堆積さ
せる方法である。例えば、ｎ型不純物をドープしたＳｉ
膜を基板表面に堆積させるには、プロセスガスとしてジ
シラン（Ｓｉ2Ｈ6）又はシラン（ＳｉＨ4）とフォスフ
ィン（ＰＨ3）との混合ガスを用いる。ｐ型不純物をド
ープしたＳｉＧｅ膜を基板表面に堆積させるには、プロ
セスガスとしてジシラン（Ｓｉ2Ｈ6）又はシラン（Ｓｉ
Ｈ4）とジボラン（Ｂ2Ｈ6）とゲルマン（ＧｅＨ4）との
混合ガスを用いる。ｎ型不純物をドープしたＳｉＧｅ膜
を基板表面に堆積させるには、プロセスガスとしてジシ
ラン（Ｓｉ2Ｈ6）又はシラン（ＳｉＨ4）とフォスフィ
ン（ＰＨ3）とゲルマン（ＧｅＨ4）との混合ガスを用い
る。このとき基板温度を例えば６５０℃以上に設定す
る。ｎ型ＳｉＧｅ膜のＰドープ濃度は、ジシラン（Ｓｉ
2Ｈ6）又はシラン（ＳｉＨ4）に対するフォスフィン
（ＰＨ3）の混合比によって決まるが、１×１０19／ｃ
ｍ3以上のＰドープ濃度を達成するには混合比（ＰＨ3分
圧／Ｓｉ2Ｈ6分圧またはＳｉＨ4分圧）を５０ｐｐｍ以
上に設定することで得られる。なお、エミッタに当たる
ｎ型Ｓｉ膜を作製する場合は、上記の化学気相堆積法の
他に、拡散法やイオン注入法などを利用することができ
る。なお、エミッタのドープ濃度を高めることはエミッ
タ電極とベース電極に近接した部分に集中しやすいコレ
クタ電流を分散させ、エミッタ電極中央にまでコレクタ
電流を流れやすくさせることで、電流の流れる面積が増
加し、ＯＮ電圧を低下させる働きがある。
プ濃度を高める方法には化学気相堆積法を用いる。化学
気相堆積法は、半導体材料ガスを充満させた真空容器内
に加熱した基板を入れ、その表面に半導体薄膜を堆積さ
せる方法である。例えば、ｎ型不純物をドープしたＳｉ
膜を基板表面に堆積させるには、プロセスガスとしてジ
シラン（Ｓｉ2Ｈ6）又はシラン（ＳｉＨ4）とフォスフ
ィン（ＰＨ3）との混合ガスを用いる。ｐ型不純物をド
ープしたＳｉＧｅ膜を基板表面に堆積させるには、プロ
セスガスとしてジシラン（Ｓｉ2Ｈ6）又はシラン（Ｓｉ
Ｈ4）とジボラン（Ｂ2Ｈ6）とゲルマン（ＧｅＨ4）との
混合ガスを用いる。ｎ型不純物をドープしたＳｉＧｅ膜
を基板表面に堆積させるには、プロセスガスとしてジシ
ラン（Ｓｉ2Ｈ6）又はシラン（ＳｉＨ4）とフォスフィ
ン（ＰＨ3）とゲルマン（ＧｅＨ4）との混合ガスを用い
る。このとき基板温度を例えば６５０℃以上に設定す
る。ｎ型ＳｉＧｅ膜のＰドープ濃度は、ジシラン（Ｓｉ
2Ｈ6）又はシラン（ＳｉＨ4）に対するフォスフィン
（ＰＨ3）の混合比によって決まるが、１×１０19／ｃ
ｍ3以上のＰドープ濃度を達成するには混合比（ＰＨ3分
圧／Ｓｉ2Ｈ6分圧またはＳｉＨ4分圧）を５０ｐｐｍ以
上に設定することで得られる。なお、エミッタに当たる
ｎ型Ｓｉ膜を作製する場合は、上記の化学気相堆積法の
他に、拡散法やイオン注入法などを利用することができ
る。なお、エミッタのドープ濃度を高めることはエミッ
タ電極とベース電極に近接した部分に集中しやすいコレ
クタ電流を分散させ、エミッタ電極中央にまでコレクタ
電流を流れやすくさせることで、電流の流れる面積が増
加し、ＯＮ電圧を低下させる働きがある。
【００２０】
【発明の実施の形態】以下、添付の図面を参照して本発
明の種々の好ましい実施の形態について説明する。
明の種々の好ましい実施の形態について説明する。
【００２１】図１は本発明の半導体装置の製造に用いら
れるＣＶＤ製膜装置を示す概略構成図である。ＣＶＤ製
膜装置１の真空容器３には図示しない搬入出口を介して
基板１１が出し入れされ、容器内の加熱台２上に基板１
１が載置され、所定温度に基板１１が加熱されるように
なっている。真空容器３の上部適所にはガス供給口６が
開口し、真空容器３の下部適所には排気口９が開口して
いる。ガス供給口６は配管６ａ，６ｂ，６ｃを介して複
数のガス供給源８Ａ，８Ｂ，８Ｃに連通している。各配
管６ａ，６ｂ，６ｃには図示しない制御器により制御さ
れる流量制御弁７Ａ，７Ｂ，７Ｃがそれぞれ取り付けら
れ、各ガス供給源８Ａ，８Ｂ，８Ｃから処理室５内への
ガス供給量がそれぞれ高精度に制御されるようになって
いる。ガス供給源８Ａ，８Ｂ，８Ｃにはジシラン、ゲル
マン、ホスフィン、ジボラン等の半導体原料ガスが収容
されている。なお、図中にはガス供給系を３つだけ示し
ているが、これは便宜上の図示の仕方であり実際には図
示しないものも他に存在する。排気口９は配管を介して
図示しないターボ分子ポンプ等に連通し、真空容器３で
取り囲まれた処理室５内が高真空度に排気されるように
なっている。
れるＣＶＤ製膜装置を示す概略構成図である。ＣＶＤ製
膜装置１の真空容器３には図示しない搬入出口を介して
基板１１が出し入れされ、容器内の加熱台２上に基板１
１が載置され、所定温度に基板１１が加熱されるように
なっている。真空容器３の上部適所にはガス供給口６が
開口し、真空容器３の下部適所には排気口９が開口して
いる。ガス供給口６は配管６ａ，６ｂ，６ｃを介して複
数のガス供給源８Ａ，８Ｂ，８Ｃに連通している。各配
管６ａ，６ｂ，６ｃには図示しない制御器により制御さ
れる流量制御弁７Ａ，７Ｂ，７Ｃがそれぞれ取り付けら
れ、各ガス供給源８Ａ，８Ｂ，８Ｃから処理室５内への
ガス供給量がそれぞれ高精度に制御されるようになって
いる。ガス供給源８Ａ，８Ｂ，８Ｃにはジシラン、ゲル
マン、ホスフィン、ジボラン等の半導体原料ガスが収容
されている。なお、図中にはガス供給系を３つだけ示し
ているが、これは便宜上の図示の仕方であり実際には図
示しないものも他に存在する。排気口９は配管を介して
図示しないターボ分子ポンプ等に連通し、真空容器３で
取り囲まれた処理室５内が高真空度に排気されるように
なっている。
【００２２】次に、図２を参照しながら本発明の半導体
装置としてｎｐｎ型トランジスタを製造する方法につい
て説明する。
装置としてｎｐｎ型トランジスタを製造する方法につい
て説明する。
【００２３】ｎ型Ｓｉ基板１１を真空排気された容器３
内で所定温度に加熱し、処理室５内を排気するとともに
に処理室５内にジシラン、ゲルマン、ジボランを半導体
原料ガスとしてそれぞれ供給し、基板１１上にｐ型Ｓｉ
Ｇｅ膜１２を積層形成する。次いで、処理室５内にジシ
ラン及びホスフィンを半導体原料ガスとしてそれぞれ供
給し、加熱下でｐ型ＳｉＧｅ膜１２の表面にガスを作用
させ、ｎ型ＳｉＧｅ膜１２の上にｎ型Ｓｉ膜１３を積層
形成する。次いで、処理室５内にジシラン、ゲルマン、
ホスフィンを半導体原料ガスとしてそれぞれ供給し、加
熱下でｎ型Ｓｉ膜１３の表面にガスを作用させ、ｎ型Ｓ
ｉ膜１３の上に高濃度Ｐドープｎ型ＳｉＧｅ膜１４を積
層形成する（工程Ｓ１１）。この高濃度Ｐドープｎ型Ｓ
ｉＧｅ膜１４を形成する場合は、ジシラン及びホスフィ
ンを処理室５内に先行して供給し、これから少し遅れて
ゲルマンを処理室５内に導入するようにするとよい。こ
れにより膜の成長開始時点ではＳｉ膜１３の表面はジシ
ラン及びホスフィンに曝されて整合性の良い境界層が形
成され、その後はゲルマンが到着して膜中のゲルマニウ
ム濃度が徐々に増加し、所望濃度のＰドープｎ型ＳｉＧ
ｅ膜１４となる。
内で所定温度に加熱し、処理室５内を排気するとともに
に処理室５内にジシラン、ゲルマン、ジボランを半導体
原料ガスとしてそれぞれ供給し、基板１１上にｐ型Ｓｉ
Ｇｅ膜１２を積層形成する。次いで、処理室５内にジシ
ラン及びホスフィンを半導体原料ガスとしてそれぞれ供
給し、加熱下でｐ型ＳｉＧｅ膜１２の表面にガスを作用
させ、ｎ型ＳｉＧｅ膜１２の上にｎ型Ｓｉ膜１３を積層
形成する。次いで、処理室５内にジシラン、ゲルマン、
ホスフィンを半導体原料ガスとしてそれぞれ供給し、加
熱下でｎ型Ｓｉ膜１３の表面にガスを作用させ、ｎ型Ｓ
ｉ膜１３の上に高濃度Ｐドープｎ型ＳｉＧｅ膜１４を積
層形成する（工程Ｓ１１）。この高濃度Ｐドープｎ型Ｓ
ｉＧｅ膜１４を形成する場合は、ジシラン及びホスフィ
ンを処理室５内に先行して供給し、これから少し遅れて
ゲルマンを処理室５内に導入するようにするとよい。こ
れにより膜の成長開始時点ではＳｉ膜１３の表面はジシ
ラン及びホスフィンに曝されて整合性の良い境界層が形
成され、その後はゲルマンが到着して膜中のゲルマニウ
ム濃度が徐々に増加し、所望濃度のＰドープｎ型ＳｉＧ
ｅ膜１４となる。
【００２４】次に、反応性イオンエッチングにより高濃
度Ｐドープｎ型ＳｉＧｅ膜１４およびｎ型Ｓｉ膜１３選
択的にパターンエッチングし、ベース面１５を露出させ
る（工程Ｓ１２）。次いで、メサエッチングによりメサ
エッチング部１６を形成する（工程Ｓ１３）。金属蒸着
法やメタルＣＶＤ製膜法などによりコレクタ電極１７、
ベース電極１８、エミッタ電極１９をそれぞれ適所に接
続形成する（工程Ｓ１４）。
度Ｐドープｎ型ＳｉＧｅ膜１４およびｎ型Ｓｉ膜１３選
択的にパターンエッチングし、ベース面１５を露出させ
る（工程Ｓ１２）。次いで、メサエッチングによりメサ
エッチング部１６を形成する（工程Ｓ１３）。金属蒸着
法やメタルＣＶＤ製膜法などによりコレクタ電極１７、
ベース電極１８、エミッタ電極１９をそれぞれ適所に接
続形成する（工程Ｓ１４）。
【００２５】（実施例１）実施例１として高電流増幅率
のパワートランジスタを製造した。
のパワートランジスタを製造した。
【００２６】先ずｎ型で０．０１Ω・cm以下のシリコン
基板１１上に、化学気相堆積法を用いてＢをドープした
ｐ型ＳｉＧｅ膜１２を厚さ４００ｎｍに、その上にＰを
ドープしたｎ型Ｓｉ膜１３を厚さ１００ｎｍに、その上
にＰを高濃度ドープしたｎ型ＳｉＧｅ膜１４を厚さ５０
０ｎｍに順次積層形成した。膜１２の半導体原料ガスに
は７．５原子％のゲルマンと１００ｐｐｍのジボラン、
残部は４×１０-4Ｔｏｒｒのジシランを用いた。膜１３
の半導体原料ガスには３００ｐｐｍのホスフィンと４×
１０-4Ｔｏｒｒのジシランを用いた。膜１４の半導体原
料ガスには５〜１５原子％ゲルマン、５０〜１×１０5
ｐｐｍのホスフィンＰＨ3、および４×１０-4Ｔｏｒｒ
のジシランを用いた。
基板１１上に、化学気相堆積法を用いてＢをドープした
ｐ型ＳｉＧｅ膜１２を厚さ４００ｎｍに、その上にＰを
ドープしたｎ型Ｓｉ膜１３を厚さ１００ｎｍに、その上
にＰを高濃度ドープしたｎ型ＳｉＧｅ膜１４を厚さ５０
０ｎｍに順次積層形成した。膜１２の半導体原料ガスに
は７．５原子％のゲルマンと１００ｐｐｍのジボラン、
残部は４×１０-4Ｔｏｒｒのジシランを用いた。膜１３
の半導体原料ガスには３００ｐｐｍのホスフィンと４×
１０-4Ｔｏｒｒのジシランを用いた。膜１４の半導体原
料ガスには５〜１５原子％ゲルマン、５０〜１×１０5
ｐｐｍのホスフィンＰＨ3、および４×１０-4Ｔｏｒｒ
のジシランを用いた。
【００２７】各膜１２，１３，１４の不純物ドープ量
は、それぞれ１×１０17atom／cm3、8×１０18atom／cm
3、１×１０19〜１×１０21atom／cm3である。
は、それぞれ１×１０17atom／cm3、8×１０18atom／cm
3、１×１０19〜１×１０21atom／cm3である。
【００２８】各膜１２，１３，１４を形成したときの基
板１１の温度は、７８０℃、７５０℃、６８０℃であっ
た。
板１１の温度は、７８０℃、７５０℃、６８０℃であっ
た。
【００２９】このようにして作製した積層体を反応性イ
オンエッチング法により選択エッチングし、金属蒸着法
によりエミッタ電極１９およびベース電極１８をそれぞ
れ形成した。その後、基板１１を金属と接触させてコレ
クタ電極１７とした。これによりサイズ５ｍｍ×５ｍｍ
角のパワートランジスタが得られた。この電流増幅率を
測定したところ１０〜１００の結果が得られた。
オンエッチング法により選択エッチングし、金属蒸着法
によりエミッタ電極１９およびベース電極１８をそれぞ
れ形成した。その後、基板１１を金属と接触させてコレ
クタ電極１７とした。これによりサイズ５ｍｍ×５ｍｍ
角のパワートランジスタが得られた。この電流増幅率を
測定したところ１０〜１００の結果が得られた。
【００３０】（実施例２）実施例２として低コンタクト
抵抗のトランジスタを製造した。
抵抗のトランジスタを製造した。
【００３１】先ずｎ型で０．００１Ω・cmのシリコン基
板１１上に、化学気相堆積法を用いてＢをドープしたｐ
型ＳｉＧｅ膜１２を厚さ４００ｎｍに、その上にＰをド
ープしたｎ型Ｓｉ膜１３を厚さ５００ｎｍに、その上に
Ｐを高濃度ドープしたｎ型ＳｉＧｅ膜１４を厚さ１００
ｎｍに、さらにその上にｉ型Ｓｉ膜（図示せず）を厚さ
５ｎｍに順次積層形成した。
板１１上に、化学気相堆積法を用いてＢをドープしたｐ
型ＳｉＧｅ膜１２を厚さ４００ｎｍに、その上にＰをド
ープしたｎ型Ｓｉ膜１３を厚さ５００ｎｍに、その上に
Ｐを高濃度ドープしたｎ型ＳｉＧｅ膜１４を厚さ１００
ｎｍに、さらにその上にｉ型Ｓｉ膜（図示せず）を厚さ
５ｎｍに順次積層形成した。
【００３２】膜１２の半導体原料ガスには７．５原子％
のゲルマンと１００ｐｐｍのジボラン、４×１０-4Ｔｏ
ｒｒのジシランを用いた。膜１３の半導体原料ガスには
４×１０-4Ｔｏｒｒのジシラン３００ｐｐｍのホスフィ
ンを用いた。膜１４の半導体原料ガスには５〜４０原子
％ゲルマン、１×１０4〜１×１０5ｐｐｍのホスフィン
ＰＨ3、および４×１０-4Ｔｏｒｒのジシランを用い
た。ｉ型Ｓｉ膜（図示せず）の半導体原料ガスには４×
１０-4Ｔｏｒｒのジシランを用いた。
のゲルマンと１００ｐｐｍのジボラン、４×１０-4Ｔｏ
ｒｒのジシランを用いた。膜１３の半導体原料ガスには
４×１０-4Ｔｏｒｒのジシラン３００ｐｐｍのホスフィ
ンを用いた。膜１４の半導体原料ガスには５〜４０原子
％ゲルマン、１×１０4〜１×１０5ｐｐｍのホスフィン
ＰＨ3、および４×１０-4Ｔｏｒｒのジシランを用い
た。ｉ型Ｓｉ膜（図示せず）の半導体原料ガスには４×
１０-4Ｔｏｒｒのジシランを用いた。
【００３３】各膜１２，１３，１４の不純物ドープ量
は、それぞれ１×１０17atom／cm3、8×１０18atom／cm
3、１×１０20〜１×１０21atom／cm3である。
は、それぞれ１×１０17atom／cm3、8×１０18atom／cm
3、１×１０20〜１×１０21atom／cm3である。
【００３４】各膜１２，１３，１４およびｉ型Ｓｉ膜
（図示せず）を形成したときの基板１１の温度は、それ
ぞれ７８０℃、７５０℃、６８０℃、７５０℃であっ
た。
（図示せず）を形成したときの基板１１の温度は、それ
ぞれ７８０℃、７５０℃、６８０℃、７５０℃であっ
た。
【００３５】このようにして作製した積層体を反応性イ
オンエッチング法により選択エッチングし、金属蒸着法
によりエミッタ電極１９およびベース電極１８をそれぞ
れ形成した。その後、基板１１を金属と接触させてコレ
クタ電極１７とした。
オンエッチング法により選択エッチングし、金属蒸着法
によりエミッタ電極１９およびベース電極１８をそれぞ
れ形成した。その後、基板１１を金属と接触させてコレ
クタ電極１７とした。
【００３６】これによりサイズ５ｍｍ×５ｍｍ角のトラ
ンジスタが得られた。このコンタクト抵抗率を測定した
ところ１０-3〜１０-6Ω・ｃｍ2の結果が得られた。
ンジスタが得られた。このコンタクト抵抗率を測定した
ところ１０-3〜１０-6Ω・ｃｍ2の結果が得られた。
【００３７】なお、上記実施例ではバイポーラトランジ
スタの例について説明したが、本発明はこれのみに限定
されることなくダイオードやＩＧＢＴ等の他の半導体装
置にも同様に適用することができる。
スタの例について説明したが、本発明はこれのみに限定
されることなくダイオードやＩＧＢＴ等の他の半導体装
置にも同様に適用することができる。
【００３８】
【発明の効果】本発明によれば、高温の熱処理を不要と
し、均一なドーピングプロファイルの高濃度Ｐドープｎ
型ＳｉＧｅ膜をもつ半導体装置及びその製造方法が提供
される。高濃度Ｐドープｎ型ＳｉＧｅ膜をエミッタとす
ることにより高電流増幅率が選られる。また、高温アニ
ール処理が不要になるので、製造プロセス中の工程数が
減少し、コスト低減となる。
し、均一なドーピングプロファイルの高濃度Ｐドープｎ
型ＳｉＧｅ膜をもつ半導体装置及びその製造方法が提供
される。高濃度Ｐドープｎ型ＳｉＧｅ膜をエミッタとす
ることにより高電流増幅率が選られる。また、高温アニ
ール処理が不要になるので、製造プロセス中の工程数が
減少し、コスト低減となる。
【００３９】さらに、本発明によれば、高電流増幅率の
半導体装置のエミッタ表面層を改質するので、コンタク
ト抵抗を低減することができる。
半導体装置のエミッタ表面層を改質するので、コンタク
ト抵抗を低減することができる。
【図１】ＣＶＤ製膜装置の概要を示す図。
【図２】本発明の実施形態に係る半導体装置の製造方法
を示す工程図。
を示す工程図。
【図３】本発明の実施形態に係る半導体装置のドーピン
グプロファイルを示す特性線図。
グプロファイルを示す特性線図。
【図４】従来の製造方法を示す工程図。
【図５】従来の半導体装置（トランジスタ）のドーピン
グプロファイルを示す特性線図。
グプロファイルを示す特性線図。
１…ＣＶＤ製膜装置、 ２…加熱台、 ３…真空容器、 ５…処理室、 ６…ガス供給口、 ７Ａ〜７Ｃ…流量制御弁、 ８Ａ〜８Ｃ…ガス供給源、 ９…排気口、 １１…ｎ型Ｓｉ基板（コレクタ）、 １２…ｐ型ＳｉＧｅ膜（ベース）、 １３…ｎ型Ｓｉ膜（エミッタ）、 １４…高濃度Ｐドープｎ型ＳｉＧｅ膜（エミッタ表
層）、 １５…ベース露出面、 １６…メサエッチング部、 １７…コレクタ電極、 １８…ベース電極、 １９…エミッタ電極。
層）、 １５…ベース露出面、 １６…メサエッチング部、 １７…コレクタ電極、 １８…ベース電極、 １９…エミッタ電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５２ Ｈ０１Ｌ 29/72 ６５５ 29/78 ６５８Ｅ 21/336 29/91 Ａ 21/329 Ｈ 29/861 Ｆターム(参考） 5F003 BA92 BB01 BB04 BE01 BE90 BF06 BH00 BM01 BP08 BP21 BP31 BP41 BP94 BZ01 5F045 AB01 AB02 AC01 AC19 AD07 AD08 AD09 AD10 AD11 AF03 BB16 CA01 DA52 DA60 EE12 HA13
Claims (12)
- 【請求項１】 第一導電型のＳｉ基板と、 このＳｉ基板上に積層形成された第二導電型のＳｉＧｅ
膜と、 このＳｉＧｅ膜の上に積層形成された第一導電型のＳｉ
膜と、 このＳｉ膜の上に化学気相堆積法によりＰを高濃度ドー
プして積層形成された第一導電型の高濃度ＰドープＳｉ
Ｇｅ膜と、 前記高濃度ＰドープＳｉＧｅ膜および前記Ｓｉ膜の一部
を欠落させるか、又は前記高濃度ＰドープＳｉＧｅ膜お
よび前記Ｓｉ膜の導電型を反転させ、その欠落または反
転させた部分に金属端子を接合することにより形成され
た電極と、 前記高濃度ＰドープＳｉＧｅ膜に金属端子を接合するこ
とにより形成された電極と、を具備することを特徴とす
る半導体装置。 - 【請求項２】 上記高濃度ＰドープＳｉＧｅ膜は、Ｐ濃
度が１×１０19atom/cm3以上であることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 上記高濃度ＰドープＳｉＧｅ膜は、膜厚
が１００ｎｍ以上５００ｎｍ以下であることを特徴とす
る請求項１又は２のいずれか１記載の半導体装置。 - 【請求項４】 上記高濃度ＰドープＳｉＧｅ膜のＰ濃度
は１×１０20atom/cm3以上であることを特徴とする請求
項１記載の半導体装置。 - 【請求項５】 上記高濃度ＰドープＳｉＧｅ膜は、膜厚
が１００ｎｍ未満であることを特徴とする請求項１又は
４のいずれか１記載の半導体装置。 - 【請求項６】 ｎ型Ｓｉ基板を真空排気された容器内で
加熱し、該真空容器内に第１の半導体原料ガスを供給し
て該基板の表面に作用させることにより、該基板上にｐ
型ＳｉＧｅ膜を積層形成する工程（ａ）と、 加熱下で前記ｐ型ＳｉＧｅ膜の表面に第２の半導体原料
ガスを作用させることにより、前記ｐ型ＳｉＧｅ膜の上
にｎ型Ｓｉ膜を積層形成する工程（ｂ）と、 加熱下で前記ｎ型Ｓｉ膜の表面に第３の半導体原料ガス
を作用させることにより、前記ｎ型Ｓｉ膜の上に高濃度
Ｐドープｎ型ＳｉＧｅ膜を積層形成する工程（ｃ）と、 前記高濃度Ｐドープｎ型ＳｉＧｅ膜および前記ｎ型Ｓｉ
膜の一部を欠落させるか、又は前記高濃度Ｐドープｎ型
ＳｉＧｅ膜および前記ｎ型Ｓｉ膜の導電型を反転させ、
その欠落または反転させた部分に金属端子を接合するこ
とにより電極を形成し、また前記高濃度Ｐドープｎ型Ｓ
ｉＧｅ膜に金属端子を接合することにより電極を形成す
る工程（ｄ）と、を具備することを特徴とする半導体装
置の製造方法。 - 【請求項７】 上記工程（ｃ）では、第３の半導体原料
ガスは５〜１５原子％ゲルマンＧｅＨ4および５０〜１
×１０5ｐｐｍホスフィンＰＨ3を含み、残部がジシラン
Ｓｉ2Ｈ6からなり、Ｐ濃度を１×１０19atom/cm3以上と
する膜厚１００〜５００ｎｍの高濃度Ｐドープｎ型Ｓｉ
Ｇｅ膜を形成することを特徴とする請求項６記載の半導
体装置の製造方法。 - 【請求項８】 上記工程（ｃ）では、第３の半導体原料
ガスは５〜４０原子％ゲルマンＧｅＨ4および１×１０4
〜１×１０5ｐｐｍホスフィンＰＨ3を含み、残部がジシ
ランＳｉ2Ｈ6からなり、Ｐ濃度を1×１０20atom/cm3以
上とする膜厚１００ｎｍ以下の高濃度Ｐドープｎ型Ｓｉ
Ｇｅ膜を形成することを特徴とする請求項６記載の半導
体装置の製造方法。 - 【請求項９】 上記工程（ｃ）では基板を６２０〜７５
０℃の温度域に加熱しながら高濃度Ｐドープｎ型ＳｉＧ
ｅ膜を形成することを特徴とする請求項６記載の半導体
装置の製造方法。 - 【請求項１０】 上記工程（ｄ）では基板を４６０〜５
００℃の範囲の温度に加熱して高濃度Ｐドープｎ型Ｓｉ
Ｇｅ膜の表面からＧｅ酸化物を除去した後に、高濃度Ｐ
ドープｎ型ＳｉＧｅ膜の上に電極を形成することを特徴
とする請求項６又は８のいずれか１記載の半導体装置の
製造方法。 - 【請求項１１】 上記工程（ｄ）では基板を３８０〜４
２０℃の範囲の温度に加熱しながら高濃度Ｐドープｎ型
ＳｉＧｅ膜の上に電極を形成することを特徴とする請求
項６又は８のいずれか１記載の半導体装置の製造方法。 - 【請求項１２】 さらに、上記工程（ｃ）で形成した高
濃度Ｐドープｎ型ＳｉＧｅ膜の上に膜厚１〜１０ｎｍの
ｉ型Ｓｉ膜を化学気相堆積法により積層形成することを
特徴とする請求項６記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000043085A JP2001237248A (ja) | 2000-02-21 | 2000-02-21 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2001237248A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005514785A (ja) * | 2001-12-31 | 2005-05-19 | ジェネラル・セミコンダクター・インコーポレーテッド | ドーピング源でもあるエッチャントガスを用いてトレンチをエッチングすることで形成されるドープカラムを含む電圧維持領域を有する高電圧電力ｍｏｓｆｅｔ |
| JP2010118672A (ja) * | 2002-02-08 | 2010-05-27 | Cree Inc | 改良エピタキシャル堆積のために炭化珪素基板を処理する方法、及びその方法によって得られる構造とデバイス |
-
2000
- 2000-02-21 JP JP2000043085A patent/JP2001237248A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005514785A (ja) * | 2001-12-31 | 2005-05-19 | ジェネラル・セミコンダクター・インコーポレーテッド | ドーピング源でもあるエッチャントガスを用いてトレンチをエッチングすることで形成されるドープカラムを含む電圧維持領域を有する高電圧電力ｍｏｓｆｅｔ |
| JP2010118672A (ja) * | 2002-02-08 | 2010-05-27 | Cree Inc | 改良エピタキシャル堆積のために炭化珪素基板を処理する方法、及びその方法によって得られる構造とデバイス |
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| Date | Code | Title | Description |
|---|---|---|---|
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