JP2001237250A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置、特
に、ヘテロ接合型の電界効果トランジスタの高温長時間
通電時における信頼性の向上に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to an improvement in the reliability of a heterojunction type field effect transistor when a high-temperature and long-time current is applied.
【０００２】[0002]
【従来の技術】電界効果トランジスタ（ＦＥＴ）におい
て、年々高出力化の要望が高まっているが、ＦＥＴのゲ
ート幅を大きくして出力を増やすと、ＦＥＴのインピー
ダンスが低下するため整合回路の損失が増加し、良好な
出力特性を得ることが困難となる。2. Description of the Related Art In the field effect transistor (FET), the demand for higher output has been increasing year by year. However, if the output is increased by increasing the gate width of the FET, the impedance of the FET is reduced, so that the loss of the matching circuit is reduced. And it becomes difficult to obtain good output characteristics.
【０００３】したがって、ゲート幅を増やさずに出力を
増やす方法として、動作時のドレイン電圧を高くする試
みがなされている。その試みの一つとして、ゲート・ド
レイン間にフィールドプレートを設けるフィールドプレ
ート−ＦＥＴも有望な構造となっている（特開昭６３ー
８７７７３号公報）。この構造の断面図を図３（ａ）に
示す。Therefore, as a method of increasing the output without increasing the gate width, attempts have been made to increase the drain voltage during operation. As one of the attempts, a field plate-FET in which a field plate is provided between a gate and a drain has a promising structure (Japanese Patent Application Laid-Open No. 63-87773). FIG. 3A shows a cross-sectional view of this structure.
【０００４】ＦＥＴは、ＧａＡｓ基板１０１、ＧａＡｓ
動作層１０２、ｎ+型ＧａＡｓ層１０３、ＳｉＯ2膜１０
４、ゲート電極１０５、フィールドプレート１０６、ｎ
+型ソースコンタクト層１１０、ｎ+型ドレインコンタク
ト層１１１、ゲート電極開口部１１２（ソース電極及び
ドレイン電極は、ｎ+型ソースコンタクト層１１０及び
ｎ+型ドレインコンタクト層１１１の上のＳｉＯ2膜１０
４に開口したそれぞれソースコンタクト及びドレインコ
ンタクトに設けられて、ｎ+型ソースコンタクト層１１
０及びｎ+型ドレインコンタクト層１１１を外部と接続
するが、本発明とは関係のない部分であるので、図示及
び説明は省略している）。An FET is composed of a GaAs substrate 101 and a GaAs substrate.
Operation layer 102, n + -type GaAs layer 103, SiO 2 film 10
4, gate electrode 105, field plate 106, n
+ Type source contact layer 110, n + type drain contact layer 111, gate electrode opening 112 (the source electrode and the drain electrode are formed on the SiO 2 film 10 on the n + type source contact layer 110 and the n + type drain contact layer 111).
The n + -type source contact layer 11 is provided on the source contact and the drain contact, respectively,
Although the 0 and n + -type drain contact layers 111 are connected to the outside, they are not related to the present invention, and therefore, illustration and description are omitted).
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、フィー
ルドプレート−ＦＥＴにおいて例えばドレイン電圧を２
０Ｖにし、高温通電試験を行うとゲート電流が短期間の
うちに増加してしまうという問題があった。However, in a field plate FET, for example, a drain voltage of 2
When the voltage is set to 0 V and a high-temperature conduction test is performed, there is a problem that the gate current increases in a short period of time.
【０００６】この原因は、フィールドプレート１０６端
での電界１１８が、数１００ｋＶ／ｃｍ以上と高く、こ
れによって絶縁膜が分解反応を起こし、破壊に至るもの
と考えられる。It is considered that the cause is that the electric field 118 at the end of the field plate 106 is as high as several hundred kV / cm or more, which causes a decomposition reaction of the insulating film, leading to destruction.
【０００７】本発明の目的は、フィールドプレートを用
いた電界効果トランジスタにおいて、トランジスタの通
電時にフィールドプレートとドレイン間に掛かる電界を
緩和する構造を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a field effect transistor using a field plate, in which a structure for reducing an electric field applied between the field plate and the drain when the transistor is energized is provided.
【０００８】[0008]
【課題を解決するための手段】本発明の半導体装置は、
動作層と、前記動作層と同じ導電型の不純物を高濃度に
含み、前記動作層の両側に位置するソースコンタクト層
及びドレインコンタクト層と、前記ソースコンタクト層
と前記ドレインコンタクト層との間に開口部を有し、か
つ、少なくとも前記ソースコンタクト層と前記ドレイン
コンタクト層との間に挟まれた前記動作層の表面を覆う
絶縁膜と、少なくとも前記開口部を覆うゲート電極とを
備える半導体装置であって、前記ソースコンタクト層と
前記ドレインコンタクト層との間の前記絶縁膜上にあっ
て、前記ゲート電極と前記ドレインコンタクト層との間
に前記ゲート電極と連結するフィールドプレートを有
し、かつ、前記フィールドプレートの下方から前記ドレ
インコンタクト層に到る領域において前記絶縁膜が少な
くとも絶縁膜厚の薄い部分を有することを特徴とし、前
記絶縁膜の薄い部分が、前記フィールドプレートの前記
ドレインコンタクト層側の側面直下から前記フィールド
プレートと前記ドレインコンタクト層との間の位置に渡
って設けられる、或いは、前記絶縁膜の薄い部分が、少
なくとも前記フィールドプレートの前記ドレインコンタ
クト層側の側面直下から前記ドレインコンタクト層の前
記フィールドプレート側端部に渡って設けられる、或い
は、前記絶縁膜の薄い部分が、前記フィールドプレート
の中央部下から前記フィールドプレートと前記ドレイン
コンタクト層との間の位置に渡って設けられる、という
もので、前記ソースコンタクト層と前記ドレインコンタ
クト層との間で、前記ゲート電極及び前記フィールドプ
レートをチャネル長方向に切断したとき、前記ゲート電
極と前記フィールドプレートとは互いに離間している
か、又は、前記ゲート電極と前記フィールドプレートと
は連結している、というものである。According to the present invention, there is provided a semiconductor device comprising:
An operating layer, a source contact layer and a drain contact layer which contain impurities of the same conductivity type as the active layer at a high concentration and are located on both sides of the operating layer, and an opening is provided between the source contact layer and the drain contact layer; A semiconductor device, comprising: an insulating film covering a surface of the operation layer sandwiched between the source contact layer and the drain contact layer; and a gate electrode covering at least the opening. A field plate on the insulating film between the source contact layer and the drain contact layer and connected to the gate electrode between the gate electrode and the drain contact layer; and In a region from below the field plate to the drain contact layer, the insulating film has at least a thin insulating film. A thin portion of the insulating film is provided from immediately below a side surface of the field plate on the drain contact layer side to a position between the field plate and the drain contact layer, or A thin portion of the insulating film is provided at least from immediately below a side surface of the field plate on the drain contact layer side to an end of the drain contact layer on the field plate side, or the thin portion of the insulating film is It is provided over a position between the field plate and the drain contact layer from under the center of the field plate, and the gate electrode and the field plate are provided between the source contact layer and the drain contact layer. Is cut in the channel length direction. Or wherein said gate electrode and field plate are separated from each other, or the said gate electrode and the field plate is that, are connected.
【０００９】最後に、上記の半導体装置の形態の一つと
して、前記絶縁膜がシリコン酸化膜である、というもの
である。Finally, as one of the embodiments of the semiconductor device, the insulating film is a silicon oxide film.
【００１０】[0010]
【発明の実施の形態】本発明の実施形態について説明す
る前に、まず、本発明の特徴を簡単に記しておく。電界
効果ドランジスタにおいてゲート・ドレイン（Ｇ−Ｄ）
間の絶縁膜上に設けられたフィールドプレート（フィー
ルドプレート）のドレイン側の絶縁膜に凹部を設けるこ
とにより、フィールドプレート電極端での電界集中を緩
和させ、動作中での絶縁膜破壊を防止することを特徴と
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Before describing embodiments of the present invention, first, the features of the present invention will be briefly described. Gate-drain (GD) in field-effect transistor
By providing a concave portion in the insulating film on the drain side of the field plate (field plate) provided on the insulating film between them, the electric field concentration at the end of the field plate electrode is reduced, and the insulating film is prevented from being broken during operation. It is characterized by the following.
【００１１】次に、本発明の第１の実施形態について、
ＦＥＴの断面図を示した図１を用いて説明する。Next, regarding the first embodiment of the present invention,
This will be described with reference to FIG. 1 showing a cross-sectional view of an FET.
【００１２】まず、ＧａＡｓ基板１上に、例えばＭＢＥ
法でＧａＡｓ動作層２を形成し、続いて高濃度の不純物
を含むｎ+型ＧａＡｓ層３を成長させて、ＧａＡｓウェ
ーハを用意する。First, on a GaAs substrate 1, for example, MBE
A GaAs wafer is prepared by forming a GaAs active layer 2 by a method and then growing an n + -type GaAs layer 3 containing a high concentration of impurities.
【００１３】次に、例えば硫酸と過酸化水素を混合した
溶液で選択的にｎ+型ＧａＡｓ層３をエッチング除去し
てｎ+型ソースコンタクト層１０及びｎ+型ドレインコン
タクト層１１を形成し、続いて、例えばプラズマＣＶＤ
法でＳｉＯ2膜４を０．４μｍの厚さに成長する（図１
（ａ））。Next, for example, the n + -type GaAs layer 3 is selectively removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide to form an n + -type source contact layer 10 and an n + -type drain contact layer 11, Subsequently, for example, plasma CVD
The SiO 2 film 4 is grown to a thickness of 0.4 μm by the method (FIG. 1).
(A)).
【００１４】次に、ゲートとなる領域のＳｉＯ2膜４
を、例えばＣＦ4をベースとするドライエッチング法で
除去してゲート電極開口部１２を形成した後、ゲート電
極開口部１２を含むＳｉＯ2膜４表面にＷＳｉ、続いて
金をスパッタ法で連続成長する。Next, the SiO 2 film 4 in a region to be a gate
Is removed by, for example, a dry etching method based on CF 4 to form a gate electrode opening 12, and then WSi and then gold are continuously grown on the surface of the SiO 2 film 4 including the gate electrode opening 12 by a sputtering method. I do.
【００１５】続いて、レジスト（図示せず）をマスクと
してゲート領域部及びゲート・ドレイン間の領域にＷＳ
ｉ及び金が残るように、例えばミリング法で不要部分を
除去する。これによりゲート電極５及びフィールドプレ
ート６が形成される（図１（ｂ））。Subsequently, using a resist (not shown) as a mask, WS is formed in the gate region and the region between the gate and the drain.
Unnecessary portions are removed by, for example, a milling method so that i and gold remain. Thus, the gate electrode 5 and the field plate 6 are formed (FIG. 1B).
【００１６】次に、フィールドプレート６のドレイン方
向の側面に接して幅が、例えば０．２μｍの隙間のみが
開口されたレジスト７を形成した後、例えばＣＦ4ガス
をベースとするドライエッチング法でＳｉＯ2膜４を表
面から０．２μｍエッチングし、ＳｉＯ2膜凹部１３を
形成する。ドライエッチングは異方性があり、ＳｉＯ2
膜４をほぼ垂直に開口することができる（図１
（ｃ））。Next, a resist 7 is formed in contact with a side surface of the field plate 6 in the drain direction and has only a gap having a width of, for example, 0.2 μm, and is formed by dry etching using a CF 4 gas as a base. The SiO 2 film 4 is etched by 0.2 μm from the surface to form a SiO 2 film recess 13. Dry etching has anisotropy, SiO 2
The membrane 4 can be opened substantially vertically (FIG. 1).
(C)).
【００１７】最後に、レジスト７を除去した後、新たに
別のレジストをマスクとして（図示せず）ｎ+型ソース
コンタクト層１０及びｎ+型ドレインコンタクト層１１
の上のＳｉＯ2膜４を、例えばＨＦ系の溶液で選択的に
除去してソースコンタクト及びドレインコンタクト（共
に図示省略）を形成し、さらに、ソースコンタクト及び
ドレインコンタクトにより露出した、それぞれｎ+型ソ
ースコンタクト層１０及びｎ+型ドレインコンタクト層
１１の表面にＡｕＧｅＮｉからなるオーミック電極材を
蒸着し、そしてアロイすることによりソース電極及びド
レイン電極（共に図示省略）を形成するとＦＥＴの製造
は完成する（図２（ａ））。Finally, after the resist 7 is removed, an n + -type source contact layer 10 and an n + -type drain contact layer 11 are newly formed using another resist as a mask (not shown).
The SiO 2 film 4 on the form the source and drain contacts (both not shown) is selectively removed in a solution of example HF system was further exposed by the source and drain contacts, respectively n + -type An ohmic electrode material made of AuGeNi is deposited on the surfaces of the source contact layer 10 and the n + -type drain contact layer 11 and alloyed to form a source electrode and a drain electrode (both not shown), thereby completing the manufacture of the FET. FIG. 2 (a)).
【００１８】以上のように形成した電界効果トランジス
タの平面図は、図２（ｂ）の如くなっており、図２
（ａ）は図２（ｂ）の切断線Ａ−Ａ’に沿った断面図で
ある。The plan view of the field effect transistor formed as described above is as shown in FIG.
FIG. 2A is a cross-sectional view taken along a cutting line AA ′ in FIG.
【００１９】又、このようにして得られた電界効果トラ
ンジスタは、フィールドプレートの横のＳｉＯ2膜４に
ＳｉＯ2膜凹部１３を有し、平面的には、ＳｉＯ2膜４に
ＳｉＯ2膜４の厚さを薄くしたストライプ状の溝を有す
ることを特徴としている。[0019] Also, the electric field effect transistor obtained in has an SiO 2 film recess 13 next to the SiO 2 film 4 of the field plate, the planar, SiO 2 film 4 to the SiO 2 film 4 Is characterized by having a stripe-shaped groove having a reduced thickness.
【００２０】ＳｉＯ2膜に凹部がない場合は、図３
（ａ）に示すようにフィールドプレートの角の電界１１
８は高くなり、凹部があると図３（ｂ）の電界１８で示
すような電気力線になり、電界が緩和される。In the case where the SiO 2 film has no recess, FIG.
(A) As shown in FIG.
8 becomes higher, and if there is a concave portion, lines of electric force are formed as shown by the electric field 18 in FIG. 3B, and the electric field is reduced.
【００２１】図４に、従来例の凹型がないフィールドプ
レート−ＦＥＴと本発明のフィールドプレート−ＦＥＴ
の長期高温通電試験を示す。長期高温通電試験の条件は
ドレイン電圧Ｖｄｓ＝２０Ｖ、チャネル温度Ｔｃｈ＝２
８０℃で行った。ＦＥＴのゲート電流（Ｉｇ）は、従来
例の構造、本発明の構造ともに、初期Ｉｇは数ｎＡであ
ったのが、従来例の構造では高温通電試験開始後２０時
間経過した時点で２０ｕＡに増加する劣化が見られた。
一方、本発明構造では２００時間経過した時点でもＩｇ
の増加は見られなかった。従来構造におけるＩｇの増加
はドレイン側のフィールドプレート端での高電界により
フィールドプレート下のＳｉＯ2膜が破壊したためであ
り、電界が緩和された本構造では破壊が抑制されてい
る。FIG. 4 shows a conventional field plate-FET without a recess and a field plate-FET of the present invention.
2 shows a long-term high-temperature electric current test of Example 1. The conditions of the long-term high-temperature conduction test are as follows: drain voltage Vds = 20 V, channel temperature Tch = 2
Performed at 80 ° C. The gate current (Ig) of the FET was initially several nA for both the structure of the conventional example and the structure of the present invention, but increased to 20 uA after 20 hours from the start of the high-temperature conduction test in the structure of the conventional example. Deterioration was observed.
On the other hand, in the structure of the present invention, even when 200 hours have passed, Ig
No increase was seen. The increase in Ig in the conventional structure is due to the breakdown of the SiO 2 film under the field plate due to the high electric field at the end of the field plate on the drain side. In the present structure in which the electric field is relaxed, the breakdown is suppressed.
【００２２】次に、本発明の第２の実施形態を図５
（ａ）を参照して説明する。本実施形態では、ゲートと
フィールドプレートが一体となった構造となっていて、
それ以外は、第１の実施形態と同じであるので詳細な説
明は省略する。Next, a second embodiment of the present invention will be described with reference to FIG.
This will be described with reference to FIG. In the present embodiment, the gate and the field plate have an integrated structure,
Otherwise, the configuration is the same as that of the first embodiment, and a detailed description is omitted.
【００２３】即ち、ＦＥＴは、ＧａＡｓ基板２１、Ｇａ
Ａｓ動作層２２、ｎ+型ＧａＡｓ層２３、ＳｉＯ2膜２
４、ゲート電極２５、ｎ+型ソースコンタクト層３０、
ｎ+型ドレインコンタクト層３１、ゲート電極開口部３
２、ＳｉＯ2膜凹部３３から構成され、ゲート電極２５
がフィールドプレートを兼ねる構造となっている。ゲー
ト電極とフィールドプレートとが一体となった構造にお
いても、凹型の溝を形成することにより電界集中が緩和
される。That is, the FET is composed of a GaAs substrate 21, Ga
As operation layer 22, n + -type GaAs layer 23, SiO 2 film 2
4, gate electrode 25, n + type source contact layer 30,
n + type drain contact layer 31, gate electrode opening 3
2. The gate electrode 25 is composed of the SiO 2 film recess 33.
Has a structure that also serves as a field plate. Even in a structure in which the gate electrode and the field plate are integrated, the electric field concentration is reduced by forming the concave grooves.
【００２４】次に、本発明の第３の実施形態を図５
（ｂ）を参照して説明する。第１の実施形態において
は、ＳｉＯ2膜の薄い部分が、フィールドプレートのド
レイン側の側面から一定の領域に限定されたが、本実施
形態では、ＳｉＯ2膜の薄い部分が、少なくともフィー
ルドプレートとｎ+型ドレインコンタクト層との間の領
域に形成される構造となっていて、それ以外は、第１の
実施形態と同じであるので詳細な説明は省略する。Next, a third embodiment of the present invention will be described with reference to FIG.
This will be described with reference to FIG. In the first embodiment, the thin portion of the SiO 2 film is limited to a certain region from the side surface on the drain side of the field plate, but in the present embodiment, the thin portion of the SiO 2 film is at least Since the structure is formed in a region between the n + -type drain contact layer and the other structure is the same as that of the first embodiment, detailed description is omitted.
【００２５】即ち、ＦＥＴは、ＧａＡｓ基板４１、Ｇａ
Ａｓ動作層４２、ｎ+型ＧａＡｓ層４３、ＳｉＯ2膜４
４、ゲート電極４５、フィールドプレート４６、ｎ+型
ソースコンタクト層５０、ｎ+型ドレインコンタクト層
５１、ゲート電極開口部５２、ＳｉＯ2膜薄膜部５３か
ら構成され、ＳｉＯ2膜薄膜部５３がドレイン電極（図
示せず）端部まで続く構造となっている。この構造にお
いても、ドレインに電圧が印加されたとき、ＳｉＯ2膜
薄膜部の存在によりフィールドプレートのドレイン側端
部での電界集中を緩和することができる。That is, the FET comprises a GaAs substrate 41, Ga
As operation layer 42, n + type GaAs layer 43, SiO 2 film 4
4, the gate electrode 45 is composed of a field plate 46, n + -type source contact layer 50, n + -type drain contact layer 51, the gate electrode opening 52, SiO 2 film thin portion 53, SiO 2 film thin portion 53 is the drain The structure extends to the end of an electrode (not shown). Also in this structure, when a voltage is applied to the drain, the concentration of the electric field at the drain-side end of the field plate can be reduced due to the presence of the SiO 2 thin film portion.
【００２６】次に、本発明の第４の実施形態を図５
（ｃ）を参照して説明する。本実施形態では、フィール
ドプレートの下にＳｉＯ2膜の凹部の一部が入り込み、
フィールドプレートがＳｉＯ2膜の凹部の庇となってい
て、それ以外は、第１の実施形態と同じであるので詳細
な説明は省略する。Next, a fourth embodiment of the present invention will be described with reference to FIG.
This will be described with reference to FIG. In the present embodiment, a part of the concave portion of the SiO 2 film enters under the field plate,
The field plate serves as an eave of the concave portion of the SiO 2 film, and the other parts are the same as those of the first embodiment, and thus detailed description is omitted.
【００２７】即ち、ＦＥＴは、ＧａＡｓ基板６１、Ｇａ
Ａｓ動作層６２、ｎ+型ＧａＡｓ層６３、ＳｉＯ2膜６
４、ゲート電極６５、フィールドプレート６６、ｎ+型
ソースコンタクト層７０、ｎ+型ドレインコンタクト層
７１、ゲート電極開口部７２、ＳｉＯ2膜凹部７３から
構成され、フィールドプレート６６がＳｉＯ2膜６４上
にはみ出し、ＳｉＯ2膜凹部７３に対して庇となってい
る。That is, the FET is composed of a GaAs substrate 61, Ga
As operation layer 62, n + -type GaAs layer 63, SiO 2 film 6
4, the gate electrode 65 is composed of a field plate 66, n + -type source contact layer 70, n + -type drain contact layer 71, the gate electrode opening 72, the SiO 2 film recess 73, the field plate 66 is on the SiO 2 film 64 It protrudes and serves as an eave for the SiO 2 film recess 73.
【００２８】この構造では、特に、後にＦＥＴ上のＳｉ
Ｏ2膜６４の上全面に第２の絶縁膜を形成しても、フィ
ールドプレート６６がＳｉＯ2膜凹部７３に対して庇と
なっているため、庇下に隙間が形成され、フィールドプ
レート下にＳｉＯ2膜の薄い領域を確保できるというメ
リットがあり、第２の絶縁膜を堆積しても、ＳｉＯ2膜
薄膜部の存在によりフィールドプレートのドレイン側端
部での電界集中を緩和することができるという効果を保
持できる。In this structure, in particular, the Si
Even if the second insulating film is formed on the entire upper surface of the O 2 film 64, the field plate 66 is an eave with respect to the SiO 2 film recess 73, so that a gap is formed under the eave, and the space is formed under the field plate. There is an advantage that a thin region of the SiO 2 film can be secured, and even if the second insulating film is deposited, the electric field concentration at the drain side end of the field plate can be reduced due to the presence of the SiO 2 film thin film portion. That effect can be maintained.
【００２９】[0029]
【発明の効果】上述のように、本発明の半導体装置を用
いれば、ゲート電極の近傍にフィールドプレートを設け
てドレインの耐圧を上げる構造において、フィールドプ
レートのドレイン側側面近傍に、ゲート電極及びフィー
ルドプレートの下敷きとなる酸化膜の薄い領域を形成し
ておくことにより、高温長時間通電時にフィールドプレ
ート端部とドレイン間に印加される電界を緩和でき、半
導体装置としての信頼性を向上させることが可能とな
る。As described above, when the semiconductor device of the present invention is used, in the structure in which the field plate is provided near the gate electrode to increase the withstand voltage of the drain, the gate electrode and the field can be formed near the drain side surface of the field plate. By forming a thin region of the oxide film under the plate, the electric field applied between the edge of the field plate and the drain during high-temperature long-time conduction can be reduced, and the reliability as a semiconductor device can be improved. It becomes possible.
【図１】本発明の第１の実施形態の半導体装置の製造方
法を工程順に示す断面図である。FIG. 1 is a sectional view illustrating a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps.
【図２】（ａ）は、図１に続く製造工程を示す断面図で
あり、（ｂ）は（ａ）の平面図である。FIG. 2A is a cross-sectional view showing a manufacturing step following FIG. 1, and FIG. 2B is a plan view of FIG.
【図３】本発明の第１の実施形態の半導体装置と従来の
半導体装置のフィールドプレートに掛かる電界の違いを
示す断面模式図である。FIG. 3 is a schematic cross-sectional view showing a difference in an electric field applied to a field plate between the semiconductor device according to the first embodiment of the present invention and a conventional semiconductor device.
【図４】本発明の半導体装置及び従来の半導体装置を長
時間通電したときのゲートリーク電流の変化の様子を示
すグラフである。FIG. 4 is a graph showing a state of a change in a gate leak current when a semiconductor device of the present invention and a conventional semiconductor device are energized for a long time.
【図５】本発明の第２、３、４の実施形態の半導体装置
を示す断面図である。FIG. 5 is a sectional view showing a semiconductor device according to second, third, and fourth embodiments of the present invention.
１、２１、４１、６１、１０１ ＧａＡｓ基板 ２、２２、４２、６２、１０２ ＧａＡｓ動作層 ４、２４，４４、６４、１０４ ＳｉＯ2膜 ５、２５、４５、６５、１０５ ゲート電極 ６、２６、４６、６６、１０６ フィールドプレート ７ レジスト １０、３０、５０、７０、１１０ ｎ+型ソースコン
タクト層 １１、３１、５１、７１、１１１ ｎ+型ドレインコ
ンタクト層 １２、３２、５２、７２、１１２ ゲート電極開口部 １３、３３、７３ ＳｉＯ2膜凹部 １８、１１８ 電界 ５３ ＳｉＯ2膜薄膜部1, 21, 41, 61, 101 GaAs substrate 2 , 22, 42, 62, 102 GaAs operation layer 4, 24, 44, 64, 104 SiO 2 film 5, 25, 45, 65, 105 Gate electrode 6, 26, 46, 66, 106 Field plate 7 Resist 10, 30, 50, 70, 110 n + -type source contact layer 11, 31, 51, 71, 111 n + -type drain contact layer 12, 32, 52, 72, 112 Gate electrode Openings 13, 33, 73 SiO 2 film recess 18, 118 Electric field 53 SiO 2 film thin film
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F102 FA01 FA02 FA09 GB01 GC01 GD01 GJ05 GL05 GN05 GR04 GR06 GR13 GT05 GV05 GV07 HC17 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F102 FA01 FA02 FA09 GB01 GC01 GD01 GJ05 GL05 GN05 GR04 GR06 GR13 GT05 GV05 GV07 HC17
Claims (7)
純物を高濃度に含み、前記動作層の両側に位置するソー
スコンタクト層及びドレインコンタクト層と、前記ソー
スコンタクト層と前記ドレインコンタクト層との間に開
口部を有し、かつ、少なくとも前記ソースコンタクト層
と前記ドレインコンタクト層との間に挟まれた前記動作
層の表面を覆う絶縁膜と、少なくとも前記開口部を覆う
ゲート電極とを備える半導体装置であって、前記ソース
コンタクト層と前記ドレインコンタクト層との間の前記
絶縁膜上にあって、前記ゲート電極と前記ドレインコン
タクト層との間に前記ゲート電極と連結するフィールド
プレートを有し、かつ、前記フィールドプレートの下方
から前記ドレインコンタクト層に到る領域において前記
絶縁膜が少なくとも絶縁膜厚の薄い部分を有することを
特徴とする半導体装置。1. An operation layer, a source contact layer and a drain contact layer containing impurities of the same conductivity type as the operation layer at a high concentration and located on both sides of the operation layer, and the source contact layer and the drain contact layer An insulating film covering the surface of the operation layer sandwiched between at least the source contact layer and the drain contact layer, and a gate electrode covering at least the opening. A semiconductor device having a field plate on the insulating film between the source contact layer and the drain contact layer, the field plate being connected to the gate electrode between the gate electrode and the drain contact layer. And the insulating film is at least in a region extending from below the field plate to the drain contact layer. A semiconductor device having a portion with a thin insulating film.
ドプレートの前記ドレインコンタクト層側の側面直下か
ら前記フィールドプレートと前記ドレインコンタクト層
との間の位置に渡って設けられる請求項１記載の半導体
装置。2. The semiconductor according to claim 1, wherein the thin portion of the insulating film is provided from immediately below a side surface of the field plate on the drain contact layer side to a position between the field plate and the drain contact layer. apparatus.
記フィールドプレートの前記ドレインコンタクト層側の
側面直下から前記ドレインコンタクト層の前記フィール
ドプレート側端部に渡って設けられる請求項１記載の半
導体装置。3. The semiconductor device according to claim 1, wherein the thin portion of the insulating film is provided at least from immediately below a side surface of the field plate on the drain contact layer side to an end of the drain contact layer on the field plate side. .
ドプレートの中央部下から前記フィールドプレートと前
記ドレインコンタクト層との間の位置に渡って設けられ
る請求項１記載の半導体装置。4. The semiconductor device according to claim 1, wherein the thin portion of the insulating film is provided from below a central portion of the field plate to a position between the field plate and the drain contact layer.
コンタクト層との間で、前記ゲート電極及び前記フィー
ルドプレートをチャネル長方向に切断したとき、前記ゲ
ート電極と前記フィールドプレートとは互いに離間して
いる請求項１、２、３又は４記載の半導体装置。5. The gate electrode and the field plate are separated from each other when the gate electrode and the field plate are cut in a channel length direction between the source contact layer and the drain contact layer. Item 5. The semiconductor device according to item 1, 2, 3, or 4.
コンタクト層との間で、前記ゲート電極及び前記フィー
ルドプレートをチャネル長方向に切断したとき、前記ゲ
ート電極と前記フィールドプレートとは連結している請
求項１、２、３又は４記載の半導体装置。6. The gate electrode and the field plate are connected when the gate electrode and the field plate are cut in a channel length direction between the source contact layer and the drain contact layer. 5. The semiconductor device according to 1, 2, 3, or 4.
求項１、２、３、４、５又は６記載の半導体装置。7. The semiconductor device according to claim 1, wherein said insulating film is a silicon oxide film.
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