JP2001237379A - 集積回路の試験回路及び試験方法 - Google Patents

Abstract

(57)【要約】 【課題】半導体集積回路の加速試験の際に内部回路を活
性化させる試験回路の規模が大きくならず、また集積回
路設計完了後でも試験を行う回路部の変更が容易な集積
回路の試験回路及び試験方法を提供する。 【解決手段】半導体集積回路の内部回路を試験するため
に複数のフリップフロップ９を直列に接続してなるスキ
ャンチェーン回路１０の入力側から、疑似乱数データの
ビット数と同じ個数（図１では８個）のフリップフロッ
プに、信号帰還回路７ａ〜７ｃを接続して乱数発生回路
（ＬＦＳＲ）２を構成する。そして、乱数発生回路２で
疑似乱数データを生成して、スキャンチェーン回路１０
に送信する。このように、スキャンチェーン回路１０と
ＬＦＳＲ２の回路の共通部分であるフリップフロップを
共有化することで、回路の増加を最小限にすることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スキャンチェーン
回路と、疑似乱数発生回路と、を内蔵した集積回路の試
験回路及び試験方法に関する。

【０００２】

【従来の技術】半導体集積回路の信頼性試験には、出荷
前に不良品を検出して信頼性の高い製品を出荷するため
に、高温環境下において半導体集積回路の電源端子に定
格電圧よりも高い電圧を印加して、回路にストレスを与
える加速試験がある。半導体集積回路を加速試験する際
には、実際に半導体集積回路を動作させて、動作時特有
の故障モードを検出する試験であるダイナミック加速試
験が有効である。

【０００３】一般的に、半導体集積回路のダイナミック
加速試験を行うためには、半導体集積回路の外部入力端
子から様々な論理信号を入力する必要がある。これらの
論理信号は、通常テストパターン発生器を用いて発生さ
せる。しかし、テストパターン発生器を備えた加速試験
装置は高価なため、半導体集積回路の試験コストを上昇
させてしまうという問題がある。

【０００４】この問題を解決する手段として、半導体集
積回路の内部回路にテストパターン発生回路である疑似
乱数発生回路となる線形帰還シフトレジスタ（以下、Ｌ
ＦＳＲと称する。）を、予め組み込む方法がある。この
方法では、特にフルスキャン回路において、スキャン入
力部から疑似乱数を入力するだけで内部の回路を容易に
活性化することができる。そのため、ＬＦＳＲを回路内
部に組み込む手法が有効とされている。

【０００５】図７は、８ビットの疑似乱数を出力するＬ
ＦＳＲを組み込んだ半導体集積回路の試験回路の例を示
すブロック図である。集積回路６１において、複数のス
キャンフリップフロップ６９は、各々入力端子と出力端
子とを直列に接続されてスキャンチェーン回路７０を構
成する。また、スキャンチェーン回路７０を構成する各
スキャンフリップフロップ６９の出力側には、内部回路
である組み合わせ論理回路７１ａ〜７１ｃが接続されて
いる。スキャンチェーン回路７０の入力側であるスキャ
ンフリップフロップ６９ａの入力側には、マルチプレク
サ６８が接続されている。このマルチプレクサ６８に
は、ＬＦＳＲ６２と、入力端子であるスキャンイン端子
６３とが、接続されている。また、モード端子６４から
所定の信号が入力されて、ＬＦＳＲ６２とスキャンイン
端子６３との接続の切り替えが行われる。

【０００６】ＬＦＳＲ６２は、８個のフリップフロップ
７２の入力端子と出力端子とをそれぞれ直列に接続し、
排他的論理和ゲートであるＥＸＯＲゲート６７ａ〜６７
ｃによって信号を帰還させる構成である。つまり、７段
目と８段目とのフリップフロップ７２の出力側に、ＥＸ
ＯＲゲート６７ｃの入力端子がそれぞれ接続されてい
る。また、ＥＸＯＲゲート６７ｂの入力端子は、一方は
ＥＸＯＲゲート６７ｃの出力端子に接続され、他方は５
段目のフリップフロップ７２の出力側に接続されてい
る。さらに、ＥＸＯＲゲート６７ａの入力端子は、一方
はＥＸＯＲゲート６７ｂの出力端子に接続され、他方は
３段目のフリップフロップ７２の出力側に接続されてい
る。そして、ＥＸＯＲゲート６７ａの出力端子は、１段
目のフリップフロップ７２の入力端子に接続されてい
る。

【０００７】ＣＬＫ端子６５は、集積回路６１が備える
全スキャンフリップフロップ６９及び全フリップフロッ
プ７２の図外のクロックピンに接続されている。

【０００８】定格電圧よりも高い電圧を印加するバーン
インモード時には、スキャンチェーン回路７０への入力
を切り替えるマルチプレクサ６８によって、ＬＦＳＲ６
２の信号をスキャンチェーン回路７０を利用して、各ス
キャンフリップフロップ６９にセットするようにしたも
のである。つまり、ＣＬＫ端子６５からクロック信号を
入力することにより、ＬＦＳＲ６２から疑似乱数データ
がスキャンチェーン回路７０に入力され、スキャンチェ
ーン７０に接続されているスキャンフリップフロップ６
９において、順番にシフト動作が行われる。

【０００９】次に、図８は、複数のスキャンチェーンを
備えたマルチスキャン方式の回路にＬＦＳＲを組み込ん
だ例を示すブロック図である。集積回路８１において、
複数のスキャンフリップフロップ８９が直列に接続され
て構成された５つのスキャンチェーン回路９５〜９９を
備え、各スキャンチェーン回路の入力側にはマルチプレ
クサ８８ａ〜８８ｅを備えている。また、集積回路８１
は、各スキャンチェーン回路に疑似乱数を入力するため
のＬＦＳＲ８２を備えている。

【００１０】ＬＦＳＲ８２は、１例として８ビットの疑
似乱数を発生し、８個のフリップフロップ９２の入力端
子と出力端子とを、それぞれ直列に接続した構造であ
る。そして、７段目と８段目とのフリップフロップ９２
の出力側にＥＸＯＲゲート８７ｃの入力端子がそれぞれ
接続されている。また、ＥＸＯＲゲート８７ｂの入力端
子は、一方はＥＸＯＲゲート８７ｃの出力端子に接続さ
れ、他方は５段目のフリップフロップ９２の出力側に接
続されている。さらに、ＥＸＯＲゲート８７ａの入力端
子は、一方はＥＸＯＲゲート８７ｂの出力端子に接続さ
れ、他方は３段目のフリップフロップ９２の出力側に接
続されている。そして、ＥＸＯＲゲート８７ａの出力端
子は、１段目のフリップフロップ９２の入力端子に接続
されている。

【００１１】各マルチプレクサ８８ａ〜８８ｅは２つの
入力端子を備えている。そして、一方の入力端子は、そ
れぞれスキャンイン端子８３ａ〜８３ｅに接続されてい
る。また、他方の各入力端子は、ＬＦＳＲ８２を構成す
る各フリップフロップ９２の出力側に接続される。

【００１２】即ち、マルチプレクサ８８ａの入力端子
は、ＬＦＳＲ８２の８段目のフリップフロップ９２の出
力側に接続されている。マルチプレクサ８８ｂの入力端
子は、ＬＦＳＲ８２の７段目のフリップフロップ９２の
出力側に接続されている。マルチプレクサ８８ｃの入力
端子は、ＬＦＳＲ８２の６段目のフリップフロップ９２
の出力側に接続されている。マルチプレクサ８８ｄの入
力端子は、ＬＦＳＲ８２の５段目のフリップフロップ９
２の出力側に接続されている。マルチプレクサ８８ｅの
入力端子は、ＬＦＳＲ８２の４段目のフリップフロップ
９２の出力側に接続されている。

【００１３】ＣＬＫ端子８５は、集積回路８１が備える
全スキャンフリップフロップ８９及び全フリップフロッ
プ８２のクロックピンに接続されている。

【００１４】定格電圧よりも高い電圧を印加するバーン
インモード時には、スキャンチェーン回路９５〜９９の
入力を切り替えるマルチプレクサ８８ａ〜８８ｅによっ
て、ＬＦＳＲ８２の信号をスキャンチェーン回路９５〜
９９を利用して、各スキャンフリップフロップ８９にセ
ットするようにしたものである。つまり、ＣＬＫ端子８
５からクロック信号を入力することにより、ＬＦＳＲ８
２から疑似乱数データがスキャンチェーン回路９５〜９
９に入力され、各スキャンチェーン回路に接続されてい
るスキャンフリップフロップ８９において、順番にシフ
ト動作が行われる。

【００１５】図７、８に示した構成では、疑似乱数発生
回路であるＬＦＳＲを構成するフリップフロップ（レジ
スタ）のビット数で、何種類のデータが発生できるかが
決まる。例えば、８ビットのレジスタ構成であれば、発
生するデータは“００００００００”を除く２５５通り
である。ＬＦＳＲのレジスタのビット数は多い程、より
多くの種類の疑似乱数を発生させることができる。この
データを用いて半導体集積回路の試験を行う場合、より
多くの種類のデータを使用する方が、半導体集積回路内
部の活性化率は高くなり、加速試験による信頼性も高く
なる。

【００１６】

【発明が解決しようとする課題】上記のように、図７に
示したスキャンチェーン回路を内蔵した半導体集積回路
６１の加速試験の際に、集積回路内部を活性化させるた
めにＬＦＳＲを予め集積回路内部に組み込むと、テスト
パターン発生器を備えた加速試験装置を使用しなくても
よくなる。しかしながら、この構成ではＬＦＳＲの分だ
け回路が増加してしまうという問題がある。

【００１７】また、集積回路の信頼性を向上させるため
には、ＬＦＳＲのレジスト段数を増やしてより多くのデ
ータを入力する必要がある。しかしながら、ＬＦＳＲの
レジスタの段数を増やせば、回路規模がさらに増加し
て、コストアップにつながってしまう。

【００１８】さらに、図８に示した複数のスキャンチェ
ーンを備えた集積回路８１のように、大規模回路にスキ
ャンチェーン回路を内蔵する半導体集積回路の場合、テ
ストパターン長を短くするために、複数のスキャンチェ
ーンを使用して並列にスキャン動作ができるようにする
マルチスキャン方式が実施される場合が多い。この場
合、加速試験用のＬＦＳＲを複数個回路に設ける方法
や、１つのＬＦＳＲからマルチプレクサを介して各スキ
ャンチェーンへ疑似乱数を送信する方法がある。しかし
ながら、いずれの方法においても試験回路が増加すると
いう欠点がある。また上記の方法において、マルチスキ
ャン用の活性化回路は集積回路の設計時に組み込む必要
があり、集積回路の生産時には、活性化させたい回路部
を変更することができないという欠点がある。

【００１９】加えて、ＬＦＳＲは始動時にレジスタ内に
初期値を設定するために、加速試験装置において外部か
ら初期回路用の端子を設け、加速試験開始時に初期化用
の信号を入力する必要がある。そのため、加速試験用の
バーンインボードの構成が複雑になる。また、加速試験
の手順も１作業分増えるといった欠点がある。

【００２０】本発明は上記の問題点を鑑みてなされたも
のであり、その目的は、半導体集積回路の加速試験の際
に内部回路を活性化させる試験回路の規模が大きくなら
ず、また、集積回路設計完了後でも試験を行う回路部の
変更が容易な集積回路の試験回路及び試験方法を提供す
ることである。

【００２１】

【問題を解決するための手段】(1) 内部回路を試験する
ために複数のフリップフロップを直列に接続してなるス
キャンチェーン回路と、疑似乱数データを生成して該ス
キャンチェーン回路に送信する乱数発生回路と、を備え
た集積回路の試験回路において、該乱数発生回路は、該
スキャンチェーン回路の入力側から疑似乱数データのビ
ット数と同じ個数のフリップフロップに信号帰還回路を
接続して構成したことを特徴とする。

【００２２】この構成においては、内部回路を試験する
ために複数のフリップフロップを直列に接続してなるス
キャンチェーン回路の入力側から疑似乱数データのビッ
ト数と同じ個数のフリップフロップに信号帰還回路を接
続して乱数発生回路を構成し、疑似乱数データを生成し
てスキャンチェーン回路に送信する。したがって、スキ
ャンチェーン回路とＬＦＳＲの回路の共通部分であるフ
リップフロップを共有化することにより、回路の増加を
最小限にすることができる。また、ＬＦＳＲのレジスタ
のビット数を増やしても、回路の増加にはほとんど影響
しないという特徴もある。

【００２３】(2) 内部回路を試験するために複数のフリ
ップフロップを直列に接続してなる複数のスキャンチェ
ーン回路と、該スキャンチェーン回路に疑似乱数データ
を送信する乱数発生回路と、を備えた集積回路の試験回
路において、該乱数発生回路は、１つの該スキャンチェ
ーン回路の入力側から疑似乱数データのビット数と同じ
個数のフリップフロップに信号帰還回路を接続して構成
したことを特徴とする。

【００２４】この構成においては、内部回路を試験する
ために複数のフリップフロップを直列に接続してなる複
数のスキャンチェーン回路のうち、１つの回路の入力側
から疑似乱数データのビット数と同じ個数のフリップフ
ロップに信号帰還回路を接続して乱数発生回路を構成す
る。したがって、スキャンチェーン回路とＬＦＳＲの回
路の共通部分であるフリップフロップを共有化すること
により、回路の増加を最小限にすることができる。

【００２５】(3) 前記乱数発生回路が動作を停止する
と、動作を再開させる復帰信号を前記乱数発生回路へ出
力する復帰回路を備えたことを特徴とする。

【００２６】この構成においては、集積回路の試験回路
は、乱数発生回路が動作を停止した際に復帰信号を出力
する復帰回路を備えている。したがって、乱数発生回路
が動作不能になって停止した際に、復帰回路から復帰信
号が出力されるので、乱数発生回路の初期化処理を行わ
なくてもよくなる。

【００２７】(4) 複数のフリップフロップを直列に接続
してなるスキャンチェーン回路に疑似乱数データを入力
して内部回路を試験する集積回路の試験方法において、
該スキャンチェーン回路の入力側から疑似乱数データの
ビット数と同じ個数のフリップフロップに信号帰還回路
を接続して乱数発生回路を構成し、該乱数発生回路に初
期値を入力して疑似乱数データを発生させ、スキャンチ
ェーン回路に入力することを特徴とする。

【００２８】この構成においては、複数のフリップフロ
ップを直列に集積してなるスキャンチェーン回路の入力
側から疑似乱数データのビット数と同じ個数のフリップ
フロップに信号帰還回路を接続して乱数発生回路を構成
し、この乱数発生回路に初期値を入力して疑似乱数デー
タを発生させて、スキャンチェーン回路に入力する。し
たがって、集積回路の試験回路規模を大きくすることな
く、初期値を入力することで容易に集積回路の試験を行
うことができる。

【００２９】(5) 疑似乱数データを複数のフリップフロ
ップを直列に接続してなる複数のスキャンチェーン回路
に入力して内部回路を試験する集積回路の試験方法にお
いて、複数のスキャンチェーン回路における１回路の入
力側から疑似乱数データのビット数と同じ個数のフリッ
プフロップに信号帰還回路を接続して疑似乱数データを
発生させ、該信号帰還回路を接続したスキャンチェーン
回路の出力側に他のスキャンチェーン回路の入力端子と
出力端子とを各々直列に接続した回路を接続して、疑似
乱数データを複数のスキャンチェーン回路に入力するこ
とを特徴とする。

【００３０】この構成においては、複数のフリップフロ
ップを直列に接続してなるスキャンチェーン回路のうち
１回路の入力側から疑似乱数データのビット数と同じ個
数のフリップフロップに信号帰還回路を接続して疑似乱
数データを発生させ、この信号帰還回路を接続したスキ
ャンチェーン回路の出力側に他のスキャンチェーン回路
の入力端子と出力端子とを各々直列に接続した回路を接
続して、スキャン回路の試験を行う。したがって、スキ
ャンチェーン回路の１回路を疑似乱数発生回路として使
用し、他の複数のスキャン回路を試験することができる
ので、試験回路の規模を最小限に抑えて試験を行うこと
ができる。

【００３１】(6) (3) の構成において、前記復帰回路
は、ＮＯＲ論理ゲートの入力端子を前記スキャンチェー
ン回路を構成する複数のフリップフロップの出力側に接
続し、前記信号帰還回路の出力端子と該ＮＯＲ論理ゲー
トの出力端子とを、ＯＲ論理ゲートに接続して成るもの
とすることができる。

【００３２】この構成においては、乱数発生回路が動作
を停止した際に復帰信号を発生する復帰回路は、ＮＯＲ
論理ゲートの入力端子をスキャンチェーン回路を構成す
る複数のフリップフロップの出力側に接続し、信号帰還
回路の出力端子と該ＮＯＲ論理ゲートの出力端子とをＯ
Ｒ論理ゲートに接続して構成される。したがって、乱数
発生回路はレジストの値がすべて０になった時だけ動作
不能となる性質があり、この状態から脱出するためにＮ
ＯＲ論理ゲートとＯＲ論理ゲートとを使用することで、
確実に動作不能状態から復帰することができる。

【００３３】

【発明の実施の形態】本発明の実施形態に係る集積回路
の試験回路の構成について、図１〜図６を用いて説明す
る。図１は、本発明の第１実施形態に係る集積回路の試
験回路のブロック図である。集積回路１は、複数のスキ
ャンフリップフロップ９を接続したスキャンチェーン回
路１０を備える。スキャンチェーン回路１０を構成する
各スキャンフリップフロップ９の出力側は、組み合わせ
論理回路１１ａ〜１１ｃに接続されている。また、スキ
ャンチェーン回路１０の入力側であるスキャンフリップ
フロップ９ａの入力側には、マルチプレクサ８が接続さ
れている。マルチプレクサ８には、スキャンイン端子３
と、ＥＸＯＲゲート７の出力端子と、モード端子４と
が、接続されている。また、モード端子４から所定の信
号を入力すると、スキャンイン端子３とＬＦＳＲ２との
接続を切り替えることができる。

【００３４】本実施形態においては、疑似乱数を発生さ
せるための構成として、疑似乱数のビット数と同じ個数
の連続して接続されたスキャンフリップフロップ９を、
シフトレジストとして使用してＬＦＳＲ２を構成する。
図１においては、ＬＦＳＲ２によって８ビットの疑似乱
数データを発生させる。

【００３５】ＬＦＳＲ２を構成するスキャンフリップフ
ロップ９には、図７と同様に３個の排他的論理和ゲート
であるＥＸＯＲゲート７ａ〜７ｃが、各スキャンフリッ
プフロップ９の出力側に接続されて信号帰還回路が構成
される。つまり、ＬＦＳＲ２を構成する７段目と８段目
とのスキャンフリップフロップ９の出力側にＥＸＯＲゲ
ート７ｃの入力端子が接続されている。また、ＥＸＯＲ
ゲート７ｂの入力端子は、一方はＥＸＯＲゲート７ｃの
出力端子に接続され、他方は５段目のスキャンフリップ
フロップ９の出力側に接続されている。さらに、ＥＸＯ
Ｒゲート７ａの入力端子は、一方はＥＸＯＲゲート７ｂ
の出力端子に接続され、他方は３段目のスキャンフリッ
プフロップ９の出力側に接続されている。そして、ＥＸ
ＯＲゲート７ａの出力端子は、マルチプレクサ８の入力
端子に接続されている。

【００３６】また、ＣＬＫ端子５は、集積回路１が備え
る全スキャンフリップフロップ９の図外のクロックピン
に接続されている。そして、ＣＬＫ端子５からクロック
信号を入力することにより、スキャンチェーン回路１０
に接続されているスキャンフリップフロップ９において
順番にデータがシフトしていく。

【００３７】通常のスキャンテストの際はモード端子４
から信号を入力して、マルチプレクサ８を介してスキャ
ン入力端子３からデータを入力する。そして、ＣＬＫ端
子５からクロック信号を入力して、データをシフト動作
でスキャンフリップフロップ９にセットしていく。

【００３８】また、加速試験の際は、モード端子４から
信号を入力してマルチプレクサ８をＬＦＳＲ２のＥＸＯ
Ｒゲート７の接続側に切り替え、ＬＦＳＲ２で発生した
疑似乱数データを使用する。ここで、集積回路１内のす
べてのスキャンフリップフロップ９は、スキャンチェー
ン回路１０に接続されているので、疑似乱数回路である
ＬＦＳＲ２に作られたデータが順次伝搬されていく。そ
のため、すべてのスキャンフリップフロップ９のデータ
が、疑似乱数によって変化することにより、スキャンフ
リップフロップ９に接続されている組み合わせ論理回路
１１ａ〜１１ｃは、様々な動作を行う。そのため、集積
回路１の内部回路全体が活性化されて、加速試験を効果
的に実施することができる。

【００３９】次に、図１の回路において、加速試験を行
う手順について図５を用いて説明する。図５は、半導体
集積回路１の加速試験の手順を示すフローチャートであ
る。まず、集積回路１の図外の電源端子に電圧を供給す
る（ｓ１）。そして、モード端子４から所定の信号を入
力してマルチプレクサ８を切り替えて、スキャンイン端
子３から信号を受け付けるようにする（ｓ２）。また、
スキャンイン端子３からＬＦＳＲ２を初期化するための
初期値を入力する（ｓ３）。

【００４０】次に、ＬＦＳＲ２が発生する疑似乱数デー
タを受け付けるように、モード端子４から信号を入力し
て、マルチプレクサ８の接続を切り替える（ｓ４）。そ
して、高温環境下において、集積回路１を所定時間動作
させる（ｓ５）。所定時間経過後、集積回路の動作を停
止させる。そして、テスタで集積回路１の良否判定を行
う。つまり、ストレスを加えたことによって、集積回路
が破壊されていないかどうかをテストし、良品となった
集積回路を出荷するようにする。

【００４１】次に、本発明の第２実施形態に係る集積回
路の試験回路において、マルチスキャン方式のテスト回
路を備えた集積回路に適用する場合について説明する。
図２は、本発明の第２実施形態に係る複数のスキャンチ
ェーンを備えた集積回路の試験回路を示すブロック図で
ある。集積回路２１は、複数のスキャンフリップフロッ
プ２９が直列に接続されて構成された５つのスキャンチ
ェーン回路３５〜３９を備える。スキャンチェーン回路
３５の入力側におけるスキャンフリップフリップ２９ａ
の入力側には、マルチプレクサ２８が接続されている。
集積回路２１においては、８ビットの疑似乱数データを
発生させるために、スキャンチェーン回路３５の１段目
のフリップフリップ２９ａから８段目までのフリップフ
リップ２９と、この８個のフリップフリップの間に接続
された信号帰還回路である３個の排他的論理和ゲートＥ
ＸＯＲゲート２７ａ〜２７ｃと、によってＬＦＳＲ２２
が構成される。つまり、ＬＦＳＲ２２を構成する７段目
と８段目とのスキャンフリップフロップ２９の出力側に
ＥＸＯＲゲート２７ｃの入力端子が接続されている。ま
た、ＥＸＯＲゲート２７ｂの入力端子は、一方はＥＸＯ
Ｒゲート２７ｃの出力端子に接続され、他方は５段目の
スキャンフリップフロップ２９の出力側に接続されてい
る。さらに、ＥＸＯＲゲート２７ａの入力端子は、一方
はＥＸＯＲゲート２７ｂの出力端子に接続され、他方は
３段目のスキャンフリップフロップ２９の出力側に接続
されている。そして、ＥＸＯＲゲート２７ａの出力端子
は、マルチプレクサ２８の入力端子に接続されている。
また、マルチプレクサ２８の他方の入力端子は、スキャ
ンイン端子２３ａに接続されている。さらに、モード端
子２４にマルチプレクサ２８の切替信号端子が接続され
ている。

【００４２】スキャンチェーン回路３５の出力側は、ス
キャンアウト端子２６ａに接続されている。また、スキ
ャンチェーン回路３６〜３９の入力端子は、それぞれス
キャンイン端子２３ｂ〜２３ｅに接続されている。さら
に、スキャンチェーン回路３６〜３９の出力側は、それ
ぞれスキャンアウト端子２６ｂ〜２６ｅに接続されてい
る。加えて、スキャンチェーン回路３５〜３９には、そ
れぞれ組み合わせ論理回路３１ａ〜３１ｅが接続されて
いる。

【００４３】集積回路２１の加速試験を行う際には、加
速試験用のバーンインボード上の配線によって、スキャ
ンチェーン回路の各入力端子と各出力端子とをそれぞれ
接続させる。つまり、スキャンチェーン回路３５のスキ
ャンアウト端子２６ａと、スキャンチェーン回路３６の
スキャンイン端子２３ｂと、を配線４０ａで接続する。
また、スキャンチェーン回路３６のスキャンアウト端子
２６ｂと、スキャンチェーン回路３７のスキャンイン端
子２３ｃと、を配線４０ｂで接続する。さらに、スキャ
ンチェーン回路３７のスキャンアウト端子２６ｃと、ス
キャンチェーン回路３８のスキャンイン端子２３ｄと、
を配線４０ｃで接続する。加えて、スキャンチェーン回
路３８のスキャンアウト端子２６ｄと、スキャンチェー
ン回路３９のスキャンイン端子２３ｅと、を配線４０ｄ
で接続する。このように接続することで、スキャンチェ
ーン回路３５に設けたＬＦＳＲ２２で発生した疑似乱数
データは、スキャンチェーン回路３５〜３９まで伝搬
し、集積回路２１の組み合わせ論理回路３１ａ〜３１ｅ
を全て動作させることができる。

【００４４】ところで、集積回路において加速試験時に
試験を行わなくてよいスキャンチェーン回路を有する場
合がある。また、設計時には集積回路に設けたスキャン
チェーン回路を加速試験時に試験する予定であったが、
生産時になって試験を行う必要がなくなる場合がある。
このような場合に、試験を行う必要のあるスキャンチェ
ーン回路の出力端子と入力端子とを接続して乱数発生回
路からの疑似乱数データを入力することにより、加速試
験に制限をつけることができる。

【００４５】図３は、集積回路２１においてスキャンチ
ェーン回路３７及び３８の試験を行わない場合の接続状
態を示すブロック図である。図３に示した集積回路２１
においては、スキャンチェーン回路３５のスキャンアウ
ト端子２６ａと、スキャンチェーン回路３６のスキャン
イン端子２３ｂと、を配線４０ａで接続する。また、ス
キャンチェーン回路３６のスキャンアウト端子２６ｂ
と、スキャンチェーン回路３９のスキャンイン端子２３
ｅと、を配線４０ｅで接続する。この際に、スキャンチ
ェーン回路３７、３８のスキャンイン端子２３ｂ及び２
３ｃは、オープン状態になるのを防ぐために接地してお
く。このように、一部のスキャンチェーンのみを接続す
ることにより、加速試験において集積回路の一部のみを
動作させることが可能である。

【００４６】次に、本発明の第３実施形態に係る集積回
路の試験回路について図４を用いて説明する。図４は、
復帰回路を備えた乱数発生回路を示すブロック図であ
る。ＬＦＳＲ４２を構成するスキャンフリップフロップ
４９には、ＬＦＳＲ２やＬＦＳＲ２２と同様に信号帰還
回路である３個の排他的論理和ゲートＥＸＯＲゲート４
７ａ〜４７ｃが各スキャンフリップフロップ４９の出力
側に接続されている。

【００４７】即ち、ＬＦＳＲ４２を構成する７段目と８
段目とのスキャンフリップフロップ４９の出力側にＥＸ
ＯＲゲート４７ｃの入力端子が接続されている。また、
ＥＸＯＲゲート４７ｂの入力端子は、一方はＥＸＯＲゲ
ート４７ｃの出力端子に接続され、他方は５段目のスキ
ャンフリップフロップ４９の出力側に接続されている。
さらに、ＥＸＯＲゲート４７ａの入力端子は、一方はＥ
ＸＯＲゲート４７ｂの出力端子に接続され、他方は３段
目のスキャンフリップフロップ４９の出力側に接続され
ている。

【００４８】また、ＣＬＫ端子４５は、集積回路４１が
備える全スキャンフリップフロップ４９の図外のクロッ
クピンに接続されている。そして、ＣＬＫ端子４５から
クロック信号を入力することにより、スキャンチェーン
回路５０に接続されているスキャンフリップフロップ４
９において順番にデータがシフトしていく。

【００４９】本実施形態では、ＥＸＯＲゲート４７ａの
出力端子は、マルチプレクサ４８の入力端子に接続され
たＯＲゲート５３の一方の入力端子に接続されている。
また、８ビットの疑似乱数データを発生するＬＦＳＲ４
２を構成する８個のスキャンフリップフリップ４９及び
４９ａの各出力側に、論理和の否定回路であるＮＯＲゲ
ート５２の入力端子が接続されている。そして、ＮＯＲ
ゲート５２の出力端子は、論理和回路であるＯＲゲート
５３の他方の入力端子に接続される。このように、ＮＯ
Ｒゲート５２とＯＲゲート５３とを使用して、ＬＦＳＲ
の復帰回路を構成することができる。

【００５０】ＬＦＳＲ４２においては、すべてのレジス
タが０となった時に動作不能となる。しかし、復帰回路
を設けることで、レジスタ（スキャンフリップフロップ
４９・４９ａ）の出力が全て０となった際に、ＮＯＲゲ
ート５２の出力は１となる。そのため、ＯＲゲート５３
及びマルチプレクサ４８を介してフリップフリップ４９
ａに１を入力をすることとなる。したがって、ＬＦＳＲ
４２は一度動作し始めると、その後はレジスタの内容が
全て０になることはなく、永久に疑似乱数データを発生
し続ける。

【００５１】また、集積回路１のＬＦＳＲ２や集積回路
２１のＬＦＳＲ２２に、このＬＦＳＲ４２が備えた復帰
回路を設けることによって、集積回路１のＬＦＳＲ２や
集積回路２１のＬＦＳＲ２２においても、一度動作し始
めると、永久に疑似乱数データを発生し続けることとな
る。そのため、ＬＦＳＲの起動時に初期値を入力する必
要がなくなる。

【００５２】次に、集積回路４１の加速試験の手順を図
６を用いて説明する。図６は、集積回路４１の加速試験
の際の手順を示すフローチャートである。前記のように
集積回路４１のＬＦＳＲ４２においては復帰回路を備え
ているため、集積回路４１に電源を投入する際にＬＦＳ
Ｒ４２に初期値を入力する必要はない。

【００５３】集積回路４１の加速試験を行う際には、集
積回路４１の図外の電源端子に、電源を供給する（ｓ
７）。そして、モード端子４４に所定の信号を入力し
て、マルチプレクサ４８がＯＲゲート５３の出力を受け
付けるようにする。そして、高温環境下において集積回
路４１を所定時間動作させる（ｓ９）。所定時間経過
後、集積回路４１の電源端子に供給した電源を停止す
る。そして、集積回路４１をテスタに接続して良否判定
を行い（ｓ１０）、ストレスを加えたことによって破壊
されていないかどうかを検査して、良品となった集積回
路を出荷する。

【００５４】このように、集積回路４１においてはＬＦ
ＳＲ４２の初期化を必要としない。また、ＬＦＳＲ４２
から発生した疑似乱数データを使用するモードだけでよ
い。そのため、モード端子４４を加速試験用のバーンイ
ンボード上で配線により固定しておけばよいので、実際
にはｓ８のステップも不要となる。

【００５５】なお、本発明の実施形態において、ＬＦＳ
Ｒを８ビットの疑似乱数データを発生させるための構成
を示したが、この構成に限るものではない。

【００５６】

【発明の効果】本発明によれば、以下の効果が得られ
る。

【００５７】(1) 内部回路を試験するために複数のフリ
ップフロップを直列に接続してなるスキャンチェーン回
路の入力側から疑似乱数データのビット数と同じ個数の
フリップフロップに信号帰還回路を接続して乱数発生回
路を構成し、疑似乱数データを生成してスキャンチェー
ン回路に送信するので、スキャンチェーン回路とＬＦＳ
Ｒの回路の共通部分であるフリップフロップを共有化す
ることにより、回路の増加を最小限にすることができ
る。また、回路の増加にはほとんど影響せずに、ＬＦＳ
Ｒのレジスタのビット数を増やすことができる。

【００５８】(2) 内部回路を試験するために複数のフリ
ップフロップを直列に接続してなる複数のスキャンチェ
ーン回路のうち、１つの回路の入力側から疑似乱数デー
タのビット数と同じ個数のフリップフロップに信号帰還
回路を接続して乱数発生回路を構成するので、スキャン
チェーン回路とＬＦＳＲの回路の共通部分であるフリッ
プフロップを共有化することにより、回路の増加を最小
限にすることができる。

【００５９】(3) 集積回路の試験回路は、乱数発生回路
が動作を停止した際に復帰信号を出力する復帰回路を備
えているため、乱数発生回路が動作不能になって停止し
た際に、復帰回路から復帰信号が出力されるので、乱数
発生回路の初期化処理を行わずに乱数発生回路を動作さ
せることができる。

【００６０】(4) 複数のフリップフロップを直列に集積
してなるスキャンチェーン回路の入力側から疑似乱数デ
ータのビット数と同じ個数のフリップフロップに信号帰
還回路を接続して乱数発生回路を構成し、この乱数発生
回路に初期値を入力して疑似乱数データを発生させて、
スキャンチェーン回路に入力するので、集積回路の試験
回路規模を大きくすることなく、初期値を入力すること
で容易に集積回路の試験を行うことができる。

【００６１】(5) 複数のフリップフロップを直列に接続
してなるスキャンチェーン回路のうち１回路の入力側か
ら疑似乱数データのビット数と同じ個数のフリップフロ
ップに信号帰還回路を接続して疑似乱数データを発生さ
せ、この信号帰還回路を接続したスキャンチェーン回路
の出力側に他のスキャンチェーン回路の入力端子と出力
端子とを各々直列に接続した回路を接続して、スキャン
回路の試験を行うので、スキャンチェーン回路の１回路
を疑似乱数発生回路として使用し、他の複数のスキャン
回路を試験することができるので、試験回路の規模を最
小限に抑えて試験を行うことができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る集積回路の試験回
路のブロック図である。

【図２】本発明の第２実施形態に係る複数のスキャンチ
ェーンを備えた集積回路の試験回路を示すブロック図で
ある。

【図３】集積回路２１においてスキャンチェーン回路１
７及び１８の試験を行わない場合の接続状態を示すブロ
ック図である。

【図４】復帰回路を備えた乱数発生回路を示すブロック
図である。

【図５】半導体集積回路１の加速試験の手順を示すフロ
ーチャートである。

【図６】集積４１の加速試験の際の手順を示すフローチ
ャートである。

【図７】８ビットの疑似乱数を出力するＬＦＳＲを組み
込んだ半導体集積回路の試験回路の例を示すブロック図
ある。

【図８】複数のスキャンチェーンを備えたマルチスキャ
ン方式の回路にＬＦＳＲを組み込んだ例を示すブロック
図である。

【符号の説明】

２−乱数発生回路（ＬＦＳＲ） ７ａ〜７ｃ−信号帰還回路 ９−フリップフロップ １０−スキャンチェーン回路

フロントページの続き Ｆターム(参考） 2G032 AA00 AB03 AB05 AG01 AG10 AK16 5F038 DT08 DT10 5F064 BB04 BB18 BB19 BB31 DD07 DD32 HH10 HH12 5J049 AA07 AA18 AA21 CA05 9A001 BB05 EE02 FZ05 KK54 LL05 LZ06

Claims (5)

【特許請求の範囲】
1. 【請求項１】 内部回路を試験するために複数のフリッ
   プフロップを直列に接続してなるスキャンチェーン回路
   と、疑似乱数データを生成して該スキャンチェーン回路
   に送信する乱数発生回路と、を備えた集積回路の試験回
   路において、 該乱数発生回路は、該スキャンチェーン回路の入力側か
   ら疑似乱数データのビット数と同じ個数のフリップフロ
   ップに信号帰還回路を接続して構成したことを特徴とす
   る集積回路の試験回路。
2. 【請求項２】 内部回路を試験するために複数のフリッ
   プフロップを直列に接続してなる複数のスキャンチェー
   ン回路と、該スキャンチェーン回路に疑似乱数データを
   送信する乱数発生回路と、を備えた集積回路の試験回路
   において、 該乱数発生回路は、１つの該スキャンチェーン回路の入
   力側から疑似乱数データのビット数と同じ個数のフリッ
   プフロップに信号帰還回路を接続して構成したことを特
   徴とする集積回路の試験回路。
3. 【請求項３】 前記乱数発生回路が動作を停止すると、
   動作を再開させる復帰信号を前記乱数発生回路へ出力す
   る復帰回路を備えたことを特徴とする請求項１または２
   に記載の集積回路の試験回路。
4. 【請求項４】 複数のフリップフロップを直列に接続し
   てなるスキャンチェーン回路に疑似乱数データを入力し
   て内部回路を試験する集積回路の試験方法において、 該スキャンチェーン回路の入力側から疑似乱数データの
   ビット数と同じ個数のフリップフロップに信号帰還回路
   を接続して乱数発生回路を構成し、該乱数発生回路に初
   期値を入力して疑似乱数データを発生させ、スキャンチ
   ェーン回路に入力することを特徴とする集積回路の試験
   方法。
5. 【請求項５】 疑似乱数データを複数のフリップフロッ
   プを直列に接続してなる複数のスキャンチェーン回路に
   入力して内部回路を試験する集積回路の試験方法におい
   て、 複数のスキャンチェーン回路における１回路の入力側か
   ら疑似乱数データのビット数と同じ個数のフリップフロ
   ップに信号帰還回路を接続して疑似乱数データを発生さ
   せ、該信号帰還回路を接続したスキャンチェーン回路の
   出力側に他のスキャンチェーン回路の入力端子と出力端
   子とを各々直列に接続した回路を接続して、疑似乱数デ
   ータを複数のスキャンチェーン回路に入力することを特
   徴とする集積回路の試験方法。