JPH0770573B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0770573B2 JPH0770573B2 JP1178307A JP17830789A JPH0770573B2 JP H0770573 B2 JPH0770573 B2 JP H0770573B2 JP 1178307 A JP1178307 A JP 1178307A JP 17830789 A JP17830789 A JP 17830789A JP H0770573 B2 JPH0770573 B2 JP H0770573B2
- Authority
- JP
- Japan
- Prior art keywords
- scan
- test
- circuit
- data
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/31855—Interconnection testing, e.g. crosstalk, shortcircuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔概要〕 スキャンパス回路を内蔵する半導体集積回路装置（以
下、LSIという。）に係り、特にLSI内部のダイナミック
バーンイン試験を行うのに好適なLISに関し、 上記従来の問題点を解決し、テスト対象となるLSI自体
においてバーンイン試験を行いうる半導体集積回路装置
を提供することを目的とし、 当該半導体集積回路装置の内部にスキャンデータを通過
させるスキャンパス回路と、テストモード信号に応じて
テスト動作を制御するテスト制御回路と、前記テスト制
御回路からの制御信号に基づいてスキャンデータを発生
するスキャンデータ発生回路と、前記テスト制御回路か
らの制御信号に基づいてスキャンクロックを発生するス
キャンクロック発生回路と、を内蔵として構成する。
下、LSIという。）に係り、特にLSI内部のダイナミック
バーンイン試験を行うのに好適なLISに関し、 上記従来の問題点を解決し、テスト対象となるLSI自体
においてバーンイン試験を行いうる半導体集積回路装置
を提供することを目的とし、 当該半導体集積回路装置の内部にスキャンデータを通過
させるスキャンパス回路と、テストモード信号に応じて
テスト動作を制御するテスト制御回路と、前記テスト制
御回路からの制御信号に基づいてスキャンデータを発生
するスキャンデータ発生回路と、前記テスト制御回路か
らの制御信号に基づいてスキャンクロックを発生するス
キャンクロック発生回路と、を内蔵として構成する。
本発明は、スキャンパス回路を内蔵する半導体集積回路
装置（以下、LSIという。）に係り、特にLSI内部のダイ
ナミックバーンイン試験を行うのに好適なLSIに関す
る。
装置（以下、LSIという。）に係り、特にLSI内部のダイ
ナミックバーンイン試験を行うのに好適なLSIに関す
る。
近年のプルセス技術の微細化とそれによるLSIの高集積
化に伴ない、内部回路が設計通りに動作するかどうかの
テストが困難となる。また、初期不良品をリジェクトし
て製品の信頼性を向上させるための出荷前のLSIのバー
ンイン試験を行うことが重要である。特に、LSIを動作
させながらバーンインを行うダイナミックバーンイン試
験が重要である。
化に伴ない、内部回路が設計通りに動作するかどうかの
テストが困難となる。また、初期不良品をリジェクトし
て製品の信頼性を向上させるための出荷前のLSIのバー
ンイン試験を行うことが重要である。特に、LSIを動作
させながらバーンインを行うダイナミックバーンイン試
験が重要である。
LSI内部をテストする従来のダイナミックバーンイン試
験方法としてスキャン方式が知られている。
験方法としてスキャン方式が知られている。
スキャン方式の例を第８〜第10図に示す。この方式は、
LSI1に内部の各組合せ回路２に配置されているフリップ
フロップ３のすべて（あるいは選択されたいくつか）が
テストモード時において直列に結ばれてシフトレジスタ
を形成するスキャンパス回路７を予めLSIの製造時に形
成しておく。テスト時にスキャンクロックSCCKに同期さ
せてテストデータ（スキャンインデータ）SDINをスキャ
ンインし、シフトレジスタの内部データ状態を任意に設
定する。内部状態を知りたい場合にはシステムクロック
SYSCKを停止させて内部状態に変化を禁止し、スキャン
クロックSCCKにより内部データをシリアルにシフトレジ
スタからスキャンアウトする。このスキャンアウトされ
たデータSDOUTを予めシュミレーションなどにより生成
した期待値と比較することにより内部の異常をテストで
きる。
LSI1に内部の各組合せ回路２に配置されているフリップ
フロップ３のすべて（あるいは選択されたいくつか）が
テストモード時において直列に結ばれてシフトレジスタ
を形成するスキャンパス回路７を予めLSIの製造時に形
成しておく。テスト時にスキャンクロックSCCKに同期さ
せてテストデータ（スキャンインデータ）SDINをスキャ
ンインし、シフトレジスタの内部データ状態を任意に設
定する。内部状態を知りたい場合にはシステムクロック
SYSCKを停止させて内部状態に変化を禁止し、スキャン
クロックSCCKにより内部データをシリアルにシフトレジ
スタからスキャンアウトする。このスキャンアウトされ
たデータSDOUTを予めシュミレーションなどにより生成
した期待値と比較することにより内部の異常をテストで
きる。
スキャンパス回路の例としては、“DIGITAL LOGIC TEST
ING AND SIMULATION"（P.27〜275,Fig,7.17,Harper＆RO
W,Publishes Inc.発行Allxander Micgo著）に記載され
たものが知られている。またスキャン方式を一歩進めて
AC特性のテストを可能とするLSSD（Level−Sensitive S
can Design）の概念を用いたものが知られている。（同
書、P.276〜280 Fig.7.20参照）。
ING AND SIMULATION"（P.27〜275,Fig,7.17,Harper＆RO
W,Publishes Inc.発行Allxander Micgo著）に記載され
たものが知られている。またスキャン方式を一歩進めて
AC特性のテストを可能とするLSSD（Level−Sensitive S
can Design）の概念を用いたものが知られている。（同
書、P.276〜280 Fig.7.20参照）。
さらに、スキャン方式には、第11図〜第12図に示すよう
なバウンダリスキャン方式がある。この方式は、内部回
路ブロック４の入力回路５と出力回路６とを直列に結
び、スキャンクロックSCCKに同期させて、各内部回路ブ
ロック４の入力回路５、出力回路６を順次スキャンイ
ン、スキャンアウトすることによりテストするようにし
たものである。
なバウンダリスキャン方式がある。この方式は、内部回
路ブロック４の入力回路５と出力回路６とを直列に結
び、スキャンクロックSCCKに同期させて、各内部回路ブ
ロック４の入力回路５、出力回路６を順次スキャンイ
ン、スキャンアウトすることによりテストするようにし
たものである。
上記スキャン方式はいずれも外部かからスキャンデータ
やスキャンクロックを供給するようになっており、この
ことに起因して次のよう問題点がある。
やスキャンクロックを供給するようになっており、この
ことに起因して次のよう問題点がある。
第一に、スキャンクロックSCCK、スキャンデータSDINを
LSI内に供給するためのドライバが必要となり、試験装
置が複雑化する。第二に、ドライバの駆動能力の点で動
作周波数が制限され、試験時間の短縮化に限界がある。
第三に、テスト用の記号をLSI内に供給するためのテス
トボード（バーンインボード）が多層化し、装置構成の
複雑化か、コスト高となる。第四に、LSI内の内蔵メモ
リを動作させることができない。これは、メモリ機能に
よりスキャインされた内部データが変化してしまい、対
応するスキャンアウトデータSDOUTが得られないからで
ある。第五に、スキャンクロックSCCKおよびスキャンイ
ンデータSDINのための入力端子を固定しなければならな
い。第六に、当該LSI1自体の信号データ入力ピンをスキ
ャン用に用いることができず、専用端子が必要となる。
LSI内に供給するためのドライバが必要となり、試験装
置が複雑化する。第二に、ドライバの駆動能力の点で動
作周波数が制限され、試験時間の短縮化に限界がある。
第三に、テスト用の記号をLSI内に供給するためのテス
トボード（バーンインボード）が多層化し、装置構成の
複雑化か、コスト高となる。第四に、LSI内の内蔵メモ
リを動作させることができない。これは、メモリ機能に
よりスキャインされた内部データが変化してしまい、対
応するスキャンアウトデータSDOUTが得られないからで
ある。第五に、スキャンクロックSCCKおよびスキャンイ
ンデータSDINのための入力端子を固定しなければならな
い。第六に、当該LSI1自体の信号データ入力ピンをスキ
ャン用に用いることができず、専用端子が必要となる。
本発明は、上記従来の問題点を解決し、テスト対象とな
るLSI自体においてバーンイン試験を行いうる半導体集
積回路装置を提供することを目的とする。
るLSI自体においてバーンイン試験を行いうる半導体集
積回路装置を提供することを目的とする。
上記目的を達成するために、本発明は当該LSI（１）の
内部にスキャンデータ（SDIN）を通過させるスキャンパ
ス回路（７）と、テストモード信号に応じてテスト動作
を制御するテスト制御回路（８）と、前記テスト制御回
路（８）からの制御信号に基づいてスキャンデータ（SD
IN）を発生するスキャンデータ発生回路（9a）と、前記
テスト制御回路（８）からの制御信号に基づいてスキャ
ンクロックを発生するスキャンクロック発生回路（9b）
と、を内蔵して構成する。
内部にスキャンデータ（SDIN）を通過させるスキャンパ
ス回路（７）と、テストモード信号に応じてテスト動作
を制御するテスト制御回路（８）と、前記テスト制御回
路（８）からの制御信号に基づいてスキャンデータ（SD
IN）を発生するスキャンデータ発生回路（9a）と、前記
テスト制御回路（８）からの制御信号に基づいてスキャ
ンクロックを発生するスキャンクロック発生回路（9b）
と、を内蔵して構成する。
本発明によれば、LSI（１）の外部よりテストモード信
号を入力すると、テスト制御回路（８）はテストの動作
のための制御信号をスキャンデータ発生回路（9a）およ
びスキャンクロック回路（9b）に送る。スキャンデータ
発生回路（9b）はスキャンデータ（SDIN）を出力し、ス
キャンクロック回路（9b）はスキャンクロックSCCK）を
発生する。スキャンデータ（SDIN）はスキャンクロック
（SCCK）の周期でスキャンパス回路（７）に供給され
る。
号を入力すると、テスト制御回路（８）はテストの動作
のための制御信号をスキャンデータ発生回路（9a）およ
びスキャンクロック回路（9b）に送る。スキャンデータ
発生回路（9b）はスキャンデータ（SDIN）を出力し、ス
キャンクロック回路（9b）はスキャンクロックSCCK）を
発生する。スキャンデータ（SDIN）はスキャンクロック
（SCCK）の周期でスキャンパス回路（７）に供給され
る。
このように、LSI（１）の外部からテストモード信号を
与えるだけで、LSI（１）の内部においてスキャンデー
タ（SDIN）が発生し、スキャンパス回路（７）を通てバ
ーンインテスト動作が行なわれる 〔実施例〕 次に、本発明の実施例を図面に基づいて説明する。
与えるだけで、LSI（１）の内部においてスキャンデー
タ（SDIN）が発生し、スキャンパス回路（７）を通てバ
ーンインテスト動作が行なわれる 〔実施例〕 次に、本発明の実施例を図面に基づいて説明する。
第１図に示したように、LSIチップ１内には、スキャン
パス回路７、テスト制御回路８、スキャンデータ発生器
9a、およびスキャンクロック発生器9bが形成されている スキャンパス回路７には内部スキャンチェーン７および
バウンダリングスキャンチェーン7b（第９図〜第12図参
照）の両方を含んでいる。
パス回路７、テスト制御回路８、スキャンデータ発生器
9a、およびスキャンクロック発生器9bが形成されている スキャンパス回路７には内部スキャンチェーン７および
バウンダリングスキャンチェーン7b（第９図〜第12図参
照）の両方を含んでいる。
内部スキャンチェーン7aに対するスキャンインデータSD
INの供給は、第２図に示すようにスキャンイン用I/Oセ
ル23を介して行なわれる。スキャンイン用I/Oセル23
は、テスト用入力ピン10、11、セレクタ12、信号線13お
よび14により構成される。セレクタ12はテスト制御回路
８からの制御信号によりスキャンモード時にはＢ−Ｃの
パスを通じて信号線14から与えられるスキャンインデー
タSDINが再び信号線13を介してLSI内部の内部スキャン
チェーン7aに戻される また、バーンインモード時にはＡ−Ｂのパスが活性化さ
れる。スキャンクロックSCCKもスキャンインデータSDIN
と同様のパスで供給される。
INの供給は、第２図に示すようにスキャンイン用I/Oセ
ル23を介して行なわれる。スキャンイン用I/Oセル23
は、テスト用入力ピン10、11、セレクタ12、信号線13お
よび14により構成される。セレクタ12はテスト制御回路
８からの制御信号によりスキャンモード時にはＢ−Ｃの
パスを通じて信号線14から与えられるスキャンインデー
タSDINが再び信号線13を介してLSI内部の内部スキャン
チェーン7aに戻される また、バーンインモード時にはＡ−Ｂのパスが活性化さ
れる。スキャンクロックSCCKもスキャンインデータSDIN
と同様のパスで供給される。
バウンダリーチェーン7bに対するスキャンインデータSD
INの供給は、第３図に示すように。I/Oセル24に内蔵さ
れたバウンダリングスキャン用F/F19を通じて行われ
る。つまり、スキャンデータ発生器9aからのスキャンイ
ンデータSDINはバウンダリスキャン用F/F19を介し、点
線20で示すようにセレクタ17のＢ−Ｃのパスから出力バ
ッファ16を介して全ての入力端子よりLSI1の内部に供給
される。スキャンクロックSCCKとも同様である。
INの供給は、第３図に示すように。I/Oセル24に内蔵さ
れたバウンダリングスキャン用F/F19を通じて行われ
る。つまり、スキャンデータ発生器9aからのスキャンイ
ンデータSDINはバウンダリスキャン用F/F19を介し、点
線20で示すようにセレクタ17のＢ−Ｃのパスから出力バ
ッファ16を介して全ての入力端子よりLSI1の内部に供給
される。スキャンクロックSCCKとも同様である。
第７図に示すように、LSI1の内臓メモリ（RAM）25にはI
/Oセル26からそのアドレス信号ADR、制御信号Ｃが直接
アクセス可能に配線が施されており、I/Oセル26を介し
てスキャンインデータSDINをスキャンデータ発生器9aか
ら供給する。スキャンクロックSCCKも同様にスキャンク
ロック発生器9bを介して供給される。
/Oセル26からそのアドレス信号ADR、制御信号Ｃが直接
アクセス可能に配線が施されており、I/Oセル26を介し
てスキャンインデータSDINをスキャンデータ発生器9aか
ら供給する。スキャンクロックSCCKも同様にスキャンク
ロック発生器9bを介して供給される。
LSI1をバーンインモードに設定するためには、テスト用
入力ピン10を決められたDCレベルに設定することにより
可能である。
入力ピン10を決められたDCレベルに設定することにより
可能である。
スキャンデータ発生器9aおよびスキャンクロック発生器
9bは、第４図に示すように、リングオシレータ21と論理
回路22とから構成される。その詳細は具体例を第５図
に、動作波形を第６図に示す。発振周波数の調整はリン
グオシレータ21の段数（図では８段）を適宜変更すると
により任意に行うことができる。またスキャンインデー
タSDINは論理回路22の構成により任意に作成することが
可能である。
9bは、第４図に示すように、リングオシレータ21と論理
回路22とから構成される。その詳細は具体例を第５図
に、動作波形を第６図に示す。発振周波数の調整はリン
グオシレータ21の段数（図では８段）を適宜変更すると
により任意に行うことができる。またスキャンインデー
タSDINは論理回路22の構成により任意に作成することが
可能である。
スキャンインデータSDINとして“101010"の例を示した
が、LFSR（リニアフィードバックシフトレジスター）を
使用することに疑似ランダムパターンを発生することも
できる。
が、LFSR（リニアフィードバックシフトレジスター）を
使用することに疑似ランダムパターンを発生することも
できる。
〔発明の効果〕 以上述べたように、本発明によれば、外部よりまったく
AC信号を供給することなくテスト用入力ピンをDCレベル
に設定することによりダイナミックバーンインを行なう
ことができる。このためバーンインボードが簡略化さ
れ、端子配置の制限もテスト用入力ピン以外に必要な
く、内蔵メモリーを含む内部回路を所望の周波数で動作
させることができる。
AC信号を供給することなくテスト用入力ピンをDCレベル
に設定することによりダイナミックバーンインを行なう
ことができる。このためバーンインボードが簡略化さ
れ、端子配置の制限もテスト用入力ピン以外に必要な
く、内蔵メモリーを含む内部回路を所望の周波数で動作
させることができる。
第１図は本発明の原理説明図、 第２図は本発明におけるスキャンイン用I/Oセルの説明
図、 第３図は本発明におけるバウンダリスキャンF/F内蔵のI
/Oセルの説明図、 第４図はスキャンデータ発生器およびスキャンクロック
発生器のブロック図、 第５図はスキャンデータ発生器およびスキャンクロック
発生器の具体例を示す回路図、 第６図は第５図の各動作波形を示すタイムチャート、 第７図は内蔵メモリへの信号供給の説明図、 第８図は従来のダイナミックバーンイン試験の説明図、 第９は従来の内部スキャンチェーンの概要図、 第10図は従来の内部スキャンチェーンの詳細図、 第11図は従来のバウンダリスキャンチェーンの概要図、 第12図は従来のバウンダリスキャンチェーンの詳細図で
ある。 １……LSIチップ ２……組合わせ回路 ３……フリップフロック ４……内部ブロック ５……入力回路 ６……出力回路 ７……スキャンパス回路 ８……テスト制御回路 9a……スキャンデータ発生器 9b……スキャンロック発生器 10……テスト用入力ピン
図、 第３図は本発明におけるバウンダリスキャンF/F内蔵のI
/Oセルの説明図、 第４図はスキャンデータ発生器およびスキャンクロック
発生器のブロック図、 第５図はスキャンデータ発生器およびスキャンクロック
発生器の具体例を示す回路図、 第６図は第５図の各動作波形を示すタイムチャート、 第７図は内蔵メモリへの信号供給の説明図、 第８図は従来のダイナミックバーンイン試験の説明図、 第９は従来の内部スキャンチェーンの概要図、 第10図は従来の内部スキャンチェーンの詳細図、 第11図は従来のバウンダリスキャンチェーンの概要図、 第12図は従来のバウンダリスキャンチェーンの詳細図で
ある。 １……LSIチップ ２……組合わせ回路 ３……フリップフロック ４……内部ブロック ５……入力回路 ６……出力回路 ７……スキャンパス回路 ８……テスト制御回路 9a……スキャンデータ発生器 9b……スキャンロック発生器 10……テスト用入力ピン
Claims (1)
- 【請求項１】当該半導体集積回路装置の内部にスキャン
データ（SDIN）を通過させるスキャンパス回路（７）
と、 テストモード信号に応じてテスト動作を制御するテスト
制御回路（８）と、 前記テスト制御回路からの制御信号に基づいてスキャン
データ（SDIN）を発生するスキャンデータ発生回路（9
a）と、 前記テスト制御回路からの制御信号に基づいてスキャン
クロックを発生するスキャンクロック発生回路（9b）
と、 を内蔵することを特徴とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178307A JPH0770573B2 (ja) | 1989-07-11 | 1989-07-11 | 半導体集積回路装置 |
| EP90307511A EP0408299B1 (en) | 1989-07-11 | 1990-07-10 | Semiconductor integrated circuit device and test method therefor |
| DE69031551T DE69031551T2 (de) | 1989-07-11 | 1990-07-10 | Integrierte Halbleiterschaltung und Testmethode dafür |
| KR1019900010486A KR930011704B1 (ko) | 1989-07-11 | 1990-07-11 | 반도체 집적 회로장치 및 그 테스트방법 |
| US08/089,628 US5341096A (en) | 1989-07-11 | 1993-07-12 | Semiconductor integrated circuit having a scan circuit provided with a self-contained signal generator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178307A JPH0770573B2 (ja) | 1989-07-11 | 1989-07-11 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0342850A JPH0342850A (ja) | 1991-02-25 |
| JPH0770573B2 true JPH0770573B2 (ja) | 1995-07-31 |
Family
ID=16046189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1178307A Expired - Fee Related JPH0770573B2 (ja) | 1989-07-11 | 1989-07-11 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5341096A (ja) |
| EP (1) | EP0408299B1 (ja) |
| JP (1) | JPH0770573B2 (ja) |
| KR (1) | KR930011704B1 (ja) |
| DE (1) | DE69031551T2 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0499851U (ja) * | 1991-02-07 | 1992-08-28 | ||
| JP3247937B2 (ja) * | 1992-09-24 | 2002-01-21 | 株式会社日立製作所 | 論理集積回路 |
| GB9303758D0 (en) * | 1993-02-25 | 1993-04-14 | Texas Instruments Ltd | Improvements in or relating to integrated logic circuits |
| JPH0712902A (ja) * | 1993-06-17 | 1995-01-17 | Fujitsu Ltd | 半導体集積回路 |
| JP2746076B2 (ja) * | 1993-09-02 | 1998-04-28 | 日本電気株式会社 | 半導体集積回路、その設計方法およびそのテスト方法 |
| US5416783A (en) * | 1993-08-09 | 1995-05-16 | Motorola, Inc. | Method and apparatus for generating pseudorandom numbers or for performing data compression in a data processor |
| JP2727930B2 (ja) * | 1993-10-04 | 1998-03-18 | 日本電気株式会社 | バウンダリスキャンテスト回路 |
| JP2671817B2 (ja) * | 1994-08-26 | 1997-11-05 | 日本電気株式会社 | 半導体集積回路の検査方法 |
| US5798653A (en) * | 1995-04-20 | 1998-08-25 | Sun Microsystems, Inc. | Burn-in system for reliable integrated circuit manufacturing |
| US6005407A (en) * | 1995-10-23 | 1999-12-21 | Opmax Inc. | Oscillation-based test method for testing an at least partially analog circuit |
| US5796751A (en) * | 1996-07-22 | 1998-08-18 | International Business Machines Corporation | Technique for sorting high frequency integrated circuits |
| JP3003587B2 (ja) * | 1996-08-02 | 2000-01-31 | 日本電気株式会社 | 個別テストプログラム作成方式 |
| US6018815A (en) * | 1996-10-18 | 2000-01-25 | Samsung Electronics Co., Ltd. | Adaptable scan chains for debugging and manufacturing test purposes |
| US5982189A (en) * | 1997-05-14 | 1999-11-09 | International Business Machines Corporation | Built-in dynamic stress for integrated circuits |
| FR2764991B1 (fr) * | 1997-06-24 | 1999-09-03 | Sgs Thomson Microelectronics | Procede de test fonctionnel et circuit comprenant des moyens de mise en oeuvre du procede |
| US6205566B1 (en) * | 1997-07-23 | 2001-03-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, method for designing the same, and storage medium where design program for semiconductor integrated circuit is stored |
| US6038181A (en) * | 1998-08-18 | 2000-03-14 | Internatioal Business Machines Corp. | Efficient semiconductor burn-in circuit and method of operation |
| US6573703B1 (en) * | 1999-04-05 | 2003-06-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| DE19917336C2 (de) | 1999-04-16 | 2002-07-11 | Infineon Technologies Ag | Schaltungsanordnung zum Burn-In-Test eines Halbleiterbausteins |
| TW484016B (en) | 1999-07-28 | 2002-04-21 | Hitachi Ltd | Semiconductor integrated circuit and recording medium |
| JP2001042010A (ja) * | 1999-08-03 | 2001-02-16 | Sanyo Electric Co Ltd | 半導体集積回路 |
| US6453258B1 (en) | 1999-12-17 | 2002-09-17 | International Business Machines Corporation | Optimized burn-in for fixed time dynamic logic circuitry |
| US6476632B1 (en) | 2000-06-22 | 2002-11-05 | International Business Machines Corporation | Ring oscillator design for MOSFET device reliability investigations and its use for in-line monitoring |
| US6664799B2 (en) * | 2000-12-14 | 2003-12-16 | Micron Technology, Inc. | Method and apparatus for enabling a digital memory tester to read the frequency of a free running oscillator |
| EP1271162B1 (en) * | 2001-06-20 | 2005-10-26 | Broadcom Corporation | Test system |
| JP2003014819A (ja) * | 2001-07-03 | 2003-01-15 | Matsushita Electric Ind Co Ltd | 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法 |
| JP3575695B2 (ja) * | 2002-07-15 | 2004-10-13 | 松下電器産業株式会社 | 半導体集積回路のバーンイン試験装置 |
| KR100641706B1 (ko) * | 2004-11-03 | 2006-11-03 | 주식회사 하이닉스반도체 | 온칩 셀프 테스트 회로 및 신호 왜곡 셀프 테스트 방법 |
| US7500165B2 (en) * | 2004-10-06 | 2009-03-03 | Broadcom Corporation | Systems and methods for controlling clock signals during scan testing integrated circuits |
| KR100801054B1 (ko) * | 2005-10-08 | 2008-02-04 | 삼성전자주식회사 | 반도체 회로의 타이밍 마진 측정 장치 및 이를 포함한 온칩특성 측정 장치 |
| US7915902B2 (en) * | 2006-10-18 | 2011-03-29 | Mongtage Technology Group Limited | Dynamic burn-in systems and apparatuses |
| JP5439742B2 (ja) | 2008-05-16 | 2014-03-12 | 富士通株式会社 | システムコントローラ、半導体装置、及びインターフェイス試験方法 |
| US9033158B2 (en) | 2009-08-06 | 2015-05-19 | Kuraray Chemical Co., Ltd. | Molded activated charcoal and water purifier involving same |
| US8633725B2 (en) * | 2010-09-10 | 2014-01-21 | Advanced Micro Devices, Inc. | Scan or JTAG controllable capture clock generation |
| US8841974B2 (en) * | 2012-09-06 | 2014-09-23 | Silicon Image, Inc. | Test solution for ring oscillators |
| US9231567B2 (en) * | 2012-09-06 | 2016-01-05 | Lattice Semiconductor Corporation | Test solution for a random number generator |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4278897A (en) * | 1978-12-28 | 1981-07-14 | Fujitsu Limited | Large scale semiconductor integrated circuit device |
| GB8411733D0 (en) * | 1984-05-09 | 1984-06-13 | Gen Electric Co Plc | Integrated circuit testing arrangements |
| JPH0627785B2 (ja) * | 1986-07-08 | 1994-04-13 | 富士通株式会社 | 半導体集積回路 |
| JP2556017B2 (ja) * | 1987-01-17 | 1996-11-20 | 日本電気株式会社 | 論理集積回路 |
| US4855672A (en) * | 1987-05-18 | 1989-08-08 | Shreeve Robert W | Method and process for testing the reliability of integrated circuit (IC) chips and novel IC circuitry for accomplishing same |
| JPS643744A (en) * | 1987-06-26 | 1989-01-09 | Hitachi Ltd | Lsi test method |
-
1989
- 1989-07-11 JP JP1178307A patent/JPH0770573B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-10 DE DE69031551T patent/DE69031551T2/de not_active Expired - Fee Related
- 1990-07-10 EP EP90307511A patent/EP0408299B1/en not_active Expired - Lifetime
- 1990-07-11 KR KR1019900010486A patent/KR930011704B1/ko not_active Expired - Fee Related
-
1993
- 1993-07-12 US US08/089,628 patent/US5341096A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0342850A (ja) | 1991-02-25 |
| KR930011704B1 (ko) | 1993-12-18 |
| EP0408299A3 (en) | 1992-03-18 |
| DE69031551D1 (de) | 1997-11-13 |
| KR910003799A (ko) | 1991-02-28 |
| EP0408299A2 (en) | 1991-01-16 |
| DE69031551T2 (de) | 1998-02-19 |
| US5341096A (en) | 1994-08-23 |
| EP0408299B1 (en) | 1997-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0770573B2 (ja) | 半導体集積回路装置 | |
| US7644333B2 (en) | Restartable logic BIST controller | |
| US6256760B1 (en) | Automatic test equipment scan test enhancement | |
| US6442720B1 (en) | Technique to decrease the exposure time of infrared imaging of semiconductor chips for failure analysis | |
| US5453993A (en) | Semiconductor integrated circuit with clock selecting function | |
| US6029261A (en) | Test circuit and system for interconnect testing of high-level packages | |
| US20050276321A1 (en) | Circuit for PLL-based at-speed scan testing | |
| US7080302B2 (en) | Semiconductor device and test system therefor | |
| JP2003043109A (ja) | 半導体集積回路装置及びその試験装置 | |
| US6671848B1 (en) | Test circuit for exposing higher order speed paths | |
| US20020194563A1 (en) | Accelerating scan test by re-using response data as stimulus data | |
| JP3022659B2 (ja) | Ｌｓｉテスト装置 | |
| JPH11174126A (ja) | 論理回路の組込み自己検査パターン発生装置およびパタ ーン選定方法 | |
| JP2005024410A (ja) | 半導体集積回路装置 | |
| JP3196013B2 (ja) | 論理集積回路 | |
| US20030025519A1 (en) | Inspection apparatus and method for test ambient and test mode circuit on integrated circuit chip | |
| JP4724774B2 (ja) | 半導体回路装置、メモリテスト回路及び半導体回路装置の試験方法 | |
| JPH1164469A (ja) | 半導体試験装置用パターン発生器 | |
| JP2648001B2 (ja) | 半導体集積回路 | |
| JP3240744B2 (ja) | 出力パッド回路及びテスト回路 | |
| JPS63271966A (ja) | 半導体集積回路 | |
| JPH112664A (ja) | バウンダリスキャンレジスタ | |
| JPH04220576A (ja) | 集積回路の試験方式 | |
| JP3555073B2 (ja) | 検査用パルス発生回路を備えた半導体集積回路 | |
| Su et al. | Comprehensive interconnect BIST methodology for virtual socket interface |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |