JP2001237381A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 接地電位と浮遊電位が混在しても、スイッチ
ング素子が誤点弧を起こさないようにすると共に、チッ
プ面積の小さい高耐圧用の制御用ＩＣを提供する。 【解決手段】 Ａ基板２ａにはＧＮＤ基準回路３が形成
され、Ｂ基板２ｂには浮遊基準回路４が形成されてい
る。ＧＮＤ基準回路３と浮遊基準回路４の基準電位レベ
ルを共通化するためのレベルアップ回路は、Ａ基板２ａ
のＧＮＤ基準回路３内に形成された高耐圧Ｎch ＭＯＳ
ＦＥＴ５と、Ｂ基板２ｂの浮遊基準回路４内に形成され
たレベルシフト抵抗６とによって構成されている。基準
電位レベルを共通化するためのレベルダウン回路は、Ｂ
基板２ｂの浮遊基準回路４内に形成された高耐圧Ｐch
ＭＯＳＦＥＴ７と、Ａ基板２ａのＧＮＤ基準回路３内に
形成されたレベルシフト抵抗８とによって構成されてい
る。尚、浮遊基準回路４は、ＨＶＪＴ９で周囲を囲ま
れ、Ｂ基板２ｂ自体の電位と電気的に絶縁されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パワーデバイスな
どのスイッチング素子の駆動制御などに用いられる制御
用ＩＣ等の半導体装置に関し、特に、接地電位基準の回
路と、パワーデバイスなどのスイッチングによって変動
する浮遊電位を基準とする回路とが混在する高耐圧の半
導体装置に関するものである。

【０００２】

【従来の技術】近年、数百ボルト級の高耐圧ＩＣ（以
下、ＨＶＩＣ：High Voltage IntegratedCircuiｔとい
う）の実用化に伴い、モータ制御用のインバータなどに
使用されるＩＧＢＴなどのパワーデバイスを駆動するＩ
Ｃとして、このＨＶＩＣが適用されつつある。 図７
は、モータ制御用インバータの主回路部分の回路構成図
である。同図において、三相モータＭｏを駆動するたの
インバータ回路は、ＩＧＢＴＱ１〜Ｑ６及び帰還ダイオ
ードＤ１〜Ｄ６のパワーデバイスが三相ブリッジ回路に
接続されて構成されている。尚、ＩＧＢＴとは絶縁ゲー
ト型バイポーラトランジスタである。三相モータＭｏの
主電源Ｖｃｃは、通常、直流１００〜１２００Ｖ程度の
高電圧である。また、三相モータＭｏの配線Ｕ、Ｖ、Ｗ
の電位は、主電源Ｖｃｃの高電位側をＶｃｃ、低電位側
をＧＮＤとした場合、各相のパワーデバイスのスイッチ
ングに応じて、ＧＮＤ〜Ｖｃｃの間を変動する電位とな
る。

【０００３】したがって、Ｖｃｃに接続される高電位側
のＩＧＢＴＱ１、Ｑ２、Ｑ３を駆動するためには、ＧＮ
Ｄ〜Ｖｃｃの間を変動する電位を基準電位とする浮遊基
準ゲート駆動回路が必要となる。これをＧＮＤ基準の信
号で制御するためには、ＧＮＤ基準制御回路と浮遊基準
ゲート駆動回路の間にフォトカプラなどを用いてインシ
ュレート接続するか、あるいは、レベルシフト回路を内
蔵したＨＶＩＣを用いたりする必要がある。

【０００４】図７は、ＩＧＢＴＱ１〜Ｑ６のゲート駆動
用として、レベルシフト回路を内蔵したＨＶＩＣを用い
た構成を示している。このＨＶＩＣは、入出力端子Ｉ／
Ｏ（Input/Output）を介して、通常、図示しないマイク
ロコンピュータに接続されている。また、ＨＶＩＣのゲ
ート駆動回路の出力端子から、各ＩＧＢＴＱ１〜Ｑ６の
ゲートにワイヤ配線などで電気的に接続されている。従
って、マイクロコンピュータによってインバータ全体が
制御される構成となっている。

【０００５】図８は、図７で用いられる従来のＨＶＩＣ
の内部構成を示すブロック図である。尚、同図において
は、ＨＶＩＣに接続されるインバータ回路が１アーム分
のみ簡略化して表示している。同図において、１枚の基
板１に搭載されたＨＶＩＣ１１は、制御回路１２と浮遊
基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１
４とレベルアップ回路１５とレベルダウン回路１６とに
よって構成されている。制御回路１２はグランド（以
下、ＧＮＤという）を基準電位とする回路であり、入出
力端子Ｉ／Ｏを通してマイクロコンピュータ（図示せ
ず）との間で信号の授受を行ない、各ＩＧＢＴをＯＮ／
ＯＦＦさせるための制御信号を生成したり、受信したア
ラーム信号に基づいてＩＧＢＴへのゲート信号を停止し
たり、あるいはマイクロコンピュータへアラーム信号を
伝送したりする機能を備えている。

【０００６】浮遊基準ゲート駆動回路１３は、Ｖｃｃ側
に接続されている各ＩＧＢＴのゲートに駆動信号を与え
る回路であり、各ＩＧＢＴのスイッチングに応じて変動
するモータ（図示せず）ヘの出力電位を基準とする回路
である。すなわち、制御回路１２で生成されたＩＧＢＴ
のＯＮ／ＯＦＦ信号を、レベルアップ回路１５を通して
受信し、高電位側のＩＧＢＴをＯＮ／ＯＦＦさせる機能
を備えている。さらに、温度検出や過電流保護や低電圧
保護などの機能を有し、これらの検出情報に基づいてＩ
ＧＢＴをＯＦＦしたり、あるいは、これらの検出情報に
基づくアラーム信号やウォーニング信号を、レベルダウ
ン回路１６を通して、制御回路１２に送信するなどの機
能を備えている。

【０００７】ＧＮＤ基準ゲート駆動回路１４は、制御回
路１２で生成されたＩＧＢＴのＯＮ／ＯＦＦ信号を受信
し、低電位側のＩＧＢＴをＯＮ／ＯＦＦさせる機能を備
えている。さらに、温度検出や過電流保護や低電圧保護
などの機能を有し、これらの検出情報に基づいてＩＧＢ
ＴをＯＦＦしたり、あるいは、これらの検出情報に基づ
くアラーム信号やウォーニング信号を制御回路１２に送
信するなどの機能を備えている。

【０００８】レベルアップ回路１５は、制御回路１２か
らのＧＮＤ基準の信号を、ＧＮＤより高電位の浮遊基準
の信号レベルに変換して、浮遊基準ゲート駆動回路１３
に伝送するための回路である。図９は、図８のレベルア
ップ回路１５の具体的な回路図の一例である。すなわ
ち、高耐圧Ｎch ＭＯＳＦＥＴ５のドレインＤ側にレベ
ルシフト抵抗６を接続した構成となっている。高耐圧Ｎ
ch ＭＯＳＦＥＴ５のゲートＧをソースＳ電極に対し
て、しきい値以上の正電位にバイアスすると、高耐圧Ｎ
ch ＭＯＳＦＥＴ５がＯＮ状態となり、レベルシフト抵
抗６に電流が流れて信号電圧が発生し、ＯＵＴ１より信
号を出力する。ここで、抵抗４０は、帰還をかけ高耐圧
Ｎch ＭＯＳＦＥＴの低電流性を向上させるための抵抗
であり、省略しても良い。

【０００９】図８に戻って、レベルダウン回路１６は、
浮遊基準ゲート駆動回路１３で発生した浮遊基準の信号
をＧＮＤ基準の信号電圧に変換し、制御回路１２に伝送
するための回路である。図１０は、図８のレベルダウン
回路１６の具体的な回路図の一例である。すなわち、高
耐圧Ｐch ＭＯＳＦＥＴ７のドレインＤ側にレベルシフ
ト抵抗８を接続した構成となっている。高耐圧Ｐch Ｍ
ＯＳＦＥＴ７のゲートＧをソースＳ電極に対して、しき
い値以下の負電位にバイアスすると、高耐圧Ｐch ＭＯ
ＳＦＥＴ７がＯＮ状態となり、レベルシフト抵抗８に電
流が流れて信号電圧が発生しＯＵＴ２より信号を出力す
る。ここで、抵抗４１は、帰還をかけ高耐圧Ｎch ＭＯ
ＳＦＥＴの低電流性を向上させるための低抵抗であり、
省略しても良い。

【００１０】図１１は、従来のレベルシフト回路を半導
体基板に形成したときの要部を示す概略図である。すな
わち、図９のレベルアップ回路と図１０のレベルダウン
回路とを１枚の基板１の上に形成したものである。した
がって、同一基板上にＧＮＤ基準回路３と浮遊基準回路
４が構成されている。浮遊基準回路４は、耐圧構造部
（ＨＶＪＴ：高耐圧終端接合構造）９に囲まれた構成と
なっている。

【００１１】図１１において、図９に示されたレベルア
ップ回路は、ＧＮＤ基準回路３内に形成される高耐圧Ｎ
ch ＭＯＳＦＥＴ５と浮遊基準回路４内に形成されるレ
ベルシフト抵抗６とによって構成されている。さらに、
ＧＮＤ基準回路３内に構成される高耐圧Ｎch ＭＯＳＦ
ＥＴ５のドレイン部分は、ＨＶＪＴ９と類似の構造のＨ
ＶＪＴ１０'によって耐圧が確保されている。そして、
この高耐圧Ｎch ＭＯＳＦＥＴ５のドレインとレベルシ
フト抵抗６がドレイン配線により電気的に接続されてい
る。

【００１２】また、図１１において、図１０に示された
レベルダウン回路は、浮遊基準回路４内に形成される高
耐圧Ｐch ＭＯＳＦＥＴ７とＧＮＤ基準回路３内に形成
されるレベルシフト抵抗８とによって構成されている。
この高耐圧Ｐch ＭＯＳＦＥＴ７のドレインとレベルシ
フト抵抗８が、ドレイン配線により電気的に接続されて
いる。浮遊基準回路４は、ＧＮＤ基準回路３からはＨＶ
ＪＴ９を介して電気的に絶縁されている。また、浮遊基
準回路４内に構成される高耐圧Ｐch ＭＯＳＦＥＴ７の
ドレイン部分も、ＨＶＪＴ９と類似の構造のＨＶＪＴ１
０によって耐圧が確保されている。

【００１３】図１２は、従来のレベルダウン回路の具体
的な断面構造図である。すなわち、自己分離構造を用い
た従来のレベルダウン回路の断面構造の一例を示してい
る。この図は、図１１のレベルシフト回路をＡ−Ａ'で
切断した断面構造図であり、等価回路的には図１０の高
耐圧Ｐch ＭＯＳＦＥＴ７を使用したレベルダウン回路
部分の断面構造図である。

【００１４】この構造は１個の半導体基板上に、ＧＮＤ
基準回路３の領域と浮遊基準回路４の領域が設けられて
いる。ＧＮＤ基準回路３の領域の表面にはレベルシフト
抵抗８が形成され、浮遊基準回路４の領域には高耐圧Ｐ
ch ＭＯＳＦＥＴが形成されている。さらに、表面の所
定の部分にはアルミ配線あるいはワイヤボンディングが
施されて所定の配線がなされている。また、Ｐ^-基板３
１の表面にＮ^-帯域３２が形成され、ＰＮ接合の逆バイ
アスを用いて高耐圧部分を分離し、さらに、Ｐ^-／Ｎ^-接
合の接合表面部分の電界を緩和するために、Ｎ^-領域表
面にＰ^-領域３３を形成したRESURFの原理に基づくDoubl
e RESURF構造を採用し、Ｐ^-／Ｎ^-の平行平板の接合耐圧
近くまで耐圧を向上させるためのＨＶＪＴ９、１０を有
している。

【００１５】図１１に示した高耐圧Ｐch ＭＯＳＦＥＴ
７は、ＧＮＤ基準回路３と同一基板１上に形成された浮
遊基準回路４内に形成され、浮遊基準回路４のＨＶＪＴ
９と、高耐圧Ｐch ＭＯＳＦＥＴ７自身のＨＶＪＴ１０
とで、２重の耐圧構造を有する構造となっている。ま
た、レベルシフト抵抗８は、高耐圧Ｐch ＭＯＳＦＥＴ
７のドレインから、アルミ配線あるいはワイヤ配線など
により電気的に接続されている。図１２のDouble RESUR
F 構造を有する耐圧構造の場合、６００Ｖ耐圧クラス
で、およそ１００μｍの耐圧構造幅が必要となり、１２
００Ｖ耐圧クラスでほぼ２００μｍ以上の耐圧構造幅が
必要となる。

【００１６】

【発明が解決しようとする課題】前述のような高耐圧Ｉ
Ｃ（ＨＶＩＣ）は、モータ制御用のインバータなどに使
用されるＩＧＢＴなどのパワーデバイスを駆動するとき
に、dv／dtなどに起因したノイズによりＩＧＢＴが誤動
作しないようにすることが重要である。さらに、チップ
の低コスト化の点から、大きな面額を占めるＨＶＪＴの
面積をできるだけ低減することも重要である。ところ
が、従来のＨＶＩＣでは、dv／dtによってＩＧＢＴが誤
点弧を起こしやすかったり、高耐圧化するとＨＶＪＴの
占める面積が大きくなりチップが大きくなるなどの不具
合がある。したがって、このような課題を解決する必要
がある。

【００１７】先ず、前者のスイッチングによる誤動作に
関する課題について述べる。図８に示した様に、従来の
ＨＶＩＣ１１は、制御回路１２と浮遊基準ゲート駆動回
路１３とＧＮＤ基準ゲート駆動回路１４とレベルアップ
回路１５とレベルダウン回路１６を同一の基板１上に形
成している。従って、図７でも示したように、ＨＶＩＣ
から、各ＩＧＢＴに対して長いワイヤ配線で接続する必
要がある。従って、この配線の寄生インダクタンスによ
り次のような問題が生じる。これを図８に示された従来
のＨＶＩＣとインバータの一部を構成するＩＧＢＴとの
接続図を用いて説明する。高電位側ＩＧＢＴ１７ａと低
電位側ＩＧＢＴ１７ｂが、三相インバータの制御タイミ
ングに従って、交互にＯＮ／ＯＦＦを繰り返すことによ
り、ＯＵＴの電位がＧＮＤとＶｃｃとの間で変動し、図
示しないモータヘ三相交流電力が出力される。

【００１８】ここで、高電位側ＩＧＢＴ１７ａのゲート
Ｇがオンし、ＯＵＴの電位がＧＮＤからＶｃｃに変動す
る場合、 低電位側ＩＧＢＴ１７ｂのコレクタＣの電位
もＧＮＤからＶｃｃに変動する。そして、このときの電
位変化によるdv／dtにより、低電位側ＩＧＢＴ１７ｂの
コレクタＣ−ゲートＧ間の寄生容量１８ｂを通して、Ｇ
ＮＤ基準ゲート駆動回路１４に、時間関数の変位電流ｉ
(ｔ)が流れる。特に、低電位側ＩＧＢＴ１７ｂに並列接
続された低電位側帰還ダイオード１９ｂが逆回復する時
間帯においては大きな dv／dtが発生し、これに基づい
て大きな変位電流ｉ(ｔ)が流れる。この時、ＧＮＤ基準
ゲート駆動回路１４から低電位側ＩＧＢＴ１７ｂまでの
配線の寄生インダクタンスＬ_L２０ｂの両端にＬ_L・dｉ
(ｔ)／dtの逆起電力が生じる。配線が長くなると寄生イ
ンダクタンスＬ_Lが大きくなり、逆起電カが低電位側Ｉ
ＧＢＴ１７ｂのゲートＧのしきい値電圧を超えると、低
電位側ＩＧＢＴ１７ｂがＯＮする。このとき、当然高電
位側ＩＧＢＴ１７ａはＯＮしているので、ＶｃｃとＧＮ
Ｄが短絡して両ＩＧＢＴ１７ａ、１７ｂを破壊させるお
それがある。

【００１９】同様に、低電位側ＩＧＢＴ１７ｂがＯＮ
し、ＯＵＴの電位がＶｃｃからＧＮＤに変動する場合、
高電位側ＩＧＢＴ１７ａのコレクタＣの電位が、ゲート
ＧおよびエミッタＥの電位に対しＧＮＤとＶｃｃの電位
差分だけ相対的に高くなり、高電位側ＩＧＢＴ１７ａの
コレクタＣ−ゲートＧ間の寄生容量１８ａを通して、浮
遊基準ゲート駆動回路１３に変位電流ｉ(ｔ)が流れる。
この時、浮遊基準ゲート駆動回路１３から高電位側ＩＧ
ＢＴ１７ａまでの配線の寄生インダクタンスＬ_H２０ａ
の両瑞にＬ_H・dｉ(ｔ)／dt の逆起電力が生じる。特
に、寄生インダクタンスＬ_H２０ａが十分大きく、逆起
電力が高電位側ＩＧＢＴ１７ａのゲートのしきい値電圧
を超えると、高電位側ＩＧＢＴ１７ａがＯＮしてＶｃｃ
とＧＮＤが短絡し、両ＩＧＢＴ１７ａ、１７ｂを破壊さ
せるおそれがある。このように、各ＩＧＢＴの寄生イン
ダクタンスが大きくなるほど変位電流は大きくなるた
め、一層誤動作を起こしやすくなる。従って、大容量の
ＩＧＢＴを駆動する制御用ＩＣの実現には、このような
問題を解決することが必須である。

【００２０】次に、大きな面額を占めるＨＶＪＴの面積
を低減して、素子のチップサイズを縮小化する課題につ
いて述べる。すなわち、図１１に示した従来のＨＶＩＣ
の場合、浮遊基準回路４は、ＨＶＪＴ９で外周部を囲む
必要がある。しかも十分な耐圧を得るためには、ＨＶＪ
Ｔ９の耐圧構造幅を十分に広くとらねばならない。従っ
て、耐圧の大きさによっては、浮遊基準回路４に占める
ＨＶＪＴ９の面積はかなり大きくなることもある。

【００２１】図１２に示すようなDouble RESURF 構造の
耐圧構造を採用した場合は、６００Ｖ耐圧クラスでは、
ＨＶＪＴは約１００μｍの耐圧構造幅が必要であり、こ
れは図１１の浮遊基準回路４全体の略２０〜４０％の面
積を占めることになる。また、１２００Ｖ耐圧クラスで
は、ＨＶＪＴは約２００μｍの耐圧構造幅が必要であ
り、これは図１１の浮遊基準回路４全体の略３０〜６０
％の面積を占めることになる。従って、従来の技術にお
いては、ＨＶＩＣの高耐圧化を進める上でチップサイズ
の拡大によるコストアップが大きな課題となっている。

【００２２】また、ＨＶＩＣの課題の一つとして、長期
信頼性の問題がある。高耐圧ＭＯＳＦＥＴを用いたレベ
ルシフタの場合、長時間使用していると、パッケージの
外部や樹脂中のイオンが、印加電圧により高耐圧ＭＯＳ
ＦＥＴのゲートに到達することで、ゲート電圧のしきい
値が変動したり、チャネルリークが発生するという問題
が生じることがある。この対策として、パッケージの樹
脂や改質や形状の変更、あるいは、デバイスをイオンが
ゲートに進入し難い構造に変更するなどの方法がある
が、これらの方法には限界がある。本発明は、このよう
な事情に鑑みてなされたものであり、その目的は、接地
電位と変動電位が混在しても、スイッチング素子が誤点
弧を起こさないようにすると共に、チップ面積を小さく
した高耐圧用の半導体装置を提供することにある。

【００２３】

【課題を解決するための手段】上述した課題を解決する
ため、本発明は、ＧＮＤレベルを電位の基準とするＧＮ
Ｄ基準回路とＧＮＤレベルより相対的に高い電位を基準
とする浮遊基準回路とを有する半導体装置において、前
記ＧＮＤ基準回路と前記浮遊基準回路とを異なる半導体
基板に形成したことを特徴とするものである。

【００２４】このような構成によれば、浮遊基準回路と
ＧＮＤ基準回路とが別個独立した半導体基板上に形成さ
れるため、これらの位置関係を自由に設定することがで
き、ノイズに優れた配線引き回しが行えるなど、回路の
設計が容易となる。たとえば、浮遊基準回路およびＧＮ
Ｄ基準回路それぞれから接続されるインバータを構成す
る各パワーデバイス（例えばＩＧＢＴ）のゲートなどの
ような接続回路までの配線間隔を短くすることもでき、
配線の寄生インダクタンスの低減、コンパクト化を図る
ことが可能となる。

【００２５】また、本発明は、前記ＧＮＤ基準回路と前
記浮遊基準回路とがレベルシフト回路を介して接続され
ていることを特徴とするものである。

【００２６】このような構成によれば、レベルシフト回
路により、ＧＮＤ基準回路と浮遊基準回路との電位のレ
ベルがシフトされ、それぞれの信号の伝達が容易にな
る。

【００２７】また、本発明に係る半導体装置において、
前記レベルシフト回路は、Ｎch ＭＯＳＦＥＴと、該Ｎc
h ＭＯＳＦＥＴのドレインに接続された第１の抵抗とに
よって構成され、前記Ｎch ＭＯＳＦＥＴは前記ＧＮＤ
基準回路と同一の半導体基板に形成され、前記第１の抵
抗は前記浮遊基準回路と同一の半導体基板に形成される
レベルアップ回路を有することを特徴とするものであ
る。

【００２８】このようなレベルシフト回路によれば、レ
ベルアップ回路により、ＧＮＤ基準のレベルを、該グラ
ンド基準より相対的に高電位である浮遊基準電位レベル
に変換することができ、ＧＮＤ基準回路と浮遊基準回路
との基板分離を容易に行うことができる。

【００２９】また、本発明に係る半導体装置において、
前記レベルシフト回路は、Ｐch ＭＯＳＦＥＴと、該Ｐc
h ＭＯＳＦＥＴのドレインに接続された第２の抵抗とに
よって構成され、前記Ｐch ＭＯＳＦＥＴは、前記浮遊
基準回路と同一の半導体基板に形成され、前記第２の抵
抗は、前記ＧＮＤ基準回路と同一の半導体基板に形成さ
れるレベルダウン回路を有することを特徴とするもので
ある。

【００３０】このようなレベルシフト回路によれば、レ
ベルダウン回路により、浮遊基準レベルを、該浮遊基準
より相対的に低電位であるＧＮＤ基準電位レベルに変換
することができ、ＧＮＤ基準回路と浮遊基準回路との基
板分離を容易に行うことができる。

【００３１】また、本発明に係る半導体装置において、
前記レベルシフト回路は、Ｐch ＭＯＳＦＥＴと、該Ｐc
h ＭＯＳＦＥＴのドレインに接続された第３の抵抗とに
よって構成され、前記Ｐch ＭＯＳＦＥＴと前記第３の
抵抗は、共に、前記ＧＮＤ基準回路と同一の半導体基板
に形成されるレベルダウン回路を有することを特徴とす
るものである。

【００３２】このような構成によれば、ＧＮＤ基準回路
に形成されるＰch ＭＯＳＦＥＴを耐圧構造にすれば良
く、浮遊基準回路全体及びその中に形成されるＰch Ｍ
ＯＳＦＥＴを高耐圧構造にしてなる二重耐圧構造が不要
となり、チップサイズを小型化できる。

【００３３】また、本発明に係る半導体装置において、
前記浮遊基準回路は、電源の高電位側とグランド側との
間に少なくとも２個が直列に接続されているスイッチン
グデバイスのうちの高電位側に接続されているスイッチ
ングデバイスのゲートを駆動するための浮遊基準ゲート
駆動回路であり、前記ＧＮＤ基準回路は前記浮遊基準ゲ
ート駆動回路に信号を与えたり、受けたりするＧＮＤ基
準の制御回路であり、前記浮遊基準ゲート駆動回路と、
電源の高電位側とグランド側との間に少なくとも２個が
直列に接続されているスイッチングデバイスの内の低電
位側に接続されているスイッチングデバイスのゲートを
駆動するためのＧＮＤ基準ゲート駆動回路が、前記スイ
ッチングデバイスそれぞれのゲート付近に設置されてい
ることを特徴とするものである。

【００３４】このような構成によれば、浮遊基準ゲート
駆動回路及びＧＮＤ基準ゲート駆動回路それぞれからス
イッチングデバイスのゲートまでの配線距離を短くする
ことができ、配線の寄生インダクタンスを小さくするこ
とができ、それに起因するスイッチング誤動作などを低
減することができる。

【００３５】また、本発明に係る半導体装置は、異なる
電位間に少なくとも２個が直列に接続されているスイッ
チングデバイスを制御する半導体装置において、前記ス
イッチングデバイスをオン／オフするゲート駆動回路
と、前記ゲート駆動回路を制御する制御回路とを備え、
前記ゲート駆動回路と前記制御回路をそれぞれ異なる半
導体基板に形成したことを特徴とするものである。

【００３６】このような構成によれば、ゲート駆動回路
と制御回路とを分離構造とすることができるので、回路
の配線設計の自由度が高まる。

【００３７】また、本発明に係る半導体装置において、
前記レベルシフト回路は、ＮＰＮバイポーラトランジス
タと、該ＮＰＮバイポーラトランジスタのコレクタに接
続された第４の抵抗とによって構成され、前記ＮＰＮバ
イポーラトランジスタは、前記ＧＮＤ基準回路と同一の
半導体基板に形成され、前記第４の抵抗は前記浮遊基準
回路と同一の半導体基板に形成されるレベルアップ回路
を有することを特徴とするものである。

【００３８】このようなレベルアップ回路によれば、レ
ベルアップ回路により、ＧＮＤ基準のレベルを、該グラ
ンド基準より相対的に高電位である浮遊基準電位レベル
に変換することができ、ＧＮＤ基準回路と浮遊基準回路
との基板分離を容易に行うことができる他、さらにＭＯ
Ｓでみられるような、ゲートのしきい値の変動や、それ
に伴うチャネルリークなどの長期信頼性の問題を解消で
きる。

【００３９】また、本発明に係る半導体装置において、
前記レベルシフト回路は、ＰＮＰバイポーラトランジス
タと、該ＰＮＰバイポーラトランジスタに接続された第
５の抵抗とによって構成され、前記ＰＮＰバイポーラト
ランジスタは、前記浮遊基準回路と同一の半導体基板に
形成され、前記第４の抵抗は前記ＧＮＤ基準回路と同一
の半導体基板に形成されるレベルダウン回路を有するこ
とを特徴とするものである。

【００４０】このようなレベルシフト回路によれば、レ
ベルダウン回路により、浮遊基準レベルを、該浮遊基準
より相対的に低電位であるＧＮＤ基準電位レベルに変換
することができ、ＧＮＤ基準回路と浮遊基準回路との基
板分離を容易に行うことができる他、さらにＭＯＳでみ
られるような、ゲートのしきい値の変動や、それに伴う
チャネルリークなどの長期信頼性の問題を解消できる。

【００４１】また、本発明に係る半導体装置において、
前記レベルシフト回路は、ＰＮＰバイポーラトランジス
タと、該ＰＮＰバイポーラトランジスタのコレクタに接
続された第６の抵抗とによって構成され、前記ＰＮＰバ
イポーラトランジスタと前記第６の抵抗は、共に、前記
ＧＮＤ基準回路と同一の半導体基板に形成されるレベル
ダウン回路を有することを特徴とするものである。

【００４２】このような構成によれば、ＧＮＤ基準回路
に形成されるＰＮＰバイポーラトランジスタ耐圧構造に
すればよく、浮遊基準回路全体およびその中に形成され
るＰＮＰバイポーラトランジスタを高耐圧構造にしてな
る２重耐圧構造が不要となり、チップサイズを小型化で
きる他、さらにＭＯＳで見られるような、ゲートのしき
い値の変動や、それに伴うチャネルリークなどの長期信
頼性の問題を解消できる。

【００４３】また、本発明に係る半導体装置は、電源の
高電位側とグランド側との間に少なくとも２個が直列に
接続されているスイッチングデバイスの内の高電位側に
接続されているスイッチングデバイスのゲートを駆動す
るための浮遊基準ゲート駆動と、低電位側に接続されて
いるスイッチングデバイスのゲートを駆動するためのＧ
ＮＤ基準ゲート駆動回路と、これらのゲート駆動回路を
制御するためのＧＮＤ基準制御回路で構成される。この
うち、前記浮遊基準回路は、前記浮遊基準ゲート駆動回
路であり、ＧＮＤ基準回路は前記ＧＮＤ基準制御回路で
あることを特徴とするものである。

【００４４】このような構成によれば、前記浮遊基準ゲ
ート駆動回路と前記ＧＮＤ基準ゲート駆動回路を前記Ｇ
ＮＤ制御回路とそれぞれ異なる半導体基板に形成するこ
とが可能となるため、前記浮遊基準ゲート駆動回路とＧ
ＮＤ基準ゲート駆動回路を、前記スイッチングデバイス
それぞれのゲート付近に設置することが可能となり、浮
遊基準ゲート駆動回路およびＧＮＤ基準ゲート駆動回路
それぞれからスイッチングデバイスのゲートまでの配線
距離を短くすることができ、配線の寄生インダクタンス
を小さくすることができ、それに起因するスイッチング
誤動作などを低減することができる。

【００４５】また、このような構成によれば、浮遊基準
ゲート駆動回路とＧＮＤ基準ゲート駆動回路とＧＮＤ基
準制御回路を分離構造とすることができるので、回路の
配線設計の自由度が高まり、各回路の位置構成の最適化
による装置の小型化を実現することが容易となる。

【００４６】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を詳細に説明する。尚、本発明の実施の形態で用
いる図面において、従来技術で用いた図面と同一部分は
同一符号を付している。

【００４７】実施の形態１．先ず、本発明の第一の実施
の形態について説明する。図１は、本発明の第一の実施
の形態におけるレベルシフト回路の要部を示す概略図で
ある。図１における第１の実施の形態が図１１の従来技
術と異なる点は、ＧＮＤ基準回路３と浮遊基準回路４と
が異なる基板上に形成されているところである。すなわ
ち、図１において、Ａ基板２ａにはＧＮＤ基準回路３が
形成され、Ｂ基板２ｂには浮遊基準回路４が形成されて
いる。

【００４８】図９に示したレベルアップ回路は、図１に
おいては、Ａ基板２ａのＧＮＤ基準回路３内に形成され
た高耐圧Ｎch ＭＯＳＦＥＴ５と、Ｂ基板２ｂの浮遊基
準回路４内に形成されたレベルシフト抵抗６とによって
構成されている。この高耐圧Ｎch ＭＯＳＦＥＴ５のド
レインとレベルシフト抵抗６はワイヤボンド等による配
線によって電気的に接続されている。尚、Ａ基板２ａの
ＧＮＤ基準回路３に形成された高耐圧Ｎch ＭＯＳＦＥ
Ｔ５のドレイン部分はＨＶＪＴ１０'で囲まれ、ＧＮＤ
基準回路３に対して耐圧の保たれた構造となっている。

【００４９】一方、図１０に示したレベルダウン回路
は、図１においては、Ｂ基板２ｂの浮遊基準回路４内に
形成された高耐圧Ｐch ＭＯＳＦＥＴ７と、Ａ基板２ａ
のＧＮＤ基準回路３内に形成されたレベルシフト抵抗８
とによって構成されている。この高耐圧Ｐch ＭＯＳＦ
ＥＴ７のドレインとレベルシフト抵抗８はワイヤボンド
等の配線により電気的に接続されている。また、浮遊基
準回路４は、ＨＶＪＴ９で周囲を囲まれ、Ｂ基板２ｂ自
体の電位と電気的に絶縁されている。さらに、浮遊基準
回路４内に構成された高耐圧Ｐch ＭＯＳＦＥＴ７のド
レイン部分は、ＨＶＪＴ１０を介して、浮遊基準回路４
に対して耐圧の保たれた構造となっている。

【００５０】図２は、図１のレベルシフト回路のＡ―
Ａ'断面の構造図である。すなわち、この図は、第１の
実施の形態における自己分離構造を用いたレベルダウン
回路の具体的な断面構造であり、高耐圧Ｐch ＭＯＳＦ
ＥＴを使用したレベルダウン回路部分の断面構造を示し
ている。図２では、半導体基板のＡ基板２ａにはＧＮＤ
基準回路３の領域が形成され、半導体基板のＢ基板２ｂ
には浮遊基準回路４の領域が形成されている。そして、
ＧＮＤ基準回路３の領域にはレベルシフト抵抗８が形成
されている。また、浮遊基準回路４の領域は、ドレイン
Ｄの部分がＨＶＪＴ１０で囲まれており、さらに、外周
がＨＶＪＴ９で囲まれている。そして、浮遊基準回路４
のドレインＤ、ソースＳ、ゲートＧからアルミ配線が引
き出され、また、ＧＮＤ基準回路３のレベルシフト抵抗
８からもワイヤーボンディングなどによって配線が引き
出され、それぞれ所定の接続が行われている。

【００５１】このＨＶＪＴの構造は、Ｐ^-基板２１の表
面にＮ^-領域２２を形成し、ＰＮ接合の逆バイアスを用
いて高耐圧部分を分離し、さらに、Ｐ^-/Ｎ^-接合におけ
る接合部の曲率部分の電界を緩和するために、Ｎ^-領域
２２の表面にＰ^-領域２３を形成した、いわゆるRESURF
の原理に基づくDouble RESURF 構造を採用し、Ｐ^-/Ｎ^-
接合の平行平板の接合耐圧近くまで耐圧を向上させるた
めの耐圧構造ＨＶＪＴ９、１０を有している。

【００５２】すなわち、レベルダウン回路を形成する高
耐圧Ｐch ＭＯＳＦＥＴ７は、ＨＶＪＴ９に囲まれた浮
遊基準回路４内に形成され、そのドレインＤ部分は更に
内部のＨＶＪＴ１０で囲まれている。従って、高耐圧Ｐ
ch ＭＯＳＦＥＴ７のドレインＤ部分は、浮遊基準回路
４のＨＶＪＴ９と高耐圧Ｐch ＭＯＳＦＥＴ自身のＨＶ
ＪＴ１０とによって２重の耐圧構造を有している。ま
た、レベルシフト抵抗８は、ＧＮＤ基準回路３と同一の
基板２ａ上に形成され、高耐圧Ｐch ＭＯＳＦＥＴのド
レインＤから、ワイヤ配線などにより電気的に接続され
ている。

【００５３】図３は、本発明の第１の実施の形態におけ
るＨＶＩＣの内部構成を示すブロック図である。尚、同
図においては、簡略化のために、外部に接続される図示
しないインバータ回路は１アーム分のみを表示してい
る。同図において、ＨＶＩＣ１１が制御回路１２と浮遊
基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１
４とレベルアップ回路１５とレベルダウン回路１６とに
よって構成されているところは従来と同じである。ま
た、それぞれの動作も従来技術と同じである。

【００５４】この実施の形態の特徴は、浮遊基準ゲート
駆動回路１３およびＧＮＤ基準ゲート駆動回路１４が制
御回路１２と異なる基板上のＩＣとして分離して、それ
ぞれが駆動するＩＧＢＴの近くに配置されることであ
る。すなわち、制御回路１２はＡ基板２ａに形成され、
浮遊基準ゲート駆動回路１３はＢ基板２ｂに形成され、
ＧＮＤ基準ゲート駆動回路１４はＣ基板２ｃに形成され
ている。さらに、レベルアップ回路１５は、Ａ基板２ａ
とＢ基板２ｂとに分けて形成されている。すなわち、レ
ベルアップ回路１５は、制御回路１２と同一のＡ基板２
ａに高耐圧Ｎch ＭＯＳＦＥＴ５が形成され、浮遊基準
ゲート回路１３と同一のＢ基板２ｂにレベルシフト抵抗
６が分離して形成され両者が配線接続されている。

【００５５】また、レベルダウン回路１６も同様に、制
御回路１２と同一のＡ基板２ａと浮遊基準ゲート回路１
３と同一のＢ基板２ｂに分けて形成されている。すなわ
ち、レベルダウン回路１６を構成する高耐圧Ｐch ＭＯ
ＳＦＥＴ７が浮遊基準ゲート駆動回路１３と同一のＢ基
板２ｂ上に形成され、レベルシフト抵抗８が制御回路１
２と同一のＡ基板２ａ上 に形成され、ワイヤ配線で接
続されている。

【００５６】そして、浮遊基準ゲート駆動回路１３を形
成するＢ基板２ｂは、高電位側ＩＧＢＴ１７ａの近くに
配置されて、浮遊基準ゲート駆動回路１３と高電位側Ｉ
ＧＢＴ１７ａの距離を小さくし、ＧＮＤ基準ゲート駆動
回路１４を形成するＣ基板２ｃは、低電位側ＩＧＢＴ１
７ｂの近くに配置されて、ＧＮＤ基準ゲート駆動回路１
４と低電位側ＩＧＢＴ１７ｂの距離を小さくしているの
で、それぞれの配線による寄生インダクタンスを小さく
することができる。

【００５７】これによって、高電位側ＩＧＢＴ１７ａと
低電位側ＩＧＢＴ１７ｂとの転流時に発生するdv／dtに
よって、各ＩＧＢＴの寄生容量１８ａ、１８ｂに変異電
流が流れても、各寄生インダクタンス２０ａ、２０ｂが
小さいので、各寄生インダクタンス２０ａ，２０ｂの両
瑞に発生するＬ・dｉ(ｔ)／dt の逆起電力を小さく抑え
ることができる。すなわち、この逆起電力によってＩＧ
ＢＴのゲートにしきい値以上の電圧が印加される虞はな
くなり、ＩＧＢＴ１７ａまたはＩＧＢＴ１７ｂの何れか
が誤点弧して、ＶｃｃとＧＮＤとの間に接続されている
１アームのＩＧＢＴ１７ａ、１７ｂが短絡することもな
くなる。

【００５８】実施の形態２．次に、本発明の第二の実施
の形態を説明する。図４は、本発明の第二の実施の形態
におけるレベルシフト回路の要部を示す概略図である。
すなわち、図４における第二の実施の形態では、ＧＮＤ
基準回路３５と浮遊基準回路３４は異なる基板上に形成
されている点は、図１に示す第一の実施の形態と同じで
あるが、浮遊基準回路３４に高耐圧Ｐch ＭＯＳＦＥＴ
７が設けられておらず、浮遊基準回路３４を囲むＨＶＪ
Ｔが設けられていない点が図１と異なる。

【００５９】すなわち、Ａ基板３２ａにはＧＮＤ基準回
路３５が形成され、Ｂ基板３２ｂには浮遊基準回路３４
が形成されている。そして、図９に示したレベルアップ
回路は、図４においては、Ａ基板３２ａのＧＮＤ基準回
路３５内に形成される高耐圧Ｎch ＭＯＳＦＥＴ５と、
Ｂ基板３２ｂの浮遊基準回路３４内に形成されるレベル
シフト抵抗６とによって構成されている。そして、この
高耐圧Ｎch ＭＯＳＦＥＴ５のドレインとレベルシフト
抵抗６が配線により電気的に接続されている。

【００６０】一方、図１０に示したレベルダウン回路
は、図４においては、高耐圧Ｐch ＭＯＳＦＥＴ７とレ
ベルシフト抵抗８が共に、Ａ基板３２ａのＧＮＤ基準回
路３５内に形成されている。そして、この高耐圧Ｐch
ＭＯＳＦＥＴ７のソースとゲートのそれぞれからの配線
を介し、Ｂ基板３２ｂ上に形成されている浮遊基準回路
３４に電気的に接続されている。第二の実施の形態にお
ける構造の場合は、Ｂ基板３２ｂの浮遊基準回路３４内
に高耐圧Ｐch ＭＯＳＦＥＴ７を形成していないため、
浮遊基準回路３４の基板自体の電位を接地する必要がな
くなる。よって、浮遊基準回路３４の周囲をＨＶＪＴで
囲む必要がなくなる。従って、浮遊基準回路３４の基板
自体の電位を浮遊電位基準とすることが可能となる。こ
のため、耐圧構造部としては、ＧＮＤ基準回路３５内に
形成する高耐圧Ｎch ＭＯＳＦＥＴ５のドレインの周囲
を囲むＨＶＪＴ１０'、および高耐圧Ｐch ＭＯＳＦＥＴ
７のソースとゲートの周囲のＨＶＪＴ１０のみを形成す
るだけでよい。

【００６１】図５は、図４のレベルシフト回路のＡ−
Ａ'断面の構造図である。すなわち、この図は、具体的
な断面構造として、自己分離構造を用いたレベルダウン
回路の例を示しており、高耐圧Ｐch ＭＯＳＦＥＴ７を
使用したレベルダウン回路部分の断面構造を表してい
る。尚、図５では、図４のＧＮＤ基準回路３５を形成す
るＡ基板３２ａのみを表し、Ｂ基板３２ｂ上に形成され
る浮遊基準回路３４は省略している。また、高耐圧Ｐch
ＭＯＳＦＥＴ７のソースおよびゲート部分は、ＨＶＪ
Ｔ１０で囲まれており、各ＨＶＪＴの耐圧構造は前述し
た通りである。

【００６２】レベルダウン回路を構成する高耐圧Ｐch
ＭＯＳＦＥＴ７とレベルシフト抵抗８は、ＧＮＤ基準回
路３５と同一のＡ基板３２ａ上に形成され、高耐圧Ｐch
ＭＯＳＦＥＴ７はＨＶＪＴ１０で囲まれ、そのソース
ＳとゲートＧの電極は配線を介してＢ基板３２ｂ上に形
成された浮遊基準回路３４に電気的に接続されている。
また、レベルシフト抵抗８は、一方の端子がＧＮＤに接
地され、他方の端子が高耐圧Ｐch ＭＯＳＦＥＴ７のド
レインに電気的に接続されている。また、レベルシフト
抵抗８とドレインＤは配線によって接続されている。

【００６３】図６は、本発明の第２の実施の形態におけ
るＨＶＩＣの内部構成を示すブロック図である。尚、同
図は、簡略化のため、外部に接続されるインバータ回路
は１アーム分のみを表示している。同図において、ＨＶ
ＩＣ１１は、制御回路１２と浮遊基準ゲート駆動回路１
３とＧＮＤ基準ゲート駆動回路１４とレベルアップ回路
１５とレベルダウン回路１６とによって構成されている
ところは、図３の第１の実施の形態と同じである。ま
た、それぞれの動作も従来技術と同じである。

【００６４】この実施の形態は、第１の実施の形態と同
様に、浮遊基準ゲート駆動回路１３およびＧＮＤ基準ゲ
ート駆動回路１４が制御回路１２と異なる基板上のＩＣ
として分離して、それぞれが駆動するＩＧＢＴの近くに
配置されている。すなわち、制御回路１２はＡ基板３２
ａに形成され、浮遊基準ゲート駆動回路１３はＢ基板３
２ｂに形成され、ＧＮＤ基準ゲート駆動回路１４はＣ基
板２ｃに形成されている。

【００６５】さらに、レベルアップ回路１５は、Ａ基板
３２ａとＢ基板３２ｂとに分けて形成されている。すな
わち、レベルアップ回路１５は、制御回路１２と同一の
Ａ基板３２ａに高耐圧Ｎch ＭＯＳＦＥＴ５が形成さ
れ、浮遊基準ゲート駆動回路１３と同一のＢ基板３２ｂ
にレベルシフト抵抗６が分離して形成され、両者が配線
接続されている。一方、レベルダウン回路１６は、高耐
圧Ｐch ＭＯＳＦＥＴ７とレベルシフト抵抗８が共に制
御回路１２と同一のＡ基板３２ａ上に形成され、高耐圧
Ｐch ＭＯＳＦＥＴ７のソースとドレインから、ワイヤ
配線等により浮遊基準ゲート駆動回路１３に電気的に接
続されている。すなわち、Ａ基板３２ａとＢ基板３２ｂ
とは、レベルアップ回路１５を構成する高耐圧Ｎch Ｍ
ＯＳＦＥＴ５のドレイン配線、およびレベルダウン回路
１６を構成する高耐圧Ｐch ＭＯＳＦＥＴ７のソースと
ゲートの配線を介して接続されている。

【００６６】第２の実施の形態の場合は、このような構
成によって、浮遊基準ゲート駆動回路１３とＧＮＤ基準
ゲート駆動回路１４をＩＧＢＴ１７ａ、１７ｂの近傍に
配置することが可能となる。したがって、各ＩＧＢＴ１
７ａ、１７ｂのゲートと浮遊基準電位との間の配線によ
るインダクタンスの影響を小さくすることができる。さ
らに、耐圧構造を有するＨＶＩＣの構成は、制御回路１
２とレベルアップ回路１５とレベルダウン回路１６で構
成されるＡ基板３２ａのみでよく、浮遊基準回路３４全
体をＨＶＪＴで囲む必要がなくなるので、基板全体の面
積を、第１の実施の形態に比べて、さらに縮小化するこ
とができる。

【００６７】本実施の形態によれば、浮遊基準回路のチ
ップサイズの縮小比率は、６００Ｖ耐圧クラスで略２０
〜４０％程サイズを縮小することができ、１２００Ｖ耐
圧クラスで略３０〜５０％程サイズを縮小することがで
きるので、材料費の低減、歩留りの向上などにより、制
御用ＩＣのコストダウンに大きく貢献することができ
る。

【００６８】実施の形態３．本発明の第３の実施の形態
について説明する。図１３は、本発明の第３の実施の形
態におけるレベルシフト回路の要部を示す概略図であ
る。基本的な構成は、本発明の第１の実施例とほぼ同様
である。図１３における第３の実施の形態が図１の第１
の実施例と異なるところは、高耐圧ＭＯＳＦＥＴの代わ
りに高耐圧バイポーラトランジスタを適用しているとこ
ろである。すなわち、図１３においては、レベルアップ
回路として、高耐圧Ｎｃｈ ＭＯＳＦＥＴの代わりに高
耐圧ＮＰＮバイポーラトランジスタを適用し、レベルダ
ウン回路として、高耐圧ＰｃｈＭＯＳＦＥＴの代わりに
高耐圧ＰＮＰバイポーラトランジスタを適用していると
ころである。

【００６９】図１９は、レベルアップ回路の具体的な回
路図の一例である。すなわち、高耐圧ＮＰＮバイポーラ
トランジスタのコレクタ側にレベルシフト抵抗を接続し
た構成となっている。高耐圧ＮＰＮバイポーラトランジ
スタのベースをエミッタ電極に対して、しきい値以上の
正電位にバイアスすると、高耐圧ＮＰＮバイポーラトラ
ンジスタがＯＮ状態となり、レベルシフト抵抗に電流が
流れて信号電圧が発生し、ＯＵＴ１より信号を出力す
る。

【００７０】ここで、抵抗４２は、ベース電流を制限す
る抵抗であり、省略しても良い。また、抵抗４３は、高
耐圧ＮＰＮバイポーラトランジスタに帰還をかけ定電流
性を向上させたり、ベース電流を制限したりするための
抵抗であり、省略しても良い。図２０は、レベルダウン
回路の具体的な回路の一例である。すなわち、高耐圧Ｐ
ＮＰバイポーラトランジスタのコレクタ側にレベルシフ
ト抵抗を接続した構成となっている。高耐圧ＰＮＰバイ
ポーラトランジスタのベースをエミッタ電極に対して、
しきい値以上の負電位にバイアスすると、高耐圧ＰＮＰ
バイポーラトランジスタがＯＮ状態となり、レベルシフ
ト抵抗に電流が流れて信号電圧が発生し、ＯＵＴ１より
信号を出力する。

【００７１】ここで、抵抗４４は、ベース電流を制限す
る抵抗であり、省略しても良い。また、抵抗４５は、高
耐圧ＰＮＰバイポーラトランジスタに帰還をかけ定電流
性を向上させたり、ベース電流を制限したりするための
抵抗であり、省略しても良い。図１３における第３の実
施の形態が図１１の従来技術と異なる点は、ＧＮＤ基準
回路３と浮遊基準回路４とが異なる基板上に形成されて
いるところである。すなわち、図１３において、Ａ基板
２ａにはＧＮＤ基準回路３が形成され、Ｂ基板２ｂには
浮遊基準回路４が形成されている。

【００７２】図１９に示したレベルアップ回路は、図１
３においては、Ａ基板２ａのＧＮＤ基準回路３内に形成
された高耐圧ＮＰＮバイポーラトランジスタ５と、Ｂ基
板２ｂの浮遊基準回路４内に形成されたレベルシフト抵
抗６とによって構成されている。この高耐圧ＮＰＮバイ
ポーラトランジスタ５のコレクタとレベルシフト抵抗６
はワイヤボンド等による配線によって電気的に接続され
ている。なお、Ａ基板２ａのＧＮＤ基準回路３に形成さ
れた高耐圧ＮＰＮバイポーラトランジスタ５のコレクタ
部分は、ＨＶＪＴ１０’で囲まれ、ＧＮＤ基準回路３に
対して耐圧の保たれた構造となっている。

【００７３】一方、図２０に示したレベルダウン回路
は、図１３においては、Ｂ基板２ｂの浮遊基準回路４内
に形成された高耐圧ＰＮＰバイポーラトランジスタ７
と、Ａ基板２ａのＧＮＤ基準回路３内に形成されたレベ
ルシフト抵抗８とによって構成されている。この高耐圧
ＰＮＰバイポーラトランジスタ７のコレクタとレベルシ
フト抵抗８はワイヤボンド等の配線により電気的に接続
されている。また、浮遊基準回路４は、ＨＶＪＴ９で周
囲を囲まれ、Ｂ基板２ｂ自体の電位と電気的に絶縁され
ている。さらに、浮遊基準回路４内に構成された高耐圧
ＰＮＰバイポーラトランジスタ７のコレクタ部分は、Ｈ
ＶＪＴ１０を介して、浮遊基準回路４に対して耐圧の保
たれた構造となっている。

【００７４】図１４は、図１３のレベルシフト回路のＡ
−Ａ’断面の構造図である。すなわち、この図は、第３
の実施の形態における自己分離構造を用いたレベルダウ
ン回路の具体的な断面構造であり、高耐圧ＰＮＰバイポ
ーラトランジスタを使用したレベルダウン回路部分の断
面構造を示している。図１４では、半導体基板のＡ基板
２ａにはＧＮＤ基準回路３の領域が形成され、半導体基
板のＢ基板２ｂには浮遊基準回路４の領域が形成されて
いる。そして、ＧＮＤ基準回路３の領域にはレベルシフ
ト抵抗８が形成されている。また、浮遊基準回路４の領
域には、コレクタＣの部分がＨＶＪＴ１０で囲まれてお
り、さらに、外周がＨＶＪＴ９で囲まれている。そし
て、浮遊基準回路４のコレクタＣ、エミッタＥ、ベース
Ｂからアルミ配線が引き出され、また、ＧＮＤ基準回路
３のレベルシフト抵抗８からもワイヤーボンディングな
どによって配線が引き出され、それぞれ所定の接続が行
われている。

【００７５】このＨＶＪＴ構造は、Ｐ^-基板２１の表面
にＮ^-領域２２を形成し、ＰＮ接合の逆バイアスを用い
て高耐圧部分を分離し、さらに、Ｐ^-／Ｎ^-接合における
接合部の曲率部分の電界を緩和するために、Ｎ^-領域２
２の表面にＰ^-領域２３を形成した、いわゆるＲＥＳＵ
ＲＦの原理に基づくＤｏｕｂｌｅ ＲＥＳＵＲＦ構造を
採用し、Ｐ^-／Ｎ^-接合の平行平板の接合耐圧近くまで耐
圧を向上させるための耐圧構造ＨＶＪＴ９、１０を有し
ている。

【００７６】すなわち、レベルダウン回路を形成する高
耐圧ＰＮＰバイポーラトランジスタ７は、ＨＶＪＴ９に
囲まれた浮遊基準回路４内に形成され、そのコレクタＣ
部分は更に内部のＨＶＪＴ１０で囲まれている。従っ
て、高耐圧ＰＮＰバイポーラトランジスタ７のコレクタ
Ｃ部分は、浮遊基準回路４のＨＶＪＴ９と高耐圧ＰＮＰ
バイポーラトランジスタ自身のＨＶＪＴ１０とによって
２重の耐圧構造を有している。また、レベルシフト抵抗
８は、ＧＮＤ基準回路３と同一の基板２ａ上に形成さ
れ、高耐圧ＰＮＰバイポーラトランジスタのコレクタＣ
から、ワイヤ配線などにより電気的に接続されている。

【００７７】図１５は、本発明の第３の実施の形態にお
けるＨＶＩＣの内部構造を示すブロック図である。尚、
同図においては、簡略化のために、外部に接続される図
示しないインバータ回路は１アーム分のみを表示してい
る。同図において、ＨＶＩＣ１１が制御回路１２と浮遊
基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１
４とレベルアップ回路１５とレベルダウン回路１６とに
よって構成されているところは従来と同じである。

【００７８】この実施の形態の特徴は、浮遊基準ゲート
駆動回路１３およびＧＮＤ基準ゲート駆動回路１４が制
御回路１２と異なる基板上のＩＣとして分離して、それ
ぞれが駆動するＩＧＢＴの近くに配置されることであ
る。すなわち、制御回路１２はＡ基板２ａに形成され、
浮遊基準ゲート駆動回路１３はＢ基板２ｂに形成され、
ＧＮＤ基準ゲート駆動回路１４はＣ基板２ｃに形成され
ている。さらに、レベルアップ回路１５は、Ａ基板２ａ
とＢ基板２ｂとに分けて形成されている。すなわち、レ
ベルアップ回路１５は、制御回路１２と同一のＡ基板２
ａに高耐圧ＮＰＮバイポーラトランジスタ５が形成さ
れ、浮遊基準ゲート駆動回路１３と同一のＢ基板２ｂに
レベルシフト６抵抗が分離して形成され両者が配線接続
されている。

【００７９】また、レベルダウン回路１６も同様に、制
御回路１２と同一のＡ基板２ａと浮遊基準ゲート駆動回
路１３と同一のＢ基板２ｂに分けて形成されている。す
なわち、レベルダウン回路１６を構成する高耐圧ＰＮＰ
バイポーラトランジスタ７が浮遊基準ゲート駆動回路１
３と同一のＢ基板２ｂ上に形成され、レベルシフト抵抗
８が制御回路１２と同一のＡ基板２ａ上に形成され、ワ
イヤ配線で接続されている。

【００８０】そして、浮遊基準ゲート駆動回路１３を形
成するＢ基板２ｂは、高電位側ＩＧＢＴ１７ａの近くに
配置されて、浮遊基準ゲート駆動回路１３と高電位側Ｉ
ＧＢＴ１７ａの距離を小さくし、ＧＮＤ基準ゲート駆動
回路１４を形成するＣ基板２ｃは、低電位側ＩＧＢＴ１
７ｂの近くに配置されて、ＧＮＤ基準ゲート駆動回路１
４と低電位側ＩＧＢＴ１７ｂの距離を小さくしているの
で、それぞれの配線による寄生インダクタンスを小さく
することができる。

【００８１】これによって、高電位側ＩＧＢＴ１７ａと
低電位側ＩＧＢＴ１７ｂとの転流時に発生するｄｖ／ｄ
ｔによって、各ＩＧＢＴの寄生容量１８ａ、１８ｂに変
異電流が流れても、各寄生インダクタンス２０ａ、２０
ｂが小さいので、各寄生インダクタンス２０ａ、２０ｂ
の両端に発生するＬ・ｄｉ（ｔ）／ｄｔの逆起電力を小
さく抑えることができる。すなわち、この逆起電力によ
ってＩＧＢＴのゲートにしきい値以上の電圧が印加され
る虞はなくなり、ＩＧＢＴ１７ａまたはＩＧＢＴ１７ｂ
の何れかが誤点弧して、ＶｃｃとＧＮＤとの間に接続さ
れている１アームのＩＧＢＴ１７ａ、１７ｂが短絡する
こともなくなる。

【００８２】さらに、この実施例の場合、レベルシフタ
に高耐圧ＭＯＳＦＥＴを使用せず、高耐圧バイポーラト
ランジスタを使用するため、ゲートのしきい値の変動
や、それに伴うチャネルリークなどの長期信頼性の問題
を解消出来る。

【００８３】実施の形態４.本発明の第４の実施の形態
について説明する。図１６は、本発明の第４の実施の形
態におけるレベルシフト回路の要部を示す概略図であ
る。基本的な構成は、本発明の第２の実施例とほぼ同じ
である。図１６における第４の実施の形態が図４におけ
る第２の実施例と異なるところは、高耐圧ＭＯＳＦＥＴ
の代わりに高耐圧バイポーラトランジスタを適用してい
るところである。すなわち、図１６においては、レベル
アップ回路として高耐圧Ｎｃｈ ＭＯＳＦＥＴの代わり
に高耐圧ＮＰＮバイポーラトランジスタを適用し、レベ
ルダウン回路として、高耐圧Ｐｃｈ ＭＯＳＦＥＴの代
わりに高耐圧ＰＮＰバイポーラトランジスタを適用して
いるところである。

【００８４】すなわち、Ａ基板３２ａにはＧＮＤ基準回
路３５が形成され、Ｂ基板３２ｂには浮遊基準回路３４
が形成されている。そして、図１９に示したレベルアッ
プ回路は、図１６においては、Ａ基板３２ａのＧＮＤ基
準回路３５内に形成される高耐圧ＮＰＮバイポーラトラ
ンジスタ５と、Ｂ基板３２ｂの浮遊基準回路３４内に形
成されるレベルシフト抵抗６とによって構成されてい
る。そして、この高耐圧ＮＰＮバイポーラトランジスタ
５のコレクタとレベルシフト抵抗６が配線により電気的
に接続されている。

【００８５】一方、図２０に示したレベルダウン回路
は、図１６においては、高耐圧ＰＮＰバイポーラトラン
ジスタ７とレベルシフト抵抗８が共に、Ａ基板３２ａの
ＧＮＤ基準回路３５内に形成されている。そして、この
高耐圧ＰＮＰバイポーラトランジスタ７のエミッタとベ
ースのそれぞれからの配線を介し、Ｂ基板３２ｂ上に形
成されている浮遊基準回路３４に電気的に接続されてい
る。第４の実施の形態における構造の場合は、Ｂ基板３
２ｂの浮遊基準回路３４内に高耐圧ＰＮＰバイポーラト
ランジスタ７を形成していないため、浮遊基準回路３４
の基板自体の電位を接地する必要がなくなる。よって、
浮遊基準回路３４の周囲をＨＶＪＴで囲む必要がなくな
る。従って、浮遊基準回路３４の基板自体の電位を浮遊
電位基準とすることが可能となる。このため、耐圧構造
部としては、ＧＮＤ基準回路３５内に形成する高耐圧Ｎ
ＰＮバイポーラトランジスタ５のコレクタの周囲を囲む
ＨＶＪＴ１０’、および高耐圧ＰＮＰバイポーラトラン
ジスタ７のエミッタとベースの周囲のＨＶＪＴ１０のみ
を形成するだけでよい。

【００８６】図１７は、図１６のレベルシフト回路のＡ
−Ａ’断面の構造図である。すなわち、この図は、具体
的な断面構造として、自己分離構造を用いたレベルダウ
ン回路の例を示しており、高耐圧ＰＮＰバイポーラトラ
ンジスタ７を使用したレベルダウン回路部分の断面構造
を表わしている。尚、図１７では、図１６のＧＮＤ基準
回路３５を形成するＡ基板３２ａのみを表わし、Ｂ基板
３２ｂ上に形成される浮遊基準回路３４は省略してい
る。また、高耐圧ＰＮＰバイポーラトランジスタ７のエ
ミッタおよびベース部分は、ＨＶＪＴ１０で囲まれてお
り、各ＨＶＪＴの耐圧構造は前述した通りである。

【００８７】レベルダウン回路を構成する高耐圧ＰＮＰ
バイポーラトランジスタ７とレベルシフト抵抗８は、Ｇ
ＮＤ基準回路３５と同一のＡ基板３２ａ上に形成され、
高耐圧ＰＮＰバイポーラトランジスタ７は、ＨＶＪＴ１
０で囲まれ、そのエミッタＥとベースＢの電極は配線を
介してＢ基板３２ｂ上に形成された浮遊基準回路３４に
電気的に接続されている。また、レベルシフト抵抗８
は、一方の端子がＧＮＤに接地され、他方の端子が高耐
圧ＰＮＰバイポーラトランジスタ７のコレクタに電気的
に接続されている。また、レベルシフト抵抗８とコレク
タＣは配線によって接続されている。

【００８８】図１８は、本発明の第４の実施の形態にお
けるＨＶＩＣの内部構造を示すブロック図である。尚、
同図は、簡略化のため、外部に接続されるインバータ回
路は１アーム分のみを表示している。同図において、Ｈ
ＶＩＣ１１は、制御回路１２と浮遊基準ゲート駆動回路
１３とＧＮＤ基準ゲート駆動回路１４とレベルアップ回
路１５とレベルダウン回路１６とによって構成されてい
るところは、 図１５の第３の実施の形態と同じであ
る、また、それぞれの動作も従来技術と同じである。

【００８９】この実施の形態は、第３の実施の形態と同
様に、浮遊基準ゲート駆動回路１３およびＧＮＤ基準ゲ
ート駆動回路１４が制御回路１２と異なる基板上のＩＣ
として分離して、それぞれが駆動するＩＧＢＴの近くに
配置されている。すなわち、制御回路１２はＡ基板３２
ａに形成され、浮遊基準ゲート駆動回路１３はＢ基板３
２ｂに形成され、ＧＮＤ基準ゲート駆動回路１４はＣ基
板２ｃに形成されている。

【００９０】さらに、レベルアップ回路１５は、Ａ基板
３２ａとＢ基板３２ｂとに分けて形成されている。すな
わち、レベルアップ回路１５は、制御回路１２と同一の
Ａ基板３２ａに高耐圧ＮＰＮバイポーラトランジスタ５
が形成され、浮遊基準ゲート駆動回路１３と同一のＢ基
板３２ｂにレベルシフト抵抗６が分離して形成され、両
者が配線接続されている。一方、レベルダウン回路１６
は、高耐圧ＰＮＰバイポーラトランジスタ７とレベルシ
フト抵抗８が共に制御回路１２と同一のＡ基板３２ａ上
に形成され、高耐圧ＰＮＰバイポーラトランジスタ７の
ベースとエミッタから、ワイヤ配線等によりと浮遊基準
ゲート駆動回路１３に電気的に接続されている。すなわ
ち、Ａ基板３２ａとＢ基板３２ｂとは、レベルアップ回
路１５を構成する高耐圧ＮＰＮバイポーラトランジスタ
５のコレクタ配線、およびレベルダウン回路１６を構成
する高耐圧ＰＮＰバイポーラトランジスタ７のエミッタ
とベースの配線を介して接続されている。

【００９１】第４の実施の形態の場合は、このような構
成によって、浮遊基準ゲート駆動回路１３とＧＮＤ基準
ゲート駆動回路１４をＩＧＢＴ１７ａ、１７ｂの近傍に
配置することが可能となる。従って、各ＩＧＢＴ１７
ａ、１７ｂのゲートと浮遊基準電位との間の配線による
インダクタンスの影響を小さくすることができる。さら
に、耐圧構造を有するＨＶＩＣの構成は、制御回路１２
とレベルアップ回路１５とレベルダウン回路１６で構成
されるＡ基板３２ａのみでよく、浮遊基準回路３４全体
をＨＶＪＴで囲む必要がなくなるので、基板全体の面積
を、第１の実施の形態に比べて、さらに縮小化すること
ができる。

【００９２】本実施の形態によれば、浮遊基準回路のチ
ップサイズの縮小比率は、６００Ｖ耐圧クラスで略２０
〜４０％程サイズを縮小することができ、１２００Ｖ耐
圧クラスで略３０〜５０％程サイズを縮小することがで
きるので、材料費の低減、歩留りの向上などにより、制
御用ＩＣのコストダウンに大きく貢献することができ
る。さらに、この実施例の場合、レベルシフタに高耐圧
ＭＯＳＦＥＴを使用せず、高耐圧バイポーラトランジス
タを使用するため、ゲートのしきい値の変動や、それに
伴うチャネルリークなどの長期信頼性の問題を解消出来
る。

【００９３】

【発明の効果】以上説明したように、本発明の半導体装
置としての制御用ＩＣによれば、浮遊基準ゲート駆動回
路およびＧＮＤ基準ゲート駆動回路をＩＧＢＴの近くに
設置することができる。よって各ゲート駆動回路と各Ｉ
ＧＢＴとを接続するワイヤ配線は、従来技術に比べて短
くすることができ、配線による寄生インダクタンスを小
さくすることができる。従って、２個のＩＧＢＴの転流
現象に伴って、ＩＧＢＴのコレクターゲート間の寄生容
量に変位電流が流れても、この変位電流によって生じる
寄生インダクタンスの逆起電力を小さくすることがで
き、ＩＧＢＴの誤動作を防止することができる。また、
本発明の半導体装置によれば、浮遊基準回路の周囲を耐
圧構造部（ＨＶＪＴ）で囲む必要がなくなるので、浮遊
基準回路のチップサイズを縮小化することができ、製品
のコストダウンを図ることができる。また、本発明の半
導体装置によれば、レベルシフタに高耐圧ＭＯＳＦＥＴ
を使用せず、高耐圧バイポーラトランジスタを使用する
ため、ゲートのしきい値の変動や、それに伴うチャネル
リークなどの長期信頼性の問題を解消出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるレベルシフ
ト回路の要部の概略図である。

【図２】図１のレベルシフト回路のＡ−Ａ'断面の構造
図である。

【図３】本発明第１の実施の形態におけるＨＶＩＣの内
部構成を示すブロック図である。

【図４】本発明の第２の実施の形態におけるレベルシフ
ト回路の要部の概略図である。

【図５】図４のレベルシフト回路のＡ−Ａ'断面の構造
図である。

【図６】本発明第２の実施の形態におけるＨＶＩＣの内
部構成を示すブロック図である。

【図７】モータ制御用インバータの主回路部分の回路構
成図である。

【図８】図７で用いられている従来のＨＶＩＣの内部構
成を示すブロック図である。

【図９】レベルアップ回路の具体的な回路図の一例であ
る。

【図１０】レベルダウン回路の具体的な回路図の一例で
ある。

【図１１】従来のレベルシフト回路を半導体基板に形成
したときの要部概略図である。

【図１２】図１１のレベルシフト回路のＡ−Ａ'断面の
構造図である。

【図１３】本発明の第３の実施の形態におけるレベルシ
フト回路の要部の概略図である。

【図１４】図１３のレベルシフト回路のＡ−Ａ′断面の
構造図である。

【図１５】本発明の第３の実施の形態におけるＨＶＩＣ
の内部構成を示すブロック図である。

【図１６】本発明の第４の実施の形態におけるレベルシ
フト回路の要部の概略図である。

【図１７】図１６のレベルシフト回路のＡ−Ａ′断面の
構造図である。

【図１８】本発明の第４の実施の形態におけるＨＶＩＣ
の内部構成を示すブロック図である。

【図１９】高耐圧ＮＰＮバイポーラトランジスタを用い
たレベルアップ回路の具体的な回路図の一例である。

【図２０】高耐圧ＰＮＰバイポーラトランジスタを用い
たレベルダウン回路の具体的な回路図の一例である。

【符号の説明】

１ 基板 ２ａ、３２ａ Ａ基板 ２ｂ、３２ｂ Ｂ基板 ２ｃ Ｃ基板 ３、３３ ＧＮＤ基準回路 ４、３４ 浮遊基準回路 ５ 高耐圧Ｎch ＭＯＳＦＥＴ ６、８レベルシフト抵抗 ７ 高耐圧Ｐch ＭＯＳＦＥＴ ９、１０、１０' ＨＶＪＴ（高耐圧終端接合構造） １１ ＨＶＩＣ １２ 制御回路 １３ 浮遊基準ゲート駆動回路 １４ ＧＮＤ基準ゲート駆動回路 １５ レベルアップ回路 １６ レベルダウン回路 １７ａ 高電位側ＩＧＢＴ １７ｂ 低電位側ＩＧＢＴ １８ａ、１８ｂ 寄生容量 １９ａ 高電位側帰還ダイオード １９ｂ 低電位側帰還ダイオード ２０ａ 高電位側寄生インダクタンス ２０ｂ 低電位側寄生インダクタンス ２１、３１ Ｐ^-基板 ２２、３２ Ｎ^-領域 ２３、３３ Ｐ^-領域

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BG03 BG09 BH02 BH06 BH07 BH09 BH19 DF17 EZ20 5F040 DB10 EC18 EC19 EF18 EJ03 EK00 EM01 5F048 AA01 AA05 AA07 AB10 AC07 AC10 BB01 BC05 BF02 BH01 BH04 CA01 CA05

Claims (13)

【特許請求の範囲】
1. 【請求項１】 ＧＮＤレベルを電位の基準とするＧＮＤ
   基準回路とＧＮＤレベルより相対的に高い電位を基準と
   する浮遊基準回路とを有する半導体装置において、 前記ＧＮＤ基準回路と前記浮遊基準回路とを異なる半導
   体基板に形成したことを特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、 前記ＧＮＤ基準回路と前記浮遊基準回路とがレベルシフ
   ト回路を介して接続されていることを特徴とする半導体
   装置。
3. 【請求項３】 請求項２に記載の半導体装置において、 前記レベルシフト回路は、Ｎch ＭＯＳＦＥＴと、該Ｎc
   h ＭＯＳＦＥＴのドレインに接続された第１の抵抗とに
   よって構成され、前記Ｎch ＭＯＳＦＥＴは前記ＧＮＤ
   基準回路と同一の半導体基板に形成され、前記第１の抵
   抗は前記浮遊基準回路と同一の半導体基板に形成される
   レベルアップ回路を有することを特徴とする半導体装
   置。
4. 【請求項４】 請求項２に記載の半導体装置において、 前記レベルシフト回路は、Ｐch ＭＯＳＦＥＴと、該Ｐc
   h ＭＯＳＦＥＴのドレインに接続された第２の抵抗とに
   よって構成され、前記Ｐch ＭＯＳＦＥＴは、前記浮遊
   基準回路と同一の半導体基板に形成され、前記第２の抵
   抗は、前記ＧＮＤ基準回路と同一の半導体基板に形成さ
   れるレベルダウン回路を有することを特徴とする半導体
   装置。
5. 【請求項５】 請求項２に記載の半導体装置において、 前記レベルシフト回路は、Ｐch ＭＯＳＦＥＴと、該Ｐc
   h ＭＯＳＦＥＴのドレインに接続された第３の抵抗とに
   よって構成され、 前記Ｐch ＭＯＳＦＥＴと前記第３の抵抗は、共に、前
   記ＧＮＤ基準回路と同一の半導体基板に形成されるレベ
   ルダウン回路を有することを特徴とする半導体装置。
6. 【請求項６】 請求項１乃至請求項５のいずれかに記載
   の半導体装置において、 前記浮遊基準回路は、電源の高電位側とグランド側との
   間に少なくとも２個が直列に接続されているスイッチン
   グデバイスのうちの高電位側に接続されているスイッチ
   ングデバイスのゲートを駆動するための浮遊基準ゲート
   駆動回路であり、前記ＧＮＤ基準回路は前記浮遊基準ゲ
   ート駆動回路に信号を与えたり、受けたりするＧＮＤ基
   準の制御回路であることを特徴とする半導体装置。
7. 【請求項７】 請求項６に記載の半導体装置において、 電源の高電位側とグランド側との間に少なくとも２個が
   直列に接続されているスイッチングデバイスの内の低電
   位側に接続されているスイッチングデバイスのゲートを
   駆動するためのＧＮＤ基準ゲート駆動回路が、前記ＧＮ
   Ｄ基準回路とは異なる半導体基板に形成されていること
   を特徴とする半導体装置。
8. 【請求項８】 請求項７に記載の半導体装置において、 前記浮遊基準ゲート駆動回路と前記ＧＮＤ基準ゲート駆
   動回路とが、前記スイッチングデバイスそれぞれのゲー
   ト付近に設置されていることを特徴とする半導体装置。
9. 【請求項９】 異なる電位間に少なくとも２個が直列に
   接続されているスイッチングデバイスを制御する半導体
   装置において、 前記スイッチングデバイスをオン／オフするゲート駆動
   回路と、 前記ゲート駆動回路を制御する制御回路とを備え、 前記ゲート駆動回路と前記制御回路をそれぞれ異なる半
   導体基板に形成したことを特徴とする半導体装置。
10. 【請求項１０】 請求項２に記載の半導体装置におい
    て、 前記レベルシフト回路は、ＮＰＮバイポーラトランジス
    タと、該ＮＰＮバイポーラトランジスタのコレクタに接
    続された第４の抵抗とによって構成され、前記ＮＰＮバ
    イポーラトランジスタは、前記ＧＮＤ基準回路と同一の
    半導体基板に形成され、前記第４の抵抗は前記浮遊基準
    回路と同一の半導体基板に形成されるレベルアップ回路
    を有することを特徴とする半導体装置。
11. 【請求項１１】 請求項２に記載の半導体装置におい
    て、 前記レベルシフト回路は、ＰＮＰバイポーラトランジス
    タと、該ＰＮＰバイポーラトランジスタに接続された第
    ５の抵抗とによって構成され、前記ＰＮＰバイポーラト
    ランジスタは、前記浮遊基準回路と同一の半導体基板に
    形成され、前記第４の抵抗は前記ＧＮＤ基準回路と同一
    の半導体基板に形成されるレベルダウン回路を有するこ
    とを特徴とする半導体装置。
12. 【請求項１２】 請求項２に記載の半導体装置におい
    て、 前記レベルシフト回路は、ＰＮＰバイポーラトランジス
    タと、該ＰＮＰバイポーラトランジスタのコレクタに接
    続された第６の抵抗とによって構成され、前記ＰＮＰバ
    イポーラトランジスタと前記第６の抵抗は、共に、前記
    ＧＮＤ基準回路と同一の半導体基板に形成されるレベル
    ダウン回路を有することを特徴とする半導体装置。
13. 【請求項１３】 請求項１０乃至請求項１２のいずれか
    に記載の半導体装置において、 前記浮遊基準回路は、電源の高電位側とグランド側との
    間に少なくとも２個が直列に接続されているスイッチン
    グデバイスの内の高電位側に接続されているスイッチン
    グデバイスのゲートを駆動するための浮遊基準ゲート駆
    動回路であり、前記ＧＮＤ基準回路は、前記浮遊基準ゲ
    ート駆動回路に信号を与えたり、受けたりするＧＮＤ基
    準の制御回路であることを特徴とする半導体装置。