JP2007088198A - 半導体装置 - Google Patents

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Abstract

【課題】 不要な電流路の形成が防止でき、正常な信号伝達が可能な半導体装置を提供する。
【解決手段】 一方の主面の表面領域にＮ−領域と、そのＮ−領域の一部又はそのＮ−領域に隣接して設けられたＰ領域とを有するＰ型基板に設けられた半導体装置であって、その半導体装置は、Ｐ領域の表層部の一部に互いに分離して設けられた第１Ｎ型領域及び第２Ｎ型領域と、第１Ｎ型領域の上に設けられた第１電極と、第２Ｎ型領域の上に設けられた第２電極と、第１Ｎ型領域と第２Ｎ型領域の間のＰ領域の表面に設けられたゲート電極とを有してなる半導体素子を含み、第１Ｎ型領域及び第２Ｎ型領域がＰ領域によって囲まれて、Ｎ−領域と分離されている。
【選択図】図１

Description

本発明は、例えば、レベルシフト回路に用いられるＮＭＯＳＦＥＴを含む半導体装置に関する。
例えば、絶縁ゲートバイポーラトランジスタのハイサイド側のゲートの駆動回路は、半導体基板１を用いて、例えば、図１６，１８に示すように構成されている。
この駆動回路は、図１９に示すように、それぞれＮＭＯＳＦＥＴ１３１（又は１３２）と抵抗Ｒからなる２つのレベルシフト回路と、それぞれＣＭＯＳロジックからなるハイサイド制御ロジック５１とローサイド制御ロジック５２とを含み、絶縁ゲートバイポーラトランジスタ６１，６２のゲートの駆動回路として働く。このようなシフトされたレベルの信号を出力するレベルシフト回路を含む高圧電力用集積回路は、従来からあり（例えば、特許文献１）、典型的には図１９に示すようにＩＧＢＴによるハーフブリッジ接続でのハイサイド側ＩＧＢＴのゲートの駆動回路を構成するＣＭＯＳロジックなどに用いられる。尚、図１６等に示すＣＭＯＳはフローティング電源上で動作する構成例である。
図１６，１８において、１はＰ−基板、２はＮ−エピタキシャル層、３はＮ−エピタキシャル層２の表面からＰ−基板１に達するように形成されたＰ領域、１０４ａはＮ−エピタキシャル層２の表面に形成されたＰ領域、１０４ｂはＰ領域１０４ａから離れて形成されたＰ−領域で、Ｐ＋領域３に導通している（図１８参照）。
また、５は前記Ｐ領域１０４ａの表面上に形成されたＮ＋領域、１０７ａはＰ−領域１０４ｂに囲まれて、Ｎ−エピタキシャル層２の表面に形成されたＮ＋領域、１０７ｂはＰ−領域１０４ｂの外部に形成されたＮ＋領域、８はＰ領域１０４ａの表面に形成されたＰ＋領域、９はＰ＋領域３に接して形成された基板電極、１０はＮ＋領域５とＰ＋領域８に接して形成されたソース電極、１１はＮ＋領域５とＮ−エピタキシャル領域２に挟まれたＰ領域１０４ａの表面上の絶縁膜上に形成されたゲート電極、１２はＮ＋領域１０７ａに接して形成されたドレイン電極、１３はＮ＋領域１０７ｂの表面上に形成されたフローティング電源電極である。
図１６には、表面電界を均一化するダブルリサーフ（Double-RESURF）技術を適用した例を示しており、図１６にはＶｏｕｔが最も高い電位（≒Vh）となった場合の空乏層の伸び（２つの点線で挟まれた部分）も示しており、ここでは、電圧印加と同時にＮ−層２とＰ−領域４ｂが同時に空乏化する一方、前述のＣＭＯＳ領域には空乏層が到達せず、基板電位に対して高電位を保った状態で正常動作できる事を示している。
図１９に示す回路構成では、通常の基板電位基準のロジック信号をフローティング電位のロジック回路に伝達するＮＭＯＳ１３１またはＮＭＯＳ１３２が必須であり、図１８に示すような平面構成となっており、それぞれ図１６に示す断面構造を有するＮＭＯＳが構成されている。このように構成された駆動回路において、ＮＭＯＳ１３１をオン状態とすると抵抗Ｒに電流が流れ、Ｖ１とＶｄの間に電位差が発生する。
ここで、Ｎ＋領域１０７ａ,１０７ｂ間はＮ−エピタキシャル層２で繋がっているが、Ｎ−エピタキシャル層２が空乏化して空乏層の電位障壁により電子電流は遮断される。
米国特許第５８０１４１８号
しかしながら、図１６に示す従来の構成では、Ｖ１に加わる電圧が低下するとＮ−エピタキシャル層２に空乏化していない領域が発生し、その空乏化していない部分に電流路が形成されるという問題があった（図１７において抵抗Ｒｐと示している部分が電流路）。
このために、実効的なＲが低下してしまい、正常な信号伝達が出来なくなるという不具合があった。
この問題は、ＮＭＯＳが複数形成されている場合（上面図は図１８、回路は図１９）はさらに深刻で、このＪＦＥＴは複数のＮＭＯＳ相互間でも形成されてしまい、対策が極めて困難であった。
そこで、本発明は、不要な電流路の形成が防止でき、正常な信号伝達が可能な半導体装置を提供することを目的とする。
以上の目的を達成するために、本発明に係る半導体装置は、一方の主面の表面領域にＮ−領域と、そのＮ−領域の一部又はそのＮ−領域に隣接して設けられたＰ領域とを有するＰ型基板に設けられた半導体装置であって、該半導体装置は、前記Ｐ領域の表層部の一部に互いに分離して設けられた第１Ｎ型領域及び第２Ｎ型領域と、前記第１Ｎ型領域の上に設けられた第１電極と、前記第２Ｎ型領域の上に設けられた第２電極と、前記第１Ｎ型領域と前記第２Ｎ型領域の間の前記Ｐ領域の表面に設けられたゲート電極とを有してなる半導体素子を含み、前記第１Ｎ型領域及び前記第２Ｎ型領域が前記Ｐ領域によって囲まれて、前記Ｎ−領域と分離されていることを特徴とする。
以上のように構成された本発明に係る半導体装置によれば、前記第１Ｎ型領域及び前記第２Ｎ型領域が前記Ｐ領域によって囲まれて、前記Ｎ−領域と分離されているので、半導体素子と他の回路素子の間の不要な電流路の形成が防止でき、正常な信号伝達が可能な半導体装置を提供することができる。
以下、図面を参照しながら、本発明に係る実施の形態の半導体装置について説明する。
実施の形態１．
本実施の形態１の半導体装置は、一方の面にＮ−エピタキシャル層２が形成されたＰ型基板１に設けられたＩＧＢＴのゲートの駆動回路であって、図４に示すように、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）６１，６２のゲートに接続されるハイサイド制御ロジック５１及びローサイド制御ロジック５２と、それぞれＮＭＯＳＦＥＴ３１と抵抗Ｒとからなる２つのレベルシフト回路によって構成される。
具体的には、図３Ｂに示すように、ハイサイド制御ロジック５１及びローサイド制御ロジック５２がＰ型基板１のＣＭＯＳ領域に設けられ、Ｐ領域４によって分離されるように２つのＮＭＯＳＦＥＴ３１が並んで設けられ、各ＮＭＯＳＦＥＴ３１とＣＭＯＳ領域のハイサイド制御ロジック５１の間に抵抗Ｒが設けられる。
このＣＭＯＳ領域のＣＭＯＳは、フローティング電源上で動作するＣＭＯＳであり、典型的には、図４に示すようにＩＧＢＴによるハーフブリッジ接続でのハイサイド側ＩＧＢＴのゲートの駆動回路を構成するＣＭＯＳロジックなどに用いられるものである。
ここで、特に本実施の形態１の半導体装置では、レベルシフト回路を構成するＮＭＯＳＦＥＴ３１が、Ｐ領域によって囲まれてＮ−エピタキシャル層２と分離されていることを特徴とし、ＮＭＯＳＦＥＴ２１，２２と他の回路要素との間の不要な接続を防止している。
以下、ＮＭＯＳＦＥＴ３１の断面とＣＭＯＳ領域の模式的な断面を示す図１を参照しながら、実施の形態１の半導体装置についてより具体的に説明する。
本実施の形態１の半導体装置は、上述したように、一方の面にＮ−エピタキシャル層２が形成されたＰ型基板１を用いて構成されている。
具体的には、まず、Ｎ−エピタキシャル層２の一部に、ＮＭＯＳＦＥＴを形成するためのＰ領域４が設けられる。このＰ領域４は、例えば、Ｐ領域４ａとＰ−領域４ｂからなり、Ｎ−エピタキシャル層２の表面からＰ型基板１まで達しないような深さに形成され、Ｐ領域４ａ及びＰ−領域４ｂとＰ型基板１の間に、Ｎ−エピタキシャル層２が挟まれる構造となっている。
尚、実施の形態１では、好ましい形態として、このＰ領域４を、キャリア濃度の異なるＰ領域４ａとＰ−領域４ｂとによって構成したが、本発明はこれに限られるものではなく、１つのＰ型層で構成してもよい。
そして、Ｐ領域４ａにＮＭＯＳＦＥＴのソース領域となるＮ＋領域５が設けられ、Ｎ＋領域５から所定の間隔を隔ててＮ−領域６がＰ−領域４ｂに設けられる。さらに、Ｎ−領域６においてＮ＋領域５から離れた側にドレイン領域となるＮ＋領域７ａが設けられる。尚、Ｐ領域４ａには、Ｎ＋領域５に隣接してＰ＋領域８が設けられる。以上のようにして、ＮＭＯＳＦＥＴのソース領域（Ｎ＋領域５）、ドレイン領域（Ｎ＋領域７ａ）及びＮ＋領域５とＮ−領域６の間の領域であるチャンネル領域が構成され、ソース領域（Ｎ＋領域５）とＰ＋領域８とに跨ってソース電極が設けられ、ドレイン領域（Ｎ＋領域７ａ）上にドレイン電極１２が設けられ、チャンネル領域の上にゲート酸化膜（不図示）を介してゲート電極１１が設けられる。
尚、Ｎ＋領域５とＮ＋領域７ａの間のＮ−領域６のキャリア濃度は表面の電界が均一になるように（リサーフ条件を満足するように）設定されていることが好ましい。
ここで、本実施の形態１において、Ｐ領域４において、Ｎ＋領域５、Ｎ−領域６及びＮ＋領域７ａは、Ｎ−エピタキシャル層２まで達しないような深さに形成され、Ｎ＋領域５、Ｎ−領域６及びＮ＋領域７ａとＮ−エピタキシャル層２の間には、必ずＰ領域４が存在するようになっている。これによって、ＮＭＯＳＦＥＴのＮ型のソース及びドレインがＰ領域４による電位障壁によって囲まれることになり、この電位障壁によってＰ領域４の外側に設けられるフローティング電源電極１３やＣＭＯＳ領域のＭＯＳＦＥＴから分離される。
そして、実施の形態１では、上述のＭＯＳＦＥＴに接続される抵抗Ｒとフローティング電源電極とが以下のように設けられてレベルシフト回路が構成される。
具体的には、Ｐ領域４の外側にＮ−エピタキシャル層２に接続されるフローティング電源電極１３を形成する。このフローティング電源電極１３は、例えば、図１に示すように、Ｐ領域４の外側のＮ−エピタキシャル層２に設けられたＣＭＯＳロジック回路に接続されるように、ＰＭＯＳＦＥＴのソース又はドレインであるＰ＋領域とそれに隣接するＮ＋領域７ｂに跨って設けられる。そして、ドレイン電極１２とフローティング電源電極１３の間に抵抗Ｒが接続される。
以上のようにして、ＭＯＳＦＥＴと、抵抗Ｒとフローティング電源電極１３とが接続されてなる実施の形態１のレベルシフト回路が構成される。
尚、３は、Ｎ−エピタキシャル層２の表面からＰ−基板１に達するように形成されたＰ＋領域であり、４ｃはＰ＋領域３に接して形成されたＰ−領域であり、９はＰ＋領域３に接して形成された基板電極であり、その基板電極９は接地される。
以上のように、実施の形態１の駆動回路において、通常の基板電位基準のロジック信号をフローティング電位のロジック回路に伝達する２つＮＭＯＳＦＥＴ３１が構成される。すなわち、ＮＭＯＳＦＥＴ３１をオン状態とすると抵抗Ｒに電流が流れ、Ｖ１とＶｄ１（Ｖｄ２）の間の電位差が生じる事を利用している（図４の回路を参照）。
次に、フローティング電源電極１３に印加される電圧Ｖ１に応じて形成される空乏層について説明する。
まず、本実施の形態１では、フローティング電源電極１３に印加される電圧Ｖ１が高い場合に、図２に示すように、電圧が印加されると同時にＮ−エピタキシャル層２、Ｐ−領域４ｂ及びＮ−領域６が同時に空乏化し、表面電界が均一化されるトリプルリサーフ（Triple-RESURF）構造を適用している。
トリプルリサーフ構造とは、縦方向に交互にＮ拡散層、Ｐ拡散層が重なり（ここでは、Ｐ型基板１、Ｎ−エピタキシャル層２、Ｐ−領域４ｂ及びＮ−領域６が積層されていることを指す）、逆バイアス印加時に相互に空乏化し、最終的に最下層の領域以外はお互い完全に空乏化させる事により、表面電界を均一化し最大電界を抑える構造をいう。この空乏化に際してはアバランシェが発生する前にこの動作を完了させる事が第一の動作条件となっている。
Ｓｉ空乏層においてアバランシェを起こさない最大の積分電荷量は、おおよそ１×１０12/ｃｍ2である。実施の形態１のトリプルリサーフ構造では、縦方向に３重に積層されているため、この３倍の３×１０12/ｃｍ2がトータルの積分電荷量である。
本実施の形態１では、Ｎ−エピタキシャル層２は上下から空乏化するため積分電荷量は２×１０12/ｃｍ2であり、Ｎ−層６は下からのみ空乏化するため積分電荷量は１×１０12/ｃｍ2であり、トータル３×１０12/ｃｍ2である。
以上のように構成された実施の形態１では、この図２に示すように、前述のＣＭＯＳ領域には空乏層が到達していないので、基板電位に対して高電位を保った状態で正常動作させることができる。
これに対して、フローティング電源電極１３に印加される電圧Ｖ１が低下して、Ｐ−領域４ｂが空乏化しない（図1）。このような場合、従来技術の欄で説明したように、従来の駆動回路では、ＮＭＯＳＦＥＴに流れる電流がＮ−エピタキシャル層２に流れ込むようになる。
尚、図１及び図２において、空乏層は、破線Ｖ１と破線Ｖ２で挟まれた領域である。他の断面図についても同様である。
これに対して、本発明（本実施の形態１）の駆動回路では、フローティング電源電極１３に印加される電圧Ｖ１が低下した場合であっても、Ｐ−領域４ｂによる電位障壁によりＮＭＯＳに流れる電流がＮ−エピタキシャル層２へ到達する事は無い。
したがって、本実施の形態１の駆動回路では、従来例のように抵抗Ｒの実効値が変化したり、ＮＭＯＳ間において相互干渉が発生したりする事は無く、安定した駆動が実現できる。
また、本実施の形態１の駆動回路では、図３Ｂのように、それぞれＰ領域４ａ、Ｐ−領域４ｂからなる２つのＰ領域４を相互に分離し、かつＰ領域４をＰ領域３に接続されたＰ−領域４ｃからも分離している。すなわち、２つのＰ領域４の間及びＰ領域４とＰ領域３の間にＮ−エピタキシャル層２が設けられるようにすると、Ｎ−エピタキシャル層２の電位障壁により２つのＮＭＯＳＦＥＴのソース電位を独立して保持する事が可能となり、ソース側でデバイスに流れる電流をＮＭＯＳＦＥＴごとに検出することも可能である。
しかしながら、本発明では、図３Ａに示すように、ＮＭＯＳ間のソース電位を共通とし、さらにＰ領域４ａとＰ領域３を接するように形成してもよい。
変形例１．
以上の実施の形態１の説明では、ＮＭＯＳＦＥＴが構成される部分にトリプルリサーフ構造を適用することが好ましいことを示したが、ＮＭＯＳＦＥＴが構成される部分以外の所は、例えば、ダブルリサーフ構造にしてもよい。
しかしながら、ＮＭＯＳＦＥＴが構成される部分にトリプルリサーフ構造を適用する場合には、ＮＭＯＳＦＥＴが構成される部分以外の所も、トリプルリサーフ構造を適用することが好ましい。
具体的には、ＮＭＯＳＦＥＴが構成される部分以外の部分に隣接して、Ｐ型基板１上に、基板１側から順にＮ型層、Ｐ型層、Ｎ型層からなる積層構造を形成し、その積層構造のＮ型層、Ｐ型層、Ｎ型層の不純物濃度を表面の電界が均一になるように設定する。このように、ＮＭＯＳＦＥＴが構成される部分以外の所にトリプルリサーフ構造を適用した例は、例えば、図５Ａ又は図５Ｂの平面図に示すようになる。尚、図５Ａは図３Ａに示す例においてＮＭＯＳＦＥＴが構成される部分以外の所にトリプルリサーフ構造を適用した例を示し、図５Ｂは図３Ｂに示す例においてＮＭＯＳＦＥＴが構成される部分以外の所にトリプルリサーフ構造を適用した例を示している。
すなわち、ＮＭＯＳＦＥＴを形成していない領域をダブルリサーフ構造にすると、トリプルリサーフ構造を構成するＰ−領域４ｂとダブルリサーフ構造を構成するＰ−領域４ｃは積分濃度を変えないとそれぞれの領域での電界緩和を最適化できないが、ＮＭＯＳＦＥＴの外部もトリプルリサーフ構造にすると、Ｐ−領域４ｃを別に設ける必要がなく、プロセスコストを下げる事ができる。
変形例２．
また、実施の形態１では、ＮＭＯＳＦＥＴが形成される部分の両側をＰ−領域４ｂ又はＰ−領域４ｃとしたが、本発明では、ＮＭＯＳＦＥＴが形成される部分の両側のＰ−領域４ｂ又はＰ−領域４ｃに代えてＮ−エピタキシャル層２が露出するようにしてもよい。
このようにすると、ＮＭＯＳＦＥＴが形成される領域ではトリプルリサーフ構造となり、形成領域外では通常のリサーフ構造となるため、Ｎ−層２は通常のリサーフ条件に合致するよう形成し、Ｐ−層４ｂとＮ−層６はなるべく浅くして、ＮＭＯＳＦＥＴ領域におけるトリプルリサーフ条件から大幅にずれないようにする必要がある。
しかし、リサーフ条件では積分濃度の上限を規定しているため、本構造では積分濃度が低下する方向にのみズレが生じるため、致命的な問題とはならず、さらにＮ−領域６の長さ（リサーフ長）をデバイス形成部分のみ長くとることにより耐圧マージンを稼ぐなどの対策もあるため大きな問題とはならない。
これに対して、トリプルリサーフ条件は最適範囲が通常のリサーフより狭く、正確なプロセスコントロールが必要となるが、図６Ａ等の構造では、トリプルリサーフ構造をなるべく作らないで済むので、作りやすくなるという利点がある。
尚、図６Ａは図３Ａに対応し、図６Ｂは図３Ｂに対応する。
以上の実施の形態１において、ＮＭＯＳＦＥＴが形成される領域とＮ−領域２とを分離するＰ−領域４ｂは、例えば、図１１に示すように、ＳｉＯ２マスクＭ１とレジストＳ１とを利用して容易に形成することができる。すなわち、Ｎ−領域６の下に埋め込まれたＰ−領域４ｂを高エネルギー注入で形成するが、その際のマスクＭ１を形成した領域の注入深さをＮ−エピタキシャル層２のＳｉ表面に合わせる事により、お椀形状のＰ−領域４ｂを形成することができる。このようにすると、１回のイオン注入工程でＮ−領域６をＮ−領域２から分離するＰ−領域４ｂを形成することが可能となり、プロセスコストを押さえることができる。
実施の形態２．
実施の形態２の半導体装置は、実施の形態１で説明した図３Ａに示す半導体装置において、２つのＮＭＯＳＦＥＴの間に、図７に示すように、Ｎ−領域６ａ及びＮ＋領域７ｃからなるＮ型分離層を設けた以外は、図３Ａと同様に構成される。ここで、Ｎ−領域６ａ及びＮ＋領域７ｃはそれぞれ、ＮＭＯＳＦＥＴのＮ−領域６及びＮ＋領域７ａと分離されて設けられ、Ｎ−領域６ａとＮ−領域６の間、及びＮ＋領域７ｃとＮ＋領域７ａ領域の間にはそれぞれＰ−４ｂ領域が挟まれて存在する。
以上のように構成された実施の形態２の半導体装置では、２つのＮＭＯＳＦＥＴ間に設けられた独立したＮ−領域６ａやＮ＋領域７ｃの存在により接合容量に起因した相互の容量結合が無くなり、過渡特性において相互干渉を防止でき、より正確な動作が可能になる。
実施の形態３．
実施の形態３の半導体装置は、実施の形態１で説明した図３Ｂに示す半導体装置において、２つのＮＭＯＳＦＥＴの間に、図８に示すように、Ｐ−領域４ｄからなるＰ型分離層を設けた以外は、図３Ｂと同様に構成される。ここで、Ｐ−領域４ｄはそれぞれ、ＮＭＯＳＦＥＴを形成するためのＰ領域４と分離されて設けられ、Ｐ−領域４ｄとＰ領域４の間にはそれぞれＮ−エピタキシャル層２が挟まれて存在する。
以上のように構成された実施の形態３の半導体装置では、２つのＮＭＯＳＦＥＴ間に設けられた独立したＰ−領域４ｄの存在により、接合容量に起因した相互の容量結合が無くなり、過渡特性において相互干渉を防止でき、より正確な動作が可能になる。
なお、図６Ｂに示した構造では、ＮＭＯＳＦＥＴごとにＰ領域４を形成して、相互に距離をとることによって、接合容量に起因した相互の容量結合を小さくできるが、本実施の形態３では、Ｐ領域４間にＰ−領域４ｄを設けることにより、２つのＰ領域４間の距離を大きくすることなく相互の結合を小さくできる。
実施の形態４．
実施の形態４の半導体装置は、図９に示すように、実施の形態１の半導体装置（図１）において、Ｐ−領域４ｂをＮ−エピタキシャル層２の内部に埋め込まれた埋込層として形成し、Ｎ＋領域７ａとＮ＋領域７ｂの間にＰ領域２９を追加して形成した以外は、実施の形態１と同様に構成される。尚、Ｎ−エピタキシャル層２の内部に埋め込まれたＰ−領域４ｂは、Ｐ−領域４ｂを形成するためのイオン注入を行った後、再びＮ−エピタキシャル層２をエピタキシャル成長を行うようにして形成してもよいし、高エネルギー注入でＰ−領域４ｂを直接形成するようにしてもよい。
ここで、Ｎ＋領域７ａと７ｂの間はＰ型の領域で遮断する必要があるため、Ｐ領域２９を追加しているが、Ｐ−領域４ｂが空乏化すればＮ−エピタキシャル層２への電流リークは無いため、逆バイアス印加時に図９のようにＰ領域２９は空乏化せずにフローティング状態となるものであっても良い。
実施の形態１の好ましい形態では、Ｎ−エピタキシャル層２とＰ−領域４ｂとＮ−領域６の濃度バランスをとる必要があったが、この実施の形態４の構成によるとＮ−エピタキシャル層２とＰ−領域４ｂの関係のみ最適化すれば良いため、プロセス最適化をより簡便にできる。
実施の形態５．
実施の形態５の半導体装置は、図１０Ａに示すように、実施の形態４の半導体装置において、Ｐ領域２９をＰ領域３と同様にしてＰ型基板１のＰ−層に達するように拡散にて形成し、さらに、Ｐ−基板１との間の耐圧を保つためにＮ＋埋込領域１４を追加した以外は、実施の形態４と同様に構成される。
以上の実施の形態５の半導体装置では、逆バイアス印加時には図９に示すようにＰ領域２９はＰ−領域４ｂが空乏化するまで電位が低下し、フローティング状態となる。以上の実施の形態５によれば、例えば、Ｐ領域２９をＰ領域３とを同一工程で形成できるので、プロセスコストの低減が可能となる。
尚、本実施の形態５の構成は、Ｐ領域３がＰ埋め込み領域３ａとＰ領域３ｂで構成されている場合であっても適用することが可能である。
実施の形態６．
実施の形態６の半導体装置は、図１２に示すように、実施の形態１のＮ−エピタキシャル層２に代えて、拡散によりＮ−拡散層２０を形成して、そのＮ−拡散層２０に実施の形態１と同様にしてＮＭＯＳＦＥＴ及びＣＭＯＳを構成したものである。
このように構成された実施の形態６の駆動回路は、Ｐ領域３の形成が不要でかつプロセスコストがエピタキシャル成長に比較して安い拡散を用いているので、プロセスコストの低減が可能となる。この方法は、実施の形態４等にも適用でき、同一の効果を得る事ができる。
実施の形態７．
実施の形態７の半導体装置では、図１３Ａに示すように、Ｐ型基板１の上にリサーフ条件を満足するように濃度調整されたＮ−埋込領域１６を設け、その上にＮＭＯＳＦＥＴを形成するためのＰ−層１５と、ＣＭＯＳを形成する領域としてＮ層１７を形成して、Ｐ−層１５にＮＭＯＳＦＥＴを形成し、Ｎ層１７にＣＭＯＳに接続されたフローティング電源電極１３を形成している。この実施の形態７の駆動回路においても、実施の形態１と同様、Ｐ−層１５に形成されたＮＭＯＳＦＥＴは、Ｐ−層１５によって囲まれていてフローティング電源電極１３とは完全に分離されており、実施の形態１と同様の作用効果が得られる。
また、以上のように構成された実施の形態７の駆動回路では、逆バイアスを強めた時に、図１３Ｂに示すように空乏化して高耐圧を得ることができ、かつ本構成ではＮ−領域６がＰ−層１５に直接形成されるためリサーフ条件を最適化するための濃度調整が実施の形態１より容易であるという利点がある。
実施の形態８．
実施の形態８の半導体装置は、図１４Ａに示すように、実施の形態７の半導体装置において、Ｎ−埋込領域１６に達するようなＮ領域１８を付加した以外は、実施の形態７と同様に構成される。この実施の形態８において、複数のＮＭＯＳを内蔵する場合には、図３Ａに示した構造と同様にソース電極が共通となる構成であるが、Ｎ領域１８によってＰ領域４ａとＰ−基板１を分離することが可能である。しかしながら、実施の形態８の駆動回路では、逆バイアスを強めた状態では、図１４Ｂに示すように、Ｎ−領域６、Ｐ−層１５、Ｎ−埋込領域１６がそれぞれ空乏化し、Ｎ領域１８は空乏化もしくはフローティング状態（図１４Ｂはフローティング状態を示す）となる。これにより複数のＮＭＯＳＦＥＴのソース電位をそれぞれ独立して保持する事が可能となり、ソース側でデバイスに流れる電流をＮＭＯＳごとに検出することが可能となる。
実施の形態９．
実施の形態９の半導体装置は、図１５に示すように、実施の形態１のＮ＋領域７ａの内部にＰ＋領域１９を形成することにより、ＮＭＯＳＦＥＴに代えて、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）とした以外は実施の形態１と同様に構成される。
このように、ＮＭＯＳＦＥＴを絶縁ゲートバイポーラトランジスタにすることにより、Ｐ＋領域１９からのホール電流注入によるオン電流を、実施の形態１に比較して大幅に増加させる事が可能である。また、このＩＧＢＴはオン状態においてＰ＋領域１９からホールが注入されるがこのホールはＰ−領域４ｂによる電位障壁によりＰ−領域４ｂの外に流れ出す事は無い。
さらに、図３ＢのようにＰ−領域４ｂを独立して構成すれば複数のＩＧＢＴ間の相互リークも発生しないため、図４の２つのＮＭＯＳ３１をそれぞれ本構造のＩＧＢＴで置き換える事ができる。また、以上の説明は実施の形態１をもとに説明したが、実施の形態４〜８において、ＮＭＯＳＦＥＴを絶縁ゲートバイポーラトランジスタに変更することが可能であり、実施の形態１において置き換えた場合と同様の作用効果が得られる。
本発明に係る実施の形態１の半導体装置の断面図である。 図１の半導体装置において、フローティング電源電極に高い電圧が印加された場合に形成される空乏層を示す断面図である。 実施の形態１の半導体装置において２つのＮＭＯＳＦＥＴ間のソース電位を共通にした場合の平面図である。 実施の形態１の半導体装置の平面図である。 実施の形態１の半導体装置の回路図である。 実施の形態１の変形例１に係る半導体装置において２つのＮＭＯＳＦＥＴ間のソース電位を共通に構成した場合の平面図である。 実施の形態１の変形例１に係る半導体装置の平面図である。 実施の形態１の変形例１に係る半導体装置において２つのＮＭＯＳＦＥＴ間のソース電位を共通に構成した場合の平面図である。 実施の形態１の変形例１に係る半導体装置の平面図である。 本発明に係る実施の形態２の半導体装置の平面図である。 本発明に係る実施の形態３の半導体装置の平面図である。 本発明に係る実施の形態４の半導体装置の断面図である。 本発明に係る実施の形態５の半導体装置の断面図である。 実施の形態５の変形例に係る半導体装置の断面図である。 実施の形態１のＰ型層４ｂの一形成例を示す模式的な断面図である。 本発明に係る実施の形態６の半導体装置の断面図である。 本発明に係る実施の形態７の半導体装置の断面図である。 実施の形態７の半導体装置において、逆バイアスを強めたときに形成される空乏層の様子を示す断面図である。 本発明に係る実施の形態８の半導体装置の断面図である。 実施の形態８の半導体装置において、逆バイアスを強めたときに形成される空乏層の様子を示す断面図である。 本発明に係る実施の形態９の半導体装置の断面図である。 従来例の半導体装置の断面図である。 従来例の半導体装置において、フローティング電源電極が低い電圧である場合に形成される空乏層を示す断面図である。 従来例の半導体装置の平面図である。 従来例の半導体装置の回路図である。
符号の説明
１ Ｐ型基板、２ Ｎ−エピタキシャル層、３ Ｐ＋領域、４ Ｐ領域、４ａ Ｐ領域、４ｂ Ｐ−領域、４ｃ Ｐ−領域、４ｄ Ｐ−領域、５ Ｎ＋領域、６ Ｎ−領域、６ａ Ｎ−領域、７ａ Ｎ＋領域、７ｃ Ｎ＋領域、８ Ｐ＋領域、９ 基板電極、１０ ソース電極、１１ ゲート電極、１２ ドレイン電極、１３ フローティング電源電極、１４ Ｎ＋埋込領域、１５ Ｐ−層、１６ Ｎ−埋込領域、１７ Ｎ層、１８ Ｎ領域、１９ Ｐ＋領域、２０ Ｎ−拡散層、２９ Ｐ領域、３１ ＮＭＯＳＦＥＴ、５１ ハイサイド制御ロジック、５２ ローサイド制御ロジック、６１，６２ 絶縁ゲートバイポーラトランジスタ、Ｒ 抵抗。

Claims (16)

  1. 一方の主面の表面領域にＮ−領域と、そのＮ−領域の一部又はそのＮ−領域に隣接して設けられたＰ領域とを有するＰ型基板に設けられた半導体装置であって、
    該半導体装置は、
    前記Ｐ領域の表層部の一部に互いに分離して設けられた第１Ｎ型領域及び第２Ｎ型領域と、
    前記第１Ｎ型領域の上に設けられた第１電極と、前記第２Ｎ型領域の上に設けられた第２電極と、前記第１Ｎ型領域と前記第２Ｎ型領域の間の前記Ｐ領域の表面に設けられたゲート電極とを有してなる半導体素子を含み、
    前記第１Ｎ型領域及び前記第２Ｎ型領域が前記Ｐ領域によって囲まれて、前記Ｎ−領域と分離されていることを特徴とする半導体装置。
  2. 前記半導体素子と、
    前記Ｎ−領域の表面に前記Ｐ領域から分離されて設けられたフローティング電源電極と、
    前記第２電極と前記フローティング電源電極との間に接続された抵抗とを有してなるレベルシフト回路を含む請求項１記載の半導体装置。
  3. 前記レベルシフト回路を２以上含む請求項２記載の半導体装置。
  4. 前記各レベルシフト回路における各半導体素子に対応する前記Ｐ領域がそれぞれ前記Ｎ−領域において互いに分離されて設けられた請求項３記載の半導体装置。
  5. 前記Ｐ領域は、前記第１Ｎ型領域が設けられる第１Ｐ領域と前記第２Ｎ型領域が設けられる第２Ｐ領域とを有してなる請求項１〜４のうちのいずれか１つに記載の半導体装置。
  6. 前記Ｐ領域は、前記第２電極と前記フローティング電源電極との間に設けられ、前記第２Ｐ領域に接続された第３Ｐ領域をさらに有してなる請求項５記載の半導体装置。
  7. 前記Ｐ型基板と前記Ｎ−領域の間に、前記第３Ｐ領域に接合されたＮ＋層を設けた請求項６記載の半導体装置。
  8. 前記Ｎ−領域は、前記Ｐ型基板の前記一方の主面からＮ型不純物が拡散されてなるＮ型拡散層であり、前記Ｐ領域は前記Ｐ型基板の表面領域からなる請求項１〜７のうちのいずれか１つに記載の半導体装置。
  9. 前記Ｎ−領域及び前記Ｐ領域と前記Ｐ型基板の間に、Ｎ−埋込領域を有する請求項１〜７のうちのいずれか１つに記載の半導体装置。
  10. 前記第２Ｎ型領域の一部にＰ＋領域を設け、前記第２電極に代えて前記Ｐ＋領域に接続された第３電極を有する請求項１〜９のうちのいずれか１つに記載の半導体装置。
  11. 前記第２Ｎ型領域と前記ゲート電極が形成された前記Ｐ領域との間に、Ｎ−リサーフ領域を有し、該Ｎ−リサーフ領域と前記Ｐ型基板の間には、前記Ｐ型基板側から順に前記Ｎ−領域と前記Ｐ領域が位置しており、その前記Ｐ型基板上に重ねられた前記Ｎ−領域、前記Ｐ領域、前記Ｎ−リサーフ領域の不純物濃度が表面の電界が均一になるように設定されている請求項１〜８のうちのいずれか１つに記載の半導体装置。
  12. 前記半導体素子が形成される領域に隣接して、前記Ｐ型基板上に、該基板から順に重ねられた第１Ｎ型層、Ｐ型層、第２Ｎ型層からなる積層構造を有し、該第１Ｎ型層、該Ｐ型層、該第２Ｎ型層の不純物濃度が表面の電界が均一になるように設定されている請求項１１記載の半導体装置。
  13. 前記半導体素子が形成されるＰ領域に隣接して、前記Ｎ−領域の表面が露出している請求項１１記載の半導体装置。
  14. 前記Ｐ領域に２つの前記半導体素子が設けられ、該２つの前記半導体素子の間の前記Ｐ領域に、Ｎ型分離層を設けた請求項１又は２に記載の半導体装置。
  15. ２つの前記半導体素子を含み、該２つの半導体素子は前記Ｎ−領域において互いに分離して設けられた前記Ｐ領域に設けられており、その分離されたＰ領域の間に位置する前記Ｎ−領域にＰ型分離層を設けた請求項１又は２に記載の半導体装置。
  16. 前記Ｎ−埋込領域に接合するＮ型領域を設け、前記Ｎ−埋込領域と前記Ｎ型領域とによって前記Ｐ型基板と前記Ｐ領域とを分離した請求項９記載の半導体装置。
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