JP2001237400A - 半導体素子のキャパシタ製造方法 - Google Patents

半導体素子のキャパシタ製造方法

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JP2001237400A JP2000388212A JP2000388212A JP2001237400A JP 2001237400 A JP2001237400 A JP 2001237400A JP 2000388212 A JP2000388212 A JP 2000388212A JP 2000388212 A JP2000388212 A JP 2000388212A JP 2001237400 A JP2001237400 A JP 2001237400A
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oxide film
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Kizen Boku
基 善 朴
Toshun Kin
東 俊 金
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Abstract

(57)【要約】 【課題】ＭＩＭ Ｔａ2Ｏ5キャパシタの製造においてキ
ャパシタ酸化膜除去時のエッチング障壁層としてアルミ
ニウムオキサイドＡｌ2Ｏ3を用いる方法。 【解決手段】基板上に層間絶縁膜を形成し、層間絶縁膜
の選択部分を除去してコンタクトプラグを形成する段
階、全体構造上にエッチング障壁層を形成する段階、エ
ッチング障壁層上にキャパシタ酸化膜を形成し、キャパ
シタマスクによるエッチング工程でキャパシタ酸化膜を
除去してシリンダ構造を形成する段階、シリンダ構造を
有する全体構造上に下部電極用金属層を形成する段階、
全体構造上にギャップ充填膜を形成した後、キャパシタ
酸化膜より上部のギャップ充填膜及び下部電極用金属層
を研磨し、さらにシリンダ構造内のギャップ充填膜を除
去する段階、露出したキャパシタ酸化膜を除去してシリ
ンダ形下部電極を形成する段階、全体構造上に誘電体膜
及び上部電極を形成する段階を含む製造法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子のキャパ
シタ製造方法に係り、特にＭＩＭ(Metal-Insulator-Met
al)構造のキャパシタを安定的な構造に形成するための
半導体素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】半導体素子の高集積化に伴って、素子の
安定的な駆動のために必要とされる単位セル当りキャパ
シタの静電容量は一定である一方、キャパシタ面積は減
少するので、狭い面積でも必要な静電容量を確保するた
めには高誘電絶縁膜の導入が求められる。近年、代表的
に研究されている高誘電絶縁膜はタンタルオキサイドＴ
ａ2Ｏ5であり、誘電体膜としてナイトライド−オキサイ
ドＮＯを使用するＮＯキャパシタ構造の如く、下部電極
としてポリシリコンを、上部電極として金属、例えばＴ
ｉＮを使用するＭＩＳ(Metal-Insulator-Silicon)Ｔａ2
Ｏ5キャパシタ構造が主に用いられる。Ｔａ2Ｏ5はＭＯ
ＣＶＤ(Metal Organic Chemical Vapor Deposition)に
よって蒸着するが、この場合、Ｔａ2Ｏ5膜内に多量の不
純物が含まれていて、蒸着後酸素雰囲気の高熱処理が必
須的である。一方、この際、Ｔａ2Ｏ5誘電体膜と上部及
び下部電極物質との間に界面反応が生じて漏れ電流が増
加し、下部電極表面のポリシリコンが酸化して誘電体膜
の有効酸化膜の厚さＴOXを減少させ難いという問題点が
ある。
【０００３】かかる問題点を解決するために、下部電極
としてタングステンＷ、白金Ｐｔ、ルテニウムＲｕ、イ
リジウムＩｒなどの金属を使用するＭＩＭ(Metal-Insul
ator-Metal)Ｔａ2Ｏ5キャパシタ技術が研究されてい
る。このようなＭＩＭ(Metal-Insulator-Metal)Ｔａ2Ｏ
5キャパシタは、従来のＭＩＳ Ｔａ2Ｏ5キャパシタとは
異なり、下部コンタクトホールプラギング工程がキャパ
シタ形成において最も重要な単位工程中の一つである。
下部コンタクトホールプラギング方法には下部コンタク
トホールをポリシリコンでプラギングし、コンタクトホ
ール内の一部のポリシリコンをリセス(recess)した後、
Ｔｉ／ＴｉＮ障壁金属層(Barrier Metal)を形成する方
法や、Ｔｉ／ＴｉＮ障壁金属層の形成後、下部電極物質
で下部コンタクトホールを直接プラギングする方法など
がある。しかし、従来の方法では後続のキャパシタ酸化
膜を除去(Dip out)する過程において層間絶縁膜の損失
が激しいため後続のＴａ2Ｏ5アニーリング工程で障壁金
属層が酸化されてキャパシタの電気的特性が低下してし
まう。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
はＭＩＭ Ｔａ2Ｏ5キャパシタ構造においてキャパシタ
酸化膜除去時のエッチング障壁層としてアルミニウムオ
キサイドＡｌ2Ｏ3を用いることにより、キャパシタの下
部層である層間絶縁膜の損失を最小化して、安定的なキ
ャパシタ構造を得ることができる半導体素子のキャパシ
タ製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明に係る半導体素子のキャパシタ製造方法は、キ
ャパシタを形成するための下部構造の設けられた基板上
に層間絶縁膜を形成し、前記層間絶縁膜の選択部分を除
去してコンタクトプラグを形成する段階と、前記コンタ
クトプラグの設けられた全体構造上にエッチング障壁層
を形成する段階と、前記エッチング障壁層上にキャパシ
タ酸化膜を形成し、キャパシタマスクを用いたエッチン
グ工程で前記キャパシタ酸化膜を除去してシリンダ構造
を形成する段階と、前記シリンダ構造を有する全体構造
上に下部電極用金属層を形成する段階と、全体構造上に
ギャップ充填（gap-filling）膜を形成した後、前記キ
ャパシタ酸化膜より上部の前記ギャップ充填膜及び前記
下部電極用金属層を研磨し、さらにシリンダ構造内の前
記ギャップ充填膜を除去する段階と、露出した前記キャ
パシタ酸化膜を除去してシリンダ形下部電極を形成する
段階と、前記下部電極の設けられた全体構造上に誘電体
膜及び上部電極を形成する段階とを含んでなることを特
徴とする。
【０００６】本発明はキャパシタのコンタクトプラグ形
成後、キャパシタ酸化膜を形成する前に、キャパシタ酸
化膜との大きいエッチング選択比を有するエッチング障
壁層Ａｌ2Ｏ3を形成する。これにより、後続のキャパシ
タ酸化膜除去工程の際にキャパシタ下部の層間絶縁膜が
損失されることを防止して安定的な構造のキャパシタを
製造できるようにする。
【０００７】
【発明の実施の形態】以下、添付図に基づいて本発明の
実施例を詳細に説明する。
【０００８】図１ａに示すように、キャパシタを形成す
るための下部構造の設けられた基板１０１上に層間絶縁
膜１０２を形成し、層間絶縁膜１０２の選択された部分
を除去してキャパシタコンタクトホールを形成した後、
全体構造上に金属層を形成する。その後、キャパシタコ
ンタクトホールの内部にのみ金属層が埋め込まれるよう
に研磨工程を行なうことにより、コンタクトプラグ１０
３を形成する。次に、コンタクトプラグ１０３の設けら
れた全体構造上にエッチング障壁層１０４を形成する。
【０００９】ここで、コンタクトプラグ１０３は、好ま
しくは代表的な障壁金属層材料のチタニウムＴｉとチタ
ニウムナイトライドＴｉＮの積層構造で形成する。ま
た、エッチング障壁層１０４は、好ましくはＡＬＤ（At
omic Layer Deposition）法又はＣＶＤ法によってアル
ミニウムオキサイド（Ａｌ2Ｏ3）又はタンタルオキサイ
ド（Ｔａ2Ｏ5）を蒸着して形成する。ＡＬＤ法でＡｌ2
Ｏ3層を形成すると、Ａｌ 2Ｏ3層の厚さ調節が容易であ
り、優れたステップカバレージ特性を得ることができ
る。また、Ａｌ2Ｏ3を用いたエッチング障壁層１０４は
後続工程段階で形成されるキャパシタ酸化膜を除去する
とき、ウェットエッチング障壁層として作用して下部層
間絶縁膜１０２の損失を防止できる厚さ分だけ形成する
が、好ましくは５０〜４００Åである。例えばキャパシ
タ酸化膜を６０００乃至１２０００Åの厚さに形成する
場合、エッチング障壁層１０４は６０乃至２４０Åの厚
さに形成する。ＡＬＤ法を用いてＡｌ2Ｏ3エッチング障
壁層１０４を形成するときには反応器の温度を２５０乃
至３５０℃に維持し、トリメチルアルミニウム(Trimeth
ylaluminum)（Ａｌ（ＣＨ3）3）、トリエチルアルミニ
ウム(Triethyl aluminum)（Ａｌ（Ｃ2Ｈ5）3）のいずれ
か一つの第１原料ガスとＨ2Ｏ、Ｏ2、Ｎ2Ｏ、ＣＨ 3Ｏ
Ｈ、Ｃ2Ｈ5ＯＨ、Ｃ3Ｈ7ＯＨのいずれか一つの第２原料
ガスを交互に反応器に注入する。また、各原料ガスの残
留物が残らないようにするため、原料ガスを交互に注入
する間々にＮ2、Ａｒ、Ｈｅなどの不活性気体を注入す
る。原料ガスと不活性気体の注入時間は０.１乃至１０
ｓｅｃとする。エッチング障壁層１０４は、好ましくは
ＡＬＤ法によって蒸着するＡｌ2Ｏ3又はＣＶＤ法によっ
て蒸着するＴａ2Ｏ5のいずれか一つを用いて形成する。
【００１０】図１ｂに示すように、全体構造上にキャパ
シタ酸化膜１０５を形成し、キャパシタマスクを用いた
エッチング工程を行なってシリンダ構造を形成する。キ
ャパシタ酸化膜１０５は、好ましくはＰＳＧ（８.０ｗ
ｔ％）を用いて形成する。
【００１１】図１ｃに示すように、シリンダ構造を有す
る全体構造上に下部電極用金属層１０６を形成する。下
部電極用金属層１０６は、好ましくはＰＶＤ法とＣＶＤ
法を交互に施してタングステン（Ｗ）を蒸着して形成す
る。ＰＶＤ法でタングステンを蒸着する場合にはタング
ステン層を、好ましくは１００乃至２００Åの厚さに形
成し、キャパシタ酸化膜１０５の側面における粘着特性
を向上させることができる。また、ＣＶＤ法でタングス
テンを蒸着する場合にはタングステン層を、好ましくは
２００乃至４００Åの厚さに形成し、初期成長メカニズ
ムを調節して全体下部電極の厚さ、表面粗さなどを容易
に調節することができる。下部電極用金属層１０６はタ
ングステン（Ｗ）の他にも、タングステンシリサイド
（ＷＳｉx）、タングステンナイトライド（ＷＮ）、チ
タニウムシリサイド（ＴｉＳｉx）、チタニウムナイト
ライド（ＴｉＮ）、白金（Ｐｔ）、ルテニウム（Ｒ
ｕ）、イリジウム（Ｉｒ）のいずれか一つを用いて形成
することができる。
【００１２】図２ｄは全体構造上にギャップ充填膜１０
７を形成した後、キャパシタ酸化膜１０５より上部のギ
ャップ充填膜及び下部電極用金属層１０６が除去される
ように研磨工程を行なった状態を示す。
【００１３】ここで、ギャップ充填膜１０７は、好まし
くはフォトレジスト膜またはアンドープト酸化膜を用い
て形成する。
【００１４】図２ｅは、ギャップ充填膜１０７を除去し
た後、露出したキャパシタ酸化膜１０５を除去してシリ
ンダ形下部電極１０８を形成した状態を示す。シリンダ
構造内のギャップ充填膜１０７は、好ましくは、フォト
レジスト膜を使用する場合には酸素プラズマを用いる一
般的な方法で除去し、アンドープト酸化膜を使用する場
合にはＢＯＥ（Buffered Oxide Etchant）のような酸化
膜エッチング剤で除去する。
【００１５】キャパシタ酸化膜１０５はフッ酸含有溶液
を用いて１００％オーバディップアウト(over dip out)
することにより除去する。この際、層間絶縁膜１０２上
のＡｌ2Ｏ3エッチング障壁層１０４はキャパシタ酸化膜
１０５とのエッチング選択比が高いため、キャパシタ酸
化膜１０５除去時のエッチング障壁層として作用して層
間絶縁膜１０２の損失を防止することができ、これによ
り安定的なキャパシタ構造を形成することができる。実
際、キャパシタ酸化膜１０５をＰＳＧ（８.０ｗｔ％）
を用いて形成し、フッ酸含有溶液を用いてエッチングす
る際、キャパシタ酸化膜１０５とＡｌ2Ｏ3エッチング障
壁層１０４のエッチング率はそれぞれ２０Å／ｓｅｃ、
０.５Å／ｓｅｃとなってエッチング選択比が非常に高
く表れることを実験によって確認した。
【００１６】図３ｆに示すように、下部電極１０８の設
けられた全体構造上に誘電体膜１０９を形成し熱処理し
た後、上部電極１１０を形成することにより、ＭＩＭ構
造のキャパシタを完成する。ここで、誘電体膜１０９は
Ｔａ2Ｏ5を用いて好ましくは１００乃至２００Åの厚さ
に形成する。誘電体膜１０９形成後の熱処理工程は、好
ましくは４００乃至７００℃で１０乃至６０分間行な
い、ＵＶ／Ｏ3またはプラズマ方法を用いる。上部電極
１１０は、好ましくはチタニウムナイトライド膜ＴｉＮ
を用いたＣＶＤ法或いはＡＬＤ法によって２００乃至５
００Åの厚さに形成する。上部電極１１０の材料として
チタニウム（Ｔｉ）、ナイトライド（ＴｉＮ）に代え
て、白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム
（Ｉｒ）のいずれか一つを用いることも可能である。
【００１７】
【発明の効果】上述したように、本発明はキャパシタ酸
化膜との高いエッチング選択比を有するエッチング障壁
層を利用することにより、キャパシタ酸化膜除去工程の
際にキャパシタ下部の層間絶縁膜が損失されることを最
小化することができるため、安定的な構造のキャパシタ
を製造することができ、これによりキャパシタの電気的
特性をも向上させることができる。
【図面の簡単な説明】
【図１】図１は、（ａ）〜（ｃ）として、本発明に係る
半導体素子のキャパシタ製造方法を説明するために順次
示した素子の断面図である。
【図２】図２は、（ｄ）〜（ｅ）として、本発明に係る
半導体素子のキャパシタ製造方法を説明するために順次
示した素子の断面図である。
【図３】図３は、（ｆ）として、本発明に係る半導体素
子のキャパシタ製造方法を説明するために順次示した素
子の断面図である。
【符号の説明】
１０１ 基板 １０２ 層間絶縁膜 １０３ コンタクトプラグ １０４ エッチング障壁層 １０５ キャパシタ酸化膜 １０６ 下部電極用金属層 １０７ ギャップ充填膜 １０８ 下部電極 １０９ 誘電体膜 １１０ 上部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｃ２３Ｃ 16/34 Ｈ０１Ｌ 27/10 ６５１ 16/40 ６２１Ｃ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 キャパシタを形成するための下部構造の
    設けられた基板上に層間絶縁膜を形成し、前記層間絶縁
    膜の選択部分を除去してコンタクトプラグを形成する段
    階と、 前記コンタクトプラグの設けられた全体構造上にエッチ
    ング障壁層を形成する段階と、 前記エッチング障壁層上にキャパシタ酸化膜を形成し、
    キャパシタマスクを用いたエッチング工程で前記キャパ
    シタ酸化膜を除去してシリンダ構造を形成する段階と、 前記シリンダ構造をもつ全体構造上に下部電極用金属層
    を形成する段階と、 全体構造上にギャップ充填膜を形成した後、前記キャパ
    シタ酸化膜より上部の前記ギャップ充填膜及び前記下部
    電極用金属層を研磨し、さらにシリンダ構造内の前記ギ
    ャップ充填膜を除去する段階と、 露出した前記キャパシタ酸化膜を除去してシリンダ形下
    部電極を形成する段階と、 前記下部電極の設けられた全体構造上に誘電体膜及び上
    部電極を形成する段階とを含んでなることを特徴とする
    半導体素子のキャパシタ製造方法。
  2. 【請求項２】 前記エッチング障壁層は、ＡＬＤ法によ
    ってアルミニウムオキサイドを蒸着するか、ＣＶＤ法に
    よってタンタルオキサイドを蒸着して６０乃至２４０Å
    の厚さに形成することを特徴とする請求項１記載の半導
    体素子のキャパシタ製造方法。
  3. 【請求項３】 前記アルミニウムオキサイド膜は、反応
    器の温度を２５０乃至３５０℃に維持し、第１原料ガス
    及び第２原料ガスを交互に反応器に注入し、前記第１及
    び第２原料ガスを注入する間々に不活性気体を注入して
    形成することを特徴とする請求項２記載の半導体素子の
    キャパシタ製造方法。
  4. 【請求項４】 前記第１及び第２原料ガス、前記不活性
    気体の注入時間は０.１乃至１０秒（ｓｅｃ）とするこ
    とを特徴とする請求項３記載の半導体素子のキャパシタ
    製造方法。
  5. 【請求項５】 前記エッチング障壁層形成のための第１
    原料ガスとしてはＡｌ（ＣＨ3）3またはＡｌ（Ｃ2Ｈ5）
    3を用いることを特徴とする請求項３記載の半導体素子
    のキャパシタ製造方法。
  6. 【請求項６】 前記エッチング障壁層を形成するための
    第２原料ガスとしてはＨ2Ｏ、Ｏ2、Ｎ2Ｏ、ＣＨ3ＯＨ、
    Ｃ2Ｈ5ＯＨ、Ｃ3Ｈ7ＯＨのいずれか一つを用いることを
    特徴とする請求項３記載の半導体素子のキャパシタ製造
    方法。
  7. 【請求項７】 前記キャパシタ酸化膜はＰＳＧを用いて
    形成することを特徴とする請求項１記載の半導体素子の
    キャパシタ製造方法。
  8. 【請求項８】 前記下部電極用金属層は、ＰＶＤ法によ
    ってタングステンを１００乃至２００Åの厚さに蒸着す
    る方法と、ＣＶＤ法によってタングステンを２００乃至
    ４００Åの厚さに蒸着する方法を交互に行って形成する
    ことを特徴とする請求項１記載の半導体素子のキャパシ
    タ製造方法。
  9. 【請求項９】 前記下部電極用金属層はタングステン、
    タングステンシリサイド、タングステンナイトライド、
    チタニウムシリサイド、チタニウムナイトライド、白
    金、ルテニウム、イリジウムのいずれか一つを用いて形
    成することを特徴とする請求項１記載の半導体素子のキ
    ャパシタ製造方法。
  10. 【請求項１０】 前記キャパシタ酸化膜はフッ酸含有溶
    液を用いて除去することを特徴とする請求項１記載の半
    導体素子のキャパシタ製造方法。
  11. 【請求項１１】 前記誘電体膜は１００乃至２００Åの
    厚さにタンタルオキサイドを蒸着して形成することを特
    徴とする請求項１記載の半導体素子のキャパシタ製造方
    法。
  12. 【請求項１２】 前記上部電極はＣＶＤ法またはＡＬＤ
    法によってチタニウムナイトライド膜を２００乃至５０
    ０Åの厚さに蒸着して形成することを特徴とする請求項
    １記載の半導体素子のキャパシタ製造方法。
  13. 【請求項１３】 前記上部電極はチタニウムナイトライ
    ド、白金、ルテニウム、イリジウムのいずれか一つを用
    いて形成することを特徴とする請求項１記載の半導体素
    子のキャパシタ製造方法。
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