JPH08330544A - 高誘電率キャパシタの下部電極の形成方法 - Google Patents

高誘電率キャパシタの下部電極の形成方法

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JPH08330544A
JPH08330544A JP8083351A JP8335196A JPH08330544A JP H08330544 A JPH08330544 A JP H08330544A JP 8083351 A JP8083351 A JP 8083351A JP 8335196 A JP8335196 A JP 8335196A JP H08330544 A JPH08330544 A JP H08330544A
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Abstract

(57)【要約】 【課題】 超高集積半導体装置の蓄積キャパシタを製作
する方法において、高誘電率の材料を利用して１Gbit以
上のDRAMの製造の時使用される高誘電率キャパシタの下
部電極の形成方法を提供する。 【解決手段】 本発明は高誘電膜と接することになる下
部電極が三重構造のストレージノードパターンとして形
成され、下部電極の最下層２５は下側の基板からの不純
物の拡散に障壁の役割を果たすTiN よりなり、下部電極
の中間層２７はパターンの形成の容易なRuO2よりなり、
下部電極の最上層２９は漏れ電流の特性が優秀なPtで構
成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は超高集積半導体装置
の蓄積キャパシタを製作する方法に係り、特に１Ｇb 以
上のＤＲＡＭの製造時使用される高誘電率キャパシタの
下部電極の形成方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）集積度が６４Ｍビット以上で増加することにより、
既存のNO（Nitride ／Oxide ）薄膜をその誘電膜として
利用したキャパシタは、最少の有効静電容量の確保のた
め、平面構造からトレンチ、スタック構造を経てシリン
ダー、ピン構造へまで開発されて来た。しかし、このよ
うなシリンダーまたはピン構造等はキャパシタの構造を
極端的に複雑にし、これによる製造工程を非常に複雑で
難しくして経済性及び信頼度の側面で問題になってい
る。
【０００３】キャパシタ構造の複雑性による問題等を解
決するために、約１０年前から高誘電率の薄膜に対した
研究が米国、日本等から始まり現在は相当の進展を見せ
ている状態である。この分野で注目される材料としては
ペロブスカイト構造のバリウムチタン酸（BaTiO3）、鉛
チタン酸（PbTiO3）、ストロンチウムチタン酸（SrTi
O3：以下ＳＴＯと略する）、鉛ジルコニウムチタン酸
（Pb（Zr、Ti）O3）、バリウムストロンチウムチタン酸
（（Ba、Sr）TiO3：以下ＢＳＴと略する）等がある。
【０００４】前記のＳＴＯやＢＳＴは誘電率が３００−
６００ほどで非常に高くて半導体用のキャパシタに適合
するようで、今後キャパシタの工程単純化及びＭＤＲＡ
Ｍ以上の高集積半導体装置に対応しうるだろうと思われ
る。最近、ＳＴＯ薄膜をキャパシタの誘電膜として使用
して６４ＭＤＲＡＭに適用させた研究結果が報告された
ことがある（JJAP、Vol ．３２、Part１、No、９１３、
pp、４０６９ー４０７３（１９９３）："Structural an
d Electrical Characterization of SrTiO3 Thin Film
Prepared by Metal Organic Chemical VaporDepositio
n"：H ．Yamaguchi et al 参照）。
【０００５】前述のような高誘電率の誘電膜を利用する
場合、電極物質として、既存のＮＯまたはTa2O5 薄膜で
のように汎用的なpoly-Si が使用できない。これは高誘
電膜が薄膜の蒸着時または後続の熱処理過程でpoly-Si
を易しく酸化させるからである。電極等との界面に形成
された低誘電率の酸化層に因してキャパシタンスは激し
く低下される。
【０００６】従って、高誘電率の材料を利用したキャパ
シタの製作において、誘電膜が蒸着される下部電極は前
記の熱処理工程に良く耐えられる物質で構成されるべき
であり、現在まではPtのような酸化しない貴金属やRuO2
のような酸化物の材料が主に下部電極として利用されて
いる。高誘電率キャパシタの下部電極として利用される
前記PtやRuO2等はそれなりの長所、短所を有している。
【０００７】Ptは周知の如く、化学的に非常に安定した
金属であるのでストレージノード形態へのパタニングが
非常に難しい短所を有する。現在、各種のガスを利用し
たPtのパタニングについて研究されているが、蝕刻副産
物の側壁蒸着の問題、低い蝕刻率等の問題が解決されて
いない実情である。一方、RuO2の場合には蝕刻が非常に
容易である反面、その上に蒸着されるＳＴＯまたはＢＳ
Ｔ誘電膜の漏れ電流がPt電極に比べて約１００倍以上大
きいので使用しにくい実情である。その理由は、Ptの場
合は仕事関数が大きくてＢＳＴとの界面に大きいショッ
トキー障壁を作る反面、RuO2の場合には、仕事関数がPt
に比べて小さく充分の大きい障壁を作れないからであ
る。
【０００８】
【発明が解決しょうとする課題】本発明はこのような技
術的な背景の下から案出されたもので、Ptの低い漏れ電
流の特性とRuO2のパターン形成の容易性等の長所を合わ
せて１Ｇbit 級ＤＲＡＭに適用の出来るストレージノー
ドを製作しようと案出されたものである。本発明の目的
は製作が容易でありながら電気的の特性が改善された高
誘電率キャパシタの下部電極の形成方法を提供すること
にある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に本発明は下部電極、高誘電膜及び上部電極で構成され
る高集積半導体装置の高誘電率蓄積キャパシタを製造す
る方法において、前記高誘電膜と接することになる前記
下部電極が三重構造のストレージノードパターンとして
形成され、前記下部電極の最下層は下側の基板からの不
純物の拡散に障壁の役割を果たすTiN よりなり、前記下
部電極の中間層はパターンの形成の容易であるRuO2より
なり、前記下部電極の最上層は漏洩電流の特性が優秀の
Ptよりなることを特徴とする。
【００１０】より詳しく本発明によるキャパシタは層間
絶縁膜が形成された半導体の基板にコンタクトホールを
開口する段階と、前記コンタクトホールにポリシリコン
プラグを形成する段階と、前記結果物の全面にＤＣスパ
ッタリングを利用してTiN とRuO2を順次的に蒸着する段
階と、前記蒸着されたRuO2の上にＳＯＧハードマスクパ
ターンを形成する段階と、反応性イオンエッチングを利
用して前記RuO2／TiNを順次的にパタニングする段階
と、前記パタニングされたRuO2／TiN の全表面に掛けて
Pt薄膜を蒸着しPt／RuO2／TiN の三重構造の下部電極を
形成する段階と、前記結果物上に高誘電膜を形成する段
階と、前記高誘電膜上に上部電極を形成する段階で製作
される。
【００１１】望ましくは、前記Pt薄膜を蒸着する段階が
前記RuO2／TiN のストレージノードパターンの上面、側
面及びノードパターンの間の底部が相異なる厚さで蒸着
されうるようにスパッタリング段階を利用することを特
徴とする。また、前記ノードパターンの上面に蒸着され
たPt薄膜の厚さは約２００Åのことが望ましい。
【００１２】前記Pt／RuO2／TiN ノードパターンの最上
層であるPt薄膜の均一な厚さの制御のために前記相異な
る厚さを有するPt薄膜をエッチバックする段階を付加す
ることが望ましい。また、前記エッチバック段階時、ノ
ードパターンがお互いに完全隔離されうるように前記ノ
ードパターンの間の底に蒸着されたPtを含んでその下部
の層間絶縁膜の一部を一緒に過蝕刻することが望まし
い。
【００１３】さらに詳しくは、前記エッチバック段階
後、ノードパターンの上面と側面に残っているPt薄膜の
厚さが約６０Åになるようにエッチバック段階が制御さ
れる。本発明の望ましい実施例によれば、蝕刻の容易な
RuO2を利用してRuO2／TiN ノードパターンを形成して高
誘電膜と接触される前記ノードパターンの上部には低い
漏れ電流の特性を有するPtを蒸着し、Pt／RuO2／TiN の
三重構造の下部電極（またはストレージノードパター
ン）を有するキャパシタを形成することにより、１Gbit
級DRAMに非常に有用に適用しうる。
【００１４】本発明の他の特徴及び効果は後述される実
施例によってより明確になるだろう。
【００１５】
【発明の実施の形態】図１〜図７は本発明の実施例によ
るキャパシタの下部電極の形成方法を各段階別に順次的
に示した工程断面図である。図１は層間絶縁膜が形成さ
れた半導体の基板にコンタクトホールを開口する段階を
示す。例えば、所定の下部構造物（図示せず）が形成さ
れたSi基板１０の上に層間絶縁膜１２を蒸着した後、所
定のマスクパターンを利用してコンタクトホールを開口
する。前記層間絶縁膜１２は、例えば、ＣＶＤを利用し
たＢＰＳＧ（Boro-Phosphorous Silica Glass ）やシリ
コンを熱酸化させたSiO2を使用する。
【００１６】図２は前記コンタクトホールにポリシリコ
ンプラグ１４を形成する段階を示す。即ち、前記コンタ
クトホールを充分に被覆しうるほどの厚さでポリシリコ
ンを塗布した後、エッチバックしてポリシリコンを利用
しコンタクトホールをフィルする。図３は前記ポリシリ
コンプラグ１４を形成した半導体基板１０の全面にＤＣ
スパッタリングを利用して障壁層１５とRuO2層１７を順
次的に蒸着する段階を示す。前記障壁層１５は半導体基
板１０及びポリシリコンプラグ１４等の導電物質にドー
プされている不純物とSiがストレージノードへ拡散され
ることを防止しようとする目的で使用され、主にチタン
ナイトライド（TiN ）のような金属窒化物を使用して形
成される。
【００１７】図４は前記蒸着されたTiN 障壁層１５とRu
O2層１７を蝕刻してセル単位で分離されたストレージノ
ードパターンを形成するためのマスクパターン２０を形
成する段階を示す。前記マスクパターン２０は前記ポリ
シリコンプラグ１４と対応される形を有し、ＳＯＧハー
ドマスクパターンを使用する。図５は前記ＳＯＧマスク
パターンを利用した反応性イオンエッチングを通して前
記RuO2／TiN を順次的にパタニングする段階を示したも
ので、前記ＳＯＧマスクパターン２０を蝕刻マスクとし
て、前記TiN 障壁層１５及びRuO2層１７を蝕刻対象物と
した異方性蝕刻を結果物の全面に行うことにより、各セ
ル単位で分離されたストレージノードパターンを形成す
る。
【００１８】この際、前記RuO2はCl2 ／O2ガスを利用
し、前記TiN はCl2 ガスを利用してRIE 工程を行う。次
いで、CHF3ガスを利用して前記マスクパターン２０を除
去する。前記RuO2／TiN は、前述のように蝕刻に容易性
を有する。従って、１Ｇbit 級の微細パターンの形成に
適用しうるほどの充分な工程マージンを有する。図６は
前述の工程を通してパタニングされたRuO2からなる中間
層２７／TiN からなる最下層２５のストレージノードパ
ターン上にPtを蒸着する段階を示す。この際、前記Pt薄
膜１９を蒸着する段階として、本発明では前記RuO2／Ti
N のストレージノードパターンの上面、側面及びノード
パターンの間の底部が相異なる厚さで蒸着されうるスパ
ッタリング工程を利用する。周知の如く、スパッタリン
グ工程はステップカバレージが悪い。本発明ではこのよ
うな特性を有するスパッタリングを利用する。その理由
は水平的にエッチングが易しく垂直的には難しい後述の
エッチバック工程を容易にするためである。
【００１９】また、前記ノードパターンの上面に蒸着さ
れたPt薄膜の厚さ１９を約２００Åほどの厚さになるよ
うに制御することが望ましい。その理由は次のような実
験の結果に基づく。図８はRuO2の代りにSiO2よりなるノ
ードパターンを形成した後、Ptをスパッタリング蒸着し
たＳＥＭによる断面写真を示したものである。DCスパッ
タリングの条件として１．１ｋＷのＤＣパワーと、６ｍ
トール圧力のアルゴンガスを使用した。図８の観測写真
により測定されたノードパターンの部位別の厚さは次の
ようである。上面のPt蒸着の厚さｄ１は約１１００Åで
あり、側面の蒸着の厚さｄ２は約３００Å、パターンの
間の部位の厚さｄ３は約７００Åである。
【００２０】このようなスパッタ蒸着の特性と実験の結
果に基づき前記上面の厚さｄ１を超薄膜の２００Åで設
定した。その理由は、１Ｇbit 級ＤＲＡＭではストレー
ジノードとノードの間の距離が非常に狭くて（例えば、
約１５００Å）、その蒸着の厚さが厳格に制限されるか
らである。前記ｄ１の厚さが２００Åの場合、側壁には
約６０Å（ｄ２）、底には約１４０Å（ｄ３）蒸着さ
れ、後続のエッチバック工程により上面と側面に結果的
に、約６０ÅほどのPtのみ残るからである。
【００２１】図７は前記スパッタリング蒸着されたPt薄
膜１９の均一な厚さの制御及び相互連結されたノードパ
ターンを電気的に分離するためのエッチバック工程を示
す。本工程ではエッチバックのための反応性ガスとして
Ar／Cl2 ガスを使用し、ノードパターンの上面と側面に
残っているPt薄膜からなる最上層２９の厚さが６０Åに
なるようにエッチバック工程を制御する。
【００２２】前記エッチバック工程時、ノードパターン
がお互いに完全隔離されうるように前記ノードパターン
の間の底に蒸着されたPtを含んでその下部の層間絶縁膜
１２の一部までも一緒に過蝕刻することが望ましい。以
上の工程を通し、Ptからなる最上層２９／RuO2からなる
中間層２７／TiN からなる最下層２５の三重構造を有す
る高誘電率キャパシタの下部電極が完成される。即ち、
前記下部電極の最下層２５は下側の基板からの不純物の
拡散に障壁の役割を行うTiNよりなり、前記下部電極の
中間層２７は微細パターンの形成の容易であるRuO2より
なり、前記高誘電膜と接触する下部電極の最上層２９は
漏洩電流の特性が優秀のPtで構成される。
【００２３】示されなかったが、前記下部電極が形成さ
れた半導体基板上１０上に高誘電膜を形成する工程を包
含する。前記誘電膜は三重構造の下部電極が積層されて
いる結果物上に、例えばＳＴＯのような高誘電率の誘電
物質を蒸着する工程によって形成されるが、この蒸着工
程は、通常酸素の雰囲気と約４５０℃の低温での有機金
属ＣＶＤ法によって進行され、蒸着の後、高温の熱処理
工程を随伴する。
【００２４】最終的に、前記高誘電膜の上に上部電極を
形成する工程を行えば、次世代Ｇbit 級ＤＲＡＭに使用
するに適したキャパシタが制作される。本発明の効果は
図９に示すグラフによってさらに明確になる。図９は本
発明によって製作されたキャパシタの漏れ電流の特性を
説明するためのＪ−Ｖ特性の曲線を示したものとして、
通常のRuO2蓄積電極と、本発明による蓄積電極に各々４
０nmのＳＴＯ誘電膜を蒸着した状態で、Ｊ−Ｖ特性を示
したグラフである。図９のグラフに示したように、１．
５Ｖでの漏れ電流は本発明（グラフのカーブＸ）の場
合、約５×１０-8Ａ／cm-2であり、従来の技術の場合
（グラフのカーブＹ）には約１×１０-5５Ａ／cm-2であ
ることがわかる。
【００２５】即ち、本発明のキャパシタは従来に比べ、
約２００倍ほど低い漏洩電流を得ることが出来る。
【００２６】
【発明の効果】以上、説明したように本発明の高誘電率
のキャパシタによれば、微細なパターンの形成が容易な
RuO2を利用してRuO2／TiN蓄積ノードパターンを形成し
て高誘電膜と接触される前記ノードパターンの上部には
低い漏れ電流の特性を有するPtを蒸着してPt／RuO2／Ti
Nの三重構造の下部電極を形成しうる。
【００２７】その結果、工程の余裕度が高く優秀な電気
的特性を有する高誘電率のキャパシタを得ることが出来
る。窮極的に、本発明のキャパシタの技術はＧbit 級Ｄ
ＲＡＭに非常に有用に適用しうる。本発明は前記実施例
に限定されなく、多くの変更が本発明の技術的思想内で
当分野の通常の知識を有する者により可能であることは
勿論である。
【図面の簡単な説明】
【図１】層間絶縁膜が形成された半導体の基板にコンタ
クトホールを開口する段階を示した断面図である。
【図２】前記コンタクトホールにポリシリコンプラグを
形成する段階を示した断面図である。
【図３】前記結果物の全面にTiN／RuO2を順次的に蒸着
する段階を示した断面図である。
【図４】ＳＯＧマスクパターンを形成する段階を示した
断面図である。
【図５】RuO2／TiN蓄積ノードパターンを形成する段階
を示した断面図である。
【図６】Pt薄膜のスパッタ蒸着工程を示した断面図であ
る。
【図７】蓄積ノードパターンの間の隔離のためのエッチ
バック工程を示した断面図である。
【図８】Pt薄膜のスパッタ蒸着後の断面を示すＳＥＭ写
真である。
【図９】本発明によって製作されたキャパシタの漏れ電
流の特性を説明するためのＪ−Ｖ特性の曲線である。
【符号の説明】
１０ 半導体基板 １４ ポリシリコンプラグ １９ Pt薄膜 ２５ 最下層 ２７ 中間層 ２９ 最上層

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 下部電極、高誘電膜及び上部電極で構成
    される高集積半導体装置の高誘電率蓄積キャパシタを製
    造する方法において、 前記高誘電膜と接することになる前記下部電極が三重構
    造のストレージノードパターンとして形成され、前記下
    部電極の最下層は下側の基板からの不純物の拡散に障壁
    の役割を随行するTiNよりなり、前記下部電極の中間層
    はパターンの形成の容易なRuO2よりなり、前記下部電極
    の最上層は漏れ電流の特性が優秀のPtよりなることを特
    徴とする高誘電率キャパシタの下部電極の形成方法。
  2. 【請求項２】 前記高誘電膜はＣＶＤ蒸着されたSrTiO3
    及び（BaxSr1-x）TiO3のうち何れか一つよりなることを
    特徴とする請求項１記載の高誘電率キャパシタの下部電
    極の形成方法。
  3. 【請求項３】 層間絶縁膜が形成された半導体基板にコ
    ンタクトホールを開口する段階と、 前記コンタクトホールにポリシリコンプラグを形成する
    段階と、 前記結果物の全面にＤＣスパッタリングを利用してTiN
    とRuO2を順次的に蒸着する段階と、 前記蒸着されたRuO2の上にＳＯＧハードマスクパターン
    を形成する段階と、 反応性イオンエッチングを利用して前記RuO2／TiN を順
    次的にパタニングする段階と、 前記パタニングされたRuO2／TiN の全表面に掛けてPt薄
    膜を蒸着しPt／RuO2／TiN の三重構造の下部電極を形成
    する段階と、 前記結果物上に高誘電膜を形成する段階と、 前記高誘電膜上に上部電極を形成する段階よりなる高誘
    電率キャパシタの製造方法。
  4. 【請求項４】 前記Pt薄膜を蒸着する段階が前記RuO2／
    TiN のストレージノードパターンの上面、側面及びノー
    ドパターンの間の底が相異なる厚さで蒸着されうるよう
    にスパッタリング段階を利用することを特徴とする請求
    項３記載の高誘電率キャパシタの製造方法。
  5. 【請求項５】 前記ノードパターンの上面に蒸着された
    Pt薄膜の厚さが約２００Åであることを特徴とする請求
    項４記載の高誘電率キャパシタの製造方法。
  6. 【請求項６】 前記Pt／RuO2／TiN ノードパターンの最
    上層であるPt薄膜の均一な厚さの制御のために前記相異
    なる厚さを有するPt薄膜をエッチバックする段階を付加
    することを特徴とする請求項３及び４のうち何れか１項
    記載の高誘電率キャパシタの製造方法。
  7. 【請求項７】 前記エッチバック段階時、下部電極のパ
    ターンの間が隔離されうるように前記ノードパターンの
    間の底部に蒸着されたPtを含んでその下部の層間絶縁膜
    の一部を一緒に過蝕刻することを特徴とする請求項６記
    載の高誘電率キャパシタの製造方法。
  8. 【請求項８】 前記エッチバック段階後、ノードパター
    ンの上面と側面に残っているPt薄膜の厚さが約６０Åで
    あることを特徴とする請求項６記載の高誘電率キャパシ
    タの製造方法。
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