JP2001237679A - 信号処理用遅延回路 - Google Patents
信号処理用遅延回路Info
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Abstract
(57)【要約】
【課題】 構成の複雑化を招くことなく、製造バラツ
キ、電源変動及び温度変化に依存しない正確な遅延量の
制御を可能にする。 【解決手段】 遅延回路は、遅延処理すべき入力信号を
入力してアナログ遅延させるアナログディレイライン３
１と、入力信号を入力してクロック信号に基づいてディ
ジタル遅延させるディジタルディレイライン３２と、ア
ナログディレイライン３１の遅延出力位相をディジタル
ディレイライン３２の遅延出力位相に追従させるため、
両ディレイライン３１，３２の位相差に基づいてアナロ
グディレイライン３１の遅延量を制御するＰＬＬ回路３
３とを主体として構成されている。アナログディレイラ
イン３１は、複数のタップ出力を有する。セレクタ３４
は、これら複数のタップ出力のうちの１つを選択してこ
れを出力信号として出力する。
キ、電源変動及び温度変化に依存しない正確な遅延量の
制御を可能にする。 【解決手段】 遅延回路は、遅延処理すべき入力信号を
入力してアナログ遅延させるアナログディレイライン３
１と、入力信号を入力してクロック信号に基づいてディ
ジタル遅延させるディジタルディレイライン３２と、ア
ナログディレイライン３１の遅延出力位相をディジタル
ディレイライン３２の遅延出力位相に追従させるため、
両ディレイライン３１，３２の位相差に基づいてアナロ
グディレイライン３１の遅延量を制御するＰＬＬ回路３
３とを主体として構成されている。アナログディレイラ
イン３１は、複数のタップ出力を有する。セレクタ３４
は、これら複数のタップ出力のうちの１つを選択してこ
れを出力信号として出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、入力信号をアナ
ログ遅延回路で精度良く遅延させて所定の信号処理回路
に供給するための信号処理用遅延回路に関し、特に電源
変動、温度変化等に対して常に安定した遅延量を得るこ
とができる信号処理用遅延回路に関する。
ログ遅延回路で精度良く遅延させて所定の信号処理回路
に供給するための信号処理用遅延回路に関し、特に電源
変動、温度変化等に対して常に安定した遅延量を得るこ
とができる信号処理用遅延回路に関する。
【０００２】
【従来の技術】追記型光ディスクの記録パルス生成回路
等では、記録媒体の特性やレーザパワーの状態に基づい
て記録パルスのパルス幅を細かく制御する技術が必要と
なる。従来より、この種の用途に複数のタップ出力を備
えたアナログディレイラインを用いた遅延回路が使用さ
れている。
等では、記録媒体の特性やレーザパワーの状態に基づい
て記録パルスのパルス幅を細かく制御する技術が必要と
なる。従来より、この種の用途に複数のタップ出力を備
えたアナログディレイラインを用いた遅延回路が使用さ
れている。
【０００３】図４は、このような遅延回路を含み、ＣＤ
−Ｒ、ＤＶＤ−Ｒ等において、ＥＦＭ（Eight to Fourt
een Modulation）信号から記録波形を生成する記録波形
生成回路を示す回路図である。ＥＦＭ信号は波形加工部
１に入力される。波形加工部１は、単位周期をＴとして
３Ｔ〜１１Ｔの長さのＥＦＭ信号から、記録に適した分
割記録パルス列を生成する。この記録パルス列は、例え
ば先頭から順に、トップパルス、マルチパルス、エンド
パルス等からなり、その加工には単位周期よりも遙かに
細かい制御タイミングが要求される。ここでは、この記
録パルス列は、アナログディレイライン２に供給され、
このアナログディレイライン２は、複数のタップ出力を
有し、これらタップ出力間の遅延量差は、単位周期Ｔよ
りも細かく設定されている。従って、記録パルス列を構
成する各パルスの立上り及び立下がりタイミングは、立
上りセレクタ３及び立下りセレクタ４によって単位周期
Ｔよりも細かく調整される。
−Ｒ、ＤＶＤ−Ｒ等において、ＥＦＭ（Eight to Fourt
een Modulation）信号から記録波形を生成する記録波形
生成回路を示す回路図である。ＥＦＭ信号は波形加工部
１に入力される。波形加工部１は、単位周期をＴとして
３Ｔ〜１１Ｔの長さのＥＦＭ信号から、記録に適した分
割記録パルス列を生成する。この記録パルス列は、例え
ば先頭から順に、トップパルス、マルチパルス、エンド
パルス等からなり、その加工には単位周期よりも遙かに
細かい制御タイミングが要求される。ここでは、この記
録パルス列は、アナログディレイライン２に供給され、
このアナログディレイライン２は、複数のタップ出力を
有し、これらタップ出力間の遅延量差は、単位周期Ｔよ
りも細かく設定されている。従って、記録パルス列を構
成する各パルスの立上り及び立下がりタイミングは、立
上りセレクタ３及び立下りセレクタ４によって単位周期
Ｔよりも細かく調整される。
【０００４】レジスタ５には、ＥＦＭ信号のパルス幅
（３Ｔ〜１１Ｔのいずれであるか）及び記録パルス列の
波形部位に応じた立上りセレクタ３及び立下りセレクタ
４の選択タップ位置が予め記録されており、パルス幅検
出部６で検出されたＥＦＭ信号のパルス幅及び波形加工
部１から出力される波形部位（トップパルス、マルチパ
ルス、エンドパルスの識別情報）がレジスタ５に与えら
れることにより、記録波形の各部での最適立上りタイミ
ング及び最適立下りタイミングが選択されるようになっ
ている。
（３Ｔ〜１１Ｔのいずれであるか）及び記録パルス列の
波形部位に応じた立上りセレクタ３及び立下りセレクタ
４の選択タップ位置が予め記録されており、パルス幅検
出部６で検出されたＥＦＭ信号のパルス幅及び波形加工
部１から出力される波形部位（トップパルス、マルチパ
ルス、エンドパルスの識別情報）がレジスタ５に与えら
れることにより、記録波形の各部での最適立上りタイミ
ング及び最適立下りタイミングが選択されるようになっ
ている。
【０００５】立上りセレクタ３及び立下りセレクタ４の
出力は、それぞれエッジ検出部７，８に供給され、それ
ぞれ立上りエッジ及び立下りエッジを検出される。立上
りエッジ検出信号は、Ｒ−Ｓフリップフロップ回路９を
セットし、立下りエッジ検出信号は、Ｒ−Ｓフリップフ
ロップ回路９をリセットする。これにより、Ｒ−Ｓフリ
ップフロップ回路９から各パルスの立上り及び立下りの
位置が調整された記録信号が出力される。
出力は、それぞれエッジ検出部７，８に供給され、それ
ぞれ立上りエッジ及び立下りエッジを検出される。立上
りエッジ検出信号は、Ｒ−Ｓフリップフロップ回路９を
セットし、立下りエッジ検出信号は、Ｒ−Ｓフリップフ
ロップ回路９をリセットする。これにより、Ｒ−Ｓフリ
ップフロップ回路９から各パルスの立上り及び立下りの
位置が調整された記録信号が出力される。
【０００６】
【発明が解決しようとする課題】上述した回路におい
て、アナログディレイライン２は、記録信号の各パルス
の立上り及び立下りタイミングを正確に与えるものであ
るから、その遅延量も正確でなければならない。従来
は、アナログディレイライン２の遅延量を調整するため
の制御信号として、例えば図５（ａ）に示すように、半
固定抵抗１１の出力を与えることにより、製造バラツキ
による遅延量のバラツキを調整作業で抑制するようにし
ている。しかし、この方法では、電源変動や温度変化に
は対応することができない。また、経時変化や振動に弱
いという欠点がある。
て、アナログディレイライン２は、記録信号の各パルス
の立上り及び立下りタイミングを正確に与えるものであ
るから、その遅延量も正確でなければならない。従来
は、アナログディレイライン２の遅延量を調整するため
の制御信号として、例えば図５（ａ）に示すように、半
固定抵抗１１の出力を与えることにより、製造バラツキ
による遅延量のバラツキを調整作業で抑制するようにし
ている。しかし、この方法では、電源変動や温度変化に
は対応することができない。また、経時変化や振動に弱
いという欠点がある。
【０００７】温度変化については、同図（ｂ）に示すよ
うに、サーミスタ１２の出力を与えることにより、温度
による遅延量の変動を抑えるようにしたものも知られて
いる。しかし、この方法でも電源変動には対応すること
ができない。また、アナログディレイラインとの温度係
数の違い等で、正確には補償することができないという
欠点がある。
うに、サーミスタ１２の出力を与えることにより、温度
による遅延量の変動を抑えるようにしたものも知られて
いる。しかし、この方法でも電源変動には対応すること
ができない。また、アナログディレイラインとの温度係
数の違い等で、正確には補償することができないという
欠点がある。
【０００８】また、電源変動や温度変化に対処する方法
として、例えば特開平８−１８４１４号には、図６に示
す遅延量制御回路を用いたものが開示されている。この
遅延量制御回路は、信号遅延用のアナログディレイライ
ンとは別に製造バラツキ、電源変動及び温度変化に依存
しない固定周波数のリファレンス信号を入力し、その周
期の整数倍だけ遅延させるアナログディレイライン２１
を設け、その遅延出力とリファレンス信号との位相差を
位相比較器２２で検出し、その検出出力をチャージポン
プ２３及びループフィルタ２４を介してアナログディレ
イライン２１にフィードバックして、アナログディレイ
ライン２１の遅延量を制御することによりＰＬＬ（位相
固定ループ）回路を構成する。そして、そのフィードバ
ック信号を制御信号として信号遅延用のアナログディレ
イライン２に供給する。
として、例えば特開平８−１８４１４号には、図６に示
す遅延量制御回路を用いたものが開示されている。この
遅延量制御回路は、信号遅延用のアナログディレイライ
ンとは別に製造バラツキ、電源変動及び温度変化に依存
しない固定周波数のリファレンス信号を入力し、その周
期の整数倍だけ遅延させるアナログディレイライン２１
を設け、その遅延出力とリファレンス信号との位相差を
位相比較器２２で検出し、その検出出力をチャージポン
プ２３及びループフィルタ２４を介してアナログディレ
イライン２１にフィードバックして、アナログディレイ
ライン２１の遅延量を制御することによりＰＬＬ（位相
固定ループ）回路を構成する。そして、そのフィードバ
ック信号を制御信号として信号遅延用のアナログディレ
イライン２に供給する。
【０００９】しかしながら、この回路は、アナログディ
レイラインが少なくとも２つ必要であり、構成が複雑に
なるという問題がある。また、この回路は、２つのアナ
ログディレイライン２，２１のうち、ＰＬＬ回路中のア
ナログディレイライン２１のみがクローズド・ループで
動作しており、残りのアナログディレイラインは、オー
プン・ループで動作しているので、２つのアナログディ
レイラインの特性が揃っていないと、完全な補償ができ
ないという問題もある。
レイラインが少なくとも２つ必要であり、構成が複雑に
なるという問題がある。また、この回路は、２つのアナ
ログディレイライン２，２１のうち、ＰＬＬ回路中のア
ナログディレイライン２１のみがクローズド・ループで
動作しており、残りのアナログディレイラインは、オー
プン・ループで動作しているので、２つのアナログディ
レイラインの特性が揃っていないと、完全な補償ができ
ないという問題もある。
【００１０】この発明は、このような点に鑑みなされた
もので、構成の複雑化を招くことなく、製造バラツキ、
電源変動及び温度変化に依存しない正確な遅延量の制御
が可能な信号処理用遅延回路を提供することを目的とす
る。
もので、構成の複雑化を招くことなく、製造バラツキ、
電源変動及び温度変化に依存しない正確な遅延量の制御
が可能な信号処理用遅延回路を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】この発明に係る信号処理
用遅延回路は、入力信号をアナログ遅延させると共に、
制御信号によってそのアナログ遅延量が制御されるアナ
ログ遅延回路と、クロック信号に基づいて前記入力信号
をディジタル遅延させるディジタル遅延回路と、前記ア
ナログ遅延回路の出力位相を前記ディジタル遅延回路の
出力位相に追従させるように前記制御信号を前記アナロ
グ遅延回路にフィードバックする位相固定ループ回路と
を備えたことを特徴とする。
用遅延回路は、入力信号をアナログ遅延させると共に、
制御信号によってそのアナログ遅延量が制御されるアナ
ログ遅延回路と、クロック信号に基づいて前記入力信号
をディジタル遅延させるディジタル遅延回路と、前記ア
ナログ遅延回路の出力位相を前記ディジタル遅延回路の
出力位相に追従させるように前記制御信号を前記アナロ
グ遅延回路にフィードバックする位相固定ループ回路と
を備えたことを特徴とする。
【００１２】この発明によれば、遅延量制御用にアナロ
グ遅延回路を余分に設ける必要がなく、構成が簡単にな
る。しかも、アナログ遅延回路は、ＰＬＬのクローズド
・ループ内に配置されているので、その特性のバラツキ
に拘わらず、常にディジタル遅延回路の遅延出力に正確
に追従するように動作し、ディジタル遅延回路は、クロ
ック信号によって正確な遅延動作を実現するので、結果
として精度の高いアナログ遅延制御が可能になる。
グ遅延回路を余分に設ける必要がなく、構成が簡単にな
る。しかも、アナログ遅延回路は、ＰＬＬのクローズド
・ループ内に配置されているので、その特性のバラツキ
に拘わらず、常にディジタル遅延回路の遅延出力に正確
に追従するように動作し、ディジタル遅延回路は、クロ
ック信号によって正確な遅延動作を実現するので、結果
として精度の高いアナログ遅延制御が可能になる。
【００１３】前記アナログ遅延回路は、好ましくは前記
位相固定ループ回路に出力される位相比較用の出力の遅
延量と、実際に信号処理に使用される出力の遅延量とが
一定の比率を保って制御されるものである。より好まし
くは、前記アナログ遅延回路は、複数のタップ出力を有
し、そのうちの１つのタップ出力が実際の信号処理に使
用されるものである。これにより、クロック信号よりも
細かな遅延量制御が可能になる。この場合、前記複数の
タップ出力のうちの１つのタップ出力を選択する選択回
路を更に備えていることが望ましい。また、前記複数の
タップ出力のうち、前記入力信号の各立上りタイミング
及び各立下りタイミング毎にそれぞれ独立に１つのタッ
プ出力を選択する選択回路と、この選択回路で選択出力
の立上り及び立下りを検出してパルス信号を生成するＲ
−Ｓフリップフロップ回路とを更に備えるようにしても
良い。この場合、パルス信号の各立上り及び立下り位置
をそれぞれ独立に細かく制御することが可能になる。
位相固定ループ回路に出力される位相比較用の出力の遅
延量と、実際に信号処理に使用される出力の遅延量とが
一定の比率を保って制御されるものである。より好まし
くは、前記アナログ遅延回路は、複数のタップ出力を有
し、そのうちの１つのタップ出力が実際の信号処理に使
用されるものである。これにより、クロック信号よりも
細かな遅延量制御が可能になる。この場合、前記複数の
タップ出力のうちの１つのタップ出力を選択する選択回
路を更に備えていることが望ましい。また、前記複数の
タップ出力のうち、前記入力信号の各立上りタイミング
及び各立下りタイミング毎にそれぞれ独立に１つのタッ
プ出力を選択する選択回路と、この選択回路で選択出力
の立上り及び立下りを検出してパルス信号を生成するＲ
−Ｓフリップフロップ回路とを更に備えるようにしても
良い。この場合、パルス信号の各立上り及び立下り位置
をそれぞれ独立に細かく制御することが可能になる。
【００１４】アナログ遅延回路の遅延量は、ディジタル
遅延回路がシリアルシフトレジスタからなるものであれ
ば、その遅延段数を変えることにより、簡単に変えるこ
とができる。勿論、クロック信号の周波数を変えること
で、アナログ遅延回路の遅延量を変えるようにしても良
い。
遅延回路がシリアルシフトレジスタからなるものであれ
ば、その遅延段数を変えることにより、簡単に変えるこ
とができる。勿論、クロック信号の周波数を変えること
で、アナログ遅延回路の遅延量を変えるようにしても良
い。
【００１５】
【発明の実施の形態】以下、添付の図面を参照してこの
発明の好ましい実施の形態について説明する。図１は、
この発明の一実施例に係る信号処理用遅延回路の構成を
示すブロック図である。この遅延回路は、遅延処理すべ
き入力信号を入力してアナログ遅延させるアナログディ
レイライン３１と、上記入力信号を入力してクロック信
号に基づいてディジタル遅延させるディジタルディレイ
ライン３２と、アナログディレイライン３１の遅延出力
位相をディジタルディレイライン３２の遅延出力位相に
追従させるため、両ディレイライン３１，３２の位相差
に基づいてアナログディレイライン３１の遅延量を制御
するＰＬＬ回路３３とを主体として構成されている。ア
ナログディレイライン３１は、複数のタップ出力を有す
る。セレクタ３４は、これら複数のタップ出力のうちの
１つを選択してこれを出力信号として出力する。ディジ
タルディレイライン３２は、例えばシリアルシフトレジ
スタから構成され、外部からの制御値（Ｎ＝Ｘ）によっ
てその遅延段数を変更可能に構成されている。
発明の好ましい実施の形態について説明する。図１は、
この発明の一実施例に係る信号処理用遅延回路の構成を
示すブロック図である。この遅延回路は、遅延処理すべ
き入力信号を入力してアナログ遅延させるアナログディ
レイライン３１と、上記入力信号を入力してクロック信
号に基づいてディジタル遅延させるディジタルディレイ
ライン３２と、アナログディレイライン３１の遅延出力
位相をディジタルディレイライン３２の遅延出力位相に
追従させるため、両ディレイライン３１，３２の位相差
に基づいてアナログディレイライン３１の遅延量を制御
するＰＬＬ回路３３とを主体として構成されている。ア
ナログディレイライン３１は、複数のタップ出力を有す
る。セレクタ３４は、これら複数のタップ出力のうちの
１つを選択してこれを出力信号として出力する。ディジ
タルディレイライン３２は、例えばシリアルシフトレジ
スタから構成され、外部からの制御値（Ｎ＝Ｘ）によっ
てその遅延段数を変更可能に構成されている。
【００１６】この遅延回路によると、アナログディレイ
ライン３１の遅延量とディジタルディレイライン３２の
遅延量とが等しくなるようにＰＬＬ回路３３が動作す
る。アナログディレイライン３１は、クローズド・ルー
プ内に存在するため、そのディレイ量は、製造バラツ
キ、電源変動及び温度変化の影響を受けず、一定であ
る。いま、アナログディレイライン３１の出力タップ数
をｎ、１タップ当たりの遅延量をｔ、ディジタルディレ
イライン３２の段数をＮ、クロック周波数をｆとする
と、アナログディレイライン３２の１タップ当たりの遅
延量ｔは、下記数１のように表される。
ライン３１の遅延量とディジタルディレイライン３２の
遅延量とが等しくなるようにＰＬＬ回路３３が動作す
る。アナログディレイライン３１は、クローズド・ルー
プ内に存在するため、そのディレイ量は、製造バラツ
キ、電源変動及び温度変化の影響を受けず、一定であ
る。いま、アナログディレイライン３１の出力タップ数
をｎ、１タップ当たりの遅延量をｔ、ディジタルディレ
イライン３２の段数をＮ、クロック周波数をｆとする
と、アナログディレイライン３２の１タップ当たりの遅
延量ｔは、下記数１のように表される。
【００１７】
【数１】ｔ＝Ｎ／（ｆ・ｎ）
【００１８】Ｎ＝１とすれば、アナログディレイライン
３１は、クロック周期の１／ｎの分解能を得ることがで
きる。
３１は、クロック周期の１／ｎの分解能を得ることがで
きる。
【００１９】図２は、この発明の遅延回路を応用したＣ
Ｄ−Ｒ／ＲＷ、ＤＶＤ−Ｒ／ＲＷ等の記録波形生成回路
を示す回路図である。ＥＦＭ信号は波形加工部４１に入
力される。波形加工部４１では、後述の図３で説明する
ように、３Ｔ〜１１Ｔ（ここでＴは単位周期である）の
長さのＥＦＭ信号から、それぞれの長さに応じた分割パ
ルス列を記録パルス列として生成する。この分割された
記録パルス列Ａの構造としては、例えば最初の１パルス
をパルス幅１．５Ｔ、ギャップ幅０．５Ｔのトップパル
スとし、最後の１パルスをパルス幅０．５Ｔのエンドパ
ルスとし、その間をパルス幅０．５Ｔ、ギャップ幅０．
５Ｔのマルチパルスで埋めるようになっている。この記
録パルス列Ａは、アナログディレイライン４２に供給さ
れている。アナログディレイライン４２は、ｎ段のタッ
プ出力を有し、これらタップ出力間の遅延量差は、０．
５Ｔよりもはるかに細かく設定されている。記録パルス
列Ａを構成する各パルスの立上り及び立下がりタイミン
グは、立上りセレクタ４３及び立下りセレクタ４４によ
ってそれぞれ各立上り及び各立下り毎に独立に選択さ
れ、基準クロック周期よりも細かく調整される。
Ｄ−Ｒ／ＲＷ、ＤＶＤ−Ｒ／ＲＷ等の記録波形生成回路
を示す回路図である。ＥＦＭ信号は波形加工部４１に入
力される。波形加工部４１では、後述の図３で説明する
ように、３Ｔ〜１１Ｔ（ここでＴは単位周期である）の
長さのＥＦＭ信号から、それぞれの長さに応じた分割パ
ルス列を記録パルス列として生成する。この分割された
記録パルス列Ａの構造としては、例えば最初の１パルス
をパルス幅１．５Ｔ、ギャップ幅０．５Ｔのトップパル
スとし、最後の１パルスをパルス幅０．５Ｔのエンドパ
ルスとし、その間をパルス幅０．５Ｔ、ギャップ幅０．
５Ｔのマルチパルスで埋めるようになっている。この記
録パルス列Ａは、アナログディレイライン４２に供給さ
れている。アナログディレイライン４２は、ｎ段のタッ
プ出力を有し、これらタップ出力間の遅延量差は、０．
５Ｔよりもはるかに細かく設定されている。記録パルス
列Ａを構成する各パルスの立上り及び立下がりタイミン
グは、立上りセレクタ４３及び立下りセレクタ４４によ
ってそれぞれ各立上り及び各立下り毎に独立に選択さ
れ、基準クロック周期よりも細かく調整される。
【００２０】レジスタ４５には、ＥＦＭ信号のパルス幅
（３Ｔ〜１１Ｔのいずれである）及び記録パルス列の波
形部位に応じた最も適切な立上りセレクタ４３及び立下
りセレクタ４４の選択タップ位置が予め記録されてお
り、パルス幅検出部４６で検出されたＥＦＭ信号のパル
ス幅の情報Ｇ及び波形加工部４１から出力される波形部
位の情報Ｆ（トップパルス、マルチパルス、エンドパル
スの識別情報）がレジスタ４５に与えられることによ
り、記録波形の各部での最適立上りタイミング及び最適
立下りタイミングが選択されるようになっている。
（３Ｔ〜１１Ｔのいずれである）及び記録パルス列の波
形部位に応じた最も適切な立上りセレクタ４３及び立下
りセレクタ４４の選択タップ位置が予め記録されてお
り、パルス幅検出部４６で検出されたＥＦＭ信号のパル
ス幅の情報Ｇ及び波形加工部４１から出力される波形部
位の情報Ｆ（トップパルス、マルチパルス、エンドパル
スの識別情報）がレジスタ４５に与えられることによ
り、記録波形の各部での最適立上りタイミング及び最適
立下りタイミングが選択されるようになっている。
【００２１】立上りセレクタ４３及び立下りセレクタ４
４の出力は、それぞれエッジ検出部４７，４８に供給さ
れている。エッジ検出部４７，４８は、それぞれセレク
タ４３，４４の出力から立上りエッジ及び立下りエッジ
を検出する。エッジ検出部４７からの立上りエッジ検出
信号Ｃは、Ｒ−Ｓフリップフロップ回路４９をセット
し、エッジ検出部４８からの立下りエッジ検出信号Ｄ
は、Ｒ−Ｓフリップフロップ回路４９をリセットする。
これにより、Ｒ−Ｓフリップ回路４９から各パルスの立
上り及び立下りの位置が調整された記録信号Ｅが出力さ
れる。
４の出力は、それぞれエッジ検出部４７，４８に供給さ
れている。エッジ検出部４７，４８は、それぞれセレク
タ４３，４４の出力から立上りエッジ及び立下りエッジ
を検出する。エッジ検出部４７からの立上りエッジ検出
信号Ｃは、Ｒ−Ｓフリップフロップ回路４９をセット
し、エッジ検出部４８からの立下りエッジ検出信号Ｄ
は、Ｒ−Ｓフリップフロップ回路４９をリセットする。
これにより、Ｒ−Ｓフリップ回路４９から各パルスの立
上り及び立下りの位置が調整された記録信号Ｅが出力さ
れる。
【００２２】波形加工部４１からの記録パルス列Ａは、
１段のディジタル遅延回路を構成するＤ−フリップフロ
ップ回路５１にも入力されている。このＤ−フリップフ
ロップ回路５１は、記録パルス列Ａをクロック信号の１
周期分遅延させる。その遅延出力Ｂ′とアナログディレ
イライン４２の遅延出力Ｂとは、位相比較器５２に供給
され、ここで位相比較される。位相比較器５２の出力は
チャージポンプ５３に供給され、更にループフィルタ５
４によってフィルタリングされたのち、アナログディレ
イライン４２の制御信号としてフィードバックされてい
る。これにより、ＰＬＬ回路が構成されている。
１段のディジタル遅延回路を構成するＤ−フリップフロ
ップ回路５１にも入力されている。このＤ−フリップフ
ロップ回路５１は、記録パルス列Ａをクロック信号の１
周期分遅延させる。その遅延出力Ｂ′とアナログディレ
イライン４２の遅延出力Ｂとは、位相比較器５２に供給
され、ここで位相比較される。位相比較器５２の出力は
チャージポンプ５３に供給され、更にループフィルタ５
４によってフィルタリングされたのち、アナログディレ
イライン４２の制御信号としてフィードバックされてい
る。これにより、ＰＬＬ回路が構成されている。
【００２３】図３は、この回路の動作を説明するための
各部の波形図である。ここでＥＦＭ信号の１Ｔは内部ク
ロックの２周期に相当するものとする。図示の例では、
ＥＦＭ信号としてパルス幅６Ｔの信号が入力されてい
る。これは、波形加工部４１により図中Ａで示すような
内部クロックに同期した記録パルス列に変換され、その
各パルスの立上りタイミングと立下りタイミングが、ア
ナログディレイライン４２の遅延動作と、立上りセレク
タ４３及び立下りセレクタ４４のセレクト動作により、
アナログディレイライン４２の出力タップ間遅延量ｔの
分解能で調整され、記録信号Ｅが生成される。この例で
は、ディジタル遅延回路がクロック信号、１段分の遅延
動作を行うＤ−フリップフロップ５１であるから、記録
パルスの立上り及び立下りタイミングの調整分解能は、
内部クロック周期の１／ｎとなる。このように、この実
施例の回路によれば、クロック分解能以上の分解能で立
上り及び立下りタイミングが調整された記録信号Ｅを得
ることができる。分解能を変えるには、ディジタル遅延
回路の遅延段数を変えるか、クロック信号の周波数を変
えればよい。
各部の波形図である。ここでＥＦＭ信号の１Ｔは内部ク
ロックの２周期に相当するものとする。図示の例では、
ＥＦＭ信号としてパルス幅６Ｔの信号が入力されてい
る。これは、波形加工部４１により図中Ａで示すような
内部クロックに同期した記録パルス列に変換され、その
各パルスの立上りタイミングと立下りタイミングが、ア
ナログディレイライン４２の遅延動作と、立上りセレク
タ４３及び立下りセレクタ４４のセレクト動作により、
アナログディレイライン４２の出力タップ間遅延量ｔの
分解能で調整され、記録信号Ｅが生成される。この例で
は、ディジタル遅延回路がクロック信号、１段分の遅延
動作を行うＤ−フリップフロップ５１であるから、記録
パルスの立上り及び立下りタイミングの調整分解能は、
内部クロック周期の１／ｎとなる。このように、この実
施例の回路によれば、クロック分解能以上の分解能で立
上り及び立下りタイミングが調整された記録信号Ｅを得
ることができる。分解能を変えるには、ディジタル遅延
回路の遅延段数を変えるか、クロック信号の周波数を変
えればよい。
【００２４】なお、この発明は上記実施例に限定される
ものではない。上記実施例ではアナログディレイライン
３１の最終段出力とディジタルディレイライン３２の最
終段出力とを位相比較したが、いずれか一方の途中の段
の出力と他方の最終段出力とを位相比較するようにして
もよい。また、この発明の信号処理用遅延回路は、上述
した記録波形生成回路のみならず、例えば再生データ取
込回路のウィンドウ調整回路のように、高い分解能で遅
延処理する必要があるあらゆる用途に適用可能であるこ
とはいうまでもない。
ものではない。上記実施例ではアナログディレイライン
３１の最終段出力とディジタルディレイライン３２の最
終段出力とを位相比較したが、いずれか一方の途中の段
の出力と他方の最終段出力とを位相比較するようにして
もよい。また、この発明の信号処理用遅延回路は、上述
した記録波形生成回路のみならず、例えば再生データ取
込回路のウィンドウ調整回路のように、高い分解能で遅
延処理する必要があるあらゆる用途に適用可能であるこ
とはいうまでもない。
【００２５】
【発明の効果】以上述べたように、この発明によれば、
遅延量制御用にアナログ遅延回路を余分に設ける必要が
ないため構成が簡単になると共に、アナログ遅延回路が
ＰＬＬのクローズド・ループ内に配置されているので、
その特性のバラツキに拘わらず、常にディジタル遅延回
路の遅延出力に正確に追従するように動作し、ディジタ
ル遅延回路は、クロック信号によって正確な遅延動作を
実現するので、結果として精度の高いアナログ遅延制御
が可能になるという効果を奏する。
遅延量制御用にアナログ遅延回路を余分に設ける必要が
ないため構成が簡単になると共に、アナログ遅延回路が
ＰＬＬのクローズド・ループ内に配置されているので、
その特性のバラツキに拘わらず、常にディジタル遅延回
路の遅延出力に正確に追従するように動作し、ディジタ
ル遅延回路は、クロック信号によって正確な遅延動作を
実現するので、結果として精度の高いアナログ遅延制御
が可能になるという効果を奏する。
【図面の簡単な説明】
【図１】 この発明の一実施例に係る信号処理用遅延回
路の実施例を示すブロック図である。
路の実施例を示すブロック図である。
【図２】 同遅延回路を適用した追記型光学ディスクの
記録波形生成回路の構成を示すブロック図である。
記録波形生成回路の構成を示すブロック図である。
【図３】 同回路の動作を示す波形図である。
【図４】 従来の追記型光学ディスクの記録波形生成回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図５】 同回路に適用される従来の制御信号発生回路
の例を示す回路図である。
の例を示す回路図である。
【図６】 同回路に適用される従来の制御信号発生回路
の他の例を示す回路図である。
の他の例を示す回路図である。
１，４１…波形加工部、２，２１，３１，４２…アナロ
グディレイライン、３，４３…立上りセレクタ、４，４
４…立下りセレクタ、５，４５…レジスタ、６，４６…
パルス幅検出部、７，８，４７，４８…エッジ検出部、
９，４９…Ｒ−Ｓフリップフロップ回路、２２，５２…
位相比較器、２３，５３…チャージポンプ、２４，５４
…ループフィルタ、３２…ディジタルディレイライン、
５１…Ｄ−フリップフロップ回路。
グディレイライン、３，４３…立上りセレクタ、４，４
４…立下りセレクタ、５，４５…レジスタ、６，４６…
パルス幅検出部、７，８，４７，４８…エッジ検出部、
９，４９…Ｒ−Ｓフリップフロップ回路、２２，５２…
位相比較器、２３，５３…チャージポンプ、２４，５４
…ループフィルタ、３２…ディジタルディレイライン、
５１…Ｄ−フリップフロップ回路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B079 BC07 CC02 DD06 5J001 BB03 BB23 CC03 DD09 5J098 AB15 AB24 AB36 AC04 AC09 AD03 AD06 AD07 FA02 5J106 AA04 CC59 DD39 DD48 GG04 KK05
Claims (6)
- 【請求項１】 入力信号をアナログ遅延させると共に、
制御信号によってそのアナログ遅延量が制御されるアナ
ログ遅延回路と、 クロック信号に基づいて前記入力信号をディジタル遅延
させるディジタル遅延回路と、 前記アナログ遅延回路の出力位相を前記ディジタル遅延
回路の出力位相に追従させるように前記制御信号を前記
アナログ遅延回路にフィードバックする位相固定ループ
回路とを備えたことを特徴とする信号処理用遅延回路。 - 【請求項２】 前記アナログ遅延回路は、前記位相固定
ループ回路に出力される位相比較用の出力の遅延量と、
実際に信号処理に使用される出力の遅延量とが一定の比
率を保って制御されるものであることを特徴とする請求
項１記載の信号処理用遅延回路。 - 【請求項３】 前記アナログ遅延回路は、複数のタップ
出力を有し、そのうちの１つのタップ出力が実際の信号
処理に使用されるものであることを特徴とする請求項１
又は２記載の信号処理用遅延回路。 - 【請求項４】 前記複数のタップ出力のうちの１つのタ
ップ出力を選択する選択回路を更に備えてなることを特
徴とする請求項３記載の信号処理用遅延回路。 - 【請求項５】 前記複数のタップ出力のうち、前記入力
信号の各立上りタイミング及び各立下りタイミング毎に
それぞれ独立に１つのタップ出力を選択する選択回路
と、 この選択回路で選択出力の立上り及び立下りを検出して
パルス信号を生成するＲ−Ｓフリップフロップ回路とを
更に備えてなることを特徴とする請求項３記載の信号処
理用遅延回路。 - 【請求項６】 前記ディジタル遅延回路は、シリアルシ
フトレジスタからなり、そのシフト段数を外部から制御
可能なものであることを特徴とする請求項１〜５のいず
れか１項記載の信号処理用遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000045363A JP2001237679A (ja) | 2000-02-23 | 2000-02-23 | 信号処理用遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000045363A JP2001237679A (ja) | 2000-02-23 | 2000-02-23 | 信号処理用遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001237679A true JP2001237679A (ja) | 2001-08-31 |
Family
ID=18567960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000045363A Pending JP2001237679A (ja) | 2000-02-23 | 2000-02-23 | 信号処理用遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001237679A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112825480A (zh) * | 2019-11-21 | 2021-05-21 | 瑞萨电子美国有限公司 | 用于数字信号、特别是用于时钟信号的延时电路 |
-
2000
- 2000-02-23 JP JP2000045363A patent/JP2001237679A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112825480A (zh) * | 2019-11-21 | 2021-05-21 | 瑞萨电子美国有限公司 | 用于数字信号、特别是用于时钟信号的延时电路 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081201 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090203 |
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