JPH07121932A - 光磁気ディスクドライブ装置のライトパルス幅補正回路 - Google Patents
光磁気ディスクドライブ装置のライトパルス幅補正回路Info
- Publication number
- JPH07121932A JPH07121932A JP26473893A JP26473893A JPH07121932A JP H07121932 A JPH07121932 A JP H07121932A JP 26473893 A JP26473893 A JP 26473893A JP 26473893 A JP26473893 A JP 26473893A JP H07121932 A JPH07121932 A JP H07121932A
- Authority
- JP
- Japan
- Prior art keywords
- write pulse
- reference clock
- circuit
- pulse width
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】光磁気ディスクドライブ装置のライトパルス幅
補正回路において、コストアップを招くことなくライト
パルス幅を任意にかつ簡単に微調整する。 【構成】ＰＬＬ回路５０の位相比較器５１に基準クロッ
クａを入力しＶＣＯ５６より基準クロックａより位相が
Δｔ遅れた位相調整後基準クロックｂを出力させる。エ
ンコーダ４２は基準クロックａに基づいて基本ライトパ
ルスｃを生成する。排他的論理和回路６１と排他的論理
和回路６１とＤフリップフロップ６３と論理和回路６４
により、基準クロックａと位相調整後基準クロックｂと
基本ライトパルスｃに基づいて、基本ライトパルスｃよ
りパルス幅がΔｔ広い補正後ライトパルスｆを生成す
る。ＶＣＯ５６のオフセット電圧をオフセット電圧調整
半固定抵抗５５によって調整することで補正後ライトパ
ルスｆのパルス幅を任意に微調整する。
補正回路において、コストアップを招くことなくライト
パルス幅を任意にかつ簡単に微調整する。 【構成】ＰＬＬ回路５０の位相比較器５１に基準クロッ
クａを入力しＶＣＯ５６より基準クロックａより位相が
Δｔ遅れた位相調整後基準クロックｂを出力させる。エ
ンコーダ４２は基準クロックａに基づいて基本ライトパ
ルスｃを生成する。排他的論理和回路６１と排他的論理
和回路６１とＤフリップフロップ６３と論理和回路６４
により、基準クロックａと位相調整後基準クロックｂと
基本ライトパルスｃに基づいて、基本ライトパルスｃよ
りパルス幅がΔｔ広い補正後ライトパルスｆを生成す
る。ＶＣＯ５６のオフセット電圧をオフセット電圧調整
半固定抵抗５５によって調整することで補正後ライトパ
ルスｆのパルス幅を任意に微調整する。
Description
【０００１】
【産業上の利用分野】本発明は、光磁気ディスクドライ
ブ装置のライトパルス幅補正回路に関するものである。
ブ装置のライトパルス幅補正回路に関するものである。
【０００２】
【従来の技術】図３は光磁気ディスクドライブ装置の構
成の一例を示すブロック図である。図３において、１は
ＳＣＳＩインタフェースにつながるＳＣＳＩコントロー
ラ、２はバッファＲＡＭ、３はＣＰＵ、４はＲＯＭ、５
はＲＡＭ、６はエンコーダ・デコーダ、７はライトパル
ス幅補正回路、８はレーザー制御回路、９はレーザーダ
イオード、１０はフォトディテクタ、１１はリード回
路、１２はサーボ制御回路、１３はサーボディテクタ、
１４はドライバ回路、１５はフォーカスアクチュエー
タ、１６はトラッキングアクチュエータ、１７はリニア
モーター、１８はメカニズムセンサー、１９はローディ
ングモーター、２０はスピンドルモーター駆動回路、２
１は光磁気ディスクである。
成の一例を示すブロック図である。図３において、１は
ＳＣＳＩインタフェースにつながるＳＣＳＩコントロー
ラ、２はバッファＲＡＭ、３はＣＰＵ、４はＲＯＭ、５
はＲＡＭ、６はエンコーダ・デコーダ、７はライトパル
ス幅補正回路、８はレーザー制御回路、９はレーザーダ
イオード、１０はフォトディテクタ、１１はリード回
路、１２はサーボ制御回路、１３はサーボディテクタ、
１４はドライバ回路、１５はフォーカスアクチュエー
タ、１６はトラッキングアクチュエータ、１７はリニア
モーター、１８はメカニズムセンサー、１９はローディ
ングモーター、２０はスピンドルモーター駆動回路、２
１は光磁気ディスクである。
【０００３】光磁気ディスクドライブ装置のライトパル
スは、システムの基準クロックに同期して生成される
が、ライトパルスの幅については、メディアの特性、回
転数などの条件に応じて補正する必要がある。そのため
の回路がライトパルス幅補正回路７である。
スは、システムの基準クロックに同期して生成される
が、ライトパルスの幅については、メディアの特性、回
転数などの条件に応じて補正する必要がある。そのため
の回路がライトパルス幅補正回路７である。
【０００４】ライトパルス幅は数１０ｎｓ〜６０ｎｓ程
度が基本であり、補正値としてはおよそ５ｎｓ〜１５ｎ
ｓパルス幅を広げるのが普通であるが、この補正値はき
わめて小さな値である。
度が基本であり、補正値としてはおよそ５ｎｓ〜１５ｎ
ｓパルス幅を広げるのが普通であるが、この補正値はき
わめて小さな値である。
【０００５】図４は従来の光磁気ディスクドライブ装置
におけるライトパルス幅補正回路７の構成を示す。図４
において、３１は基本ライトパルスＡの信号ライン、３
２は１５ｎｓディレイライン、３３は論理和回路であ
る。
におけるライトパルス幅補正回路７の構成を示す。図４
において、３１は基本ライトパルスＡの信号ライン、３
２は１５ｎｓディレイライン、３３は論理和回路であ
る。
【０００６】例えば図５に示すように、パルス幅が５４
ｎｓの基本ライトパルスＡを供給すると、１５ｎｓディ
レイライン３２により１５ｎｓだけ遅延したライトパル
スＢが生成される。基本ライトパルスＡと遅延したライ
トパルスＢとが論理和回路３３に供給され、論理和がと
られることにより、パルス幅が６９ｎｓの補正後ライト
パルスＣが得られる。
ｎｓの基本ライトパルスＡを供給すると、１５ｎｓディ
レイライン３２により１５ｎｓだけ遅延したライトパル
スＢが生成される。基本ライトパルスＡと遅延したライ
トパルスＢとが論理和回路３３に供給され、論理和がと
られることにより、パルス幅が６９ｎｓの補正後ライト
パルスＣが得られる。
【０００７】
【発明が解決しようとする課題】従来の場合、ディレイ
ラインが高価であるという問題がある。また、遅延させ
る時間幅が固定であり、任意に微調整することができな
いという問題もある。細かく調整できるようにするに
は、ディレイラインを多数必要とすることになり、大幅
なコストアップを招くことになるし、調整も面倒なもの
になるという問題がある。
ラインが高価であるという問題がある。また、遅延させ
る時間幅が固定であり、任意に微調整することができな
いという問題もある。細かく調整できるようにするに
は、ディレイラインを多数必要とすることになり、大幅
なコストアップを招くことになるし、調整も面倒なもの
になるという問題がある。
【０００８】本発明は、このような事情に鑑みて創案さ
れたものであって、あまりコストアップを招くことな
く、ライトパルス幅を任意にかつ簡単に微調整すること
ができる光磁気ディスクドライブ装置のライトパルス幅
補正回路を提供することを目的とする。
れたものであって、あまりコストアップを招くことな
く、ライトパルス幅を任意にかつ簡単に微調整すること
ができる光磁気ディスクドライブ装置のライトパルス幅
補正回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る光磁気ディ
スクドライブ装置のライトパルス幅補正回路は、基準ク
ロックを入力して基準クロックの整数倍の周期をもつ基
本ライトパルスを生成する手段と、前記基準クロックを
入力して基準クロックと同一周波数をもち基準クロック
から所定の時間だけ遅れた位相調整後基準クロックをＶ
ＣＯから出力するＰＬＬ回路と、前記基準クロックと基
本ライトパルスと位相調整後基準クロックとに基づいて
基本ライトパルスに比べて前記の遅れ時間だけパルス幅
の広い補正後ライトパルスを生成する手段と、前記ＰＬ
Ｌ回路におけるＶＣＯに与えるオフセット電圧を可変す
る手段とを備えたことを特徴とするものである。
スクドライブ装置のライトパルス幅補正回路は、基準ク
ロックを入力して基準クロックの整数倍の周期をもつ基
本ライトパルスを生成する手段と、前記基準クロックを
入力して基準クロックと同一周波数をもち基準クロック
から所定の時間だけ遅れた位相調整後基準クロックをＶ
ＣＯから出力するＰＬＬ回路と、前記基準クロックと基
本ライトパルスと位相調整後基準クロックとに基づいて
基本ライトパルスに比べて前記の遅れ時間だけパルス幅
の広い補正後ライトパルスを生成する手段と、前記ＰＬ
Ｌ回路におけるＶＣＯに与えるオフセット電圧を可変す
る手段とを備えたことを特徴とするものである。
【００１０】
【作用】ＰＬＬ回路におけるＶＣＯに与えるオフセット
電圧を可変することでＶＣＯから出力される位相調整後
基準クロックの基準クロックに対する遅れ時間Δｔを可
変できる。したがって、基本ライトパルスより前記の遅
れ時間Δｔだけパルス幅の広い補正後ライトパルスのパ
ルス幅も前記のオフセット電圧の調整により可変するこ
とができる。
電圧を可変することでＶＣＯから出力される位相調整後
基準クロックの基準クロックに対する遅れ時間Δｔを可
変できる。したがって、基本ライトパルスより前記の遅
れ時間Δｔだけパルス幅の広い補正後ライトパルスのパ
ルス幅も前記のオフセット電圧の調整により可変するこ
とができる。
【００１１】
【実施例】以下、本発明に係る光磁気ディスクドライブ
装置のライトパルス幅補正回路の一実施例を図面に基づ
いて詳細に説明する。
装置のライトパルス幅補正回路の一実施例を図面に基づ
いて詳細に説明する。
【００１２】図１はライトパルス幅補正回路の構成を示
すブロック回路図である。図１において、４１はシステ
ム基準クロックａを発生するシステム基準クロック発生
回路、４２はシステム基準クロックａに基づいて基本ラ
イトパルスｃを生成するためのエンコーダ、５１は位相
比較器、５２はチャージポンプ、５３はローパスフィル
タ、５４はオフセット電圧加算器、５５は位相用オフセ
ット電圧調整半固定抵抗（可変抵抗）、５６はＶＣＯ
（電圧制御発振器）、５０は以上の要素５１〜５６から
なるＰＬＬ（Phase Locked Loop ）回路である。また、
６１は排他的論理和回路、６２は反転回路、６３はＤフ
リップフロップ、６４は論理和回路である。
すブロック回路図である。図１において、４１はシステ
ム基準クロックａを発生するシステム基準クロック発生
回路、４２はシステム基準クロックａに基づいて基本ラ
イトパルスｃを生成するためのエンコーダ、５１は位相
比較器、５２はチャージポンプ、５３はローパスフィル
タ、５４はオフセット電圧加算器、５５は位相用オフセ
ット電圧調整半固定抵抗（可変抵抗）、５６はＶＣＯ
（電圧制御発振器）、５０は以上の要素５１〜５６から
なるＰＬＬ（Phase Locked Loop ）回路である。また、
６１は排他的論理和回路、６２は反転回路、６３はＤフ
リップフロップ、６４は論理和回路である。
【００１３】図２は動作説明に供するタイミングチャー
トである。基準クロック発生回路４１から出力されたシ
ステム基準クロックａは、エンコーダ４２，排他的論理
和回路６１およびＰＬＬ回路５０における位相比較器５
１に入力される。位相比較器５１，チャージポンプ５
２，ローパスフィルタ５３およびＶＣＯ５６から構成さ
れたＰＬＬ回路５０においてオフセット電圧調整半固定
抵抗５５の調整によりオフセット電圧加算器５４を介し
てＶＣＯ５６に与えるオフセット電圧を調整することに
より、ＰＬＬ回路５０から出力される位相調整後基準ク
ロックｂをシステム基準クロックａに対してΔｔだけ位
相をずらせる。この遅れ時間Δｔはオフセット電圧調整
半固定抵抗５５により無段階的に微調整することができ
る。
トである。基準クロック発生回路４１から出力されたシ
ステム基準クロックａは、エンコーダ４２，排他的論理
和回路６１およびＰＬＬ回路５０における位相比較器５
１に入力される。位相比較器５１，チャージポンプ５
２，ローパスフィルタ５３およびＶＣＯ５６から構成さ
れたＰＬＬ回路５０においてオフセット電圧調整半固定
抵抗５５の調整によりオフセット電圧加算器５４を介し
てＶＣＯ５６に与えるオフセット電圧を調整することに
より、ＰＬＬ回路５０から出力される位相調整後基準ク
ロックｂをシステム基準クロックａに対してΔｔだけ位
相をずらせる。この遅れ時間Δｔはオフセット電圧調整
半固定抵抗５５により無段階的に微調整することができ
る。
【００１４】位相調整後基準クロックｂはシステム基準
クロックａと同一周波数である。エンコーダ４２は入力
したシステム基準クロックａに基づいて基本ライトパル
スｃを生成する。この基本ライトパルスｃはシステム基
準クロックａの３倍の周期をもつ通常「３Ｔ信号」と呼
ばれるもので、ライトパルスの一例である。
クロックａと同一周波数である。エンコーダ４２は入力
したシステム基準クロックａに基づいて基本ライトパル
スｃを生成する。この基本ライトパルスｃはシステム基
準クロックａの３倍の周期をもつ通常「３Ｔ信号」と呼
ばれるもので、ライトパルスの一例である。
【００１５】システム基準クロックａおよびこれよりΔ
ｔだけ遅れた位相調整後基準クロックｂを排他的論理和
回路６１および反転回路６２に通すことによってラッチ
信号ｄを生成し、このラッチ信号ｄをＤフリップフロッ
プ６３のクロック入力端子に入力する。また、エンコー
ダ４２からの基本ライトパルスｃをＤフリップフロップ
６３のデータ入力端子に入力する。すると、Ｄフリップ
フロップ６３のＱ出力端子から、基本ライトパルスｃよ
りΔｔだけ遅れた位相調整後ライトパルスｅが出力され
ることになる。この位相調整後ライトパルスｅとエンコ
ーダ４２からの基本ライトパルスｃとが論理和回路６４
に通されることにより、基本ライトパルスｃよりもΔｔ
だけパルス幅の広い補正後ライトパルスｆを得ることが
できる。
ｔだけ遅れた位相調整後基準クロックｂを排他的論理和
回路６１および反転回路６２に通すことによってラッチ
信号ｄを生成し、このラッチ信号ｄをＤフリップフロッ
プ６３のクロック入力端子に入力する。また、エンコー
ダ４２からの基本ライトパルスｃをＤフリップフロップ
６３のデータ入力端子に入力する。すると、Ｄフリップ
フロップ６３のＱ出力端子から、基本ライトパルスｃよ
りΔｔだけ遅れた位相調整後ライトパルスｅが出力され
ることになる。この位相調整後ライトパルスｅとエンコ
ーダ４２からの基本ライトパルスｃとが論理和回路６４
に通されることにより、基本ライトパルスｃよりもΔｔ
だけパルス幅の広い補正後ライトパルスｆを得ることが
できる。
【００１６】補正後ライトパルスｆにより光磁気ディス
クにデータを書き込んでいく。この補正後ライトパルス
ｆのパルス幅は、ＰＬＬ回路５０におけるオフセット電
圧調整半固定抵抗５５により無段階的に微調整すること
ができる。
クにデータを書き込んでいく。この補正後ライトパルス
ｆのパルス幅は、ＰＬＬ回路５０におけるオフセット電
圧調整半固定抵抗５５により無段階的に微調整すること
ができる。
【００１７】
【発明の効果】以上のように、本発明によれば、比較的
簡単な回路構成をもってあまりコストアップを招くこと
なく、光磁気ディスクに対するライトパルス幅を任意に
かつ簡単に微調整することができる。
簡単な回路構成をもってあまりコストアップを招くこと
なく、光磁気ディスクに対するライトパルス幅を任意に
かつ簡単に微調整することができる。
【図１】本発明の一実施例に係る光磁気ディスクドライ
ブ装置のライトパルス幅補正回路の構成を示すブロック
回路図である。
ブ装置のライトパルス幅補正回路の構成を示すブロック
回路図である。
【図２】実施例の動作説明に供するタイミングチャート
である。
である。
【図３】光磁気ディスクドライブ装置の構成の一例を示
すブロック図である。
すブロック図である。
【図４】従来の光磁気ディスクドライブ装置のライトパ
ルス幅補正回路の構成を示す回路図である。
ルス幅補正回路の構成を示す回路図である。
【図５】従来例の動作説明に供するタイミングチャート
である。
である。
４１……システム基準クロック発生回路 ４２……エンコーダ ５０……ＰＬＬ回路 ５１……位相比較器 ５２……チャージポンプ ５３……ローパスフィルタ ５４……オフセット電圧加算器 ５５……オフセット電圧調整半固定抵抗 ５６……ＶＣＯ（電圧制御発振器） ６１……排他的論理和回路 ６２……反転回路 ６３……Ｄフリップフロップ ６４……論理和回路 ａ……システム基準クロック ｂ……位相調整後基準クロック ｃ……基本ライトパルス ｄ……ラッチ信号 ｅ……位相調整後ライトパルス ｆ……補正後ライトパルス Δｔ……遅れ時間
Claims (1)
- 【請求項１】 基準クロックを入力して基準クロックの
整数倍の周期をもつ基本ライトパルスを生成する手段
と、前記基準クロックを入力して基準クロックと同一周
波数をもち基準クロックから所定の時間だけ遅れた位相
調整後基準クロックをＶＣＯから出力するＰＬＬ回路
と、前記基準クロックと基本ライトパルスと位相調整後
基準クロックとに基づいて基本ライトパルスに比べて前
記の遅れ時間だけパルス幅の広い補正後ライトパルスを
生成する手段と、前記ＰＬＬ回路におけるＶＣＯに与え
るオフセット電圧を可変する手段とを備えたことを特徴
とする光磁気ディスクドライブ装置のライトパルス幅補
正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26473893A JPH07121932A (ja) | 1993-10-22 | 1993-10-22 | 光磁気ディスクドライブ装置のライトパルス幅補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26473893A JPH07121932A (ja) | 1993-10-22 | 1993-10-22 | 光磁気ディスクドライブ装置のライトパルス幅補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07121932A true JPH07121932A (ja) | 1995-05-12 |
Family
ID=17407492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26473893A Pending JPH07121932A (ja) | 1993-10-22 | 1993-10-22 | 光磁気ディスクドライブ装置のライトパルス幅補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07121932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028461A (en) * | 1997-06-30 | 2000-02-22 | Nec Corporation | Clock adjusting circuit and method to adjust a delay value of a clock input signal |
| CN110581701A (zh) * | 2018-06-07 | 2019-12-17 | 爱思开海力士有限公司 | 非对称脉冲宽度比较器电路及包括其的时钟相位校正电路 |
-
1993
- 1993-10-22 JP JP26473893A patent/JPH07121932A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028461A (en) * | 1997-06-30 | 2000-02-22 | Nec Corporation | Clock adjusting circuit and method to adjust a delay value of a clock input signal |
| CN110581701A (zh) * | 2018-06-07 | 2019-12-17 | 爱思开海力士有限公司 | 非对称脉冲宽度比较器电路及包括其的时钟相位校正电路 |
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