JP2001237691A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 多入力論理ゲートの入力ピン容量を他の入力
信号の状態に関係なく一定にし、集積回路中を伝搬する
信号の遅延時間を正確に見積もる。 【解決手段】 論理回路が複数の入力（Ｘ，Ｙ）を有す
ると共にこれら複数の入力の信号状態がそれぞれ異なる
ことにより、それぞれの入力ピン（ＩＮ１，ＩＮ２）の
容量に違いが発生する論理回路よりなる半導体集積回路
装置において、複数の入力を有する論理回路の入力の１
つもしくは複数に設けられ、前記複数の入力の状態の如
何に拘わらず、この入力が有する入力容量を一定に保つ
入力容量等化回路２を備える。
信号の状態に関係なく一定にし、集積回路中を伝搬する
信号の遅延時間を正確に見積もる。 【解決手段】 論理回路が複数の入力（Ｘ，Ｙ）を有す
ると共にこれら複数の入力の信号状態がそれぞれ異なる
ことにより、それぞれの入力ピン（ＩＮ１，ＩＮ２）の
容量に違いが発生する論理回路よりなる半導体集積回路
装置において、複数の入力を有する論理回路の入力の１
つもしくは複数に設けられ、前記複数の入力の状態の如
何に拘わらず、この入力が有する入力容量を一定に保つ
入力容量等化回路２を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に係り、特にクロックツリーを構成する論理ゲートの
構成の仕方に改良を加えた半導体集積回路装置に関す
る。
置に係り、特にクロックツリーを構成する論理ゲートの
構成の仕方に改良を加えた半導体集積回路装置に関す
る。
【０００２】
【従来の技術】集積回路を伝搬する信号の遅延時間は、
負荷となる論理ゲートの入力容量により決められるが、
多入力ゲートを負荷として有する回路における入力容量
すなわち遅延時間は多入力ゲートの他方の入力信号の状
態の影響を受けることになる。図２１は２入力ＮＡＮＤ
ゲートを負荷として有する回路を示しており、図２１に
おいて、入力端子ｉｎからみた入力容量は（Ｃ１＋Ｃ
２）であるが、ＮＡＮＤゲートの入力容量Ｃ１はもう一
方の入力Ａの状態により影響を受ける。
負荷となる論理ゲートの入力容量により決められるが、
多入力ゲートを負荷として有する回路における入力容量
すなわち遅延時間は多入力ゲートの他方の入力信号の状
態の影響を受けることになる。図２１は２入力ＮＡＮＤ
ゲートを負荷として有する回路を示しており、図２１に
おいて、入力端子ｉｎからみた入力容量は（Ｃ１＋Ｃ
２）であるが、ＮＡＮＤゲートの入力容量Ｃ１はもう一
方の入力Ａの状態により影響を受ける。
【０００３】すなわち、入力Ａがハイであるかローであ
るかによって、見かけ上の容量Ｃ１が異なることにな
る。その結果として、入力端子ｉｎから出力端子ｏｕｔ
に伝わる信号の遅延時間が変わってしまうことになる。
従来、このような場合には、入力端子ｉｎから出力端子
ｏｕｔに伝わる信号の遅延時間を最大にする入力Ａの状
態を想定してタイミング設計を行なっていた。この場
合、遅延時間を余分に見積もることによりマージンが大
きめになるという問題がある。また、遅延時間が最小と
なる入力Ａの状態を想定してタイミングチェックを別途
行なう必要が生じる可能性もあった。
るかによって、見かけ上の容量Ｃ１が異なることにな
る。その結果として、入力端子ｉｎから出力端子ｏｕｔ
に伝わる信号の遅延時間が変わってしまうことになる。
従来、このような場合には、入力端子ｉｎから出力端子
ｏｕｔに伝わる信号の遅延時間を最大にする入力Ａの状
態を想定してタイミング設計を行なっていた。この場
合、遅延時間を余分に見積もることによりマージンが大
きめになるという問題がある。また、遅延時間が最小と
なる入力Ａの状態を想定してタイミングチェックを別途
行なう必要が生じる可能性もあった。
【０００４】特に、ＬＳＩ（Large Scale Integrated-c
ircuit―大規模集積回路―）全体にクロック信号を分配
するクロックツリーにおいては、タイミング設計を正確
に行なう必要がある。また、近年、ＬＳＩの消費電力の
低減のため、特開平１０−３０８４５０号公報に開示さ
れている技術のように、必要に応じて部分的にクロック
信号の供給を停止するゲーティッドクロック手法が用い
られるようになってきている。図２２は、上記公報の図
５において従来技術とされているゲーティッドクロック
回路の構成例を示している。この回路において、クロッ
ク信号はルートバッファ５１により、多入力ゲートとし
てのＮＯＲ回路５２ａおよび５２ｂに信号５８ａおよび
５８ｂとして入力されている。セレクタ回路５７より出
力される信号５６ａまたは５６ｂがローのとき、クロッ
ク信号は次段のバッファ回路５３に伝達されるが、信号
５６ａまたは５６ｂがハイの時には出力は常にローとな
りクロック信号は伝達されない。このように、セレクタ
回路５７からの出力によりクロックバッファの余分な遷
移を停止させることにより、消費電力の低減を図ってい
る。
ircuit―大規模集積回路―）全体にクロック信号を分配
するクロックツリーにおいては、タイミング設計を正確
に行なう必要がある。また、近年、ＬＳＩの消費電力の
低減のため、特開平１０−３０８４５０号公報に開示さ
れている技術のように、必要に応じて部分的にクロック
信号の供給を停止するゲーティッドクロック手法が用い
られるようになってきている。図２２は、上記公報の図
５において従来技術とされているゲーティッドクロック
回路の構成例を示している。この回路において、クロッ
ク信号はルートバッファ５１により、多入力ゲートとし
てのＮＯＲ回路５２ａおよび５２ｂに信号５８ａおよび
５８ｂとして入力されている。セレクタ回路５７より出
力される信号５６ａまたは５６ｂがローのとき、クロッ
ク信号は次段のバッファ回路５３に伝達されるが、信号
５６ａまたは５６ｂがハイの時には出力は常にローとな
りクロック信号は伝達されない。このように、セレクタ
回路５７からの出力によりクロックバッファの余分な遷
移を停止させることにより、消費電力の低減を図ってい
る。
【０００５】ここで、論理ブロック６０Ａ，６０Ｂの動
作の間には一般に相関はなく、セレクタ回路５７からの
出力信号５６ａと５６ｂの状態の組合せはどのようにも
設定することができる。ルートバッファ５１から見る
と、ＮＯＲ回路５２ａの入力容量とＮＯＲ回路５２ｂの
入力容量は、それぞれ信号５６ａ，５６ｂの状態に依存
している。例えば、ＮＯＲ回路５２ａの出力信号に注目
すると、信号５６ｂがハイである場合とローである場合
とではタイミングが異なることになる。したがって、フ
リップフロップ回路５５ａに入力されるクロック信号も
タイミングが異なることになる。
作の間には一般に相関はなく、セレクタ回路５７からの
出力信号５６ａと５６ｂの状態の組合せはどのようにも
設定することができる。ルートバッファ５１から見る
と、ＮＯＲ回路５２ａの入力容量とＮＯＲ回路５２ｂの
入力容量は、それぞれ信号５６ａ，５６ｂの状態に依存
している。例えば、ＮＯＲ回路５２ａの出力信号に注目
すると、信号５６ｂがハイである場合とローである場合
とではタイミングが異なることになる。したがって、フ
リップフロップ回路５５ａに入力されるクロック信号も
タイミングが異なることになる。
【０００６】ＬＳＩでは、フリップフロップ回路５５
ａ，５５ｂの全てのクロック信号がずれることなく動作
するように設計することが一般的である。クロック信号
のずれはクロックスキューと呼ばれており、可及的に小
さくする必要がある。図２２に示したゲーティッドクロ
ック回路においては、セレクタ回路５７から出力される
信号の状態によってＮＯＲ回路５２ａ，５２ｂの２入力
論理和ゲートのクロック信号の入力容量が異なることに
なり、セレクタ回路５７の特定の１つの信号の状態を仮
定してクロックスキューを小さくするように設計する
と、他の状態ではクロックスキューが大きくなってしま
うことになる。
ａ，５５ｂの全てのクロック信号がずれることなく動作
するように設計することが一般的である。クロック信号
のずれはクロックスキューと呼ばれており、可及的に小
さくする必要がある。図２２に示したゲーティッドクロ
ック回路においては、セレクタ回路５７から出力される
信号の状態によってＮＯＲ回路５２ａ，５２ｂの２入力
論理和ゲートのクロック信号の入力容量が異なることに
なり、セレクタ回路５７の特定の１つの信号の状態を仮
定してクロックスキューを小さくするように設計する
と、他の状態ではクロックスキューが大きくなってしま
うことになる。
【０００７】
【発明が解決しようとする課題】このように、全ての状
態でクロックスキューを小さくできるタイミング設計を
行なうことは不可能である。上述の特開平１０−３０８
４５０号公報において実施形態として挙げられている図
１および図３に開示されている技術内容から見ても明ら
かなように、このタイミング設計の問題は解決されてい
ない。
態でクロックスキューを小さくできるタイミング設計を
行なうことは不可能である。上述の特開平１０−３０８
４５０号公報において実施形態として挙げられている図
１および図３に開示されている技術内容から見ても明ら
かなように、このタイミング設計の問題は解決されてい
ない。
【０００８】本発明は、多入力論理ゲートの入力ピン容
量を他の入力信号の状態に関係なく一定のものとするこ
とにより、集積回路中を伝搬する信号の遅延時間を正確
に見積もることができるように論理回路を設計できる半
導体集積回路装置を提供することを目的としている。
量を他の入力信号の状態に関係なく一定のものとするこ
とにより、集積回路中を伝搬する信号の遅延時間を正確
に見積もることができるように論理回路を設計できる半
導体集積回路装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の基本構成による半導体集積回路装置
は、論理回路が複数の入力を有すると共にこれら複数の
入力の信号状態がそれぞれ異なることにより、それぞれ
の入力ピンの容量に違いが発生する論理回路よりなるも
のにおいて、前記複数の入力を有する前記論理回路の入
力の１つもしくは複数に設けられ、前記複数の入力の状
態の如何に拘わらず、この入力が有する入力容量を一定
に保つ入力容量等化回路を備えることを特徴としてい
る。
め、本発明の第１の基本構成による半導体集積回路装置
は、論理回路が複数の入力を有すると共にこれら複数の
入力の信号状態がそれぞれ異なることにより、それぞれ
の入力ピンの容量に違いが発生する論理回路よりなるも
のにおいて、前記複数の入力を有する前記論理回路の入
力の１つもしくは複数に設けられ、前記複数の入力の状
態の如何に拘わらず、この入力が有する入力容量を一定
に保つ入力容量等化回路を備えることを特徴としてい
る。
【００１０】本発明の第２の基本構成に係る半導体集積
回路装置は、第１の複数の入力信号により動作する論理
回路と、前記第１の複数の入力信号のうちの一部もしく
は全ての入力信号、および、前記一部もしくは全ての入
力信号の入力容量を等価にする第２の１または複数の入
力信号によって動作する入力容量等化回路と、を備える
ことを特徴としている。
回路装置は、第１の複数の入力信号により動作する論理
回路と、前記第１の複数の入力信号のうちの一部もしく
は全ての入力信号、および、前記一部もしくは全ての入
力信号の入力容量を等価にする第２の１または複数の入
力信号によって動作する入力容量等化回路と、を備える
ことを特徴としている。
【００１１】本発明の第３の基本構成に係る半導体集積
回路装置は、第１および第２の入力信号によって動作す
る論理回路と、前記第２の入力信号によらず前記第１の
入力信号の入力容量を等価にする第３の入力信号によっ
て動作する入力容量等化回路と、を備えることを特徴と
している。
回路装置は、第１および第２の入力信号によって動作す
る論理回路と、前記第２の入力信号によらず前記第１の
入力信号の入力容量を等価にする第３の入力信号によっ
て動作する入力容量等化回路と、を備えることを特徴と
している。
【００１２】また、上記第２または第３の基本構成に係
る半導体集積回路装置において、前記論理回路および前
記入力容量等化回路は、１または複数の同一構成の回路
により構成されていることを特徴としている。
る半導体集積回路装置において、前記論理回路および前
記入力容量等化回路は、１または複数の同一構成の回路
により構成されていることを特徴としている。
【００１３】また、上記第３の基本構成に係る半導体集
積回路装置において、前記第３の入力信号は、前記第２
の入力信号の反転信号であることを特徴としている。
積回路装置において、前記第３の入力信号は、前記第２
の入力信号の反転信号であることを特徴としている。
【００１４】本発明の第４の基本構成に係る半導体集積
回路装置は、第１の入力信号により動作する１または複
数の第１の論理回路と、前記第１の入力信号が入力され
る入力容量等化回路と、１または複数の第２の入力信号
および前記入力容量等化回路から出力された出力信号が
入力される１または複数の第２の論理回路と、を備え、
前記入力容量等化回路は、前記第２の入力信号の状態に
依存することなく前記第１の入力信号の入力容量を等価
にする入力容量無依存化回路により構成されていること
を特徴としている。
回路装置は、第１の入力信号により動作する１または複
数の第１の論理回路と、前記第１の入力信号が入力され
る入力容量等化回路と、１または複数の第２の入力信号
および前記入力容量等化回路から出力された出力信号が
入力される１または複数の第２の論理回路と、を備え、
前記入力容量等化回路は、前記第２の入力信号の状態に
依存することなく前記第１の入力信号の入力容量を等価
にする入力容量無依存化回路により構成されていること
を特徴としている。
【００１５】また、上記第４の基本構成に係る半導体集
積回路装置において、前記入力容量等化回路は、インバ
ータであることを特徴としている。
積回路装置において、前記入力容量等化回路は、インバ
ータであることを特徴としている。
【００１６】本発明の第５の基本構成に係る半導体集積
回路装置は、クロック信号と制御信号とが入力される多
入力論理回路を含む半導体集積回路装置において、前記
多入力論理回路の１つの入力としての前記クロック信号
は、前記多入力論理回路の電源電位に直接接続される第
１のＭＯＳトランジスタと、設置電位に直接接続される
第２のＭＯＳトランジスタと、の双方のゲート端子に供
給されることを特徴としている。
回路装置は、クロック信号と制御信号とが入力される多
入力論理回路を含む半導体集積回路装置において、前記
多入力論理回路の１つの入力としての前記クロック信号
は、前記多入力論理回路の電源電位に直接接続される第
１のＭＯＳトランジスタと、設置電位に直接接続される
第２のＭＯＳトランジスタと、の双方のゲート端子に供
給されることを特徴としている。
【００１７】
【発明の実施の形態】以下、本発明に係る半導体集積回
路装置の好適な実施形態について、添付図面を参照しな
がら詳細に説明する。図１ないし図２０を用いて第１な
いし第２０実施形態に係る半導体集積回路装置について
説明する。この発明の第１の要旨は、論理回路が複数の
入力を有すると共にこれら複数の入力の信号状態がそれ
ぞれ異なることにより、それぞれの入力ピンの容量に違
いが発生する論理回路よりなるものにおいて、前記複数
の入力を有する前記論理回路の入力の１つもしくは複数
に設けられ、前記複数の入力の状態の如何に拘わらず、
この入力が有する入力容量を一定に保つ入力容量等化回
路を備えることを特徴としている。したがって、多段論
理素子による論理回路の具体的な回路としては、クロッ
クツリー回路であっても、論理ゲートまたは論理ブロッ
クであっても何れのものでも包含され得るものである。
以下、各実施形態について詳述する。
路装置の好適な実施形態について、添付図面を参照しな
がら詳細に説明する。図１ないし図２０を用いて第１な
いし第２０実施形態に係る半導体集積回路装置について
説明する。この発明の第１の要旨は、論理回路が複数の
入力を有すると共にこれら複数の入力の信号状態がそれ
ぞれ異なることにより、それぞれの入力ピンの容量に違
いが発生する論理回路よりなるものにおいて、前記複数
の入力を有する前記論理回路の入力の１つもしくは複数
に設けられ、前記複数の入力の状態の如何に拘わらず、
この入力が有する入力容量を一定に保つ入力容量等化回
路を備えることを特徴としている。したがって、多段論
理素子による論理回路の具体的な回路としては、クロッ
クツリー回路であっても、論理ゲートまたは論理ブロッ
クであっても何れのものでも包含され得るものである。
以下、各実施形態について詳述する。
【００１８】（第１実施形態）本発明の第１実施形態に
係る半導体集積回路装置を図１に従って説明する。２入
力の論理ゲートまたは論理ゲートによって構成されるブ
ロックＧ１に入力ＩＮ１，ＩＮ２があるとき、入力信号
Ｙの状態に依存することなく、入力信号Ｘが入力される
ブロックＧ１のＩＮ１端子と、入力容量等化回路のＩＮ
３端子の入力容量の和（Ｃ１＋Ｃ２）を常に一定にする
ような入力等化回路２を構成する。
係る半導体集積回路装置を図１に従って説明する。２入
力の論理ゲートまたは論理ゲートによって構成されるブ
ロックＧ１に入力ＩＮ１，ＩＮ２があるとき、入力信号
Ｙの状態に依存することなく、入力信号Ｘが入力される
ブロックＧ１のＩＮ１端子と、入力容量等化回路のＩＮ
３端子の入力容量の和（Ｃ１＋Ｃ２）を常に一定にする
ような入力等化回路２を構成する。
【００１９】この結果、入力信号Ｘから見た入力容量を
一定にすることができる。入力容量等化回路２の入力
は、入力Ｘのみでなく、図示のように他の入力３が入力
端子ＩＮ４に供給されている場合もある。本発明の第１
実施形態に係る半導体集積回路装置を用いることによ
り、２入力ゲートに入力する一方の入力の入力容量が他
方の入力信号の状態の影響を受けないようにすることが
できる。
一定にすることができる。入力容量等化回路２の入力
は、入力Ｘのみでなく、図示のように他の入力３が入力
端子ＩＮ４に供給されている場合もある。本発明の第１
実施形態に係る半導体集積回路装置を用いることによ
り、２入力ゲートに入力する一方の入力の入力容量が他
方の入力信号の状態の影響を受けないようにすることが
できる。
【００２０】（第２実施形態）次に、図２を用いて、本
発明の第２実施形態に係る半導体集積回路装置について
説明する。この第２実施形態は、図１に示されている第
１実施形態の入力容量等化回路２を、ブロックＧ１と等
価な２入力の論理ゲートまたは論理ゲートにより構成さ
れるブロックＧ１’により構成したものである。
発明の第２実施形態に係る半導体集積回路装置について
説明する。この第２実施形態は、図１に示されている第
１実施形態の入力容量等化回路２を、ブロックＧ１と等
価な２入力の論理ゲートまたは論理ゲートにより構成さ
れるブロックＧ１’により構成したものである。
【００２１】ブロックＧ１は信号Ｘが入力される入力端
子ＩＮ１と、信号Ｙが入力される入力端子ＩＮ２と、信
号Ｚが出力される出力端子ＯＵＴとを有し、ブロックＧ
１’は信号Ｘが入力される入力端子ＩＮ３と、信号Ｙの
反転信号＊Ｙが入力される入力端子ＩＮ４を有してい
る。符号Ｃ１およびＣ２は、ブロックＧ１のＩＮ１およ
びブロックＧ１’のＩＮ３への入力容量である。この等
化回路としてのブロックＧ１’の回路パラメータはブロ
ックＧ１の回路パラメータと等しくしておいた方が効果
的である。なお、この明細書において、「＊」は反転符
号として用いられている。
子ＩＮ１と、信号Ｙが入力される入力端子ＩＮ２と、信
号Ｚが出力される出力端子ＯＵＴとを有し、ブロックＧ
１’は信号Ｘが入力される入力端子ＩＮ３と、信号Ｙの
反転信号＊Ｙが入力される入力端子ＩＮ４を有してい
る。符号Ｃ１およびＣ２は、ブロックＧ１のＩＮ１およ
びブロックＧ１’のＩＮ３への入力容量である。この等
化回路としてのブロックＧ１’の回路パラメータはブロ
ックＧ１の回路パラメータと等しくしておいた方が効果
的である。なお、この明細書において、「＊」は反転符
号として用いられている。
【００２２】本発明の第２実施形態に係る半導体集積回
路装置を用いることにより、２入力ゲートに入力する一
方の入力の入力容量が他方の入力信号の状態の影響を受
けないようにすることができる。
路装置を用いることにより、２入力ゲートに入力する一
方の入力の入力容量が他方の入力信号の状態の影響を受
けないようにすることができる。
【００２３】（第３実施形態）次に、図３を用いて、本
発明の第３実施形態に係る半導体集積回路装置について
説明する。信号Ｘ１〜Ｘｍと信号Ｙ１〜Ｙｎの（ｍ＋
ｎ）個の信号がそれぞれ入力される（ｍ＋ｎ）本の入力
端子ＩＮ１〜ＩＮｍ＋ｎを有する論理ゲートによって構
成される論理ブロックＧ１において、入力端子ＩＮ１〜
ＩＮｍの入力容量を入力信号Ｙ１〜Ｙｎの状態によらず
に一定とするような入力容量等化回路４を構成する。ｍ
＝１かつｎ＝１の場合が第１実施形態に相当している。
発明の第３実施形態に係る半導体集積回路装置について
説明する。信号Ｘ１〜Ｘｍと信号Ｙ１〜Ｙｎの（ｍ＋
ｎ）個の信号がそれぞれ入力される（ｍ＋ｎ）本の入力
端子ＩＮ１〜ＩＮｍ＋ｎを有する論理ゲートによって構
成される論理ブロックＧ１において、入力端子ＩＮ１〜
ＩＮｍの入力容量を入力信号Ｙ１〜Ｙｎの状態によらず
に一定とするような入力容量等化回路４を構成する。ｍ
＝１かつｎ＝１の場合が第１実施形態に相当している。
【００２４】この第３実施形態において、ブロックＧ１
の出力信号はＺ１〜Ｚｋのように複数であっても良い。
また、入力等化回路４の入力はＸ１ないしＸｍのみでな
くとも良い。
の出力信号はＺ１〜Ｚｋのように複数であっても良い。
また、入力等化回路４の入力はＸ１ないしＸｍのみでな
くとも良い。
【００２５】本発明の第３実施形態に係る半導体集積回
路装置を用いることにより多入力ゲートに入力する少な
くとも１つの入力の入力容量が他の入力信号のうちのい
くつかの入力信号の状態の影響を受けないようにするこ
とができる。
路装置を用いることにより多入力ゲートに入力する少な
くとも１つの入力の入力容量が他の入力信号のうちのい
くつかの入力信号の状態の影響を受けないようにするこ
とができる。
【００２６】（第４実施形態）次に図４を用いて、本発
明の第４実施形態に係る半導体集積回路装置について説
明する。この第４実施形態の回路装置は、第３実施形態
の回路装置における入力等化回路を論理ゲートＧ１と等
価な論理ゲートあるいは論理ゲートによって構成される
等価なブロックＧ２ないしＧ２ｎによって構成したもの
である。この場合、２のｎ乗個の論理ゲートまたはブロ
ックが必要になる。
明の第４実施形態に係る半導体集積回路装置について説
明する。この第４実施形態の回路装置は、第３実施形態
の回路装置における入力等化回路を論理ゲートＧ１と等
価な論理ゲートあるいは論理ゲートによって構成される
等価なブロックＧ２ないしＧ２ｎによって構成したもの
である。この場合、２のｎ乗個の論理ゲートまたはブロ
ックが必要になる。
【００２７】本発明の第４実施形態に係る半導体集積回
路装置を用いることにより、多入力ゲートに入力する少
なくとも１つの入力の入力容量が多の入力信号のうちの
いくつかの入力信号の状態を受けないようにすることが
できる。
路装置を用いることにより、多入力ゲートに入力する少
なくとも１つの入力の入力容量が多の入力信号のうちの
いくつかの入力信号の状態を受けないようにすることが
できる。
【００２８】（第５実施形態）次に図５を用いて、本発
明の第５実施形態に係る半導体集積回路装置について説
明する。この第５実施形態の回路装置は、第４実施形態
の回路装置において、入力Ｘ１〜Ｘｍが存在しない場合
の構成例である。このとき、入力信号はＹ１〜Ｙｎのｎ
本となり、論理ゲートあるいは論理ブロックＧ１はｎ入
力となる。
明の第５実施形態に係る半導体集積回路装置について説
明する。この第５実施形態の回路装置は、第４実施形態
の回路装置において、入力Ｘ１〜Ｘｍが存在しない場合
の構成例である。このとき、入力信号はＹ１〜Ｙｎのｎ
本となり、論理ゲートあるいは論理ブロックＧ１はｎ入
力となる。
【００２９】入力容量等化回路は、第４実施形態と同様
に、論理ゲートＧ１と等価な論理ゲート、あるいは論理
ゲートによって構成される等価なブロックＧ２〜Ｇ２ｎ
によって構成される。
に、論理ゲートＧ１と等価な論理ゲート、あるいは論理
ゲートによって構成される等価なブロックＧ２〜Ｇ２ｎ
によって構成される。
【００３０】このとき、Ｙ１〜Ｙｎのｎ個の入力信号か
ら見た入力容量は、他の全ての入力信号の状態によらず
一定となる。なお、このとき、Ｙ１〜Ｙｎの反転信号の
みが入力されるＧ２ｎは省略することもできる。
ら見た入力容量は、他の全ての入力信号の状態によらず
一定となる。なお、このとき、Ｙ１〜Ｙｎの反転信号の
みが入力されるＧ２ｎは省略することもできる。
【００３１】本発明の第５実施形態に係る半導体集積回
路装置を用いることにより、多入力ゲートに入力する全
ての入力信号から見た入力容量が他の全ての入力信号の
状態の影響を受けないようにすることができる。
路装置を用いることにより、多入力ゲートに入力する全
ての入力信号から見た入力容量が他の全ての入力信号の
状態の影響を受けないようにすることができる。
【００３２】（第６実施形態）次に図６を用いて、本発
明の第６実施形態に係る半導体回路装置について説明す
る。この第６実施形態は、２入力ＮＯＲ回路の一方の入
力ピン容量を他方の入力信号の状態に依存することなく
一定にするためのものである。信号Ａと信号Ｂが入力さ
れる第１の２入力ＮＯＲ回路ＮＲ１と、信号Ａの反転信
号＊Ａと信号Ｂが入力される第２の２入力ＮＯＲ回路Ｎ
Ｒ２とから構成されている。信号＊Ａはインバータ回路
などを用いて適宜生成する。ここで、第１のＮＯＲ回路
ＮＲ１の他方の入力と第２のＮＯＲ回路ＮＲ２の他方の
入力信号は相補的であり、言い換えると、信号Ａの電位
がハイ状態であるときには信号＊Ａの電位はロー状態で
あり、信号Ａの電位がロー状態であるときには信号＊Ａ
の電位はハイ状態となる。つまり、信号Ｂから見ると、
信号Ａの状態に拘わらず、他方の入力がハイの２入力Ｎ
ＯＲ回路と他方の入力がローの２入力ＮＯＲ回路が１つ
ずつ存在するので、入力容量は信号Ａの状態に拘わらず
一定となる。
明の第６実施形態に係る半導体回路装置について説明す
る。この第６実施形態は、２入力ＮＯＲ回路の一方の入
力ピン容量を他方の入力信号の状態に依存することなく
一定にするためのものである。信号Ａと信号Ｂが入力さ
れる第１の２入力ＮＯＲ回路ＮＲ１と、信号Ａの反転信
号＊Ａと信号Ｂが入力される第２の２入力ＮＯＲ回路Ｎ
Ｒ２とから構成されている。信号＊Ａはインバータ回路
などを用いて適宜生成する。ここで、第１のＮＯＲ回路
ＮＲ１の他方の入力と第２のＮＯＲ回路ＮＲ２の他方の
入力信号は相補的であり、言い換えると、信号Ａの電位
がハイ状態であるときには信号＊Ａの電位はロー状態で
あり、信号Ａの電位がロー状態であるときには信号＊Ａ
の電位はハイ状態となる。つまり、信号Ｂから見ると、
信号Ａの状態に拘わらず、他方の入力がハイの２入力Ｎ
ＯＲ回路と他方の入力がローの２入力ＮＯＲ回路が１つ
ずつ存在するので、入力容量は信号Ａの状態に拘わらず
一定となる。
【００３３】第１および第２のＮＯＲ回路ＮＲ１とＮＲ
２の回路パラメータは同一に近ければ近いほど効果的で
ある。また、第２のＮＯＲ回路ＮＲ２の出力に対する負
荷は第１のＮＯＲ回路ＮＲ１の出力負荷に大きさが近け
れば近いほど効果的である。また、本第６実施形態にお
いては、２入力ＮＯＲ回路を用いて説明したが、本発明
は他の２入力論理回路についても応用可能である。
２の回路パラメータは同一に近ければ近いほど効果的で
ある。また、第２のＮＯＲ回路ＮＲ２の出力に対する負
荷は第１のＮＯＲ回路ＮＲ１の出力負荷に大きさが近け
れば近いほど効果的である。また、本第６実施形態にお
いては、２入力ＮＯＲ回路を用いて説明したが、本発明
は他の２入力論理回路についても応用可能である。
【００３４】このように構成された第２実施形態に係る
半導体集積回路装置によれば、２入力論理回路の一方の
入力ピンの入力容量を他方の入力信号の状態の影響を受
けないようにすることができる。
半導体集積回路装置によれば、２入力論理回路の一方の
入力ピンの入力容量を他方の入力信号の状態の影響を受
けないようにすることができる。
【００３５】（第７実施形態）次に図７を用いて、本発
明の第７実施形態に係る半導体集積回路装置について説
明する。この第７実施形態は、２入力ＮＯＲ回路の２つ
の入力ピンの入力ピン容量を他方の入力ピンの入力信号
の状態に依らずに一定とするものである。この第７実施
形態に係る半導体集積回路装置は、第１ないし第４の２
入力ＮＯＲ回路ＮＲ１，ＮＲ２，ＮＲ３，ＮＲ４から構
成されている。第１のＮＯＲ回路ＮＲ１には信号Ａと信
号Ｂが入力され、第２のＮＯＲ回路ＮＲ２には信号Ａの
反転信号＊Ａと信号Ｂが入力され、第３のＮＯＲ回路Ｎ
Ｒ３には信号Ａと信号Ｂの反転信号＊Ｂが入力され、第
４のＮＯＲ回路ＮＲ４には信号Ａの反転信号＊Ａと信号
Ｂの反転信号＊Ｂが入力されている。反転信号＊Ａ、＊
Ｂは必要に応じてインバータなどを用いて生成すること
ができる。
明の第７実施形態に係る半導体集積回路装置について説
明する。この第７実施形態は、２入力ＮＯＲ回路の２つ
の入力ピンの入力ピン容量を他方の入力ピンの入力信号
の状態に依らずに一定とするものである。この第７実施
形態に係る半導体集積回路装置は、第１ないし第４の２
入力ＮＯＲ回路ＮＲ１，ＮＲ２，ＮＲ３，ＮＲ４から構
成されている。第１のＮＯＲ回路ＮＲ１には信号Ａと信
号Ｂが入力され、第２のＮＯＲ回路ＮＲ２には信号Ａの
反転信号＊Ａと信号Ｂが入力され、第３のＮＯＲ回路Ｎ
Ｒ３には信号Ａと信号Ｂの反転信号＊Ｂが入力され、第
４のＮＯＲ回路ＮＲ４には信号Ａの反転信号＊Ａと信号
Ｂの反転信号＊Ｂが入力されている。反転信号＊Ａ、＊
Ｂは必要に応じてインバータなどを用いて生成すること
ができる。
【００３６】ここで、入力Ａから見ると、負荷は第１お
よび第３のＮＯＲ回路ＮＲ１、ＮＲ３である。第１およ
び第３のＮＯＲ回路ＮＲ１、ＮＲ３の他方の入力は、そ
れぞれ信号Ｂおよび信号＊Ｂであり、信号Ｂの状態に拘
わらず、入力Ａのピン容量は一定である。これとは別
に、信号＊Ａを生成するインバータがある場合にはその
容量が加えられる。次に、入力Ｂから見ると、負荷は第
１および第２のＮＯＲ回路ＮＲ１、ＮＲ２である。第１
および第２のＮＯＲ回路ＮＲ１、ＮＲ２の他方の入力
は、信号Ａおよび信号＊Ａであり、信号Ａの状態に拘わ
らず、入力Ｂの入力ピン容量は一定である。これとは別
に、信号＊Ｂを生成するインバータがある場合にはその
容量が加えられる。
よび第３のＮＯＲ回路ＮＲ１、ＮＲ３である。第１およ
び第３のＮＯＲ回路ＮＲ１、ＮＲ３の他方の入力は、そ
れぞれ信号Ｂおよび信号＊Ｂであり、信号Ｂの状態に拘
わらず、入力Ａのピン容量は一定である。これとは別
に、信号＊Ａを生成するインバータがある場合にはその
容量が加えられる。次に、入力Ｂから見ると、負荷は第
１および第２のＮＯＲ回路ＮＲ１、ＮＲ２である。第１
および第２のＮＯＲ回路ＮＲ１、ＮＲ２の他方の入力
は、信号Ａおよび信号＊Ａであり、信号Ａの状態に拘わ
らず、入力Ｂの入力ピン容量は一定である。これとは別
に、信号＊Ｂを生成するインバータがある場合にはその
容量が加えられる。
【００３７】いま、元々は２入力ＮＯＲ回路の出力が必
要であったので、第１のＮＯＲ回路ＮＲ１の出力が次段
の回路に接続される。ここで、第２ないし第４のＮＯＲ
回路ＮＲ２，ＮＲ３，ＮＲ４の出力負荷は、第１のＮＯ
Ｒ回路ＮＲ１と同様とするのがより効果的である。ま
た、第１ないし第４のＮＯＲ回路ＮＲ１〜ＮＲ４の回路
パラメータはできるだけ等しくすることが効果的であ
る。第４のＮＯＲ回路ＮＲ４については省略することも
可能である。本第７実施形態においては、２入力ＮＯＲ
回路を用いて説明したが、本発明は他の２入力論理回路
についても応用可能である。
要であったので、第１のＮＯＲ回路ＮＲ１の出力が次段
の回路に接続される。ここで、第２ないし第４のＮＯＲ
回路ＮＲ２，ＮＲ３，ＮＲ４の出力負荷は、第１のＮＯ
Ｒ回路ＮＲ１と同様とするのがより効果的である。ま
た、第１ないし第４のＮＯＲ回路ＮＲ１〜ＮＲ４の回路
パラメータはできるだけ等しくすることが効果的であ
る。第４のＮＯＲ回路ＮＲ４については省略することも
可能である。本第７実施形態においては、２入力ＮＯＲ
回路を用いて説明したが、本発明は他の２入力論理回路
についても応用可能である。
【００３８】第７実施形態に係る半導体集積回路装置を
用いることにより、２入力論理回路の任意の一方の入力
ピンの入力容量を他方の入力信号の状態の影響を受けな
いようにすることが可能である。
用いることにより、２入力論理回路の任意の一方の入力
ピンの入力容量を他方の入力信号の状態の影響を受けな
いようにすることが可能である。
【００３９】（第８実施形態）次に図８を用いて、本発
明の第８実施形態に係る半導体集積回路装置について説
明する。この第８実施形態は、第７実施形態の回路装置
を３入力の論理回路に応用した例である。第８実施形態
に係る半導体集積回路装置は、第１ないし第４の３入力
ＮＯＲ回路ＮＲ１〜ＮＲ４から構成されている。第１の
ＮＯＲ回路ＮＲ１には信号Ａ，信号Ｂ，信号Ｃが入力さ
れる。第２のＮＯＲ回路ＮＲ２には信号Ａの反転信号＊
Ａ，信号Ｂ，信号Ｃが入力される。第３のＮＯＲ回路Ｎ
Ｒ３には信号Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃが入力
される。第４のＮＯＲ回路ＮＲ４には信号Ａの反転信号
＊Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃが入力されてい
る。信号Ｃから見ると、信号Ａおよび信号Ｂの状態に拘
わらず、第１の入力がハイで第２の入力がハイの３入力
ＮＯＲ回路、第１の入力ハイで第２の入力がローの３入
力ＮＯＲ回路、第１の入力がローで第２の入力がハイの
３入力ＮＯＲ回路、第１の入力がローで第２の入力がロ
ーの３入力ＮＯＲ回路が負荷となる。結果として、入力
Ｃの入力ピン容量は常に一定に保たれる。
明の第８実施形態に係る半導体集積回路装置について説
明する。この第８実施形態は、第７実施形態の回路装置
を３入力の論理回路に応用した例である。第８実施形態
に係る半導体集積回路装置は、第１ないし第４の３入力
ＮＯＲ回路ＮＲ１〜ＮＲ４から構成されている。第１の
ＮＯＲ回路ＮＲ１には信号Ａ，信号Ｂ，信号Ｃが入力さ
れる。第２のＮＯＲ回路ＮＲ２には信号Ａの反転信号＊
Ａ，信号Ｂ，信号Ｃが入力される。第３のＮＯＲ回路Ｎ
Ｒ３には信号Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃが入力
される。第４のＮＯＲ回路ＮＲ４には信号Ａの反転信号
＊Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃが入力されてい
る。信号Ｃから見ると、信号Ａおよび信号Ｂの状態に拘
わらず、第１の入力がハイで第２の入力がハイの３入力
ＮＯＲ回路、第１の入力ハイで第２の入力がローの３入
力ＮＯＲ回路、第１の入力がローで第２の入力がハイの
３入力ＮＯＲ回路、第１の入力がローで第２の入力がロ
ーの３入力ＮＯＲ回路が負荷となる。結果として、入力
Ｃの入力ピン容量は常に一定に保たれる。
【００４０】いま、元々は３入力ＮＯＲ回路の出力が必
要であったので、第１のＮＯＲ回路ＮＲ１の出力が次段
の回路に接続される。ここで、第２ないし第４のＮＯＲ
回路ＮＲ２，ＮＲ３，ＮＲ４の出力負荷は、第１のＮＯ
Ｒ回路ＮＲ１と同様とするのがより効果的である。ま
た、第１ないし第４のＮＯＲ回路ＮＲ１〜ＮＲ４の回路
パラメータはできるだけ等しくすることが効果的であ
る。本第８実施形態においては、３入力ＮＯＲ回路を用
いて説明したが、本発明は他の３入力論理回路について
も応用可能である。
要であったので、第１のＮＯＲ回路ＮＲ１の出力が次段
の回路に接続される。ここで、第２ないし第４のＮＯＲ
回路ＮＲ２，ＮＲ３，ＮＲ４の出力負荷は、第１のＮＯ
Ｒ回路ＮＲ１と同様とするのがより効果的である。ま
た、第１ないし第４のＮＯＲ回路ＮＲ１〜ＮＲ４の回路
パラメータはできるだけ等しくすることが効果的であ
る。本第８実施形態においては、３入力ＮＯＲ回路を用
いて説明したが、本発明は他の３入力論理回路について
も応用可能である。
【００４１】第８実施形態に係る半導体集積回路装置を
用いることにより、３入力論理回路の任意の一方の入力
ピンの入力容量を他方の入力信号の状態の影響を受けな
いようにすることが可能である。
用いることにより、３入力論理回路の任意の一方の入力
ピンの入力容量を他方の入力信号の状態の影響を受けな
いようにすることが可能である。
【００４２】（第９実施形態）次に図９を用いて、本発
明の第９実施形態に係る半導体集積回路装置について説
明する。第９実施形態の回路装置は、第７実施形態の回
路装置を３入力の論理回路に応用した例である。第９実
施形態は、第１ないし第８の３入力ＮＯＲ回路ＮＲ１〜
ＮＲ８からなる。第１のＮＯＲ回路ＮＲ１には信号Ａ，
信号Ｂ，信号Ｃが入力される。第２のＮＯＲ回路ＮＲ２
には信号Ａの反転信号＊Ａ，信号Ｂ，信号Ｃが入力され
る。第３のＮＯＲ回路ＮＲ３には信号Ａ，信号Ｂの反転
信号＊Ｂ，信号Ｃが入力される。第４のＮＯＲ回路ＮＲ
４には信号Ａの反転信号＊Ａ，信号Ｂの反転信号＊Ｂ，
信号Ｃが入力されている。
明の第９実施形態に係る半導体集積回路装置について説
明する。第９実施形態の回路装置は、第７実施形態の回
路装置を３入力の論理回路に応用した例である。第９実
施形態は、第１ないし第８の３入力ＮＯＲ回路ＮＲ１〜
ＮＲ８からなる。第１のＮＯＲ回路ＮＲ１には信号Ａ，
信号Ｂ，信号Ｃが入力される。第２のＮＯＲ回路ＮＲ２
には信号Ａの反転信号＊Ａ，信号Ｂ，信号Ｃが入力され
る。第３のＮＯＲ回路ＮＲ３には信号Ａ，信号Ｂの反転
信号＊Ｂ，信号Ｃが入力される。第４のＮＯＲ回路ＮＲ
４には信号Ａの反転信号＊Ａ，信号Ｂの反転信号＊Ｂ，
信号Ｃが入力されている。
【００４３】第５のＮＯＲ回路ＮＲ５には信号Ａ，信号
Ｂ，信号Ｃの反転信号＊Ｃが入力される。第６のＮＯＲ
回路ＮＲ６には信号Ａの反転信号＊Ａ，信号Ｂ，信号Ｃ
の反転信号＊Ｃが入力される。第７のＮＯＲ回路ＮＲ７
には信号Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃの反転信号
＊Ｃが入力される。第８のＮＯＲ回路ＮＲ８には信号Ａ
の反転信号＊Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃの反転
信号＊Ｃが入力されている。
Ｂ，信号Ｃの反転信号＊Ｃが入力される。第６のＮＯＲ
回路ＮＲ６には信号Ａの反転信号＊Ａ，信号Ｂ，信号Ｃ
の反転信号＊Ｃが入力される。第７のＮＯＲ回路ＮＲ７
には信号Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃの反転信号
＊Ｃが入力される。第８のＮＯＲ回路ＮＲ８には信号Ａ
の反転信号＊Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃの反転
信号＊Ｃが入力されている。
【００４４】信号Ｃから見ると、信号Ａおよび信号Ｂの
状態に拘わらず、第１の入力がハイで第２の入力がハイ
の３入力ＮＯＲ回路、第１の入力ハイで第２の入力がロ
ーの３入力ＮＯＲ回路、第１の入力がローで第２の入力
がハイの３入力ＮＯＲ回路、第１の入力がローで第２の
入力がローの３入力ＮＯＲ回路が負荷となる。信号Ｃの
反転信号＊Ｃをインバータで生成した場合には、これら
にインバータ容量が加えられる。結果として、入力Ｃの
入力ピン容量は常に一定に保たれる。入力Ａおよび入力
Ｂについても同様である。
状態に拘わらず、第１の入力がハイで第２の入力がハイ
の３入力ＮＯＲ回路、第１の入力ハイで第２の入力がロ
ーの３入力ＮＯＲ回路、第１の入力がローで第２の入力
がハイの３入力ＮＯＲ回路、第１の入力がローで第２の
入力がローの３入力ＮＯＲ回路が負荷となる。信号Ｃの
反転信号＊Ｃをインバータで生成した場合には、これら
にインバータ容量が加えられる。結果として、入力Ｃの
入力ピン容量は常に一定に保たれる。入力Ａおよび入力
Ｂについても同様である。
【００４５】いま、元々は３入力ＮＯＲ回路の出力が必
要であったので、第１のＮＯＲ回路ＮＲ１の出力が次段
の回路に接続される。ここで、第２ないし第８のＮＯＲ
回路ＮＲ２〜ＮＲ８の出力負荷は、第１のＮＯＲ回路Ｎ
Ｒ１と同様とするのがより効果的である。また、第１な
いし第８のＮＯＲ回路ＮＲ１〜ＮＲ８の回路パラメータ
はできるだけ等しくすることが効果的である。本第９実
施形態においては、３入力ＮＯＲ回路を用いて説明した
が、本発明は他の３入力論理回路についても応用可能で
ある。また、第８のＮＯＲ回路ＮＲ８については省略す
ることも可能である。
要であったので、第１のＮＯＲ回路ＮＲ１の出力が次段
の回路に接続される。ここで、第２ないし第８のＮＯＲ
回路ＮＲ２〜ＮＲ８の出力負荷は、第１のＮＯＲ回路Ｎ
Ｒ１と同様とするのがより効果的である。また、第１な
いし第８のＮＯＲ回路ＮＲ１〜ＮＲ８の回路パラメータ
はできるだけ等しくすることが効果的である。本第９実
施形態においては、３入力ＮＯＲ回路を用いて説明した
が、本発明は他の３入力論理回路についても応用可能で
ある。また、第８のＮＯＲ回路ＮＲ８については省略す
ることも可能である。
【００４６】本発明の第９実施形態に係る半導体集積回
路装置を用いることにより、３入力論理回路の全ての入
力ピンの入力容量を他の入力信号の状態の影響を受けな
いようにすることが可能である。
路装置を用いることにより、３入力論理回路の全ての入
力ピンの入力容量を他の入力信号の状態の影響を受けな
いようにすることが可能である。
【００４７】（第１０実施形態）次に図１０を用いて、
本発明の第１０実施形態に係る半導体集積回路装置につ
いて説明する。第１０実施形態の回路装置は、３つの入
力信号のうち２つの入力信号について、入力ピン容量を
等化する例である。第１０実施形態は、第１ないし第６
の３入力ＮＯＲ回路ＮＲ１〜ＮＲ６からなる。第１のＮ
ＯＲ回路ＮＲ１には信号Ａ，信号Ｂ，信号Ｃが入力され
る。第２のＮＯＲ回路ＮＲ２には信号Ａの反転信号＊
Ａ，信号Ｂ，信号Ｃが入力される。第３のＮＯＲ回路Ｎ
Ｒ３には信号Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃが入力
される。第４のＮＯＲ回路ＮＲ４には信号Ａの反転信号
＊Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃが入力されてい
る。第５のＮＯＲ回路ＮＲ５には信号Ａ，信号Ｂ，信号
Ｃの反転信号＊Ｃが入力される。第６のＮＯＲ回路ＮＲ
６には信号Ａの反転信号＊Ａ，信号Ｂ，信号Ｃの反転信
号＊Ｃが入力される。
本発明の第１０実施形態に係る半導体集積回路装置につ
いて説明する。第１０実施形態の回路装置は、３つの入
力信号のうち２つの入力信号について、入力ピン容量を
等化する例である。第１０実施形態は、第１ないし第６
の３入力ＮＯＲ回路ＮＲ１〜ＮＲ６からなる。第１のＮ
ＯＲ回路ＮＲ１には信号Ａ，信号Ｂ，信号Ｃが入力され
る。第２のＮＯＲ回路ＮＲ２には信号Ａの反転信号＊
Ａ，信号Ｂ，信号Ｃが入力される。第３のＮＯＲ回路Ｎ
Ｒ３には信号Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃが入力
される。第４のＮＯＲ回路ＮＲ４には信号Ａの反転信号
＊Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃが入力されてい
る。第５のＮＯＲ回路ＮＲ５には信号Ａ，信号Ｂ，信号
Ｃの反転信号＊Ｃが入力される。第６のＮＯＲ回路ＮＲ
６には信号Ａの反転信号＊Ａ，信号Ｂ，信号Ｃの反転信
号＊Ｃが入力される。
【００４８】信号Ｃから見ると、信号Ａおよび信号Ｂの
状態に拘わらず、第１の入力がハイで第２の入力がハイ
の３入力ＮＯＲ回路、第１の入力がハイで第２の入力が
ローの３入力ＮＯＲ回路、第１の入力がローで第２の入
力がハイの３入力ＮＯＲ回路、第１の入力がローで第２
の入力がローの３入力ＮＯＲ回路が負荷となる。信号Ｃ
の反転信号＊Ｃをインバータで生成した場合には、これ
らにインバータ容量が加えられる。結果として、入力Ｃ
の入力ピン容量は常に一定に保たれる。入力Ｂについて
も同様である。しかしながら、信号Ａについては、３つ
のＮＯＲ回路が接続されるだけなので、信号Ｂおよび信
号Ｃの状態により、信号Ａから見た入力容量は変化す
る。
状態に拘わらず、第１の入力がハイで第２の入力がハイ
の３入力ＮＯＲ回路、第１の入力がハイで第２の入力が
ローの３入力ＮＯＲ回路、第１の入力がローで第２の入
力がハイの３入力ＮＯＲ回路、第１の入力がローで第２
の入力がローの３入力ＮＯＲ回路が負荷となる。信号Ｃ
の反転信号＊Ｃをインバータで生成した場合には、これ
らにインバータ容量が加えられる。結果として、入力Ｃ
の入力ピン容量は常に一定に保たれる。入力Ｂについて
も同様である。しかしながら、信号Ａについては、３つ
のＮＯＲ回路が接続されるだけなので、信号Ｂおよび信
号Ｃの状態により、信号Ａから見た入力容量は変化す
る。
【００４９】いま、元々は３入力ＮＯＲ回路の出力が必
要であったので、第１のＮＯＲ回路ＮＲ１の出力が次段
の回路に接続される。ここで、第２ないし第６のＮＯＲ
回路ＮＲ２〜ＮＲ６の出力負荷は、第１のＮＯＲ回路Ｎ
Ｒ１と同様とするのがより効果的である。また、第１な
いし第６のＮＯＲ回路ＮＲ１〜ＮＲ６の回路パラメータ
はできるだけ等しくすることが効果的である。本第１０
実施形態においては、３入力ＮＯＲ回路を用いて説明し
たが、本発明は他の３入力論理回路についても応用可能
である。
要であったので、第１のＮＯＲ回路ＮＲ１の出力が次段
の回路に接続される。ここで、第２ないし第６のＮＯＲ
回路ＮＲ２〜ＮＲ６の出力負荷は、第１のＮＯＲ回路Ｎ
Ｒ１と同様とするのがより効果的である。また、第１な
いし第６のＮＯＲ回路ＮＲ１〜ＮＲ６の回路パラメータ
はできるだけ等しくすることが効果的である。本第１０
実施形態においては、３入力ＮＯＲ回路を用いて説明し
たが、本発明は他の３入力論理回路についても応用可能
である。
【００５０】本発明の第１０実施形態に係る半導体集積
回路装置を用いることにより、３入力論理回路の全ての
入力ピンの入力容量を他の入力信号の状態の影響を受け
ないようにすることが可能である。
回路装置を用いることにより、３入力論理回路の全ての
入力ピンの入力容量を他の入力信号の状態の影響を受け
ないようにすることが可能である。
【００５１】（第１１実施形態）図１１は、本発明の第
１１実施形態に係る半導体集積回路装置の構成を示す回
路図である。図１１に示す第１１実施形態の半導体集積
回路装置は、クロックバッファ１から出力されたクロッ
ク信号ＳCを入力する第１ないし第４の２入力ＮＯＲ回
路ＮＲ１，ＮＲ２，ＮＲ３，ＮＲ４を備えている。クロ
ック制御信号Ｓ１が第１のＮＯＲ回路ＮＲ１に入力さ
れ、クロック制御信号Ｓ１の反転信号＊Ｓ１が第２のＮ
ＯＲ回路ＮＲ２に入力され、クロック制御信号Ｓ２が第
３のＮＯＲ回路ＮＲ３に入力され、クロック制御信号Ｓ
２の反転信号＊Ｓ２第４のＮＯＲ回路ＮＲ４に入力され
ている。ここで、第１のＮＯＲ回路ＮＲ１と第３のＮＯ
Ｒ回路ＮＲ３のクロック信号として用いるとすると、そ
れぞれはクロック制御信号Ｓ１およびＳ２に応じてクロ
ックを伝達するかしないかが制御される。
１１実施形態に係る半導体集積回路装置の構成を示す回
路図である。図１１に示す第１１実施形態の半導体集積
回路装置は、クロックバッファ１から出力されたクロッ
ク信号ＳCを入力する第１ないし第４の２入力ＮＯＲ回
路ＮＲ１，ＮＲ２，ＮＲ３，ＮＲ４を備えている。クロ
ック制御信号Ｓ１が第１のＮＯＲ回路ＮＲ１に入力さ
れ、クロック制御信号Ｓ１の反転信号＊Ｓ１が第２のＮ
ＯＲ回路ＮＲ２に入力され、クロック制御信号Ｓ２が第
３のＮＯＲ回路ＮＲ３に入力され、クロック制御信号Ｓ
２の反転信号＊Ｓ２第４のＮＯＲ回路ＮＲ４に入力され
ている。ここで、第１のＮＯＲ回路ＮＲ１と第３のＮＯ
Ｒ回路ＮＲ３のクロック信号として用いるとすると、そ
れぞれはクロック制御信号Ｓ１およびＳ２に応じてクロ
ックを伝達するかしないかが制御される。
【００５２】ここで、クロックバッファ１から見ると、
第１のＮＯＲ回路ＮＲ１の他方の入力信号Ｓ１と第２の
ＮＯＲ回路ＮＲ２の他方の入力信号＊Ｓ１は相補的であ
るので、クロック制御信号Ｓ１の状態に拘わらず一定の
負荷を有することになる。これは第３のＮＯＲ回路ＮＲ
３と第４のＮＯＲ回路ＮＲ４についても同様である。そ
の結果として、クロックバッファ１の負荷は制御信号Ｓ
１およびＳ２の状態に拘わらず一定にすることができ
る。
第１のＮＯＲ回路ＮＲ１の他方の入力信号Ｓ１と第２の
ＮＯＲ回路ＮＲ２の他方の入力信号＊Ｓ１は相補的であ
るので、クロック制御信号Ｓ１の状態に拘わらず一定の
負荷を有することになる。これは第３のＮＯＲ回路ＮＲ
３と第４のＮＯＲ回路ＮＲ４についても同様である。そ
の結果として、クロックバッファ１の負荷は制御信号Ｓ
１およびＳ２の状態に拘わらず一定にすることができ
る。
【００５３】なお、より効果的な構成とするためには、
第１および第２のＮＯＲ回路ＮＲ１およびＮＲ２の回路
パラメータを同一とし、第３および第４のＮＯＲ回路Ｎ
Ｒ３およびＮＲ４の回路パラメータを同一にすることが
望ましい。また、第２のＮＯＲ回路ＮＲ２の出力負荷を
第１のＮＯＲ回路ＮＲ１の出力負荷と等しくし、第４の
ＮＯＲ回路ＮＲ４の出力負荷を第３のＮＯＲ回路ＮＲ３
の出力負荷と等しくすることも効果的である。
第１および第２のＮＯＲ回路ＮＲ１およびＮＲ２の回路
パラメータを同一とし、第３および第４のＮＯＲ回路Ｎ
Ｒ３およびＮＲ４の回路パラメータを同一にすることが
望ましい。また、第２のＮＯＲ回路ＮＲ２の出力負荷を
第１のＮＯＲ回路ＮＲ１の出力負荷と等しくし、第４の
ＮＯＲ回路ＮＲ４の出力負荷を第３のＮＯＲ回路ＮＲ３
の出力負荷と等しくすることも効果的である。
【００５４】本第１１実施形態においては、２入力ＮＯ
Ｒ回路を用いているが、本発明は他の２入力論理回路に
おいても応用可能である。制御信号Ｓ１と制御信号Ｓ２
が入力される論理回路の種類が異なる場合についても応
用可能である。
Ｒ回路を用いているが、本発明は他の２入力論理回路に
おいても応用可能である。制御信号Ｓ１と制御信号Ｓ２
が入力される論理回路の種類が異なる場合についても応
用可能である。
【００５５】また、本第１１実施形態ではクロック制御
信号Ｓ１およびＳ２のそれぞれの反転信号＊Ｓ１および
＊Ｓ２をインバータにより生成しても良く、また、全体
の回路構成における何れかの箇所で既に反転信号が生成
されている場合には、その信号をそのまま用いるように
すれば、新たに生成する必要はない。
信号Ｓ１およびＳ２のそれぞれの反転信号＊Ｓ１および
＊Ｓ２をインバータにより生成しても良く、また、全体
の回路構成における何れかの箇所で既に反転信号が生成
されている場合には、その信号をそのまま用いるように
すれば、新たに生成する必要はない。
【００５６】この第１１実施形態に係る半導体集積回路
装置によれば、ゲーティッドクロック信号が他のブロッ
クに供給されるゲーティッドクロック信号を制御する信
号の状態により影響を受けないようにすることができ
る。
装置によれば、ゲーティッドクロック信号が他のブロッ
クに供給されるゲーティッドクロック信号を制御する信
号の状態により影響を受けないようにすることができ
る。
【００５７】（第１２実施形態）次に、図１２を参照し
ながらこの発明の第１２実施形態に係る半導体集積回路
装置について説明する。第１２実施形態は本発明をクロ
ックツリーに適用したものである。信号Ｃｌｏｃｋはク
ロック信号である。Ｙ0は、クロックツリー中の信号、
Ｘ１，Ｘ２，…は制御信号であり、論理ゲートＧ１，Ｇ
２，…によって制御されたクロック信号Ｙ１，Ｙ２，…
を作成する。このとき、図１２に示すように、論理ゲー
トＧ１，Ｇ１’，Ｇ２，Ｇ２’，…はそれぞれＸ１，＊
Ｘ１，Ｘ２，＊Ｘ２…とクロックツリー中のＹ０を入力
として有するような構成とすることにより、Ｙ０からの
入力容量Ｃ１，Ｃ２，…は、信号Ｘ１，Ｘ２，…の状態
によらずに一定とすることができる。また、必要に応じ
てＹ１’，Ｙ２’を用いることもできる。
ながらこの発明の第１２実施形態に係る半導体集積回路
装置について説明する。第１２実施形態は本発明をクロ
ックツリーに適用したものである。信号Ｃｌｏｃｋはク
ロック信号である。Ｙ0は、クロックツリー中の信号、
Ｘ１，Ｘ２，…は制御信号であり、論理ゲートＧ１，Ｇ
２，…によって制御されたクロック信号Ｙ１，Ｙ２，…
を作成する。このとき、図１２に示すように、論理ゲー
トＧ１，Ｇ１’，Ｇ２，Ｇ２’，…はそれぞれＸ１，＊
Ｘ１，Ｘ２，＊Ｘ２…とクロックツリー中のＹ０を入力
として有するような構成とすることにより、Ｙ０からの
入力容量Ｃ１，Ｃ２，…は、信号Ｘ１，Ｘ２，…の状態
によらずに一定とすることができる。また、必要に応じ
てＹ１’，Ｙ２’を用いることもできる。
【００５８】このように、本発明の第１２実施形態に係
る半導体集積回路装置を用いることにより、制御信号と
論理ゲートにより制御されたクロック信号の遅延時間の
ばらつき（スキュー、ジッタ）を抑制することができ
る。
る半導体集積回路装置を用いることにより、制御信号と
論理ゲートにより制御されたクロック信号の遅延時間の
ばらつき（スキュー、ジッタ）を抑制することができ
る。
【００５９】（第１３実施形態）次に、図１３を用いて
本発明の第１３実施形態に係る半導体集積回路装置につ
いて説明する。この第１３実施形態においては、多入力
の論理ゲートまたはそれによって構成されるブロックＧ
１への入力に入力容量無依存化装置８を挿入することに
よって、ブロックＧ１への入力容量Ｃ１が入力Ａ１〜Ａ
ｍの状態に依存しない構成とすることができる。論理ゲ
ートまたはブロックＧ１からは出力Ｂ１〜Ｂｎが出力さ
れている。なお、論理ゲートまたはブロックＧ２は入力
容量Ｃ２が一定であるような論理ゲートあるいはブロッ
クである。このとき、入力容量（Ｃ１＋Ｃ２）が一定と
なり、入力ｉｎから出力ｏｕｔへの遅延時間を入力Ａ１
〜Ａｍの状態に依らず一定にすることができる。
本発明の第１３実施形態に係る半導体集積回路装置につ
いて説明する。この第１３実施形態においては、多入力
の論理ゲートまたはそれによって構成されるブロックＧ
１への入力に入力容量無依存化装置８を挿入することに
よって、ブロックＧ１への入力容量Ｃ１が入力Ａ１〜Ａ
ｍの状態に依存しない構成とすることができる。論理ゲ
ートまたはブロックＧ１からは出力Ｂ１〜Ｂｎが出力さ
れている。なお、論理ゲートまたはブロックＧ２は入力
容量Ｃ２が一定であるような論理ゲートあるいはブロッ
クである。このとき、入力容量（Ｃ１＋Ｃ２）が一定と
なり、入力ｉｎから出力ｏｕｔへの遅延時間を入力Ａ１
〜Ａｍの状態に依らず一定にすることができる。
【００６０】本発明の第１３実施形態に係る半導体集積
回路装置を用いることにより、入力容量無依存化装置８
に供給される入力について、入力容量無依存化装置を介
して入力する１つの論理ゲートやブロックの他の全ての
入力の状態に依らず入力容量が一定となる。
回路装置を用いることにより、入力容量無依存化装置８
に供給される入力について、入力容量無依存化装置を介
して入力する１つの論理ゲートやブロックの他の全ての
入力の状態に依らず入力容量が一定となる。
【００６１】（第１４実施形態）次に、図１４を用い
て、本発明の第１４の実施形態に係る半導体集積回路装
置について説明する。図１４に示すように、この第１４
実施形態は、第１３実施形態における入力容量無依存化
装置８をインバータ８０によって構成したものである。
その他の構成は、図１３と同一なので重複説明を省略す
る。
て、本発明の第１４の実施形態に係る半導体集積回路装
置について説明する。図１４に示すように、この第１４
実施形態は、第１３実施形態における入力容量無依存化
装置８をインバータ８０によって構成したものである。
その他の構成は、図１３と同一なので重複説明を省略す
る。
【００６２】本発明の第１４実施形態に係る半導体集積
回路装置を用いることにより、入力容量無依存化装置に
つなげた入力について、入力容量無依存化装置を介して
入力する論理ゲートやブロックの他の全ての入力の状態
に依らず入力容量が一定となる。
回路装置を用いることにより、入力容量無依存化装置に
つなげた入力について、入力容量無依存化装置を介して
入力する論理ゲートやブロックの他の全ての入力の状態
に依らず入力容量が一定となる。
【００６３】（第１５実施形態）次に、図１５を用い
て、本発明の第１５実施形態に係る半導体集積回路装置
について説明する。
て、本発明の第１５実施形態に係る半導体集積回路装置
について説明する。
【００６４】図１５において、入力ｉｎが全ての入力容
量無依存化装置８または入力容量の一定な論理ゲートあ
るいはブロックに入力していれば、入力ｉｎの入力容量
（Ｃｉ）をＧ１〜ＧＮまでのゲートの入力ｉｎ以外の全
ての入力の状態に依存することなく一定とすることがで
きる。このとき、入力ｉｎから入力容量無依存化装置８
の出力までの遅延と、入力ｉｎから入力容量の一定なゲ
ート、ブロックの出力（ｏｕｔ １〜ｏｕｔ ｋ）までの
遅延が他の論理ゲートあるいはブロックの入力信号の状
態を受けることが無くなる。入力容量の一定な論理ゲー
トあるいはブロックがない場合もある。
量無依存化装置８または入力容量の一定な論理ゲートあ
るいはブロックに入力していれば、入力ｉｎの入力容量
（Ｃｉ）をＧ１〜ＧＮまでのゲートの入力ｉｎ以外の全
ての入力の状態に依存することなく一定とすることがで
きる。このとき、入力ｉｎから入力容量無依存化装置８
の出力までの遅延と、入力ｉｎから入力容量の一定なゲ
ート、ブロックの出力（ｏｕｔ １〜ｏｕｔ ｋ）までの
遅延が他の論理ゲートあるいはブロックの入力信号の状
態を受けることが無くなる。入力容量の一定な論理ゲー
トあるいはブロックがない場合もある。
【００６５】本発明の第１５実施形態に係る半導体集積
回路装置を用いることにより、入力容量無依存化装置に
つなげた入力について、入力容量無依存化装置を介して
入力する全ての論理ゲートやブロックの他の全ての入力
の状態に依らず入力容量が一定となる。
回路装置を用いることにより、入力容量無依存化装置に
つなげた入力について、入力容量無依存化装置を介して
入力する全ての論理ゲートやブロックの他の全ての入力
の状態に依らず入力容量が一定となる。
【００６６】（第１６実施形態）次に、図１６を参照し
ながら、本発明の第１６実施形態に係る半導体集積回路
装置について説明する。
ながら、本発明の第１６実施形態に係る半導体集積回路
装置について説明する。
【００６７】第１６実施形態は、図１６に示すように、
第１５実施形態の入力容量無依存化装置８をインバータ
８０により実現したものである。このように構成して
も、入力ｉｎの入力容量を一定とすることができる。そ
の他の構成については、図１５と同一なので重複説明を
省略する。
第１５実施形態の入力容量無依存化装置８をインバータ
８０により実現したものである。このように構成して
も、入力ｉｎの入力容量を一定とすることができる。そ
の他の構成については、図１５と同一なので重複説明を
省略する。
【００６８】本発明の第１６実施形態に係る半導体集積
回路装置を用いることにより、入力容量無依存化装置に
接続された入力について、入力容量無依存化装置を介し
て入力する全ての論理ゲートやブロックの他の全ての入
力の状態に依らず入力容量が一定となる。
回路装置を用いることにより、入力容量無依存化装置に
接続された入力について、入力容量無依存化装置を介し
て入力する全ての論理ゲートやブロックの他の全ての入
力の状態に依らず入力容量が一定となる。
【００６９】（第１７実施形態）従来のゲーティッドク
ロック回路では、図２２に示すようにクロックバッファ
５１の出力を直接に２入力ＮＯＲ回路に入力していた
が、本第１７実施形態においては、クロック信号が入力
されるすべての多入力論理回路について、クロック信号
の入力ピンに、バッファ回路６ａ，６ｂを入れることと
する。このように構成すると、例えば図２２の回路は、
図１７に示されるような回路となる。
ロック回路では、図２２に示すようにクロックバッファ
５１の出力を直接に２入力ＮＯＲ回路に入力していた
が、本第１７実施形態においては、クロック信号が入力
されるすべての多入力論理回路について、クロック信号
の入力ピンに、バッファ回路６ａ，６ｂを入れることと
する。このように構成すると、例えば図２２の回路は、
図１７に示されるような回路となる。
【００７０】ルートバッファ５１からは２つのバッファ
回路６ａ，６ｂの容量が見えるだけなので、セレクタ回
路５７の出力５６ａおよび５６ｂの状態には無関係にな
る。その結果として、フリップフロップ５５ａへのクロ
ック入力のタイミングは出力５６ｂの影響を受けなくな
り、フリップフロップ５５ｂへのクロック入力のタイミ
ングは出力５６ａの影響を受けなくなる。挿入されたバ
ッファ回路６ａ，６ｂによりクロック信号が反転する場
合にはＮＯＲ回路５２ａおよび５２ｂ以降において可能
である。本実施形態ではバッファ回路５４の後段におい
て、もう１つバッファ回路７をそれぞれ挿入することに
よってその調節を行なっている。
回路６ａ，６ｂの容量が見えるだけなので、セレクタ回
路５７の出力５６ａおよび５６ｂの状態には無関係にな
る。その結果として、フリップフロップ５５ａへのクロ
ック入力のタイミングは出力５６ｂの影響を受けなくな
り、フリップフロップ５５ｂへのクロック入力のタイミ
ングは出力５６ａの影響を受けなくなる。挿入されたバ
ッファ回路６ａ，６ｂによりクロック信号が反転する場
合にはＮＯＲ回路５２ａおよび５２ｂ以降において可能
である。本実施形態ではバッファ回路５４の後段におい
て、もう１つバッファ回路７をそれぞれ挿入することに
よってその調節を行なっている。
【００７１】本発明の第１７実施形態に係る半導体集積
回路装置を用いることにより、あるブロックに属するフ
リップフロップ５５ａまたは５５ｂに入力されるクロッ
ク信号のタイミングが、他のブロックへ供給されるクロ
ック信号を制御する信号の状態の影響を受けなくなる。
回路装置を用いることにより、あるブロックに属するフ
リップフロップ５５ａまたは５５ｂに入力されるクロッ
ク信号のタイミングが、他のブロックへ供給されるクロ
ック信号を制御する信号の状態の影響を受けなくなる。
【００７２】（第１８実施形態）次に、図１８を参照し
ながら、本発明の第１８実施形態に係る半導体集積回路
装置について説明する。
ながら、本発明の第１８実施形態に係る半導体集積回路
装置について説明する。
【００７３】この第１８実施形態に係る半導体集積回路
装置は、図１１のＮＯＲ回路ＮＲ１の詳細な構成を示す
ものである。図１８において、クロックバッファ１から
出力されたクロック信号ＳCは２入力ＮＯＲ回路（ＮＲ
１）に入力されている。クロック制御信号Ｓ1がＮＯＲ
回路ＮＲ１に入力されている。ここで、ＮＯＲ回路ＮＲ
１の出力信号はクロック信号として用いられており、ク
ロック制御信号Ｓ1に応じて、クロックを伝達するか、
しないかが制御される。
装置は、図１１のＮＯＲ回路ＮＲ１の詳細な構成を示す
ものである。図１８において、クロックバッファ１から
出力されたクロック信号ＳCは２入力ＮＯＲ回路（ＮＲ
１）に入力されている。クロック制御信号Ｓ1がＮＯＲ
回路ＮＲ１に入力されている。ここで、ＮＯＲ回路ＮＲ
１の出力信号はクロック信号として用いられており、ク
ロック制御信号Ｓ1に応じて、クロックを伝達するか、
しないかが制御される。
【００７４】クロック信号ＳCは電源ＶＤＤに直接接続
されたｐＭＯＳ１とｎＭＯＳ１に入力される。クロック
制御信号Ｓ1はｐＭＯＳ２とｎＭＯＳ２に入力される。
このように接続することにより、クロックバッファ１か
ら見たＮＯＲ回路ＮＲ１の入力ピン容量は、クロック制
御信号Ｓ1がハイであるかローであるかの影響を受け難
くなる。図１１に示した第２ないし第４のＮＯＲ回路Ｎ
Ｒ２〜ＮＲ４についても図１８と同一の回路構成が適用
可能である。ただし、第４のＮＯＲ回路ＮＲ４は省略す
ることもできる。
されたｐＭＯＳ１とｎＭＯＳ１に入力される。クロック
制御信号Ｓ1はｐＭＯＳ２とｎＭＯＳ２に入力される。
このように接続することにより、クロックバッファ１か
ら見たＮＯＲ回路ＮＲ１の入力ピン容量は、クロック制
御信号Ｓ1がハイであるかローであるかの影響を受け難
くなる。図１１に示した第２ないし第４のＮＯＲ回路Ｎ
Ｒ２〜ＮＲ４についても図１８と同一の回路構成が適用
可能である。ただし、第４のＮＯＲ回路ＮＲ４は省略す
ることもできる。
【００７５】本発明の第１８実施形態に係る半導体集積
回路装置を用いることにより、２入力ＮＯＲ回路のクロ
ック信号入力ピンの入力ピン容量が、制御入力の信号の
状態の影響を受け難くすることができる。
回路装置を用いることにより、２入力ＮＯＲ回路のクロ
ック信号入力ピンの入力ピン容量が、制御入力の信号の
状態の影響を受け難くすることができる。
【００７６】（第１９実施形態）次に、図１９を参照し
ながら本発明の第１９実施形態に係る半導体集積回路装
置について詳細に説明する。
ながら本発明の第１９実施形態に係る半導体集積回路装
置について詳細に説明する。
【００７７】クロックバッファ１から出力されたクロッ
ク信号ＳCは、２入力ＮＡＮＤ回路ＮＤ１に入力され、
クロック制御信号Ｓ1もＮＡＮＤ回路ＮＤ１に入力され
ている。ここで、ＮＡＮＤ回路ＮＤ１の出力信号はクロ
ック信号として用いられ、クロック制御信号Ｓ1に応じ
て、クロックを伝達するか、しないかが制御される。ク
ロック信号ＳCはｐＭＯＳ１と接地ＧＮＤに直接接続さ
れたｎＭＯＳ１に入力される。クロック制御信号Ｓ1は
ｐＭＯＳ２とｎＭＯＳ２に入力される。
ク信号ＳCは、２入力ＮＡＮＤ回路ＮＤ１に入力され、
クロック制御信号Ｓ1もＮＡＮＤ回路ＮＤ１に入力され
ている。ここで、ＮＡＮＤ回路ＮＤ１の出力信号はクロ
ック信号として用いられ、クロック制御信号Ｓ1に応じ
て、クロックを伝達するか、しないかが制御される。ク
ロック信号ＳCはｐＭＯＳ１と接地ＧＮＤに直接接続さ
れたｎＭＯＳ１に入力される。クロック制御信号Ｓ1は
ｐＭＯＳ２とｎＭＯＳ２に入力される。
【００７８】このように接続することにより、クロック
バッファ１から見たＮＡＮＤ回路ＮＤ１の入力ピン容量
は、クロック制御信号ＳCがハイであるかローであるか
の影響を受け難くなる。
バッファ１から見たＮＡＮＤ回路ＮＤ１の入力ピン容量
は、クロック制御信号ＳCがハイであるかローであるか
の影響を受け難くなる。
【００７９】本発明の第１９実施形態に係る半導体集積
回路装置を用いることにより、２入力ＮＡＮＤ回路のク
ロック信号入力ピンの入力ピン容量が、制御入力の信号
の状態の影響を受け難くすることができる。
回路装置を用いることにより、２入力ＮＡＮＤ回路のク
ロック信号入力ピンの入力ピン容量が、制御入力の信号
の状態の影響を受け難くすることができる。
【００８０】（第２０実施形態）次に、図２０を参照し
ながら本発明の第２０実施形態に係る半導体集積回路装
置について説明する。第２０実施形態は、第１８実施形
態および第１９実施形態を一般的な多入力論理回路５に
応用した例である。ゲーティッドクロック用のクロック
ツリーを構成することにより、多入力論理回路５を用い
てクロックの制御を行なう場合、その多入力論理回路５
における必要な論理を形成するために、クロック信号を
入力するｐＭＯＳおよびｎＭＯＳが、図２０に破線で示
すように、ｐＭＯＳは直接ＶＤＤ電源に接続され、ｎＭ
ＯＳは直接ＧＮＤ電位に接続されるように構成する。
ながら本発明の第２０実施形態に係る半導体集積回路装
置について説明する。第２０実施形態は、第１８実施形
態および第１９実施形態を一般的な多入力論理回路５に
応用した例である。ゲーティッドクロック用のクロック
ツリーを構成することにより、多入力論理回路５を用い
てクロックの制御を行なう場合、その多入力論理回路５
における必要な論理を形成するために、クロック信号を
入力するｐＭＯＳおよびｎＭＯＳが、図２０に破線で示
すように、ｐＭＯＳは直接ＶＤＤ電源に接続され、ｎＭ
ＯＳは直接ＧＮＤ電位に接続されるように構成する。
【００８１】本発明の第２０実施形態に係る半導体集積
回路装置を用いることにより、多入力論理回路のクロッ
ク信号入力ピンの入力ピン容量が、制御入力の信号の状
態の影響を受け難くすることができる。
回路装置を用いることにより、多入力論理回路のクロッ
ク信号入力ピンの入力ピン容量が、制御入力の信号の状
態の影響を受け難くすることができる。
【００８２】
【発明の効果】以上、詳細に説明したように、本発明に
係る半導体集積回路装置によれば、論理回路が複数の入
力を有すると共にこれら複数の入力の信号状態がそれぞ
れ異なることにより、それぞれの入力ピンの容量に違い
が発生する論理回路よりなるものにおいて、前記複数の
入力を有する前記論理回路の入力の１つもしくは複数に
設けられ、前記複数の入力の状態の如何に拘わらず、こ
の入力が有する入力容量を一定に保つ入力容量等化回路
を備えるようにしたので、多入力論理ゲートの入力ピン
容量を他の入力信号の状態に関係なく一定にし、集積回
路中を伝搬する信号の遅延時間を正確に見積もることが
でき、複数段または複数並列に設けられた論理素子間の
遅延時間を全て一致させることが可能となる。
係る半導体集積回路装置によれば、論理回路が複数の入
力を有すると共にこれら複数の入力の信号状態がそれぞ
れ異なることにより、それぞれの入力ピンの容量に違い
が発生する論理回路よりなるものにおいて、前記複数の
入力を有する前記論理回路の入力の１つもしくは複数に
設けられ、前記複数の入力の状態の如何に拘わらず、こ
の入力が有する入力容量を一定に保つ入力容量等化回路
を備えるようにしたので、多入力論理ゲートの入力ピン
容量を他の入力信号の状態に関係なく一定にし、集積回
路中を伝搬する信号の遅延時間を正確に見積もることが
でき、複数段または複数並列に設けられた論理素子間の
遅延時間を全て一致させることが可能となる。
【図１】本発明の第１実施形態に係る半導体集積回路装
置の構成を示すブロック図。
置の構成を示すブロック図。
【図２】本発明の第２実施形態に係る半導体集積回路装
置の構成を示すブロック図。
置の構成を示すブロック図。
【図３】本発明の第３実施形態に係る半導体集積回路装
置の構成を示すブロック図。
置の構成を示すブロック図。
【図４】本発明の第４実施形態に係る半導体集積回路装
置の構成を示すブロック図。
置の構成を示すブロック図。
【図５】本発明の第５実施形態に係る半導体集積回路装
置の構成を示すブロック図。
置の構成を示すブロック図。
【図６】本発明の第６実施形態に係る半導体集積回路装
置の構成を示す回路図。
置の構成を示す回路図。
【図７】本発明の第７実施形態に係る半導体集積回路装
置の構成を示す回路図。
置の構成を示す回路図。
【図８】本発明の第８実施形態に係る半導体集積回路装
置の構成を示す回路図。
置の構成を示す回路図。
【図９】本発明の第９実施形態に係る半導体集積回路装
置の構成を示す回路図。
置の構成を示す回路図。
【図１０】本発明の第１０実施形態に係る半導体集積回
路装置の構成を示す回路図。
路装置の構成を示す回路図。
【図１１】本発明の第１１実施形態に係る半導体集積回
路装置の構成を示す回路図。
路装置の構成を示す回路図。
【図１２】本発明の第１２実施形態に係る半導体集積回
路装置の構成を示す回路図。
路装置の構成を示す回路図。
【図１３】本発明の第１３実施形態に係る半導体集積回
路装置の構成を示すブロック図。
路装置の構成を示すブロック図。
【図１４】本発明の第１４実施形態に係る半導体集積回
路装置の構成を示すブロック図。
路装置の構成を示すブロック図。
【図１５】本発明の第１５実施形態に係る半導体集積回
路装置の構成を示すブロック図。
路装置の構成を示すブロック図。
【図１６】本発明の第１６実施形態に係る半導体集積回
路装置の構成を示すブロック図。
路装置の構成を示すブロック図。
【図１７】本発明の第１７実施形態に係る半導体集積回
路装置の構成を示す回路図。
路装置の構成を示す回路図。
【図１８】本発明の第１８実施形態に係る半導体集積回
路装置の構成を示す回路図。
路装置の構成を示す回路図。
【図１９】本発明の第１９実施形態に係る半導体集積回
路装置の構成を示す回路図。
路装置の構成を示す回路図。
【図２０】本発明の第２０実施形態に係る半導体集積回
路装置の構成を示す回路図。
路装置の構成を示す回路図。
【図２１】従来の半導体集積回路装置の構成を示す論理
ブロック図。
ブロック図。
【図２２】従来の半導体集積回路装置の構成を示す回路
図。
図。
１ クロックバッファ ２，４ 入力容量等化装置 ６ａ，６Ｂ，７ バッファ回路 ５ 多入力論理回路 ８ 入力容量無依存装置 ８０ インバータ ＮＲ１〜ＮＲ８ 第１ないし第８のＮＯＲ回路 Ｇ１〜Ｇ２ｎ 論理ゲート／ブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒 田 忠 広 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5J056 AA03 BB05 DD52 FF09 FF10
Claims (8)
- 【請求項１】入力信号により動作する論理回路と、 前記論理回路の入力容量を等価にする入力容量等化手段
と、 を備えることを特徴とする半導体集積回路装置。 - 【請求項２】第１の複数の入力信号により動作する論理
回路と、 前記第１の複数の入力信号のうちの一部もしくは全ての
入力信号、および、前記一部もしくは全ての入力信号の
入力容量を等価にする第２の１または複数の入力信号に
よって動作する入力容量等化回路と、 を備えることを特徴とする半導体集積回路装置。 - 【請求項３】第１および第２の入力信号によって動作す
る論理回路と、 前記第２の入力信号によらず前記第１の入力信号の入力
容量を等価にする第３の入力信号によって動作する入力
容量等化回路と、 を備えることを特徴とする半導体集積回路装置。 - 【請求項４】前記論理回路および前記入力容量等化回路
は、１または複数の同一構成の回路により構成されてい
ることを特徴とする請求項２または請求項３に記載の半
導体集積回路装置。 - 【請求項５】前記第３の入力信号は、前記第２の入力信
号の反転信号であることを特徴とする請求項３に記載の
半導体集積回路装置。 - 【請求項６】第１の入力信号により動作する１または複
数の第１の論理回路と、 前記第１の入力信号が入力される入力容量等化回路と、 １または複数の第２の入力信号および前記入力容量等化
回路から出力された出力信号が入力される１または複数
の第２の論理回路と、 を備え、 前記入力容量等化回路は、前記第２の入力信号の状態に
依存することなく前記第１の入力信号の入力容量を等価
にする入力容量無依存化回路により構成されていること
を特徴とする半導体集積回路装置。 - 【請求項７】前記入力容量等化回路は、インバータであ
ることを特徴とする請求項６に記載の半導体集積回路装
置。 - 【請求項８】クロック信号と制御信号とが入力される多
入力論理回路を含む半導体集積回路装置において、 前記多入力論理回路の１つの入力としての前記クロック
信号は、前記多入力論理回路の電源電位に直接接続され
る第１のＭＯＳトランジスタと、接地電位に直接接続さ
れる第２のＭＯＳトランジスタと、の双方のゲート端子
に供給されることを特徴とする半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000044307A JP3901906B2 (ja) | 2000-02-22 | 2000-02-22 | 半導体集積回路装置 |
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