JP2001237691A5 - - Google Patents

Description

また、上記第４の基本構成に係る半導体集積回路装置において、前記第１の論理回路は前記第１の入力信号に基づいて所定の論理動作を行なうために一定の入力容量を有するゲートブロックを備え、前記第２の論理回路は、前記複数の第２の入力信号および前記入力容量無依存化回路の出力が供給される複数の論理ゲートブロックを備えることを特徴としている。
さらに、上記の構成の半導体集積回路装置において、前記入力容量無依存化回路は、インバータであることを特徴としている。
また、上記第４の基本構成に係る半導体集積回路装置において、前記第１および第２の論理回路は、所定の論理動作を行なうために同一の回路構成を有する２入力１出力の論理動作素子を備え、前記論理動作素子の一方の入力には選択回路から選択信号が供給され、前記論理動作素子の他方の入力には前記入力容量無依存化回路から出力されたクロック信号が供給されていることを特徴としている。
さらに、上記の構成の半導体集積回路装置において、前記入力容量無依存化回路は、前記第１および第２の論理回路としての機能を果たす論理動作素子に対してクロック信号を供給するクロックバッファを備えることを特徴としている。

Claims (11)

1. 入力信号により動作する論理回路と、
   前記論理回路の入力容量を等価にする入力容量等化手段と、
   を備えることを特徴とする半導体集積回路装置。
2. 第１の複数の入力信号により動作する論理回路と、
   前記第１の複数の入力信号のうちの一部もしくは全ての入力信号、および、前記一部もしくは全ての入力信号の入力容量を等価にする第２の１または複数の入力信号によって動作する入力容量等化回路と、
   を備えることを特徴とする半導体集積回路装置。
3. 第１および第２の入力信号によって動作する論理回路と、
   前記第２の入力信号によらず前記第１の入力信号の入力容量を等価にする第３の入力信号によって動作する入力容量等化回路と、
   を備えることを特徴とする半導体集積回路装置。
4. 前記論理回路および前記入力容量等化回路は、１または複数の同一構成の回路により構成されていることを特徴とする請求項２または請求項３に記載の半導体集積回路装置。
5. 前記第３の入力信号は、前記第２の入力信号の反転信号であることを特徴とする請求項３に記載の半導体集積回路装置。
6. 第１の入力信号により動作する１または複数の第１の論理回路と、
   前記第１の入力信号が入力される入力容量等化回路と、
   １または複数の第２の入力信号および前記入力容量等化回路から出力された出力信号が入力される１または複数の第２の論理回路と、
   を備え、
   前記入力容量等化回路は、前記第２の入力信号の状態に依存することなく前記第１の入力信号の入力容量を等価にする入力容量無依存化回路を備えることを特徴とする半導体集積回路装置。
7. 前記第１の論理回路は、前記第１の入力信号に基づいて所定の論理動作を行なうために一定の入力容量を有するゲートブロックを備え、
   前記第２の論理回路は、前記複数の第２の入力信号および前記入力容量無依存化回路の出力が供給される複数の論理ゲートブロックを備えることを特徴する請求項６に記載の半導体集積回路装置。
8. 前記入力容量無依存化回路は、インバータであることを特徴とする請求項７に記載の半導体集積回路装置。
9. 前記第１および第２の論理回路は、所定の論理動作を行なうために同一の回路構成を有する２入力１出力の論理動作素子を備え、前記論理動作素子の一方の入力には選択回路から選択信号が供給され、前記論理動作素子の他方の入力には前記入力容量無依存化回路から出力されたクロック信号が供給されていることを特徴とする請求項６に記載の半導体集積回路装置。
10. 前記入力容量無依存化回路は、前記第１および第２の論理回路としての機能を果たす論理動作素子に対してクロック信号を供給するクロックバッファを備えることを特徴とする請求項９に記載の半導体集積回路装置。
11. クロック信号と制御信号とが入力される多入力論理回路を含む半導体集積回路装置において、
    前記多入力論理回路の１つの入力としての前記クロック信号は、前記多入力論理回路の電源電位に直接接続される第１のＭＯＳトランジスタと、接地電位に直接接続される第２のＭＯＳトランジスタと、の双方のゲート端子に供給されることを特徴とする半導体集積回路装置。