JP2001319476A - 半導体メモリ - Google Patents
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】データラインの負荷を低減して、高速に動作し
得る半導体メモリを提供する。 【解決手段】メモリセルアレイブロック２０２は、メモ
リセルのデータ信号をＩ／Ｏライン２１６を介して出力
する。Ｉ／Ｏライン２１６毎に備えられるＩ／Ｏライン
センスアンプ２０８は、データ信号を増幅して出力させ
る。それぞれのＩ／Ｏラインセンスアンプ２０８に接続
されるデータラインセンスアンプ２１０は、データ信号
をさらに増幅して出力させる。データラインプリチャー
ジ回路２１２は、データラインセンスアンプ２１０から
データ信号が出力する前にデータライン２１８を所定の
電圧レベルにプリチャージさせ、データ信号が出力する
と、該データ信号の論理レベルに応じてハイレベル又は
ローレベルに遷移したデータ信号を出力する。
得る半導体メモリを提供する。 【解決手段】メモリセルアレイブロック２０２は、メモ
リセルのデータ信号をＩ／Ｏライン２１６を介して出力
する。Ｉ／Ｏライン２１６毎に備えられるＩ／Ｏライン
センスアンプ２０８は、データ信号を増幅して出力させ
る。それぞれのＩ／Ｏラインセンスアンプ２０８に接続
されるデータラインセンスアンプ２１０は、データ信号
をさらに増幅して出力させる。データラインプリチャー
ジ回路２１２は、データラインセンスアンプ２１０から
データ信号が出力する前にデータライン２１８を所定の
電圧レベルにプリチャージさせ、データ信号が出力する
と、該データ信号の論理レベルに応じてハイレベル又は
ローレベルに遷移したデータ信号を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに係
るもので、特に、階層化されたＩ／Ｏラインを備える半
導体メモリに関する。
るもので、特に、階層化されたＩ／Ｏラインを備える半
導体メモリに関する。
【０００２】
【従来の技術】半導体メモリにおいて、ビットラインセ
ンスアンプで増幅されたデータ信号をメモリセルアレイ
ブロックの外部へ伝達するＩ／Ｏ（Input/Output)ライ
ンは、特定のデータ出力部までデータ信号を伝送すべき
なので、長さが長くなって高速化が難しい。従って、Ｉ
／Ｏラインの寄生容量や抵抗を減らし得るＩ／Ｏライン
の配置構造が求められる。
ンスアンプで増幅されたデータ信号をメモリセルアレイ
ブロックの外部へ伝達するＩ／Ｏ（Input/Output)ライ
ンは、特定のデータ出力部までデータ信号を伝送すべき
なので、長さが長くなって高速化が難しい。従って、Ｉ
／Ｏラインの寄生容量や抵抗を減らし得るＩ／Ｏライン
の配置構造が求められる。
【０００３】このＩ／Ｏラインの配置構造としては、Ｉ
／Ｏラインを階層化する構成が主に利用される。
／Ｏラインを階層化する構成が主に利用される。
【０００４】図６は、従来の半導体メモリの構成を示す
ブロック図であり、階層化されたＩ／Ｏラインの構成を
示している。図６に示す構成は、米国特許第５，６５
７，２６５号に開示されている発明である（米国特許第
５，６５７，２６５号のＦＩＧ．２参照）。図６の構成
について説明すると下記の通りである。
ブロック図であり、階層化されたＩ／Ｏラインの構成を
示している。図６に示す構成は、米国特許第５，６５
７，２６５号に開示されている発明である（米国特許第
５，６５７，２６５号のＦＩＧ．２参照）。図６の構成
について説明すると下記の通りである。
【０００５】図６に示す従来の半導体メモリは、複数の
メモリセルから成るメモリセルアレイブロック２００を
複数有する。隣接した２つのメモリセルアレイブロック
２００が少なくとも１つのローデコーダ３０を共有する
ように、ローデコーダ３０は２つのメモリセルアレイブ
ロック２００の間に配置されて、各メモリセルアレイブ
ロック２００のワードラインを制御する。コラムデコー
ダ４０は、垂直に配列されたＩ／Ｏライン７のデータ伝
送経路の最大長を制限するために、各メモリセルアレイ
ブロック２００の対向する側に配置される。複数のＩ／
Ｏ切換駆動部８は、対向する２つのメモリセルアレイブ
ロック２００の同様な位置に配置され、各メモリセルア
レイブロック２００内の複数のメモリセルのデータ信号
を伝送する複数のＩ／Ｏライン７にそれぞれ接続され
る。このＩ／Ｏ切換駆動部８は、メモリセルからデータ
を読み出す間にイネーブルされるスイッチング素子と、
メモリセルにデータを書き込む間にイネーブルされるＩ
／Ｏ駆動部とで構成される。Ｉ／Ｏ切換駆動部８は、Ｉ
／Ｏライン７に第１データライン２０を接続する。第１
データライン２０には、接続される第２データライン５
を介してデータセンスアンプ９が接続される。このデー
タセンスアンプ９にはデータ出力部１０が接続される。
同期ＤＲＡＭ（Synchronous ＤＲＡＭ）のように多量の
データを同時に読み出したり書き込んだりする半導体メ
モリは、広いデータライン幅を有することから、メモリ
セルアレイブロック２００に備えられるＩ／Ｏライン７
の数が増えるようになる。このＩ／Ｏライン７の増加に
伴って、データセンスアンプ９及びＩ／Ｏ切換駆動部８
等のＩ／Ｏ制御回路も共に増加する。
メモリセルから成るメモリセルアレイブロック２００を
複数有する。隣接した２つのメモリセルアレイブロック
２００が少なくとも１つのローデコーダ３０を共有する
ように、ローデコーダ３０は２つのメモリセルアレイブ
ロック２００の間に配置されて、各メモリセルアレイブ
ロック２００のワードラインを制御する。コラムデコー
ダ４０は、垂直に配列されたＩ／Ｏライン７のデータ伝
送経路の最大長を制限するために、各メモリセルアレイ
ブロック２００の対向する側に配置される。複数のＩ／
Ｏ切換駆動部８は、対向する２つのメモリセルアレイブ
ロック２００の同様な位置に配置され、各メモリセルア
レイブロック２００内の複数のメモリセルのデータ信号
を伝送する複数のＩ／Ｏライン７にそれぞれ接続され
る。このＩ／Ｏ切換駆動部８は、メモリセルからデータ
を読み出す間にイネーブルされるスイッチング素子と、
メモリセルにデータを書き込む間にイネーブルされるＩ
／Ｏ駆動部とで構成される。Ｉ／Ｏ切換駆動部８は、Ｉ
／Ｏライン７に第１データライン２０を接続する。第１
データライン２０には、接続される第２データライン５
を介してデータセンスアンプ９が接続される。このデー
タセンスアンプ９にはデータ出力部１０が接続される。
同期ＤＲＡＭ（Synchronous ＤＲＡＭ）のように多量の
データを同時に読み出したり書き込んだりする半導体メ
モリは、広いデータライン幅を有することから、メモリ
セルアレイブロック２００に備えられるＩ／Ｏライン７
の数が増えるようになる。このＩ／Ｏライン７の増加に
伴って、データセンスアンプ９及びＩ／Ｏ切換駆動部８
等のＩ／Ｏ制御回路も共に増加する。
【０００６】
【発明が解決しようとする課題】然るに、このような従
来の半導体メモリは、少なくとも４つのメモリセルアレ
イブロック２００から出力されるデータ信号が、同じく
４つのＩ／Ｏ切換駆動部８を介して１つのデータセンス
アンプ９に伝達される。このため、４つのＩ／Ｏ切換駆
動部８により入出力されるデータ信号レベルの差は最小
化される。しかし、４つのＩ／Ｏ切換駆動部８の出力が
ただ１本の第２データライン５を介してデータセンスア
ンプ９に伝達されるので、第２データライン５の負荷が
非常に大きい。また、各Ｉ／Ｏ切換駆動部８とデータ出
力部１０との間を接続するための第１，第２データライ
ン２０，５が長いので、負荷はさらに増加する。このよ
うに、第１，第２データライン２０，５の負荷が大きい
ので、該第１，第２データライン２０，５の駆動に時間
がかかり、半導体メモリの高速動作を妨げるという問題
が生じる。
来の半導体メモリは、少なくとも４つのメモリセルアレ
イブロック２００から出力されるデータ信号が、同じく
４つのＩ／Ｏ切換駆動部８を介して１つのデータセンス
アンプ９に伝達される。このため、４つのＩ／Ｏ切換駆
動部８により入出力されるデータ信号レベルの差は最小
化される。しかし、４つのＩ／Ｏ切換駆動部８の出力が
ただ１本の第２データライン５を介してデータセンスア
ンプ９に伝達されるので、第２データライン５の負荷が
非常に大きい。また、各Ｉ／Ｏ切換駆動部８とデータ出
力部１０との間を接続するための第１，第２データライ
ン２０，５が長いので、負荷はさらに増加する。このよ
うに、第１，第２データライン２０，５の負荷が大きい
ので、該第１，第２データライン２０，５の駆動に時間
がかかり、半導体メモリの高速動作を妨げるという問題
が生じる。
【０００７】本発明は、このような従来の問題点に鑑み
てなされたもので、データラインの負荷を低減して、高
速に動作し得る半導体メモリを提供することを目的とす
る。
てなされたもので、データラインの負荷を低減して、高
速に動作し得る半導体メモリを提供することを目的とす
る。
【０００８】
【課題を解決するための手段】このような目的を達成す
るため、本発明による半導体メモリは、複数のメモリセ
ルを有し、前記メモリセルのデータ信号をＩ／Ｏライン
を介して出力するメモリセルアレイブロックと、前記Ｉ
／Ｏラインに接続され、該Ｉ／Ｏラインから出力される
データ信号を増幅してデータラインに出力するＩ／Ｏラ
イン駆動回路と、前記データラインに接続され、前記Ｉ
／Ｏライン駆動回路から出力されるデータ信号を増幅し
て出力するデータライン駆動回路と、前記データライン
に接続され、前記データライン駆動回路からデータ信号
が出力する前に、前記データラインを所定の電圧レベル
にプリチャージさせ、前記データライン駆動回路からデ
ータ信号が出力したときには、前記データ信号の論理レ
ベルに応じてハイレベル又はローレベルに遷移させたデ
ータ信号を出力するデータラインプリチャージ回路と、
を含んで構成されるものである。
るため、本発明による半導体メモリは、複数のメモリセ
ルを有し、前記メモリセルのデータ信号をＩ／Ｏライン
を介して出力するメモリセルアレイブロックと、前記Ｉ
／Ｏラインに接続され、該Ｉ／Ｏラインから出力される
データ信号を増幅してデータラインに出力するＩ／Ｏラ
イン駆動回路と、前記データラインに接続され、前記Ｉ
／Ｏライン駆動回路から出力されるデータ信号を増幅し
て出力するデータライン駆動回路と、前記データライン
に接続され、前記データライン駆動回路からデータ信号
が出力する前に、前記データラインを所定の電圧レベル
にプリチャージさせ、前記データライン駆動回路からデ
ータ信号が出力したときには、前記データ信号の論理レ
ベルに応じてハイレベル又はローレベルに遷移させたデ
ータ信号を出力するデータラインプリチャージ回路と、
を含んで構成されるものである。
【０００９】そして、前記メモリセルアレイブロックを
複数備え、前記Ｉ／Ｏライン駆動回路と前記データライ
ン駆動回路は前記メモリセルブロックのＩ／Ｏライン毎
にそれぞれ備えられ、前記複数のメモリセルアレイブロ
ックで同じ位置のＩ／Ｏラインに接続される各データラ
イン駆動回路が１本のデータラインに接続されるもので
ある。また、前記データラインプリチャージ回路は、前
記データラインをプリチャージする間は、前記データラ
インの第１ノードを所定の電圧レベルにプリチャージさ
せ、前記プリチャージが完了すると、前記第１ノードを
フローティングさせる電圧分配回路と、前記データライ
ンをプリチャージする間は、前記データラインの第１ノ
ードと第２ノードとを開放させ、前記プリチャージが完
了すると、前記第１ノードのデータ信号を反転させて前
記第２ノードに出力すると共に、前記第２ノードのデー
タ信号の論理レベルをラッチする論理信号発生回路と、
を含んで成るものである。さらに、前記データラインプ
リチャージ回路は、電源電圧端子と接地電圧端子との間
に直列接続された第１スイッチ、第１抵抗、第２抵抗及
び第２スイッチを備え、前記第１抵抗と前記第２抵抗の
接続点が前記データラインの第１ノードに接続され、前
記データラインをプリチャージする間は、前記第１スイ
ッチと前記第２スイッチとを前記プリチャージ信号によ
ってターンオンさせて前記第１抵抗と前記第２抵抗とに
よって分配された電圧レベルに前記第１ノードをプリチ
ャージさせ、前記プリチャージの完了後は、前記第１ノ
ードをフローティングさせる電圧分配回路と、電源電圧
端子と接地電圧端子との間に直列接続された第３〜第６
スイッチと、第１，第２インバータから成るラッチ部と
を備え、前記第３スイッチと前記第６スイッチが前記第
１スイッチ及び第２スイッチとそれぞれ相補的にターン
オンするように前記プリチャージ信号によって制御さ
れ、前記第４スイッチと前記第５スイッチは前記第１ノ
ードの電圧によって制御されて相補的にターンオンさ
れ、前記第４スイッチと前記第５スイッチの接続点及び
前記ラッチ部の入力端が前記データラインの第２ノード
に接続され、前記データラインをプリチャージする間
は、前記第３スイッチと前記第６スイッチがターンオフ
されて前記第１ノードと前記第２ノードとの間が開放さ
れ、前記プリチャージが完了すると、前記第３スイッチ
と前記第６スイッチがターンオンされて前記第２ノード
には前記第１ノードのデータ信号が反転したデータ信号
が出力され、前記ラッチ部の第１インバータが前記第２
ノードのデータ信号を増幅して出力すると共に、前記第
１インバータの出力は前記第２インバータによって前記
第１インバータの入力としてフィードバックされる論理
信号発生回路と、を含んで成るものである。
複数備え、前記Ｉ／Ｏライン駆動回路と前記データライ
ン駆動回路は前記メモリセルブロックのＩ／Ｏライン毎
にそれぞれ備えられ、前記複数のメモリセルアレイブロ
ックで同じ位置のＩ／Ｏラインに接続される各データラ
イン駆動回路が１本のデータラインに接続されるもので
ある。また、前記データラインプリチャージ回路は、前
記データラインをプリチャージする間は、前記データラ
インの第１ノードを所定の電圧レベルにプリチャージさ
せ、前記プリチャージが完了すると、前記第１ノードを
フローティングさせる電圧分配回路と、前記データライ
ンをプリチャージする間は、前記データラインの第１ノ
ードと第２ノードとを開放させ、前記プリチャージが完
了すると、前記第１ノードのデータ信号を反転させて前
記第２ノードに出力すると共に、前記第２ノードのデー
タ信号の論理レベルをラッチする論理信号発生回路と、
を含んで成るものである。さらに、前記データラインプ
リチャージ回路は、電源電圧端子と接地電圧端子との間
に直列接続された第１スイッチ、第１抵抗、第２抵抗及
び第２スイッチを備え、前記第１抵抗と前記第２抵抗の
接続点が前記データラインの第１ノードに接続され、前
記データラインをプリチャージする間は、前記第１スイ
ッチと前記第２スイッチとを前記プリチャージ信号によ
ってターンオンさせて前記第１抵抗と前記第２抵抗とに
よって分配された電圧レベルに前記第１ノードをプリチ
ャージさせ、前記プリチャージの完了後は、前記第１ノ
ードをフローティングさせる電圧分配回路と、電源電圧
端子と接地電圧端子との間に直列接続された第３〜第６
スイッチと、第１，第２インバータから成るラッチ部と
を備え、前記第３スイッチと前記第６スイッチが前記第
１スイッチ及び第２スイッチとそれぞれ相補的にターン
オンするように前記プリチャージ信号によって制御さ
れ、前記第４スイッチと前記第５スイッチは前記第１ノ
ードの電圧によって制御されて相補的にターンオンさ
れ、前記第４スイッチと前記第５スイッチの接続点及び
前記ラッチ部の入力端が前記データラインの第２ノード
に接続され、前記データラインをプリチャージする間
は、前記第３スイッチと前記第６スイッチがターンオフ
されて前記第１ノードと前記第２ノードとの間が開放さ
れ、前記プリチャージが完了すると、前記第３スイッチ
と前記第６スイッチがターンオンされて前記第２ノード
には前記第１ノードのデータ信号が反転したデータ信号
が出力され、前記ラッチ部の第１インバータが前記第２
ノードのデータ信号を増幅して出力すると共に、前記第
１インバータの出力は前記第２インバータによって前記
第１インバータの入力としてフィードバックされる論理
信号発生回路と、を含んで成るものである。
【００１０】
【発明の実施の形態】以下、図１乃至図５を参照して、
本発明による半導体メモリの好ましい実施形態について
説明する。
本発明による半導体メモリの好ましい実施形態について
説明する。
【００１１】まず、図１は、本発明による半導体メモリ
の第１の実施形態を示すブロック図である。図１に示す
ように、本発明による半導体メモリの第１の実施形態
は、複数のメモリセルを有する４つのメモリセルアレイ
ブロック２０２を備える。各メモリセルアレイブロック
２０２は、それぞれ１つのコラムデコーダ２０６を有
し、隣接した２つのメモリセルアレイブロック２０２が
１つのローデコーダ２０４を共有する。コラムデコーダ
２０６は、入力されたコラムアドレスをデコーディング
して、各メモリセルアレイブロック２０２の該当ビット
ライン（図示せず）を選択する。
の第１の実施形態を示すブロック図である。図１に示す
ように、本発明による半導体メモリの第１の実施形態
は、複数のメモリセルを有する４つのメモリセルアレイ
ブロック２０２を備える。各メモリセルアレイブロック
２０２は、それぞれ１つのコラムデコーダ２０６を有
し、隣接した２つのメモリセルアレイブロック２０２が
１つのローデコーダ２０４を共有する。コラムデコーダ
２０６は、入力されたコラムアドレスをデコーディング
して、各メモリセルアレイブロック２０２の該当ビット
ライン（図示せず）を選択する。
【００１２】各メモリセルアレイブロック２０２では、
コラムデコーダ２０６とローデコーダ２０４とによって
複数のメモリセルの中から１つのメモリセルが選択され
る。選択されたメモリセルのデータ信号は、前記選択さ
れたビットラインを介してＩ／Ｏライン２１６に伝達さ
れる。全てのＩ／Ｏライン２１６には、Ｉ／Ｏライン駆
動回路としてのＩ／Ｏラインセンスアンプ２０８がそれ
ぞれ接続される。これらのＩ／Ｏラインセンスアンプ２
０８は、Ｉ／Ｏライン２１６とデータラインセンスアン
プ２１０との間を電気的に導通させるか又は遮断させる
と共に、Ｉ／Ｏライン２１６のデータ信号を増幅する。
コラムデコーダ２０６とローデコーダ２０４とによって
複数のメモリセルの中から１つのメモリセルが選択され
る。選択されたメモリセルのデータ信号は、前記選択さ
れたビットラインを介してＩ／Ｏライン２１６に伝達さ
れる。全てのＩ／Ｏライン２１６には、Ｉ／Ｏライン駆
動回路としてのＩ／Ｏラインセンスアンプ２０８がそれ
ぞれ接続される。これらのＩ／Ｏラインセンスアンプ２
０８は、Ｉ／Ｏライン２１６とデータラインセンスアン
プ２１０との間を電気的に導通させるか又は遮断させる
と共に、Ｉ／Ｏライン２１６のデータ信号を増幅する。
【００１３】全てのＩ／Ｏラインセンスアンプ２０８に
は、データライン駆動回路としてのデータラインセンス
アンプ２１０がそれぞれ接続される。データラインセン
スアンプ２１０は、Ｉ／Ｏラインセンスアンプ２０８に
よって増幅されたデータ信号の入力を受け、さらに増幅
して出力する。図１に示すように、４つのデータライン
センスアンプ２１０が１本のデータライン２１８に接続
される。４つのデータラインセンスアンプ２１０の出力
は、１本のデータライン２１８を介して１つのデータラ
インプリチャージ回路２１２に伝達される。このような
構成により、４つのメモリセルアレイブロック２０２内
の各Ｉ／Ｏライン２１６は、各メモリセルアレイブロッ
ク２０２における同一アドレスのビットラインのデータ
信号をそれぞれ伝送する。伝送されたデータ信号は、各
Ｉ／Ｏライン２１６に接続されるＩ／Ｏラインセンスア
ンプ２０８及びデータラインセンスアンプ２１０で増幅
された後、１つのデータライン２１８を介して１つのデ
ータラインプリチャージ回路２１２に伝達される。
は、データライン駆動回路としてのデータラインセンス
アンプ２１０がそれぞれ接続される。データラインセン
スアンプ２１０は、Ｉ／Ｏラインセンスアンプ２０８に
よって増幅されたデータ信号の入力を受け、さらに増幅
して出力する。図１に示すように、４つのデータライン
センスアンプ２１０が１本のデータライン２１８に接続
される。４つのデータラインセンスアンプ２１０の出力
は、１本のデータライン２１８を介して１つのデータラ
インプリチャージ回路２１２に伝達される。このような
構成により、４つのメモリセルアレイブロック２０２内
の各Ｉ／Ｏライン２１６は、各メモリセルアレイブロッ
ク２０２における同一アドレスのビットラインのデータ
信号をそれぞれ伝送する。伝送されたデータ信号は、各
Ｉ／Ｏライン２１６に接続されるＩ／Ｏラインセンスア
ンプ２０８及びデータラインセンスアンプ２１０で増幅
された後、１つのデータライン２１８を介して１つのデ
ータラインプリチャージ回路２１２に伝達される。
【００１４】データラインプリチャージ回路２１２は、
データライン２１８を介してデータ信号の入力を受け
る。データラインセンスアンプ２１０からデータ信号が
出力される前に、後述の図２に示すプリチャージ信号Ｐ
ＲＥが発生すると、データラインプリチャージ回路２１
２はデータライン２１８を電源電圧端子ＶＤＤの１／２
電圧であるＶＤＤ／２の電圧レベルにプリチャージす
る。この後、データラインセンスアンプ２１０からデー
タ信号が出力されると、データラインプリチャージ回路
２１２は入力されたデータ信号の論理レベルに応じて、
ハイレベル又はローレベルに遷移させたデータ信号をデ
ータ出力部２１４に出力する。また、データラインプリ
チャージ回路２１２は、新しいデータ信号が入力される
まで以前のデータ信号の論理レベルをラッチする。
データライン２１８を介してデータ信号の入力を受け
る。データラインセンスアンプ２１０からデータ信号が
出力される前に、後述の図２に示すプリチャージ信号Ｐ
ＲＥが発生すると、データラインプリチャージ回路２１
２はデータライン２１８を電源電圧端子ＶＤＤの１／２
電圧であるＶＤＤ／２の電圧レベルにプリチャージす
る。この後、データラインセンスアンプ２１０からデー
タ信号が出力されると、データラインプリチャージ回路
２１２は入力されたデータ信号の論理レベルに応じて、
ハイレベル又はローレベルに遷移させたデータ信号をデ
ータ出力部２１４に出力する。また、データラインプリ
チャージ回路２１２は、新しいデータ信号が入力される
まで以前のデータ信号の論理レベルをラッチする。
【００１５】データ出力部２１４はデータ出力バッファ
とデータ出力パッドとを備えるものである。このデータ
出力部２１４は、データラインプリチャージ回路２１２
から出力されるデータ信号を、半導体メモリの外部電圧
レベルに合うように十分な大きさに増幅して、半導体メ
モリの外部へ出力する。
とデータ出力パッドとを備えるものである。このデータ
出力部２１４は、データラインプリチャージ回路２１２
から出力されるデータ信号を、半導体メモリの外部電圧
レベルに合うように十分な大きさに増幅して、半導体メ
モリの外部へ出力する。
【００１６】図２は、データラインプリチャージ回路２
１２の一実施形態を示す回路図である。図２に示すよう
に、データラインプリチャージ回路２１２は電圧分配回
路３０２と論理信号発生回路３０４とで構成される。電
圧分配回路３０２は、第１スイッチ及び第１抵抗として
のＰＭＯＳトランジスタ３０６，３０８と第２スイッチ
及び第２抵抗としてのＮＭＯＳトランジスタ３１０，３
１２とが電源電圧端子ＶＤＤと接地電圧端子ＶＳＳとの
間に直列接続されて構成される。ＰＭＯＳトランジスタ
３０６はプリチャージ信号の反転信号／ＰＲＥによって
制御され、ＮＭＯＳトランジスタ３１２はプリチャージ
信号ＰＲＥによって制御される。プリチャージ信号ＰＲ
Ｅとプリチャージ信号の反転信号／ＰＲＥは相補の信号
である。また、ＰＭＯＳトランジスタ３０８及びＮＭＯ
Ｓトランジスタ３１０のそれぞれのドレイン端子及びゲ
ート端子は、データライン２１８の第１ノードであるノ
ード３２６に接続される。従って、ＰＭＯＳトランジス
タ３０８とＮＭＯＳトランジスタ３１０は受動素子とし
て動作し、同じターンオン抵抗を有する。この電圧分配
回路３０２では、データライン２１８のプリチャージが
行われる間（プリチャージ信号ＰＲＥがハイレベル、プ
リチャージ信号の反転信号／ＰＲＥがローレベルのと
き）は、ＰＭＯＳトランジスタ３０６とＮＭＯＳトラン
ジスタ３１２はターンオンされ、ノード３２６にはＶＤ
Ｄ／２レベルの電圧が現れる。データライン２１８のプ
リチャージが完了すると、プリチャージ信号ＰＲＥはロ
ーレベル、プリチャージ信号の反転信号／ＰＲＥはハイ
レベルになり、ＰＭＯＳトランジスタ３０６とＮＭＯＳ
トランジスタ３１２はターンオフされ、ノード３２６は
フローティングされる。
１２の一実施形態を示す回路図である。図２に示すよう
に、データラインプリチャージ回路２１２は電圧分配回
路３０２と論理信号発生回路３０４とで構成される。電
圧分配回路３０２は、第１スイッチ及び第１抵抗として
のＰＭＯＳトランジスタ３０６，３０８と第２スイッチ
及び第２抵抗としてのＮＭＯＳトランジスタ３１０，３
１２とが電源電圧端子ＶＤＤと接地電圧端子ＶＳＳとの
間に直列接続されて構成される。ＰＭＯＳトランジスタ
３０６はプリチャージ信号の反転信号／ＰＲＥによって
制御され、ＮＭＯＳトランジスタ３１２はプリチャージ
信号ＰＲＥによって制御される。プリチャージ信号ＰＲ
Ｅとプリチャージ信号の反転信号／ＰＲＥは相補の信号
である。また、ＰＭＯＳトランジスタ３０８及びＮＭＯ
Ｓトランジスタ３１０のそれぞれのドレイン端子及びゲ
ート端子は、データライン２１８の第１ノードであるノ
ード３２６に接続される。従って、ＰＭＯＳトランジス
タ３０８とＮＭＯＳトランジスタ３１０は受動素子とし
て動作し、同じターンオン抵抗を有する。この電圧分配
回路３０２では、データライン２１８のプリチャージが
行われる間（プリチャージ信号ＰＲＥがハイレベル、プ
リチャージ信号の反転信号／ＰＲＥがローレベルのと
き）は、ＰＭＯＳトランジスタ３０６とＮＭＯＳトラン
ジスタ３１２はターンオンされ、ノード３２６にはＶＤ
Ｄ／２レベルの電圧が現れる。データライン２１８のプ
リチャージが完了すると、プリチャージ信号ＰＲＥはロ
ーレベル、プリチャージ信号の反転信号／ＰＲＥはハイ
レベルになり、ＰＭＯＳトランジスタ３０６とＮＭＯＳ
トランジスタ３１２はターンオフされ、ノード３２６は
フローティングされる。
【００１７】論理信号発生回路３０４は、第３，第４ス
イッチとしてのＰＭＯＳトランジスタ３１４，３１６と
第５，第６スイッチとしてのＮＭＯＳトランジスタ３１
８，３２０が電源電圧端子ＶＤＤと接地電圧端子ＶＳＳ
との間に直列接続された構成と、第１，第２インバータ
としてのインバータ３２２，３２４から成るラッチ部３
４０とを備える。ＰＭＯＳトランジスタ３１４はプリチ
ャージ信号ＰＲＥによって制御され、ＮＭＯＳトランジ
スタ３２０はプリチャージ信号の反転信号／ＰＲＥによ
って制御される。ＰＭＯＳトランジスタ３１６及びＮＭ
ＯＳトランジスタ３１８の各ゲート端子はノード３２６
に接続され、ＰＭＯＳトランジスタ３１６とＮＭＯＳト
ランジスタ３１８は、ノード３２６に現れる電圧、即
ち、データライン２１８のデータ信号によって制御され
る。ＰＭＯＳトランジスタ３１６とＮＭＯＳトランジス
タ３１８の各ドレイン端子は、データライン２１８の第
２ノードとしてのノード３２８に接続される。また、ラ
ッチ部３４０は、インバータ３２２の入力端とインバー
タ３２４の出力端がノード３２８に接続され、インバー
タ３２２の出力端とインバータ３２４の入力端がノード
３３０に接続されて構成される。この論理信号発生回路
３０４では、データライン２１８のプリチャージが行わ
れる間（プリチャージ信号ＰＲＥがハイレベル、プリチ
ャージ信号の反転信号／ＰＲＥがローレベルのとき）
は、ＰＭＯＳトランジスタ３１４とＮＭＯＳトランジス
タ３２０がターンオフされて、データライン２１８のノ
ード３２６とノード３２８との間が開放される。前記デ
ータライン２１８のプリチャージが完了すると、プリチ
ャージ信号ＰＲＥはローレベル、プリチャージ信号の反
転信号／ＰＲＥはハイレベルになり、ＰＭＯＳトランジ
スタ３１４とＮＭＯＳトランジスタ３２０がターンオン
され、ノード３２８にはノード３２６に現れるデータ信
号が反転されて現れる。ノード３２８に現れるデータ信
号は、インバータ３２２によって駆動能力が向上され、
ノード３３０を介してデータ出力部２１４に伝達され
る。また、インバータ３２２の出力は、インバータ３２
４によってインバータ３２２にフィードバックされて、
現在の出力データ信号の論理レベルがラッチされる。
イッチとしてのＰＭＯＳトランジスタ３１４，３１６と
第５，第６スイッチとしてのＮＭＯＳトランジスタ３１
８，３２０が電源電圧端子ＶＤＤと接地電圧端子ＶＳＳ
との間に直列接続された構成と、第１，第２インバータ
としてのインバータ３２２，３２４から成るラッチ部３
４０とを備える。ＰＭＯＳトランジスタ３１４はプリチ
ャージ信号ＰＲＥによって制御され、ＮＭＯＳトランジ
スタ３２０はプリチャージ信号の反転信号／ＰＲＥによ
って制御される。ＰＭＯＳトランジスタ３１６及びＮＭ
ＯＳトランジスタ３１８の各ゲート端子はノード３２６
に接続され、ＰＭＯＳトランジスタ３１６とＮＭＯＳト
ランジスタ３１８は、ノード３２６に現れる電圧、即
ち、データライン２１８のデータ信号によって制御され
る。ＰＭＯＳトランジスタ３１６とＮＭＯＳトランジス
タ３１８の各ドレイン端子は、データライン２１８の第
２ノードとしてのノード３２８に接続される。また、ラ
ッチ部３４０は、インバータ３２２の入力端とインバー
タ３２４の出力端がノード３２８に接続され、インバー
タ３２２の出力端とインバータ３２４の入力端がノード
３３０に接続されて構成される。この論理信号発生回路
３０４では、データライン２１８のプリチャージが行わ
れる間（プリチャージ信号ＰＲＥがハイレベル、プリチ
ャージ信号の反転信号／ＰＲＥがローレベルのとき）
は、ＰＭＯＳトランジスタ３１４とＮＭＯＳトランジス
タ３２０がターンオフされて、データライン２１８のノ
ード３２６とノード３２８との間が開放される。前記デ
ータライン２１８のプリチャージが完了すると、プリチ
ャージ信号ＰＲＥはローレベル、プリチャージ信号の反
転信号／ＰＲＥはハイレベルになり、ＰＭＯＳトランジ
スタ３１４とＮＭＯＳトランジスタ３２０がターンオン
され、ノード３２８にはノード３２６に現れるデータ信
号が反転されて現れる。ノード３２８に現れるデータ信
号は、インバータ３２２によって駆動能力が向上され、
ノード３３０を介してデータ出力部２１４に伝達され
る。また、インバータ３２２の出力は、インバータ３２
４によってインバータ３２２にフィードバックされて、
現在の出力データ信号の論理レベルがラッチされる。
【００１８】図３は、データラインプリチャージ回路２
１２の動作特性を示すタイミングチャートである。図３
（ａ）はプリチャージ信号ＰＲＥであり、図３（ｂ）は
データラインセンスアンプ２１２の出力イネーブル信号
であり、図３（ｃ）はデ一タラインセンスアンプ２１２
から出力されるデータ信号であり、図３（ｄ）はデータ
ライン２１８のノード３２６に現れるデータ信号であ
り、図３（ｅ）はデータライン２１８のノード３３０に
現れるデータ信号である。データラインセンスアンプ２
１２は、図示しない出力イネーブル信号の論理レベルに
応じて動作するものである。図３（ｂ）に示すように、
データラインセンスアンプ２１２のための出力イネーブ
ル信号がハイレベルに活性化される前に、図３（ａ）に
示すプリチャージ信号ＰＲＥがハイレベルを維持してい
る時間Ａがデータライン２１８のプリチャージ時間であ
り、このプリチャージ時間Ａでデータライン２１８がＶ
ＤＤ／２の電圧レベルにプリチャージされる。また、プ
リチャージ時間Ａには、図２のノード３２６とノード３
２８との間が開放されて電気的に遮断される。従って、
プリチャージ時間Ａでは、図３（ｄ）に示すようにノー
ド３２６にはデータ信号が現れず、ラッチ部３４０のイ
ンバータ３２２は前のデータ信号ＤＡＴＡ１の論理レベ
ルを続けて出力するため、図３（ｅ）に示すようにノー
ド３３０にはデータ信号ＤＡＴＡ１が続けて現れる。こ
の後、データライン２１８のプリチャージが完了して、
図３（ｂ）のデータラインセンスアンプ２１０の出力イ
ネーブル信号がハイレベルに遷移し、図３（ａ）のプリ
チャージ信号ＰＲＥがローレベルに遷移すると、図３
（ｃ）に示すように、データラインセンスアンプ２１２
は新しいデータ信号ＤＡＴＡ２を出力する。即ち、図３
（ｄ）に示すように、データライン２１８のノード３２
６には、電圧分配回路３０２から出力される新しいデー
タ信号ＤＡＴＡ２が現れるため、図３（ｅ）に示すよう
に、論理信号発生回路３０４のインバータ３２２の出力
端であるノード３３０にも新しいデータ信号ＤＡＴＡ２
が現れて、データラインセンスアンプ２１２は新しいデ
ータ信号ＤＡＴＡ２を出力する。
１２の動作特性を示すタイミングチャートである。図３
（ａ）はプリチャージ信号ＰＲＥであり、図３（ｂ）は
データラインセンスアンプ２１２の出力イネーブル信号
であり、図３（ｃ）はデ一タラインセンスアンプ２１２
から出力されるデータ信号であり、図３（ｄ）はデータ
ライン２１８のノード３２６に現れるデータ信号であ
り、図３（ｅ）はデータライン２１８のノード３３０に
現れるデータ信号である。データラインセンスアンプ２
１２は、図示しない出力イネーブル信号の論理レベルに
応じて動作するものである。図３（ｂ）に示すように、
データラインセンスアンプ２１２のための出力イネーブ
ル信号がハイレベルに活性化される前に、図３（ａ）に
示すプリチャージ信号ＰＲＥがハイレベルを維持してい
る時間Ａがデータライン２１８のプリチャージ時間であ
り、このプリチャージ時間Ａでデータライン２１８がＶ
ＤＤ／２の電圧レベルにプリチャージされる。また、プ
リチャージ時間Ａには、図２のノード３２６とノード３
２８との間が開放されて電気的に遮断される。従って、
プリチャージ時間Ａでは、図３（ｄ）に示すようにノー
ド３２６にはデータ信号が現れず、ラッチ部３４０のイ
ンバータ３２２は前のデータ信号ＤＡＴＡ１の論理レベ
ルを続けて出力するため、図３（ｅ）に示すようにノー
ド３３０にはデータ信号ＤＡＴＡ１が続けて現れる。こ
の後、データライン２１８のプリチャージが完了して、
図３（ｂ）のデータラインセンスアンプ２１０の出力イ
ネーブル信号がハイレベルに遷移し、図３（ａ）のプリ
チャージ信号ＰＲＥがローレベルに遷移すると、図３
（ｃ）に示すように、データラインセンスアンプ２１２
は新しいデータ信号ＤＡＴＡ２を出力する。即ち、図３
（ｄ）に示すように、データライン２１８のノード３２
６には、電圧分配回路３０２から出力される新しいデー
タ信号ＤＡＴＡ２が現れるため、図３（ｅ）に示すよう
に、論理信号発生回路３０４のインバータ３２２の出力
端であるノード３３０にも新しいデータ信号ＤＡＴＡ２
が現れて、データラインセンスアンプ２１２は新しいデ
ータ信号ＤＡＴＡ２を出力する。
【００１９】図４は、データラインプリチャージ回路の
他の実施形態を示す回路図である。図４に示す電圧分配
回路５０２及び論理信号発生回路５０４は、図２に示す
電圧分配回路３０２及び論理信号発生回路３０４と同様
の機能を有するものである。即ち、電圧分配回路５０２
は、ＰＭＯＳトランジスタ５０６と抵抗５０８と抵抗５
１０とＮＭＯＳトランジスタ５１２とが電源電圧端子Ｖ
ＤＤと接地電圧端子ＶＳＳとの間に直列接続されて構成
される。また、論理信号発生回路５０４は、ＰＭＯＳト
ランジスタ５１４，５１６とＮＭＯＳトランジスタ５１
８，５２０が電源電圧端子ＶＤＤと接地電圧端子ＶＳＳ
との間に直列接続された構成と、インバータ５２２，５
２４から成るラッチ部５４０とを備える。このように、
図４に示す構成では、図２に示す電圧分配回路３０２の
ＰＭＯＳトランジスタ３０８及びＮＭＯＳトランジスタ
３１０の代わりに、電圧降下手段として抵抗５０８，５
１０を使用している。これら抵抗５０８，５１０の抵抗
を同一にすることで、抵抗５０８によって電源電圧端子
ＶＤＤの電圧が１／２に降下されて、データライン２１
８に接続するノード５２６をＶＤＤ／２の電圧レベルに
プリチャージさせることができる。
他の実施形態を示す回路図である。図４に示す電圧分配
回路５０２及び論理信号発生回路５０４は、図２に示す
電圧分配回路３０２及び論理信号発生回路３０４と同様
の機能を有するものである。即ち、電圧分配回路５０２
は、ＰＭＯＳトランジスタ５０６と抵抗５０８と抵抗５
１０とＮＭＯＳトランジスタ５１２とが電源電圧端子Ｖ
ＤＤと接地電圧端子ＶＳＳとの間に直列接続されて構成
される。また、論理信号発生回路５０４は、ＰＭＯＳト
ランジスタ５１４，５１６とＮＭＯＳトランジスタ５１
８，５２０が電源電圧端子ＶＤＤと接地電圧端子ＶＳＳ
との間に直列接続された構成と、インバータ５２２，５
２４から成るラッチ部５４０とを備える。このように、
図４に示す構成では、図２に示す電圧分配回路３０２の
ＰＭＯＳトランジスタ３０８及びＮＭＯＳトランジスタ
３１０の代わりに、電圧降下手段として抵抗５０８，５
１０を使用している。これら抵抗５０８，５１０の抵抗
を同一にすることで、抵抗５０８によって電源電圧端子
ＶＤＤの電圧が１／２に降下されて、データライン２１
８に接続するノード５２６をＶＤＤ／２の電圧レベルに
プリチャージさせることができる。
【００２０】図５は、本発明による半導体メモリの第２
の実施形態を示すブロック図である。図１に示す半導体
メモリの第１の実施形態では、夫々のＩ／Ｏラインセン
スアンプ２０８毎にデータラインセンスアンプ２１０が
備えられたが、図５に示す半導体メモリの第２の実施形
態では、４つのＩ／Ｏラインセンスアンプ６０８に対し
て１つのデータラインセンスアンプ６１０が備えられた
構成である。この構成により、４つのメモリセルアレイ
ブロック６０２で同じアドレスのビットラインに接続さ
れる４本のＩ／Ｏライン６１６のＩ／Ｏラインセンスア
ンプ２０８の各出力は、１つのデータライン６１８を介
して１つのデータバスプリチャージ回路６１２に伝達さ
れる。
の実施形態を示すブロック図である。図１に示す半導体
メモリの第１の実施形態では、夫々のＩ／Ｏラインセン
スアンプ２０８毎にデータラインセンスアンプ２１０が
備えられたが、図５に示す半導体メモリの第２の実施形
態では、４つのＩ／Ｏラインセンスアンプ６０８に対し
て１つのデータラインセンスアンプ６１０が備えられた
構成である。この構成により、４つのメモリセルアレイ
ブロック６０２で同じアドレスのビットラインに接続さ
れる４本のＩ／Ｏライン６１６のＩ／Ｏラインセンスア
ンプ２０８の各出力は、１つのデータライン６１８を介
して１つのデータバスプリチャージ回路６１２に伝達さ
れる。
【００２１】具体的には、図５に示すように、本発明に
よる半導体メモリの第２の実施形態は、複数のメモリセ
ルを有する４つのメモリセルアレイブロック６０２を備
える。夫々のメモリセルアレイブロック６０２は、それ
ぞれ１つのコラムデコーダ６０６を有し、隣接した２つ
のメモリセルアレイブロック６０２が１つのローデコー
ダ６０４を共有する。コラムデコーダ６０６は、入力さ
れたコラムアドレスをデコーディンクして、各メモリセ
ルアレイブロック６０２の該当ビットライン（図示せ
ず）を選択する。
よる半導体メモリの第２の実施形態は、複数のメモリセ
ルを有する４つのメモリセルアレイブロック６０２を備
える。夫々のメモリセルアレイブロック６０２は、それ
ぞれ１つのコラムデコーダ６０６を有し、隣接した２つ
のメモリセルアレイブロック６０２が１つのローデコー
ダ６０４を共有する。コラムデコーダ６０６は、入力さ
れたコラムアドレスをデコーディンクして、各メモリセ
ルアレイブロック６０２の該当ビットライン（図示せ
ず）を選択する。
【００２２】各メモリセルアレイブロック６０２では、
コラムデコーダ６０６とローデコーダ６０４とによって
複数のメモリセルの中から１つのメモリセルが選択され
る。選択されたメモリセルのデータ信号は、前記選択さ
れたビットラインを介してＩ／Ｏライン６１６に伝達さ
れる。全てのＩ／Ｏライン６１６にはＩ／Ｏラインセン
スアンプ６０８がそれぞれ接続される。これらのＩ／Ｏ
ラインセンスアンプ６０８は、Ｉ／Ｏライン６１６とデ
ータラインプリチャージ回路６１２との間を電気的に導
通させるか又は遮断させると共に、Ｉ／Ｏライン６１６
のデータ信号を増幅する
コラムデコーダ６０６とローデコーダ６０４とによって
複数のメモリセルの中から１つのメモリセルが選択され
る。選択されたメモリセルのデータ信号は、前記選択さ
れたビットラインを介してＩ／Ｏライン６１６に伝達さ
れる。全てのＩ／Ｏライン６１６にはＩ／Ｏラインセン
スアンプ６０８がそれぞれ接続される。これらのＩ／Ｏ
ラインセンスアンプ６０８は、Ｉ／Ｏライン６１６とデ
ータラインプリチャージ回路６１２との間を電気的に導
通させるか又は遮断させると共に、Ｉ／Ｏライン６１６
のデータ信号を増幅する
【００２３】データラインプリチャージ回路６１２は、
Ｉ／Ｏラインセンスアンプ６０８からデータ信号が出力
される前に、プリチャージ信号ＰＲＥの発生によってデ
ータライン６１８をＶＤＤ／２の電圧レベルにプリチャ
ージする。この後、Ｉ／Ｏラインセンスアンプ６０８か
らデータ信号が出力されると、データラインプリチャー
ジ回路６１２は入力されたデータ信号の論理レベルに応
じて、ハイレベル又はローレベルに遷移させたデータ信
号を出力する。このデータラインプリチャージ回路６１
２毎にデータラインセンスアンプ６１０が備えられる。
データラインセンスアンプ６１０は、データラインプリ
チャージ回路６１２から出力されるデータ信号をもう一
度増幅する。
Ｉ／Ｏラインセンスアンプ６０８からデータ信号が出力
される前に、プリチャージ信号ＰＲＥの発生によってデ
ータライン６１８をＶＤＤ／２の電圧レベルにプリチャ
ージする。この後、Ｉ／Ｏラインセンスアンプ６０８か
らデータ信号が出力されると、データラインプリチャー
ジ回路６１２は入力されたデータ信号の論理レベルに応
じて、ハイレベル又はローレベルに遷移させたデータ信
号を出力する。このデータラインプリチャージ回路６１
２毎にデータラインセンスアンプ６１０が備えられる。
データラインセンスアンプ６１０は、データラインプリ
チャージ回路６１２から出力されるデータ信号をもう一
度増幅する。
【００２４】データ出力部６１４は、データ出力バッフ
ァとデータ出力パッドとを備えるものである。このデー
タ出力部６１４は、データラインプリチャージ回路６１
２から出力されるデータ信号を、半導体メモリの外部電
圧レベルに合うように十分な大きさに増幅して、半導体
メモリの外部に出力する。
ァとデータ出力パッドとを備えるものである。このデー
タ出力部６１４は、データラインプリチャージ回路６１
２から出力されるデータ信号を、半導体メモリの外部電
圧レベルに合うように十分な大きさに増幅して、半導体
メモリの外部に出力する。
【００２５】
【発明の効果】以上説明したように、本発明による半導
体メモリは、データラインにデータラインプリチャージ
回路を接続して、データ信号が発生する前にデータライ
ンを所定の電圧レベルにプリチャージしておくので、デ
ータ信号が発生したときには、データ信号をハイレベル
又はローレベルに速く遷移させて出力することができ、
データラインの負荷を低減して、データ信号の出力速度
を向上させることができるという効果を発揮する。
体メモリは、データラインにデータラインプリチャージ
回路を接続して、データ信号が発生する前にデータライ
ンを所定の電圧レベルにプリチャージしておくので、デ
ータ信号が発生したときには、データ信号をハイレベル
又はローレベルに速く遷移させて出力することができ、
データラインの負荷を低減して、データ信号の出力速度
を向上させることができるという効果を発揮する。
【図１】 本発明による半導体メモリの第１の実施形態
を示すブロック図である。
を示すブロック図である。
【図２】 データラインプリチャージ回路を示す回路図
である。
である。
【図３】 図２に示すデータラインプリチャージ回路の
動作特性を示すタイミングチャートである。
動作特性を示すタイミングチャートである。
【図４】 他のデータラインプリチャージ回路を示す回
路図である。
路図である。
【図５】 本発明による半導体メモリの第２の実施形態
を示すブロック図である。
を示すブロック図である。
【図６】 従来の半導体メモリの構成を示すブロック図
である。
である。
２０２、６０２ メモリセルアレイブロック ２０４、６０４ ローデコーダ ２０６、６０６ コラムデコーダ ２０８、６０８ Ｉ／Ｏラインセンスアンプ ２１０、６１０ データラインセンスアンプ ２１２、６１２ データラインプリチャージ回路 ２１４、６１４ データ出力部 ２１６、６１６ Ｉ／Ｏライン ２１８、３３０ データライン ３０２、５０２ 電圧分配回路 ３０４、５０４ 論理信号発生回路 ３４０、５４０ ラッチ部
フロントページの続き Ｆターム(参考） 5M024 AA42 AA49 AA50 BB17 BB35 DD07 DD13 DD19 GG07 JJ02 PP01 PP03 PP07
Claims (4)
- 【請求項１】複数のメモリセルを有し、前記メモリセル
のデータ信号をＩ／Ｏラインを介して出力するメモリセ
ルアレイブロックと、 前記Ｉ／Ｏラインに接続され、該Ｉ／Ｏラインから出力
されるデータ信号を増幅してデータラインに出力するＩ
／Ｏライン駆動回路と、 前記データラインに接続され、前記Ｉ／Ｏライン駆動回
路から出力されるデータ信号を増幅して出力するデータ
ライン駆動回路と、 前記データラインに接続され、前記データライン駆動回
路からデータ信号が出力する前に、前記データラインを
所定の電圧レベルにプリチャージさせ、前記データライ
ン駆動回路からデータ信号が出力したときには、前記デ
ータ信号の論理レベルに応じてハイレベル又はローレベ
ルに遷移させたデータ信号を出力するデータラインプリ
チャージ回路と、を含んで構成されたことを特徴とする
半導体メモリ。 - 【請求項２】前記メモリセルアレイブロックを複数備
え、前記Ｉ／Ｏライン駆動回路と前記データライン駆動
回路は前記メモリセルブロックのＩ／Ｏライン毎にそれ
ぞれ備えられ、前記複数のメモリセルアレイブロックで
同じ位置のＩ／Ｏラインに接続される各データライン駆
動回路が１本のデータラインに接続されたことを特徴と
する請求項１に記載の半導体メモリ。 - 【請求項３】前記データラインプリチャージ回路は、 前記データラインをプリチャージする間は、前記データ
ラインの第１ノードを所定の電圧レベルにプリチャージ
させ、前記プリチャージが完了すると、前記第１ノード
をフローティングさせる電圧分配回路と、 前記データラインをプリチャージする間は、前記データ
ラインの第１ノードと第２ノードとを開放させ、前記プ
リチャージが完了すると、前記第１ノードのデータ信号
を反転させて前記第２ノードに出力すると共に、前記第
２ノードのデータ信号の論理レベルをラッチする論理信
号発生回路と、を含んで成ることを特徴とする請求項１
又は２に記載の半導体メモリ。 - 【請求項４】前記データラインプリチャージ回路は、 電源電圧端子と接地電圧端子との間に直列接続された第
１スイッチ、第１抵抗、第２抵抗及び第２スイッチを備
え、前記第１抵抗と前記第２抵抗の接続点が前記データ
ラインの第１ノードに接続され、前記データラインをプ
リチャージする間は、前記第１スイッチと前記第２スイ
ッチとを前記プリチャージ信号によってターンオンさせ
て前記第１抵抗と前記第２抵抗とによって分配された電
圧レベルに前記第１ノードをプリチャージさせ、前記プ
リチャージの完了後は、前記第１ノードをフローティン
グさせる電圧分配回路と、 電源電圧端子と接地電圧端子との間に直列接続された第
３〜第６スイッチと、第１，第２インバータから成るラ
ッチ部とを備え、前記第３スイッチと前記第６スイッチ
が前記第１スイッチ及び第２スイッチとそれぞれ相補的
にターンオンするように前記プリチャージ信号によって
制御され、前記第４スイッチと前記第５スイッチは前記
第１ノードの電圧によって制御されて相補的にターンオ
ンされ、前記第４スイッチと前記第５スイッチの接続点
及び前記ラッチ部の入力端が前記データラインの第２ノ
ードに接続され、前記データラインをプリチャージする
間は、前記第３スイッチと前記第６スイッチがターンオ
フされて前記第１ノードと前記第２ノードとの間が開放
され、前記プリチャージが完了すると、前記第３スイッ
チと前記第６スイッチがターンオンされて前記第２ノー
ドには前記第１ノードのデータ信号が反転したデータ信
号が出力され、前記ラッチ部の第１インバータが前記第
２ノードのデータ信号を増幅して出力すると共に、前記
第１インバータの出力は前記第２インバータによって前
記第１インバータの入力としてフィードバックされる論
理信号発生回路と、を含んで成ることを特徴とする請求
項１又は２に記載の半導体メモリ。
Applications Claiming Priority (2)
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|---|---|---|---|
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|---|---|
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