JPH04370596A - 高速センシング動作を実行するセンスアンプ - Google Patents
高速センシング動作を実行するセンスアンプInfo
- Publication number
- JPH04370596A JPH04370596A JP3316256A JP31625691A JPH04370596A JP H04370596 A JPH04370596 A JP H04370596A JP 3316256 A JP3316256 A JP 3316256A JP 31625691 A JP31625691 A JP 31625691A JP H04370596 A JPH04370596 A JP H04370596A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- line pair
- sense amplifier
- sensing
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置、中
でもＤＲＡＭ（ダイナミックランダムアクセスメモリー
）に関するもので、特に高速センシング（ｓｅｎｓｉｎ
ｇ ）動作を実行するセンスアンプに関するものである
。
でもＤＲＡＭ（ダイナミックランダムアクセスメモリー
）に関するもので、特に高速センシング（ｓｅｎｓｉｎ
ｇ ）動作を実行するセンスアンプに関するものである
。
【０００２】
【従来の技術】半導体メモリー装置の高集積化にともな
い、動作電圧の低電圧化や、データアクセス（ｄａｔａ
ａｃｃｅｓｓ ）時間の高速化が要求されている。こ
のような要求に対応するメモリー素子の研究が活発に行
われているが、その中でもメモリー素子の高速動作に一
番重要な役割をするビット線のセンシング動作に関連す
る研究が一番活発に行われている状況である。特に、ビ
ット線のセンシング動作はセンスアンプのセンシング能
力及び動作速度により決定され、これはこの分野によく
知られている事実である。このような従来のセンスアン
プについて図３、図４、図５に示した。
い、動作電圧の低電圧化や、データアクセス（ｄａｔａ
ａｃｃｅｓｓ ）時間の高速化が要求されている。こ
のような要求に対応するメモリー素子の研究が活発に行
われているが、その中でもメモリー素子の高速動作に一
番重要な役割をするビット線のセンシング動作に関連す
る研究が一番活発に行われている状況である。特に、ビ
ット線のセンシング動作はセンスアンプのセンシング能
力及び動作速度により決定され、これはこの分野によく
知られている事実である。このような従来のセンスアン
プについて図３、図４、図５に示した。
【０００３】図３に従来のセンスアンプを用いた回路の
例を示す。メモリーセルアレイをブロック化したアレイ
ブロックに接続されたビット線対９、１０と、これに接
続されたＰＭＯＳトランジスタ５、６から成るセンスア
ンプＰＳ及びＮＭＯＳトランジスタ７、８から成るセン
スアンプＮＳと、、分離トランジスタ１、２と、入出力
トランジスタ３、４と、入出力線対１１、１２と、から
成っている。
例を示す。メモリーセルアレイをブロック化したアレイ
ブロックに接続されたビット線対９、１０と、これに接
続されたＰＭＯＳトランジスタ５、６から成るセンスア
ンプＰＳ及びＮＭＯＳトランジスタ７、８から成るセン
スアンプＮＳと、、分離トランジスタ１、２と、入出力
トランジスタ３、４と、入出力線対１１、１２と、から
成っている。
【０００４】図３で、ビット線９、１０が接続したメモ
リーセルがワード線（図示されていない）によって選択
されると、分離トランジスタ１、２の制御信号である電
圧Ａ２が電源電圧Ｖｃｃレベルである“ハイ”レベルに
上昇し、そして、センスアンプＰＳ、ＮＳの動作後に入
出力トランジスタ３、４の制御信号である電圧Ａ４が“
ハイ”レベルに上昇して、ビット線９、１０のデータが
出力される。
リーセルがワード線（図示されていない）によって選択
されると、分離トランジスタ１、２の制御信号である電
圧Ａ２が電源電圧Ｖｃｃレベルである“ハイ”レベルに
上昇し、そして、センスアンプＰＳ、ＮＳの動作後に入
出力トランジスタ３、４の制御信号である電圧Ａ４が“
ハイ”レベルに上昇して、ビット線９、１０のデータが
出力される。
【０００５】このような読出し動作について、図３の回
路の読出し動作タイミング図である図４を参照して詳細
に説明する。ただし、メモリーセルが選択される前には
、ビット線９、１０は各々ＶＣＣ／２レベルにプリチャ
ージ（ｐｒｅｃｈａｒｇｅ ）されており、センスアン
プＰＳのノードＰ１及びセンスアンプＮＳのノードＮ１
は、電圧Ａ１及び電圧Ａ３によって各々ＶＣＣ／２レベ
ルにプリチャージされている。
路の読出し動作タイミング図である図４を参照して詳細
に説明する。ただし、メモリーセルが選択される前には
、ビット線９、１０は各々ＶＣＣ／２レベルにプリチャ
ージ（ｐｒｅｃｈａｒｇｅ ）されており、センスアン
プＰＳのノードＰ１及びセンスアンプＮＳのノードＮ１
は、電圧Ａ１及び電圧Ａ３によって各々ＶＣＣ／２レベ
ルにプリチャージされている。
【０００６】メモリーセルが選択されると、電圧Ａ１及
びＡ３はＲＡＳ（ロウアドレスストローブ信号）によっ
て各々電源電圧Ｖｃｃレベル及び接地電圧Ｖｓｓレベル
を供給する。すると、ノードＮ１がＶＣＣ／２レベルか
ら接地電圧Ｖｓｓレベルになり、センスアンプＮＳがビ
ット線９、１０の内、電位の低いビット線を接地電圧Ｖ
ｓｓレベルに降下させる。そして所定の時間後にセンス
アンプＰＳが動作して、このときノードＰ１がＶＣＣ／
２レベルから電源電圧Ｖｃｃレベルになっているので、
ビット線９、１０の内、電位の高いビット線を電源電圧
Ｖｃｃレベルに上昇させる。
びＡ３はＲＡＳ（ロウアドレスストローブ信号）によっ
て各々電源電圧Ｖｃｃレベル及び接地電圧Ｖｓｓレベル
を供給する。すると、ノードＮ１がＶＣＣ／２レベルか
ら接地電圧Ｖｓｓレベルになり、センスアンプＮＳがビ
ット線９、１０の内、電位の低いビット線を接地電圧Ｖ
ｓｓレベルに降下させる。そして所定の時間後にセンス
アンプＰＳが動作して、このときノードＰ１がＶＣＣ／
２レベルから電源電圧Ｖｃｃレベルになっているので、
ビット線９、１０の内、電位の高いビット線を電源電圧
Ｖｃｃレベルに上昇させる。
【０００７】しかし、このような構造においてはビット
線対９、１０が初期にＶＣＣ／２レベルにプリチャージ
されているので、分離ゲート１、２によって分離されて
いるビット線同士の電荷分配（ｃｈａｒｇｅ ｓｈａｒ
ｉｎｇ）が相当遅延して発生するばかりでなく、ビット
線自体の負荷に因ってビット線対９、１０の間の電位差
の変化速度が相当遅くなる。これは、通常、ビット線対
９、１０の間の電位差が１Ｖ程度となったときにターン
オンする入出力トランジスタ３、４のターンオン時点を
遅延させることとなり、その結果、データアクセス時間
が遅くなる現象を招来する。
線対９、１０が初期にＶＣＣ／２レベルにプリチャージ
されているので、分離ゲート１、２によって分離されて
いるビット線同士の電荷分配（ｃｈａｒｇｅ ｓｈａｒ
ｉｎｇ）が相当遅延して発生するばかりでなく、ビット
線自体の負荷に因ってビット線対９、１０の間の電位差
の変化速度が相当遅くなる。これは、通常、ビット線対
９、１０の間の電位差が１Ｖ程度となったときにターン
オンする入出力トランジスタ３、４のターンオン時点を
遅延させることとなり、その結果、データアクセス時間
が遅くなる現象を招来する。
【０００８】従来のセンスアンプに関する他の実施例を
図５に示した。図５に示した回路は、隣接するアレイブ
ロックがＮ形センスアンプＮＳＡ及び入出力トランジス
タ３１、３２及び入出力線３５、３６を共有する構成で
ある。アレイブロック４０が選択されたときには、分離
トランジスタ２３、２４の制御信号である電圧Ｂ５を０
Ｖにして前記の共有する素子からアレイブロック１５を
隔離する。同様に、アレイブロック１５が選択されたと
きには、分離トランジスタ２１、２２の制御信号である
電圧Ｂ２を０Ｖにしてアレイブロック４０を隔離する。 図５の回路は、図３の回路に比べて集積度は大幅に
向上したが、ビット線のセンシング動作及びデータを入
出力線３５、３６に伝送する動作が図３の回路と同様の
方式であるため、高速センシング動作に対する問題点は
解決されていない。
図５に示した。図５に示した回路は、隣接するアレイブ
ロックがＮ形センスアンプＮＳＡ及び入出力トランジス
タ３１、３２及び入出力線３５、３６を共有する構成で
ある。アレイブロック４０が選択されたときには、分離
トランジスタ２３、２４の制御信号である電圧Ｂ５を０
Ｖにして前記の共有する素子からアレイブロック１５を
隔離する。同様に、アレイブロック１５が選択されたと
きには、分離トランジスタ２１、２２の制御信号である
電圧Ｂ２を０Ｖにしてアレイブロック４０を隔離する。 図５の回路は、図３の回路に比べて集積度は大幅に
向上したが、ビット線のセンシング動作及びデータを入
出力線３５、３６に伝送する動作が図３の回路と同様の
方式であるため、高速センシング動作に対する問題点は
解決されていない。
【０００９】
【発明が解決しようとする課題】したがって本発明の目
的は、高集積で且つ高速センシング動作を実現するセン
スアンプを提供することにある。
的は、高集積で且つ高速センシング動作を実現するセン
スアンプを提供することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、多数のメモリーセルから成るメモリ
ーセルアレイをブロック化した複数のアレイブロックと
、隣接したアレイブロックに共通に連結されたビット線
対と、このビット線対上に設置され、所定のメモリーセ
ルが選択されるときに隣接したアレイブロックを分離す
る二つの分離トランジスタ対と、チップ外部とのデータ
の入出力をする入出力線対と、ビット線対と入出力線対
との間に設置された入出力トランジスタと、を有する半
導体メモリー装置において、第１動作時に二つの分離ト
ランジスタ対の間のビット線対を電源電圧レベルにプリ
チャージし、そして、第２動作時にこのビット線対の内
の一方のビット線を電源電圧レベルに維持すると共に他
方のビット線を接地電圧レベルに降下させてビット線対
の間の電位差を増幅するセンスアンプを、二つの分離ト
ランジスタ対の間のビット線対に設置したことを特徴と
する。また、前記の第１動作時が、ビット線対が接続し
ているアレイブロック内の所定のメモリーセルが選択さ
れない時であり、第２動作時が、ビット線対が接続して
いるアレイブロック内の所定のメモリーセルが選択され
た時であることを特徴とする。
るために本発明は、多数のメモリーセルから成るメモリ
ーセルアレイをブロック化した複数のアレイブロックと
、隣接したアレイブロックに共通に連結されたビット線
対と、このビット線対上に設置され、所定のメモリーセ
ルが選択されるときに隣接したアレイブロックを分離す
る二つの分離トランジスタ対と、チップ外部とのデータ
の入出力をする入出力線対と、ビット線対と入出力線対
との間に設置された入出力トランジスタと、を有する半
導体メモリー装置において、第１動作時に二つの分離ト
ランジスタ対の間のビット線対を電源電圧レベルにプリ
チャージし、そして、第２動作時にこのビット線対の内
の一方のビット線を電源電圧レベルに維持すると共に他
方のビット線を接地電圧レベルに降下させてビット線対
の間の電位差を増幅するセンスアンプを、二つの分離ト
ランジスタ対の間のビット線対に設置したことを特徴と
する。また、前記の第１動作時が、ビット線対が接続し
ているアレイブロック内の所定のメモリーセルが選択さ
れない時であり、第２動作時が、ビット線対が接続して
いるアレイブロック内の所定のメモリーセルが選択され
た時であることを特徴とする。
【００１１】
【作用】以上のような構成とすることで、ビット線から
入出力線へデータを伝送する際の電位差の増幅を迅速に
することができ、その結果、高速センシング動作すなわ
ちデータアクセス時間の短縮が可能となった。
入出力線へデータを伝送する際の電位差の増幅を迅速に
することができ、その結果、高速センシング動作すなわ
ちデータアクセス時間の短縮が可能となった。
【００１２】
【実施例】以下、添付の図面を参照して本発明を詳細に
説明する。本発明によるセンスアンプの実施例を図１に
示しており、これによる読出し動作のタイミング図を図
２に示している。では、図１を用いて本発明によるセン
スアンプの実施例を説明する。
説明する。本発明によるセンスアンプの実施例を図１に
示しており、これによる読出し動作のタイミング図を図
２に示している。では、図１を用いて本発明によるセン
スアンプの実施例を説明する。
【００１３】一点鎖線で表示のブロックが本発明に係る
センスアンプブロック１００であり、それ以外の残りの
素子（即ち、分離トランジスタ５１、５２、５３、５４
、入出力トランジスタ６１、６２、入出力線６５、６６
、アレイブロック７０、７５等）はこの分野における公
知の事項であるので、その説明は省略する。センスアン
プブロック１００は大別するとプリチャージ手段１００
Ａとセンシング手段１００Ｂに分けられる。プリチャー
ジ手段１００Ａは、ゲートにφＰＲ（プリチャージ信号
）が印加され、チャネルが電源電圧Ｖｃｃ端とビット線
６３との間に連結された第１負荷トランジスタ５５と、
ゲートにφＰＲが印加され、チャネルが電源電圧Ｖｃｃ
端とビット線６４との間に接続された第２負荷トランジ
スタ５６と、から構成される。
センスアンプブロック１００であり、それ以外の残りの
素子（即ち、分離トランジスタ５１、５２、５３、５４
、入出力トランジスタ６１、６２、入出力線６５、６６
、アレイブロック７０、７５等）はこの分野における公
知の事項であるので、その説明は省略する。センスアン
プブロック１００は大別するとプリチャージ手段１００
Ａとセンシング手段１００Ｂに分けられる。プリチャー
ジ手段１００Ａは、ゲートにφＰＲ（プリチャージ信号
）が印加され、チャネルが電源電圧Ｖｃｃ端とビット線
６３との間に連結された第１負荷トランジスタ５５と、
ゲートにφＰＲが印加され、チャネルが電源電圧Ｖｃｃ
端とビット線６４との間に接続された第２負荷トランジ
スタ５６と、から構成される。
【００１４】ここで、φＰＲはＲＡＳ（ロウアドレスス
トローブ信号、ｒｏｗａｄｄｒｅｓｓ ｓｔｒｏｂｅ）
から発生し、ＲＡＳ発生時には“ハイ”レベルとなる。
トローブ信号、ｒｏｗａｄｄｒｅｓｓ ｓｔｒｏｂｅ）
から発生し、ＲＡＳ発生時には“ハイ”レベルとなる。
【００１５】センシング手段１００Ｂは、ＬＡ（第１ク
ロック信号）が印加されるノードＰとビット線６３との
間にチャネルが連結され、ビット線６４にゲートが接続
されたＰ形第１センシングトランジスタ５７と、ノード
Ｐとビット線６４との間にチャネルが連結され、ビット
線６３にゲートが接続されたＰ形第２センシングトラン
ジスタ５８と、ＬＡ′（第２クロック信号）が印加され
るノードＮとビット線６３との間にチャネルが連結され
、ビット線６４にゲートが接続されたＮ形第１センシン
グトランジスタ５９と、ノードＮとビット線６４との間
にチャネルが連結され、ビット線６３にゲートが接続さ
れたＮ形第２センシングトランジスタ６０と、から構成
される。
ロック信号）が印加されるノードＰとビット線６３との
間にチャネルが連結され、ビット線６４にゲートが接続
されたＰ形第１センシングトランジスタ５７と、ノード
Ｐとビット線６４との間にチャネルが連結され、ビット
線６３にゲートが接続されたＰ形第２センシングトラン
ジスタ５８と、ＬＡ′（第２クロック信号）が印加され
るノードＮとビット線６３との間にチャネルが連結され
、ビット線６４にゲートが接続されたＮ形第１センシン
グトランジスタ５９と、ノードＮとビット線６４との間
にチャネルが連結され、ビット線６３にゲートが接続さ
れたＮ形第２センシングトランジスタ６０と、から構成
される。
【００１６】ここで、Ｐ形第１及び第２センシングトラ
ンジスタ５７、５８はＰ形セスアンプを構成しており、
Ｎ形第１及び第２センシングトランジスタ５９、６０は
Ｎ形センスアンプを構成している。
ンジスタ５７、５８はＰ形セスアンプを構成しており、
Ｎ形第１及び第２センシングトランジスタ５９、６０は
Ｎ形センスアンプを構成している。
【００１７】以下の説明においては分かりやすいように
、便宜上、ビット線６３の内の分離トランジスタ５１と
５３の間の部分を第１センシングノードＳＡＮと呼び、
ビット線６４の内の分離トランジスタ５２と５４の間の
部分を第２センシングノードＳＡＮ′と呼ぶこととする
。
、便宜上、ビット線６３の内の分離トランジスタ５１と
５３の間の部分を第１センシングノードＳＡＮと呼び、
ビット線６４の内の分離トランジスタ５２と５４の間の
部分を第２センシングノードＳＡＮ′と呼ぶこととする
。
【００１８】図１から分かるように、第１センシングノ
ードＳＡＮ及び第２センシングノードＳＡＮはビット線
６３、６４の電位を伝送する。尚、第１動作時（メモリ
ーセルが選択されてないとき）には、第１センシングノ
ードＳＡＮ及び第２センシングノードＳＡＮは第１及び
第２負荷トランジスタ５５、５６によって各々電源電圧
Ｖｃｃレベルにプリチャージされる。また、第１動作時
には、ＬＡ及びＬＡ′は電源電圧Ｖｃｃレベルであり、
これによりノードＰ及びＮは各々電源電圧Ｖｃｃレベル
にプリチャージされている。第２動作時（メモリーセル
が選択されたとき）すなわちビット線のセンシング動作
時には、ＬＡは電源電圧Ｖｃｃレベルを維持し、ＬＡ′
は接地電圧Ｖｓｓレベルに変化する。
ードＳＡＮ及び第２センシングノードＳＡＮはビット線
６３、６４の電位を伝送する。尚、第１動作時（メモリ
ーセルが選択されてないとき）には、第１センシングノ
ードＳＡＮ及び第２センシングノードＳＡＮは第１及び
第２負荷トランジスタ５５、５６によって各々電源電圧
Ｖｃｃレベルにプリチャージされる。また、第１動作時
には、ＬＡ及びＬＡ′は電源電圧Ｖｃｃレベルであり、
これによりノードＰ及びＮは各々電源電圧Ｖｃｃレベル
にプリチャージされている。第２動作時（メモリーセル
が選択されたとき）すなわちビット線のセンシング動作
時には、ＬＡは電源電圧Ｖｃｃレベルを維持し、ＬＡ′
は接地電圧Ｖｓｓレベルに変化する。
【００１９】図１の回路の動作特性を図２を参照して説
明する。図１において、第１動作時はアレイブロック７
０から分離トランジスタ５１、５２まで及びアレイブロ
ック７５から分離トランジスタ５３、５４までの各ビッ
ト線６３、６４は各々Ｖｃｃ／２レベルにプリチャージ
され、第１及び第２センシングノードＳＡＮ、ＳＡＮ′
は各々電源電圧Ｖｃｃレベルにプリチャージされており
、そして、分離トランジスタ５１、５２、５３、５４は
すべてターンオフしていることは同図より理解されるで
あろう。
明する。図１において、第１動作時はアレイブロック７
０から分離トランジスタ５１、５２まで及びアレイブロ
ック７５から分離トランジスタ５３、５４までの各ビッ
ト線６３、６４は各々Ｖｃｃ／２レベルにプリチャージ
され、第１及び第２センシングノードＳＡＮ、ＳＡＮ′
は各々電源電圧Ｖｃｃレベルにプリチャージされており
、そして、分離トランジスタ５１、５２、５３、５４は
すべてターンオフしていることは同図より理解されるで
あろう。
【００２０】外部の信号によって読出し動作が開始され
、ワード線ＷＬ（図２参照）によって所定のメモリーセ
ルが選択され、このメモリーセルに記憶されているデー
タがこれに接続したビット線対６３、６４に伝送されて
、ビット線対６３、６４の間に電位差が発生する。例え
ば、アレイブロック７０内のメモリーセルが選択された
とすると、分離トランジスタ５１、５２に印加されるＩ
ＳＯＬ（制御信号）が“ハイ”レベルになる。すると、
ビット線６３、６４の内の低い電位のビット線に接続し
ている分離トランジスタが先にターンオンする。したが
って、低い電位のビット線と接続しているセンシングノ
ードの電位が低い電位のビット線に伝送されて低くなる
。例えば、ビット線６４の方が低電位であったとすると
、分離トランジスタ５２が分離トランジスタ５１より先
にターンオンして第２センシングノードＳＡＮ′とビッ
ト線６４との電荷分配が発生し、その結果、第２センシ
ングノードＳＡＮ′の電位が低くなる。一方、第１セン
シングノードＳＡＮの電位はそのまま維持される。 第２センシングノードＳＡＮ′の電位は接地電圧Ｖｓｓ
レベルに変化したノードＮに放電し始めるので、さらに
第２センシングノードＳＡＮ′の電位が徐々に低電位と
なりＮ形センスアンプの第１センシングトランジスタ５
９が徐々にターンオフしていき、第１センシングノード
ＳＡＮの電位はラッチされる。
、ワード線ＷＬ（図２参照）によって所定のメモリーセ
ルが選択され、このメモリーセルに記憶されているデー
タがこれに接続したビット線対６３、６４に伝送されて
、ビット線対６３、６４の間に電位差が発生する。例え
ば、アレイブロック７０内のメモリーセルが選択された
とすると、分離トランジスタ５１、５２に印加されるＩ
ＳＯＬ（制御信号）が“ハイ”レベルになる。すると、
ビット線６３、６４の内の低い電位のビット線に接続し
ている分離トランジスタが先にターンオンする。したが
って、低い電位のビット線と接続しているセンシングノ
ードの電位が低い電位のビット線に伝送されて低くなる
。例えば、ビット線６４の方が低電位であったとすると
、分離トランジスタ５２が分離トランジスタ５１より先
にターンオンして第２センシングノードＳＡＮ′とビッ
ト線６４との電荷分配が発生し、その結果、第２センシ
ングノードＳＡＮ′の電位が低くなる。一方、第１セン
シングノードＳＡＮの電位はそのまま維持される。 第２センシングノードＳＡＮ′の電位は接地電圧Ｖｓｓ
レベルに変化したノードＮに放電し始めるので、さらに
第２センシングノードＳＡＮ′の電位が徐々に低電位と
なりＮ形センスアンプの第１センシングトランジスタ５
９が徐々にターンオフしていき、第１センシングノード
ＳＡＮの電位はラッチされる。
【００２１】これを数式で表現すると次のようになる。
すなわち、メモリーセルの静電容量をＣｓ、センシング
ノードの静電容量をＣｓｎとすると、例えば“０”デー
タのメモリーセルの読出し動作時に、この“０”データ
が、ＶＣＣ／２レベルにプリチャージされているビット
線に伝送された後に分離トランジスタを介してさらにセ
ンシングノードに伝送されたとする。このとき、ビット
線に電位の変化がないと仮定すると、 Ｃｓ・Ｖｃｃ／２≒（Ｖｃｃ−Ｖｆ）・Ｃｓｎで表せる
。ここで、Ｖｆはセンシングノードの最終電位で、 Ｖｆ＝Ｖｃｃ−（Ｃｓ・Ｖｃｃ）／２Ｃｓｎとなる。例
えば、Ｖｃｃ＝５Ｖ、Ｃｓｎ＝３Ｃｓであるとすると、
Ｖｆ＝４．１７Ｖになってセンシングノードには０．８
３Ｖの電位差が発生する。
ノードの静電容量をＣｓｎとすると、例えば“０”デー
タのメモリーセルの読出し動作時に、この“０”データ
が、ＶＣＣ／２レベルにプリチャージされているビット
線に伝送された後に分離トランジスタを介してさらにセ
ンシングノードに伝送されたとする。このとき、ビット
線に電位の変化がないと仮定すると、 Ｃｓ・Ｖｃｃ／２≒（Ｖｃｃ−Ｖｆ）・Ｃｓｎで表せる
。ここで、Ｖｆはセンシングノードの最終電位で、 Ｖｆ＝Ｖｃｃ−（Ｃｓ・Ｖｃｃ）／２Ｃｓｎとなる。例
えば、Ｖｃｃ＝５Ｖ、Ｃｓｎ＝３Ｃｓであるとすると、
Ｖｆ＝４．１７Ｖになってセンシングノードには０．８
３Ｖの電位差が発生する。
【００２２】上記の式は分離トランジスタに印加される
ＩＳＯＬがＶｃｃ／２＋Ｖｔｈ（Ｖｔｈは分離トランジ
スタのしきい電圧）のときのものである。これがＶｃｃ
／２＋Ｖｔｈより高くなると、それまでターンオフして
いた分離トランジスタ５１もターンオンし、これにより
電荷分配していなかった第１センシングノードＳＡＮも
電荷分配を開始する。このことは、図２に示すようなＩ
ＳＯＬの電圧の上昇角度を調節することで、分離トラン
ジスタ５１、５２がターンオンする時間の“ずれ”を制
御できることを意味する。
ＩＳＯＬがＶｃｃ／２＋Ｖｔｈ（Ｖｔｈは分離トランジ
スタのしきい電圧）のときのものである。これがＶｃｃ
／２＋Ｖｔｈより高くなると、それまでターンオフして
いた分離トランジスタ５１もターンオンし、これにより
電荷分配していなかった第１センシングノードＳＡＮも
電荷分配を開始する。このことは、図２に示すようなＩ
ＳＯＬの電圧の上昇角度を調節することで、分離トラン
ジスタ５１、５２がターンオンする時間の“ずれ”を制
御できることを意味する。
【００２３】しかしながら、既に第１センシングノード
ＳＡＮには電源電圧Ｖｃｃレベルの電位がラッチされて
おり、第２センシングノードＳＡＮ′にはこれより低電
位がラッチされているので、第１及び第２センシングノ
ードＳＡＮ、ＳＡＮ′の間の増幅された電位差は維持さ
れる。したがって、第２センシングノードＳＡＮ′の電
位は接地電圧ＶｓｓレベルのノードＮに放電され続けて
接地電圧Ｖｓｓへ降下し、これにより、Ｐ形センスアン
プの第１センシングトランジスタ５７はターンオン、Ｎ
形センスアンプの第１センシングトランジスタ５９はタ
ーンオフして、第１センシングノードＳＡＮの電位は電
源電圧ＶｃｃレベルのノードＰを通じて継続して電源電
圧Ｖｃｃレベルの電位を維持する。
ＳＡＮには電源電圧Ｖｃｃレベルの電位がラッチされて
おり、第２センシングノードＳＡＮ′にはこれより低電
位がラッチされているので、第１及び第２センシングノ
ードＳＡＮ、ＳＡＮ′の間の増幅された電位差は維持さ
れる。したがって、第２センシングノードＳＡＮ′の電
位は接地電圧ＶｓｓレベルのノードＮに放電され続けて
接地電圧Ｖｓｓへ降下し、これにより、Ｐ形センスアン
プの第１センシングトランジスタ５７はターンオン、Ｎ
形センスアンプの第１センシングトランジスタ５９はタ
ーンオフして、第１センシングノードＳＡＮの電位は電
源電圧ＶｃｃレベルのノードＰを通じて継続して電源電
圧Ｖｃｃレベルの電位を維持する。
【００２４】このようなセンシング動作は図２に示すよ
うに高速で行われると共に、第１及び第２センシングノ
ードＳＡＮ、ＳＡＮ′の間の電位差も大幅に増幅される
ので、直ちに入出力トランジスタ６１、６２を通じて入
出力線６５、６６に充分な電位差をもって伝送可能であ
る。その結果、データのチップ外部への伝送もそれだけ
高速で行える。これは図４に示した従来回路の読出し動
作タイミング図のＴ１区間と図２に示した本発明による
読出し動作タイミング図のＴ２区間を比較すれば容易に
理解することができるであろう。
うに高速で行われると共に、第１及び第２センシングノ
ードＳＡＮ、ＳＡＮ′の間の電位差も大幅に増幅される
ので、直ちに入出力トランジスタ６１、６２を通じて入
出力線６５、６６に充分な電位差をもって伝送可能であ
る。その結果、データのチップ外部への伝送もそれだけ
高速で行える。これは図４に示した従来回路の読出し動
作タイミング図のＴ１区間と図２に示した本発明による
読出し動作タイミング図のＴ２区間を比較すれば容易に
理解することができるであろう。
【００２５】すなわち、Ｔ１区間では入出力線対１１、
１２の電位差は微弱でデータアクセス時間の短縮を実現
するのは困難であるが、Ｔ１区間と同時間で比較したＴ
２区間では入出力線対６５、６６の電位差は充分に増幅
されているので、データアクセス時間の短縮が実現でき
る。
１２の電位差は微弱でデータアクセス時間の短縮を実現
するのは困難であるが、Ｔ１区間と同時間で比較したＴ
２区間では入出力線対６５、６６の電位差は充分に増幅
されているので、データアクセス時間の短縮が実現でき
る。
【００２６】上述の本発明の実施例では、図１のアレイ
ブロック７０のメモリーセルが選択される場合を例とし
て説明してきたが、アレイブロック７５の場合も上述の
説明と同様に説明できることは容易に理解できるであろ
う。また、本発明に係るセンスアンプブロックは隣接し
たアレイブロックが共有するように設計してあり、高集
積化にも有利なようになっている。
ブロック７０のメモリーセルが選択される場合を例とし
て説明してきたが、アレイブロック７５の場合も上述の
説明と同様に説明できることは容易に理解できるであろ
う。また、本発明に係るセンスアンプブロックは隣接し
たアレイブロックが共有するように設計してあり、高集
積化にも有利なようになっている。
【００２７】図１に示した回路は本発明の思想を実現し
た最適の実施例であって、センシングノードを電源電圧
レベルの電位にプリチャージする手段は本発明の技術的
な範疇を外れない限り異なった構成とすることもできる
。
た最適の実施例であって、センシングノードを電源電圧
レベルの電位にプリチャージする手段は本発明の技術的
な範疇を外れない限り異なった構成とすることもできる
。
【００２８】
【発明の効果】以上説明してきたように本発明によるセ
ンスアンプは、レイアウトが簡単で高集積化に適し、従
来に比べより高速なセンシング動作が実行でき、しかも
特に低い電源電圧を採択するメモリー素子において効果
が絶大であるので、１６メガビット以上の高集積ＤＲＡ
Ｍのようにビット線の負荷が大きくなる上に高速動作を
要求するようなメモリー素子に対して大きく貢献できる
。
ンスアンプは、レイアウトが簡単で高集積化に適し、従
来に比べより高速なセンシング動作が実行でき、しかも
特に低い電源電圧を採択するメモリー素子において効果
が絶大であるので、１６メガビット以上の高集積ＤＲＡ
Ｍのようにビット線の負荷が大きくなる上に高速動作を
要求するようなメモリー素子に対して大きく貢献できる
。
【図１】本発明によるセンスアンプの実施例を示す回路
図。
図。
【図２】本発明によるセンスアンプを用いた回路の動作
タイミング図。
タイミング図。
【図３】従来のセンスアンプの実施例を示す回路図。
【図４】図３の回路の動作タイミング図。
【図５】従来のセンスアンプの別の実施例を示す回路図
。
。
５７ Ｐ形第１センシングトランジスタ５８ Ｐ形
第２センシングトランジスタ５９ Ｎ形第１センシン
グトランジスタ６０ Ｎ形第２センシングトランジス
タ６３、６４ ビット線 ６５、６６ 入出力線 １００ センスアンプブロック １００Ａ プリチャージ手段 １００Ｂ センシング手段 ＳＡＮ 第１センシングノード ＳＡＮ′ 第２センシングノード
第２センシングトランジスタ５９ Ｎ形第１センシン
グトランジスタ６０ Ｎ形第２センシングトランジス
タ６３、６４ ビット線 ６５、６６ 入出力線 １００ センスアンプブロック １００Ａ プリチャージ手段 １００Ｂ センシング手段 ＳＡＮ 第１センシングノード ＳＡＮ′ 第２センシングノード
Claims (8)
- 【請求項１】 多数のメモリーセルから成るメモリー
セルアレイをブロック化した複数のアレイブロックと、
隣接したアレイブロックに共通に連結されたビット線対
と、このビット線対上に設置され、所定のメモリーセル
が選択されるときに隣接したアレイブロックを分離する
二つの分離トランジスタ対と、チップ外部とのデータの
入出力をする入出力線対と、ビット線対と入出力線対と
の間に設置された入出力トランジスタと、を有する半導
体メモリー装置におけるセンスアンプであって、第１動
作時に二つの分離トランジスタ対の間のビット線対を電
源電圧レベルにプリチャージし、そして、第２動作時に
このビット線対の一方のビット線を電源電圧レベルに維
持すると共に他方のビット線を接地電圧レベルに降下さ
せてビット線対の間の電位差を増幅する機能を有し、且
つ二つの分離トランジスタ対の間のビット線対に設置さ
れるようにして成るセンスアンプ。 - 【請求項２】 第１動作時が、ビット線対が接続して
いるアレイブロック内の所定のメモリーセルが選択され
ないときであり、第２動作時がビット線対が接続してい
るアレイブロック内の所定のメモリーセルが選択された
ときである請求項１記載のセンスアンプ。 - 【請求項３】 センスアンプが、ビット線対に設置さ
れ所定の制御信号によってこのビット線対を電源電圧レ
ベルにプリチャージするプリチャージ手段と、ビット線
対に設置されこのビット線対の電位差を増幅するセンシ
ング手段と、から成る請求項１記載のセンスアンプ。 - 【請求項４】 プリチャージ手段が、ゲートに所定の
制御信号が印加され、ビット線対の一方と電源電圧端と
の間にチャネルが連結された第１負荷トランジスタと、
ゲートに前記の所定の制御信号が印加され、ビット線対
の他方と電源電圧端との間にチャネルが連結された第２
負荷トランジスタと、から成る請求項３記載のセンスア
ンプ。 - 【請求項５】 センシング手段が、第１クロック信号
が印加される第１ノードとビット線対の一方との間にチ
ャネルが連結され、ビット線対の他方にゲートが接続さ
れたＰ形第１センシングトランジスタと、ビット線対の
一方にゲートが接続され、前記の第１ノードとビット線
対の他方との間にチャネルが連結されたＰ形第２センシ
ングトランジスタと、第２クロック信号が印加される第
２ノードとビット線対の一方との間にチャネルが連結さ
れ、ビット線対の他方にゲートが接続されたＮ形第１セ
ンシングトランジスタと、ビット線対の一方にゲートが
接続され、前記第２ノードとビット線対の他方にチャネ
ルが連結されたＮ形第２センシングトランジスタと、か
ら成る請求項３記載のセンスアンプ。 - 【請求項６】 第１クロック信号がセンシング動作以
前及びセンシング動作時に継続して電源電圧レベルの信
号であり、第２クロック信号がセンシング動作以前は電
源電圧レベルで且つセンシング動作時は接地電圧レベル
の信号である請求項５記載のセンスアンプ。 - 【請求項７】 半導体メモリー装置のメモリーセルに
接続されたビット線対に設置され、第１状態では同一の
論理レベルであり、第２状態では相補的な論理レベルと
なる一対のクロック信号によって動作するセンスアンプ
において、第１及び第２状態を通じて電源電圧レベルの
電位に維持される第１センシングノードと、第１状態で
は電源電圧レベルの電位であり、第２状態では電源電圧
より低いレベルの電位となる第２センシングノードと、
をビット線対上に具備したことを特徴とするセンスアン
プ。 - 【請求項８】 第１状態が、ビット線対が選択されな
いときの状態であり、第２状態が、ビット線対が選択さ
れたときの状態である請求項７記載のセンスアンプ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10195/1991 | 1991-06-19 | ||
| KR1019910010195A KR940008296B1 (ko) | 1991-06-19 | 1991-06-19 | 고속 센싱동작을 수행하는 센스앰프 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04370596A true JPH04370596A (ja) | 1992-12-22 |
| JPH0713866B2 JPH0713866B2 (ja) | 1995-02-15 |
Family
ID=19316017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31625691A Expired - Fee Related JPH0713866B2 (ja) | 1991-06-19 | 1991-11-29 | 高速センシング動作を実行するセンスアンプ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5315555A (ja) |
| JP (1) | JPH0713866B2 (ja) |
| KR (1) | KR940008296B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122069A (ja) * | 1993-10-29 | 1995-05-12 | Nec Corp | 半導体メモリ |
| US6954389B2 (en) | 2003-07-30 | 2005-10-11 | International Business Machines Corporation | Dynamic semiconductor storage device and method of reading and writing operations thereof |
| JP2008084529A (ja) * | 2007-11-05 | 2008-04-10 | Renesas Technology Corp | 半導体装置 |
| US7436722B2 (en) | 2000-02-04 | 2008-10-14 | Renesas Technology Corp. | Semiconductor device |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3302734B2 (ja) * | 1992-09-16 | 2002-07-15 | 株式会社東芝 | 半導体記憶装置 |
| JP3178946B2 (ja) * | 1993-08-31 | 2001-06-25 | 沖電気工業株式会社 | 半導体記憶装置及びその駆動方法 |
| US5488584A (en) * | 1994-08-26 | 1996-01-30 | Micron Technology, Inc. | Circuit and method for externally controlling signal development in a serial access memory |
| JP3739104B2 (ja) * | 1995-02-27 | 2006-01-25 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JPH08273362A (ja) * | 1995-03-30 | 1996-10-18 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US5561630A (en) * | 1995-09-28 | 1996-10-01 | International Business Machines Coporation | Data sense circuit for dynamic random access memories |
| US5689454A (en) * | 1996-01-11 | 1997-11-18 | Cyrix Corporation | Circuitry and methodology for pulse capture |
| US5835433A (en) * | 1997-06-09 | 1998-11-10 | Micron Technology, Inc. | Floating isolation gate from DRAM sensing |
| US5862089A (en) * | 1997-08-14 | 1999-01-19 | Micron Technology, Inc. | Method and memory device for dynamic cell plate sensing with ac equilibrate |
| US5875141A (en) * | 1997-08-14 | 1999-02-23 | Micron Technology, Inc. | Circuit and method for a memory device with P-channel isolation gates |
| KR100261217B1 (ko) * | 1997-11-21 | 2000-07-01 | 윤종용 | 반도체 메모리장치의 셀 어레이 제어장치 |
| KR100279058B1 (ko) * | 1998-07-13 | 2001-01-15 | 윤종용 | 낮은 전원 전압 하에서 고속 쓰기/읽기 동작을 수행하는 반도체메모리 장치 |
| KR100388318B1 (ko) * | 1998-12-24 | 2003-10-10 | 주식회사 하이닉스반도체 | 비트라인디커플링방법 |
| US6275435B1 (en) * | 1999-03-31 | 2001-08-14 | Vanguard International Semiconductor Corp. | Bi-directional sense amplifier stage for memory datapath |
| US6301179B1 (en) * | 1999-06-01 | 2001-10-09 | Bae Systems Information And Electronic Systems Integration, Inc. | Self-equalized low power precharge sense amp for high speed SRAMs |
| KR100328555B1 (ko) * | 1999-06-29 | 2002-03-14 | 박종섭 | 비트라인 센스 앰프 |
| KR100322540B1 (ko) * | 1999-07-14 | 2002-03-18 | 윤종용 | 입출력 센스앰프가 차지하는 면적을 최소화하는 메모리 장치 |
| US6426905B1 (en) * | 2001-02-07 | 2002-07-30 | International Business Machines Corporation | High speed DRAM local bit line sense amplifier |
| JP4338010B2 (ja) * | 2002-04-22 | 2009-09-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| US7130233B2 (en) * | 2003-03-21 | 2006-10-31 | Mediatek Incorporation | Sensing circuit for single bit-line semiconductor memory device |
| TWI281159B (en) * | 2003-03-21 | 2007-05-11 | Mediatek Inc | Sense out circuit for single-bitline semiconductor memory device |
| US7286425B2 (en) * | 2005-10-31 | 2007-10-23 | International Business Machines Corporation | System and method for capacitive mis-match bit-line sensing |
| US20110044121A1 (en) * | 2009-08-20 | 2011-02-24 | Kim Joung-Yeal | Semiconductor memory device having device for controlling bit line loading and improving sensing efficiency of bit line sense amplifier |
| US9053817B2 (en) * | 2013-03-15 | 2015-06-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Amplifier |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890003488B1 (ko) * | 1986-06-30 | 1989-09-22 | 삼성전자 주식회사 | 데이터 전송회로 |
| JPS6394499A (ja) * | 1986-10-07 | 1988-04-25 | Toshiba Corp | 半導体記憶装置 |
| JPS63166090A (ja) * | 1986-12-26 | 1988-07-09 | Toshiba Corp | スタティック型メモリ |
| KR900004635B1 (ko) * | 1987-06-27 | 1990-06-30 | 삼성반도체통신 주식회사 | 반도체 메모리장치의 충전 및 등화회로 |
| JPH01119982A (ja) * | 1987-10-31 | 1989-05-12 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| US4802129A (en) * | 1987-12-03 | 1989-01-31 | Motorola, Inc. | RAM with dual precharge circuit and write recovery circuitry |
| JPH01171195A (ja) * | 1987-12-25 | 1989-07-06 | Sony Corp | メモリ装置 |
| JPH01278065A (ja) * | 1988-04-28 | 1989-11-08 | Hitachi Ltd | 半導体記憶装置 |
| DE69019551T2 (de) * | 1989-02-18 | 1995-09-21 | Sony Corp | Speicheranordnungen. |
| US5043945A (en) * | 1989-09-05 | 1991-08-27 | Motorola, Inc. | Memory with improved bit line and write data line equalization |
-
1991
- 1991-06-19 KR KR1019910010195A patent/KR940008296B1/ko not_active Expired - Fee Related
- 1991-10-30 US US07/785,091 patent/US5315555A/en not_active Expired - Lifetime
- 1991-11-29 JP JP31625691A patent/JPH0713866B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122069A (ja) * | 1993-10-29 | 1995-05-12 | Nec Corp | 半導体メモリ |
| US7436722B2 (en) | 2000-02-04 | 2008-10-14 | Renesas Technology Corp. | Semiconductor device |
| US7813156B2 (en) | 2000-02-04 | 2010-10-12 | Renesas Technology Corp. | Semiconductor device |
| US8199549B2 (en) | 2000-02-04 | 2012-06-12 | Renesas Electronics Corporation | Semiconductor device |
| US8605478B2 (en) | 2000-02-04 | 2013-12-10 | Renesas Electronics Corporation | Semiconductor device |
| US6954389B2 (en) | 2003-07-30 | 2005-10-11 | International Business Machines Corporation | Dynamic semiconductor storage device and method of reading and writing operations thereof |
| JP2008084529A (ja) * | 2007-11-05 | 2008-04-10 | Renesas Technology Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5315555A (en) | 1994-05-24 |
| KR940008296B1 (ko) | 1994-09-10 |
| JPH0713866B2 (ja) | 1995-02-15 |
| KR930001226A (ko) | 1993-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04370596A (ja) | 高速センシング動作を実行するセンスアンプ | |
| US8144526B2 (en) | Method to improve the write speed for memory products | |
| US6205068B1 (en) | Dynamic random access memory device having a divided precharge control scheme | |
| KR0177776B1 (ko) | 고집적 반도체 메모리 장치의 데이타 센싱회로 | |
| US8971140B2 (en) | Semiconductor device and data processing system comprising semiconductor device | |
| US6104655A (en) | Semiconductor storage device | |
| US8238182B2 (en) | Semiconductor device and data processing system comprising semiconductor device | |
| JP3101298B2 (ja) | 半導体メモリ装置 | |
| US20110103123A1 (en) | Semiconductor device | |
| CN110574109A (zh) | 感测放大器信号增强 | |
| US5341331A (en) | Data transmission circuit having common input/output lines | |
| US6320806B1 (en) | Input/output line precharge circuit and semiconductor memory device adopting the same | |
| US10311919B2 (en) | Apparatuses and methods for calibrating sense amplifiers in a semiconductor memory | |
| US6845049B2 (en) | Semiconductor memory device including a delaying circuit capable of generating a delayed signal with a substantially constant delay time | |
| CN113284529B (zh) | 包含阈值电压经补偿感测放大器的设备和用于补偿所述设备的方法 | |
| CN110534145B (zh) | 感测电路和包括其的半导体器件 | |
| US5757711A (en) | Amplifier circuit and complementary amplifier circuit with limiting function for output lower limit | |
| JP2718577B2 (ja) | ダイナミックｒａｍ | |
| US5754488A (en) | Apparatus and method for controlling a bit line sense amplifier having offset compensation | |
| US5777934A (en) | Semiconductor memory device with variable plate voltage generator | |
| TW526603B (en) | Semiconductor integrated circuit | |
| US6212120B1 (en) | Semiconductor memory device with less power consumption | |
| US5574696A (en) | Dynamic ram device having high read operation speed | |
| US20250201299A1 (en) | Apparatuses and methods for conductive coupling of bit lines using bit line switches | |
| KR0145859B1 (ko) | 승압전압이 사용되는 컬럼선택수단을 구비하는 반도체 메모리 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080215 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090215 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100215 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100215 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110215 Year of fee payment: 16 |
|
| LAPS | Cancellation because of no payment of annual fees |