JP2001346151A - ビデオ信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 分周した位相を有するクロックの信号を用い
て、Ａ/Ｄ変換後のビデオデータを各位相に分けること
で、高速なビデオデータを減速させ、安価で低速なメモ
リへのデータ格納を可能とする。 【解決手段】 例えば８ビットのビデオ画像データの有
する基本クロックを例えば４分周した４位相のクロック
信号を用いて、ビデオ画像データを分周して一時的に格
納する複数の８ビットレジスタバッファ２４ａ〜２４ｄ
と、この複数の８ビットレジスタバッファ２４ａ〜２４
ｄから読み出した８ビットのデータを３２ビットに結合
して４位相にて出力するビデオＡＤデータコントロール
２５と、このビデオＡＤデータコントロール２５から出
力される３２ビットのデータを複数のメモリ１５ａ〜１
５ｄに対して位相をずらして並列的に格納するメモリコ
ントロール２７ａ〜２７ｄとを備えたビデオ信号処理装
置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータと外部機器との通信方法、装置等に係り、より詳
しくは、高速ビデオ画像を低速なメモリに格納して高速
処理を図る通信方法、装置等に関する。

【０００２】

【従来の技術】従来より、ディスプレイ上に再生される
モニタ画像やビデオカメラにより撮影された画像をＲＡ
Ｍ等の電子メモリに格納し、パラレルポート等からなる
プリンタポートを介してパーソナルコンピュータ(ＰＣ)
へ画像データを送るシステムが存在している。このディ
スプレイ上に再生される画像等は、アナログビデオ信号
に基づいて出力される画像であり、この信号をＰＣなど
へ転送するためには、アナログビデオ信号をデジタルビ
デオ信号に変換し、所定のタイミングで出力する必要が
ある。その為に、Ａ/Ｄ(アナログ/デジタル)変換した画
像データを一旦、バッファに格納して、例えばパラレル
インターフェイス等を用いてＰＣ等へ出力する方式が採
用されている。

【０００３】これらの機能を有する従来のシステムで
は、回路が高速で動くことができず、またはその必要性
がなかったことから、入力された画像データに対してＡ
/Ｄ変換したものをそのまま１つだけのバッファを介す
ることで、画像データを蓄積する方式が取られていた。
しかしながら、近年、例えば水平走査周波数が６４ＫＨ
ｚ程度の高精細ディスプレイに再生されるビデオ信号の
周波数は、１００ＭＨｚを超えるほどの高周波数のもの
が存在している。その場合には、１００ＭＨｚ以上の高
速で回路が動作することが必要となり、Ａ/Ｄ変換器と
しても速度が追い付かなくなったり、また、高速処理に
よって画像データ信号が潰れてしまい、信頼性も大きく
低下する傾向にあった。

【０００４】同様な技術的課題を解決するものとして、
例えば特開平８−３２９１０号公報、特開平５−３０７
４５４号公報がある。この特開平８−３２９１０号公報
では、クロック周波数を１００ＭＨｚ程度の高周波とし
た場合に、クロックの発振安定性が悪化してジッタ等の
ノイズが生じ、このジッタの生じたクロックに基づいて
デジタル変換されたデジタル信号にもノイズが生じて画
質を悪化させる課題に着目している。そのために、クロ
ック位相を位相差が等間隔になるようにずらし、並列処
理する技術について開示されている。また、特開平５−
３０７４５４号公報には、遅延器によって位相を徐々に
変化させてサンプリングし、最適なサンプリング位相を
求める技術について示されている。

【０００５】

【発明が解決しようとする課題】しかしながら、特開平
８−３２９１０号公報では、アナログ信号をデジタル化
する際のサンプリングの改良に関する技術に限定されて
おり、位相差の異なる複数のクロックに従ってＡ/Ｄ変
換手段によりアナログビデオ信号を同時にサンプリング
することに着目しているが、あくまでも１つのＡ/Ｄ変
換手段を用いて複数回のサンプリングを行なうこと、ま
たは複数のＡ/Ｄ変換手段を用いて同時にサンプリング
することを念頭に置いており、低速なメモリに対してデ
ータを格納できる技術について開示するものではない。
また、特開平５−３０７４５４号公報では、単一の画像
のビデオ信号をサンプリング位相の異なる複数のデジタ
ルデータに変換して最適なサインプリング位相を求めて
いるものの、ここでは画像を記録するプリントの枚数を
少なくするものであり、同様に低速なメモリに対してデ
ータを格納できる技術について開示するものではない。

【０００６】本発明は、以上のような技術的課題を解決
するためになされたものであって、その目的とするとこ
ろは、分周した位相を有するクロックの信号を用いて、
Ａ/Ｄ変換後のビデオデータを各位相に分けることで、
高速なビデオデータを減速させ、安価で低速なメモリへ
のデータ格納を可能とすることにある。また他の目的
は、Ａ/Ｄ変換後のビデオデータのメモリへの格納を各
位相毎に平行に処理することで、高速処理を実現するこ
とにある。

【０００７】

【課題を解決するための手段】かかる目的のもと、本発
明では、例えば８ビットの高速ビデオ画像データに対し
て、例えば１３５ＭＨｚ等の高速な基本クロックに同期
した例えば４分周４位相のクロック信号を用いて分周
し、更に、例えば４ピクセル分に結合して１位相あたり
３２ビットのデータを形成し、各位相ごとに並列に処理
して低速なメモリへ格納することを特徴としている。即
ち、本発明が適用されるビデオ処理基板等で構成される
ビデオ信号処理装置は、Ｎビット(Ｎは自然数)のビデオ
画像データの有する基本クロックをＭ分周(Ｍは自然数)
したＭ位相のクロック信号を用いて、このビデオ画像デ
ータを分周して一時的に格納する複数のバッファと、こ
の複数のバッファから読み出したＮビットのデータをＮ
×Ｍビットに結合すると共に、Ｍ位相にて出力する第１
のコントローラと、この第１のコントローラから出力さ
れるＮ×Ｍビットのデータを複数のメモリに対して並列
的に格納する第２のコントローラとを備えたことを特徴
としている。

【０００８】ここで、この複数のバッファは、基本クロ
ックを１/Ｍしたクロック信号によってビデオ画像デー
タを一時的に格納し、この第２のコントローラは、基本
クロックの１/(Ｍ×Ｍ)である周波数によってＮ×Ｍビ
ットのデータに対して位相をずらしてＭ個からなる複数
のメモリに格納することを特徴とすれば、高速ビデオデ
ータを減速させ、安価で低速なメモリへのデータ格納が
可能となる点で好ましい。

【０００９】また、この第２のコントローラは、例えば
第１のコントローラにより形成される基本クロックの１
/(Ｍ×Ｍ/２)であるポジティブクロックと、このポジテ
ィブクロックを反転させたネガティブクロックとに基づ
いて動作することを特徴とすれば、クロック生成を簡潔
にできる点で優れている。

【００１０】一方、上記目的を達成するために、他の観
点から本発明を把えると、本発明が適用されるビデオ信
号処理装置は、入力された高速ビデオ画像信号に同期し
た基本クロックを用いてデジタル画像データを生成する
ＡＤ変換器と、この基本クロックを分周した低速クロッ
ク信号を生成するクロックジェネレータと、この低速ク
ロック信号に基づいてデジタル画像データを異なる位相
毎に一時的に蓄積する複数のバッファと、この複数のバ
ッファから出力される各位相のデータを結合すると共
に、結合されたデータを並列に処理して複数のメモリへ
格納するコントローラとを備えたことを特徴としてい
る。

【００１１】このコントローラとしては、各位相のデー
タを結合して出力する第１のコントローラと、この第１
のコントローラからの出力を受けて、各位相ごとに複数
のメモリに対して位相をずらしてデータを書き込む複数
のコントローラからなる第２のコントローラとを備える
ように構成することができる。また、ここで、接続され
るコンピュータ装置との間でプリンタポートを介してデ
ータのやり取りを行なうパラレルコントロールとを更に
備えたことを特徴とすれば、コンピュータ装置への接続
にて特別なインターフェイス機器を使うことなく接続す
ることができる点で好ましい。

【００１２】

【発明の実施の形態】以下、添付図面に示す実施の形態
に基づいて本発明を詳細に説明する。図１は、本実施の
形態におけるシステム構成を説明するための図である。
符号１１は高精細ディスプレイ等からなる高周波のアナ
ログビデオ信号を提供するモニタ画像、１２は撮影によ
って高速ビデオ画像を提供するビデオカメラである。例
えば、このモニタ画像１１からは、例えばグラフィック
ボードの検査結果である静止ビデオ画像が形成されて出
力される。１３はパーソナルコンピュータ(ＰＣ)であ
り、モニタ画像１１やビデオカメラ１２によって生成さ
れるビデオ画像を受信して、画像確認や画像編集等を施
すことが可能である。１４はビデオ画像キャプチャーユ
ニットであり、入力されたアナログビデオ画像をデジタ
ル変換してメモリに格納し、パラレルインターフェイス
１８を介してＰＣ１３に供給する機能を有している。こ
のビデオ画像キャプチャーユニット１４には、本実施の
形態における最も特徴的な構成を有するメモリコントロ
ールユニット２０の他、例えば複数のＳＲＡＭ等からな
るメモリ１５(後述する１５ａ〜１５ｄ)、例えばＩＥＥ
Ｅ１２８４に準拠して規格化されたパラレルインターフ
ェイス１８を介して、ＰＣ１３とのインターフェイスを
形成するパラレルポートであるプリンタポート１７、Ｐ
Ｃ１３とプリンタポート１７を介してデジタルビデオデ
ータのやり取りを行なうパラレルコントロール１６等を
備えている。

【００１３】図２は、メモリコントロールユニット２０
を中心とした本実施の形態における回路構成を説明する
ためのブロック図である。図２において、符号２１はア
ナログマルチプレクサであり、モニタ画像１１やビデオ
カメラ１２から入力されたＲ(レッド)、Ｇ(グリーン)、
Ｂ(ブルー)からなるアナログビデオデータを時分割多重
化している。２２はＡ/Ｄ変換器であり、アナログマル
チプレクサ２１によって多重化されたアナログビデオデ
ータをデジタルビデオデータに変換している。２３はク
ロックジェネレータであり、ビデオ信号の同期を取るた
めにクロック信号を生成している。このクロックジェネ
レータ２３からは、Ａ/Ｄ変換器２２に対して発振周波
数が１３５ＭＨｚである高周波のクロック信号が供給さ
れ、後述する４つの８ビットレジスタバッファには、分
周された３３.７５ＭＨｚのクロック信号が供給され
る。

【００１４】符号２４ａ〜２４ｄは８ビットレジスタバ
ッファであり、Ａ/Ｄ変換器２２により変換されたデジ
タルビデオデータを一時的に保存して所定のタイミング
で出力している。クロックジェネレータ２３からは、基
本クロック(１３５ＭＨｚ)に同期した４分周４位相のク
ロック信号(３３.７５Ｈｚ)が８ビットレジスタバッフ
ァ２４ａ〜２４ｄに供給される。８ビットレジスタバッ
ファ２４ａにはＨ_ＣＬＫ(０)が供給され、８ビットレ
ジスタバッファ２４ｂには９０°位相をずらしたＨ_Ｃ
ＬＫ(π/２)が供給される。また、８ビットレジスタバ
ッファ２４ｃには更に位相を９０°ずらしたＨ_ＣＬＫ
(π)が、８ビットレジスタバッファ２４ｄには更に位相
を９０°ずらしたＨ_ＣＬＫ(３π/２)が供給されてい
る。

【００１５】符号２５はビデオＡＤデータコントロール
であり、８ビットレジスタバッファ２４ａ〜２４ｄから
各々供給される各位相の８ビットデータを３２ビットに
結合し、４位相にてメモリコントロール(後述)へ転送す
る機能を備えている。２６はパワーオンリセットであ
り、ビデオＡＤデータコントロール２５やパラレルコン
トロール１６に対してパワーオンリセットをかけるよう
に機能している。２７ａ〜２７ｄはメモリコントロール
であり、ビデオＡＤデータコントロール２５から出力さ
れた３２ビットのデータを位相をずらしてメモリ１５ａ
〜１５ｄに格納している。また、パラレルコントロール
１６からのアドレスバス２８を介してなされた指示に基
づいて、メモリ１５ａ〜１５ｄからデータを読み出し、
３２ビットのデータバス２９を介してパラレルコントロ
ール１６にデータを供給している。パラレルコントロー
ル１６へ供給されたデータは、前述したプリンタポート
１７を経て、パラレルインターフェイス１８を介してＰ
Ｃ１３に供給される。

【００１６】前述のように、８ビットレジスタバッファ
２４ａ〜２４ｄには４分周４位相の３３.７５ＭＨｚの
クロックに基づく８ビットデータが供給されて、ビデオ
ＡＤデータコントロール２５に３３.７５ＭＨｚの８ビ
ットデータが供給される。ビデオＡＤデータコントロー
ル２５では、各位相の８ビットデータが結合され、１位
相あたり４×８ビットの３２ビットに構成(４ピクセル
分)される。３２ビット化されたデータは、各位相ごと
に並列に処理され、各メモリコントロール２７ａ〜２７
ｄに供給される。このとき、各メモリコントロール２７
ａ〜２７ｄに供給される３２ビットのデータは、３３.
７５÷４である８.４３７５ＭＨｚで供給されるが、各
メモリコントロール２７ａ〜２７ｄには、クロックをポ
ジティブ(positive)とネガティブ(negative)とに逆転さ
れた１６.８７５ＭＨｚのクロックが供給されている。
このクロックを反転させることで、位相をずらすものに
比べて簡単な構成で低速クロックを生成することができ
る。

【００１７】図３は、本実施の形態におけるビデオデー
タ出力のタイミングチャートである。最上段であるＡＤ
_ＤＡＴＡは、Ａ/Ｄ変換器２２から出力される１３５Ｍ
Ｈｚのデジタルビデオデータである。次段からのＨ_Ｖ
ＣＬＫ０、Ｈ_ＶＣＬＫ１、Ｈ_ＶＣＬＫ２、Ｈ_ＶＣＬ
Ｋ３は、それぞれ位相が０、π/２、π、３π/２だけず
れた８ビットレジスタバッファ２４ａ〜２４ｄに供給さ
れるクロックである。その次段からのＡ、Ｂ、Ｃ、Ｄ
は、８ビットレジスタバッファ２４ａ〜２４ｄからそれ
ぞれ出力されるデータを示している。このＡ、Ｂ、Ｃ、
Ｄにおけるデータ出力は、Ｈ_ＶＣＬＫ０〜Ｈ_ＶＣＬＫ
３における１周期であるｔＶＫＷの間で、Ａ０、Ｂ０、
Ｃ０、Ｄ０(Ａ１、Ｂ１、Ｃ１、Ｄ１…)等、それぞれπ
/２ずつ位相がずれて８ビットデータが出力される。こ
のπ/２ずつ位相がずれた４つのクロックに基づいて８
ビットレジスタバッファ２４ａ〜２４ｄから８ビットデ
ータが出力されることで、４分周した３３.７５ＭＨｚ
のクロックによって、１３５ＭＨｚからなる連続した８
ビットデータを取り込むことが可能となる。

【００１８】次のＨ_ＭＣＬＫ０およびＨ_ＭＣＬＫ１
は、メモリコントロール２７ａ〜２７ｄへ供給するため
のクロック信号である。このＨ_ＭＣＬＫ０およびＨ_Ｍ
ＣＬＫ１は、前述したように、ポジティブとネガティブ
とで位相が反転して構成されており、メモリコントロー
ル２７ａと２７ｃにはポジティブのクロック信号(Ｈ_Ｍ
ＣＬＫ０)が供給され、メモリコントロール２７ｂと２
７ｄにはネガティブのクロック信号(Ｈ_ＭＣＬＫ１)が
供給される。

【００１９】次段のＨ_ＶＩＤＥＮ_ＸとＨ_ＶＩＤＥＮ_
Ｙは、メモリコントロール２７ａ〜２７ｄを制御するた
めの信号であり、ビデオＡＤデータコントロール２５か
ら供給される。これらの信号は、メモリコントロール２
７ａ〜２７ｄ内でメモリ１５ａ〜１５ｄへのアドレス値
をカウントするために用いられている。これらの信号が
来るたびに、メモリコントロール２７ａ〜２７ｄは、適
当な書き込み/読み出し信号を生成し、メモリ１５ａ〜
１５ｄへアクセスしている。このＨ_ＶＩＤＥＮ_Ｘは画
面Ｘ方向、Ｈ_ＶＩＤＥＮ_Ｙは画面Ｙ方向を意味し、ハ
イ(High)アサートで、[ピクセルの周波数]/４/４の周波
数、ＡＤ分解能×４のビット幅を有している。パラレル
コントロール１６からメモリ１５ａ〜１５ｄへのデータ
格納の指示を受けた場合には、Ｈ_ＶＩＤＥＮ_ＸがHigh
になるごとにメモリ１５ａ〜１５ｄのＸアドレスをカウ
ントアップし、ライトイネーブルを行なう。また、Ｈ_
ＶＩＤＥＮ_ＹがHighになるごとにメモリ１５ａ〜１５
ｄのＹアドレスをカウントアップしている。

【００２０】次のＤＭ_Ａ〜ＤＭ_Ｄは、メモリ１５ａ〜
１５ｄへ出力されるデータを示している。これらのデー
タは、８ビットレジスタバッファ２４ａ〜２４ｄからの
８ビットデータを４つまとめた３２ビットデータであ
り、クロックは１/４の８.４３７５ＭＨｚである。ここ
では、Ｈ_ＶＩＤＥＮ_ＸのHighとＨ_ＭＣＬＫ０(positi
ve)のHighによって、まず、８ビットレジスタバッファ
２４ａ〜２４ｄから出力されるＤ０Ｃ０Ｂ０Ａ０のデー
タがＤＭ_Ａであるメモリ１５ａに格納される。次に、
Ｈ_ＭＣＬＫ１(negative)のHighによって８ビットレジ
スタバッファ２４ａ〜２４ｄから出力されるＤ１Ｃ１Ｂ
１Ａ１のデータがＤＭ_Ｂであるメモリ１５ｂに格納さ
れる。同様に、Ｈ_ＭＣＬＫ０(positive)のHighによっ
て、Ｄ２Ｃ２Ｂ２Ａ２のデータがＤＭ_Ｃであるメモリ
１５ｃに格納され、Ｈ_ＭＣＬＫ１(negative)のHighに
よってＤ３Ｃ３Ｂ３Ａ３のデータがＤＭ_Ｄであるメモ
リ１５ｄに格納される。これによって、高速デジタルビ
デオ信号は、４ピクセル分毎にまとめて３２ビット化さ
れて、順に低速のメモリ１５ａ〜１５ｄに格納すること
が可能となる。

【００２１】以上、説明したように、本実施の形態によ
れば、まず、高速ビデオ信号に同期した基本クロックを
用いて、８ビットのＡ/Ｄ変換器２２でデジタル化す
る。更に、この基本クロックに同期した４分周４位相の
クロック信号を用いて、ビデオ信号を順に８ビットレジ
スタバッファ２４ａ〜２４ｄに一時的に格納する。更
に、８ビットレジスタバッファ２４ａ〜２４ｄから順に
データを読み出し、４ピクセル分、即ち１位相あたり３
２ビットに構成する。この３２ビット化されたデータ
は、各位相ごとに並列処理され、各メモリ１５ａ〜１５
ｄに格納される。このように、ＡＤ変換された画像デー
タを各位相に分けることによって、高速ビデオデータを
減速させることができ、安価で低速なメモリ１５ａ〜１
５ｄへのデータの格納が可能となる。その結果、部品の
コストダウンを図ることができる。また、画像データの
メモリ１５ａ〜１５ｄへの格納は、各位相ごとに平行に
処理されることから、処理スピードは画像を画面へ描写
するスピードと変わらず、高速処理を図ることができ
る。更には、ＰＣ１３へのデータの読み取りにはプリン
タポート１７を使用していることから、一般のＰＣ１３
へはインターフェイス機器を用いずに接続することが可
能となる。

【００２２】

【発明の効果】このように、本発明によれば、分周した
位相を有するクロックの信号を用いて、Ａ/Ｄ変換後の
ビデオデータを各位相に分けることで、高速なビデオデ
ータを減速させ、安価で低速なメモリへのデータ格納が
可能となる。また、Ａ/Ｄ変換後のビデオデータのメモ
リへの格納を各位相毎に平行に処理することで、高速処
理を実現することができる。

【図面の簡単な説明】

【図１】 本実施の形態におけるシステム構成を説明す
るための図である。

【図２】 メモリコントロールユニット２０を中心とし
た本実施の形態における回路構成を説明するためのブロ
ック図である。

【図３】 本実施の形態におけるビデオデータ出力のタ
イミングチャートである。

【符号の説明】

１１…モニタ画像、１２…ビデオカメラ、１３…パーソ
ナルコンピュータ(ＰＣ)、１４…ビデオ画像キャプチャ
ーユニット、１５(１５ａ〜１５ｄ)…メモリ、１６…パ
ラレルコントロール、１７…プリンタポート、１８…パ
ラレルインターフェイス、２０…メモリコントロールユ
ニット、２１…アナログマルチプレクサ、２２…Ａ/Ｄ
変換器、２３…クロックジェネレータ、２４ａ〜２４ｄ
…８ビットレジスタバッファ、２５…ビデオＡＤデータ
コントロール、２６…パワーオンリセット、２７ａ〜２
７ｄ…メモリコントロール、２８…アドレスバス、２９
…データバス

Claims (5)

【特許請求の範囲】
1. 【請求項１】 Ｎビット(Ｎは自然数)のビデオ画像デー
   タの有する基本クロックをＭ分周(Ｍは自然数)したＭ位
   相のクロック信号を用いて、当該ビデオ画像データを分
   周して一時的に格納する複数のバッファと、 前記複数のバッファから読み出したＮビットのデータを
   Ｎ×Ｍビットに結合すると共に、Ｍ位相にて出力する第
   １のコントローラと、 前記第１のコントローラから出力されるＮ×Ｍビットの
   データを複数のメモリに対して並列的に格納する第２の
   コントローラとを備えたことを特徴とするビデオ信号処
   理装置。
2. 【請求項２】 前記複数のバッファは、前記基本クロッ
   クを１/Ｍした前記クロック信号によって前記ビデオ画
   像データを一時的に格納し、 前記第２のコントローラは、前記基本クロックの１/(Ｍ
   ×Ｍ)である周波数によって前記Ｎ×Ｍビットのデータ
   をＭ個からなる前記複数のメモリに格納することを特徴
   とする請求項１記載のビデオ信号処理装置。
3. 【請求項３】 前記第２のコントローラは、前記基本ク
   ロックの１/(Ｍ×Ｍ/２)であるポジティブクロックと、
   当該ポジティブクロックを反転させたネガティブクロッ
   クとに基づいて動作することを特徴とする請求項２記載
   のビデオ信号処理装置。
4. 【請求項４】 入力された高速ビデオ画像信号に同期し
   た基本クロックを用いてデジタル画像データを生成する
   ＡＤ変換器と、 前記基本クロックを分周した低速クロック信号を生成す
   るクロックジェネレータと、 前記低速クロック信号に基づいて前記デジタル画像デー
   タを異なる位相毎に一時的に蓄積する複数のバッファ
   と、 前記複数のバッファから出力される各位相のデータを結
   合すると共に、結合されたデータを並列に処理して複数
   のメモリへ格納するコントローラとを備えたことを特徴
   とするビデオ信号処理装置。
5. 【請求項５】 接続されるコンピュータ装置との間でプ
   リンタポートを介してデータのやり取りを行なうパラレ
   ルコントロールとを更に備えたことを特徴とする請求項
   ４記載のビデオ信号処理装置。