JPH0923317A

JPH0923317A - 画像処理装置

Info

Publication number: JPH0923317A
Application number: JP7170878A
Authority: JP
Inventors: Hideki Morita; 秀樹森田
Original assignee: Konica Minolta Inc
Current assignee: Konica Minolta Inc
Priority date: 1995-07-06
Filing date: 1995-07-06
Publication date: 1997-01-21
Anticipated expiration: 2015-07-06
Also published as: JP3458203B2

Abstract

(57)【要約】【目的】画像処理回路を２個並列に用意し、同時処理
を実行するようにして、低い周波数で２倍の処理速度を
得られ、又、画像処理装置をより実用性の高いものとす
ることにある。【構成】原画像を光電変換して読み取るデュアルチャ
ネルレジスタ型のＣＣＤ１０と、当該ＣＣＤ１０からの
原画信号をＡＤ変換して画像データを出力するＡ／Ｄ変
換回路２１，２２と、画像データを奇数ラインと偶数ラ
インの二つのグループに分けて送出する画像分離回路３
０と、当該画像分離回路３０からの二つの出力データを
並列的に処理する２組の画像処理用回路４０，５０と、
当該画像処理回路４０，５０からの画像データで駆動す
る半導体レーザＬＤ１，ＬＤ２を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、原画像を固体撮像素子
で光電変換して読み取った原画信号にＡＤ変換した画像
データに種々の画像処理を施して像担持体上に画像を形
成する画像処理装置に関し、特に記録速度の高速化を図
った画像処理装置に関する。

【０００２】

【従来の技術】画像処理装置の高速化を実現する方法と
して単純にクロックの周波数を上げる方法が考えられ
る。斯かる手法は、ＷＣＬＫを回転多面鏡の構成上の理
由から固体撮像素子の読み出しクロックと書き込み装置
を構成する回転多面鏡の回転周波数との応答性を充分に
得られないという課題があるためにレーザダイオードを
２個使用して２ライン同時に出力する装置が提案されて
いる。

【０００３】図８は２ライン書き込みを実現した画像処
理装置の要部構成を示すブロック図であり、図９は図８
に示した画像処理回路の要部構成を示したブロック図で
あり、図１０は従来の画像処理装置に用いられる画像処
理部と周波数変換処理後の関係を示したタイムチャート
である。

【０００４】斯かる画像処理装置は、図８に示すように
デュアルチャネルレジスタタイプのＣＣＤ（以下、単に
ＣＣＤという）１、Ａ／Ｄ変換器２，３、合成回路４、
画像処理回路５、周波数変換回路６、ＰＷＭ回路７，８
等から構成することにより、２ライン同時記録すること
により高速記録を可能にしたものである。

【０００５】ＣＣＤ１は、奇数番目の画素（以下、奇数
画素）と偶数番目の画素（以下、偶数画素）の原画信号
を読み取ってＡ／Ｄ変換器２，３に転送する。当該Ａ／
Ｄ変換器２，３は原画信号にＡ／Ｄ変換処理を施して合
成回路４に送出する。合成回路４は奇数画素の画像デー
タと偶数画素の画像データを合成して、連続する画素デ
ータに変換した後に画像処理回路５に送出する。画像処
理回路５は、必要な数種類の画像処理、例えば輝度−濃
度変換、拡大・縮小処理、空間フィルタ処理等を実行し
て周波数変換回路６に送出するものであり、例えば図９
に示す画像情報の空間周波数特性を変換する空間フィル
タ等で構成してある。斯かる空間フィルタは、例えば５
×５ラインのマトリックス演算を実現するため、ライン
メモリ１１〜ラインメモリ１４を使用して連続する５ラ
イン分の画像情報を使用して演算する。周波数変換回路
６は、書き込み装置の書き込み周波数と同期させるため
に当該空間周波数変換後の画像データをラインメモリ２
１〜ラインメモリ２４に順次書き込み、当該データをラ
インメモリ２１とラインメモリ２３あるいはラインメモ
リ２２とラインメモリ２４の組み合わせで同時に読み出
してＰＷＭ回路７，８に送出する。ＰＷＭ回路７，８
は、各々を独立にパルス幅変調を施し、２本のレーザダ
イオードで同時に２ライン分記録する。

【０００６】図１０において、ＣＯＮＴｗｉｔｈＷ
ＣＬＫは書き込み用クロックに同期した書き込み装置を
構成する回転多面鏡から得られるタイミング信号であ
り、約４７００画素の一走査ラインを書き込むための一
走査期間を示しており、ＣＯＮＴｗｉｔｈＣＬＫは
画像処理用クロックに同期したタイミング信号であり、
例えば固体撮像素子の読み取りタイミング信号であり、
約４７００画素の一走査ラインの読み取り期間を示して
ある。このように、画像読み取り装置からの画像データ
は通常、ライン単位で、順次クロックに同期して出力さ
れる。この画素データを画像処理するスピードは前記ク
ロックによって決定される。ここで、２本のレーザダイ
オードで同時に２ライン分記録する場合、ＣＬＫに対し
てＷＣＬＫは遅い周波数でよい。例えば、画像処理用ク
ロックＣＬＫとして、２５ＭＨｚの周波数を選んだ場
合、Ａ／Ｄ変換時の奇数データ、偶数データ用クロック
ＣＬＫ２は１２．５ＭＨｚとなる。また、書き込み用ク
ロックＷＣＬＫは約１６ＭＨｚ程度のクロックが選ばれ
る。

【０００７】

【発明が解決しようとする課題】しかしながら、さらに
高速化を実現する場合、画像処理用クロックＣＬＫをさ
らに高周波にしなければならないことになる。画像演算
素子の動作スピード、また画像処理のために使用してい
るラインメモリの動作スピードは通常３０ＭＨｚ程度が
限界でありこれ以上の周波数にて動作させるのは難しく
なる。また、高周波になればなるほどＥＭＩ（電磁放
射）対策も大変になる。

【０００８】本発明の目的は、上記に鑑みなされたもの
で、画像処理回路を２個並列に用意し、同時処理を実行
するようにして、低い周波数で２倍の処理速度を得られ
るようにした画像処理装置を提供することにある。

【０００９】本発明の他の目的は、画像処理装置をより
実用性の高いものとすることにある。

【００１０】

【課題を解決するための手段】本発明の目的は、以下の
構成によって達成される。

【００１１】（１）原画像を光電変換して読み取る光
電変換回路と、当該光電変換回路からの原画信号をＡＤ
変換して画像データを出力するＡ／Ｄ変換回路と、画像
データを奇数ラインと偶数ラインの二つのグループに分
けて送出する画像分離回路と、当該画像分離回路からの
二つの出力データを並列的に処理する２組の画像処理用
回路と、当該画像処理回路からの画像データで画像を記
録する書き込み装置を備えることを特徴とする画像処理
装置。

【００１２】（２）前記光電変換回路が奇数画素と偶
数画素を別々に出力するデュアルチャネルレジスタ型の
であり、前記画像分離回路を各々独立にＡＤ変換した奇
数画素データと偶数画素データとを少なくとも４ライン
分のラインメモリを使用して、奇数データと偶数データ
との合成をしながら奇数ラインと偶数ラインの二つのグ
ループに分けることを特徴とする（１）の画像処理装
置。

【００１３】（３）前記画像分離回路を構成する複数
のラインメモリのうち、第１のラインメモリ、第２のラ
インメモリに奇数画素を書き込み、第３のラインメモリ
と第４のラインメモリに偶数画素を順次書き込み、第１
のラインメモリと第３のラインメモリから画像データを
読み出して合成することにより奇数ライン用画像データ
を生成し、第２のラインメモリと第４のラインメモリか
ら画像データを読み出して合成することにより偶数ライ
ン用画像データを生成することを特徴とする（２）の画
像処理装置。

【００１４】（４）前記Ａ／Ｄ変換回路部から画像処
理部までを同一周波数のクロックで制御するようにした
ことを特徴とする（１）から（３）の何れか一つに記載
の画像処理装置。

【００１５】（５）少なくとも隣合う２ライン以上の
画像データが同時に入力されるような画像処理回路であ
って、画像処理としてＮ画素×Ｌライン（Ｎ，Ｌ：自然
数）の画素集合を参照して演算を行うため、同じ機能を
実現する２個以上の画像演算素子が画像データを保持す
るためのラインメモリをお互いに共有する構成としたこ
とを特徴とする画像処理装置。

【００１６】（６）奇数ライン、偶数ラインを各々並
列的に処理する画像処理回路と当該画像処理回路からの
出力データに基づいて２個のレーザダイオードを駆動し
て画像記録を行う書き込み装置を備える画像処理装置で
あって、前記画像処理回路から出力された奇数ラインデ
ータに基づいて奇数ライン用レーザダイオードを制御
し、偶数ラインデータに基づいて偶数ライン用レーザダ
イオードを制御することを特徴とする画像処理装置。

【００１７】（７）奇数ライン用ラインメモリ及び偶
数ライン用ラインメモリとして少なくとも２ライン分以
上設け、前記画像処理回路で使用する画像処理用クロッ
クに同期する画像データから前記書き込み装置を構成す
るレーザダイオードを制御する記録用クロックに変換す
るようにしたことを特徴とする（６）に記載の画像処理
装置。

【００１８】（８）前記ラインメモリは、ＦＩＦＯ
（先読み先出し）メモリであることを特徴とする
（２），（３），（５），（７）の何れか１記載の画像
処理装置。

【００１９】これにより、請求項１〜８記載の発明は、
画像読み取り装置からの画像データを奇数ラインと偶数
ラインにわけて各々処理することにより、結果的に画素
転送用クロックの２倍の処理スピードを得る。また、特
に空間フィルタ等のＮ画素×Ｍラインのマトリックス演
算を行う画像処理は、奇数ライン用ラインメモリと偶数
ライン用メモリを共有することにより、ラインメモリの
節約を実現できる。

【００２０】

【実施例】図５は原画像の読み取り走査を示す模式図で
ある。

【００２１】１頁を構成する画像データは主走査方向ｎ
画素、副走査方向ｌラインで構成される２次元データで
あり、４００ｄｐｉの解像度でＡ３原稿を読み取った場
合、ｎ＝４６７７画素、ｌ＝６６１７ラインで構成され
る。

【００２２】ここで、以下に用いる奇数画素、偶数画
素、奇数ライン、偶数ラインについて説明をする。隣合
う画素の最初の画素を奇数画素、次の画素を偶数画素と
呼ぶことにする。図５において、ｎが偶数値の場合、
１，３，・・・，（ｎ−１）番目の画素を奇数画素、
２，４，・・・，ｎ番目の画素を偶数画素と呼ぶ。

【００２３】また、隣合う最初のラインを奇数ライン、
次のラインを偶数ラインと呼ぶこととして、図５におい
て、ｌが偶数値の場合、１，３，・・・，（ｌ−１）番
目のラインを奇数ライン、２，４，・・・，ｌ番目のラ
インを偶数ラインと呼ぶ。

【００２４】図１は本発明の画像処理装置の一実施例を
示すブロック図である。

【００２５】本実施例の画像処理装置は、デュアルチャ
ネルレジスタタイプのＣＣＤ（以下、単にＣＣＤとい
う）１０、Ａ／Ｄ変換器２１，２２、画像分離回路３
０、画像処理回路４０，５０、周波数変換回路６０、Ｐ
ＷＭ回路７０，８０、半導体レーザＬＤ１，ＬＤ２から
構成して２ライン同時記録することにより高速記録を可
能にしたものである。以下に各部構成を説明する。

【００２６】画像情報を光電変換する手段として、デュ
アルチャネルレジスタ型のＣＣＤを使用して、奇数番目
の画素と偶数番目の画素を同時に読みだし、Ａ／Ｄ変換
後画像分離回路に入力させる。光電変換部の光量ばらつ
きを補正するシェーディング補正は画像分離回路の前後
どちらで実行してもかまわない。画像分離回路により分
離された奇数ラインデータと偶数ラインデータは各々２
組の画像処理ブロックに入力され、同じ処理が施された
後、画像出力部に入力される。

【００２７】画像出力部においては、２個のレーザダイ
オードにて奇数ライン及び偶数ラインを同時に記録す
る。レーザダイオードは例えば画像データに基づき、Ｐ
ＷＭ回路７０，８０でパルス幅変調（ＰＷＭ）された信
号にてドライブされる。一般にレーザをドライブするた
めの規準クロックＷＣＬＫと画像処理部でのクロックは
異なるので、２ライン分のラインメモリを２組用意した
周波数変換処理部にて画像データをＣＬＫに同期した信
号からＷＣＬＫに同期した信号に変換する。変換方法は
各々ラインメモリ２１、ラインメモリ２３に奇数ライン
データ、偶数ラインデータを各々クロックＣＬＫで書き
込み、既に書き込まれているその前の奇数ラインデー
タ、偶数ラインデータを各々もう一方のラインメモリ２
２、ラインメモリ２４から、クロックＷＣＬＫで読みだ
し、次のラインではラインメモリ２２、ラインメモリ２
４に書き込み、ラインメモリ２１、ラインメモリ２３で
読み出すように制御する。以上が請求項６，７に記載の
説明に対応する。

【００２８】なお、図１は読み取り装置から書き込み装
置までを例示したが、書き込み装置がなく画像メモリ等
に一旦画像を格納するような装置、あるいは読み取り装
置を除いて外部から画像が入力されるような画像処理装
置であっても画像処理回路を並列的に処理することは有
効である。

【００２９】図２は画像分離回路の具体例を示すブロッ
ク図である。

【００３０】画像分離回路３０は、ラインメモリ３１〜
３４と、セレクタ３５，３６とＮＯＴ回路３７とから構
成して、奇数ラインデータと偶数ラインデータを出力す
るものである。各部機能を以下に説明する。

【００３１】ラインメモリ３１〜３４は、ＦＩＦＯであ
り、データを書き込むと同時に既に書き込んであるデー
タを読み出すようになっている。ラインメモリ３１，３
２はデータ入力端子ＤＩＮに奇数画素データを入力し、
ラインメモリ３３，３４はデータ入力端子ＤＩＮに偶数
画素データを入力する。ラインメモリ３１及びラインメ
モリ３３の出力端子ＤＯＵＴはセレクタ３５の入力端子
Ａ，Ｂに接続してあり、ラインメモリ３２及びラインメ
モリ３３の出力端子はセレクタ３６の入力端子Ａ，Ｂに
接続してある。出力データＤＯＵＴ１及び出力データＤ
ＯＵＴ３は奇数ライン用データとなり、出力データＤＯ
ＵＴ２及び出力データＤＯＵＴ４は偶数ライン用データ
となる。

【００３２】ＣＬＫはラインメモリの書き込みクロック
ｗｃｌｋでもあり、読み出しクロックｒｃｌｋでもあ
る。／ＲＲＥＳはラインメモリ３１〜３４の読み出し用
内部アドレスカウンタをリセットする信号である。／Ｗ
ＲＥＳ１，／ＷＲＥＳ２はラインメモリ３１〜３４の書
き込み用内部アドレスカウンタをリセットする信号であ
る。

【００３３】ｓｅｌ信号は読み出しをするラインメモリ
を選択するものであり、ＮＯＴ回路３７で論理を反転し
てラインメモリ３３，３４に入力してある。

【００３４】セレクタ３５，３６は、ｓｅｌ信号″０″
レベルの際に奇数画素に相当するデータＤＯＵＴ１，デ
ータＤＯＵＴ２を選択的に送出し、ｓｅｌ信号″１″レ
ベルの際に偶数画素に相当するデータＤＯＵＴ３，デー
タＤＯＵＴ４を選択的に送出するものであり、ｓｅｌ信
号をレベルを変化させることにより交互に選択的に出力
することにより奇数ラインデータ、偶数ラインデータを
生成して画像処理回路４０，５０に送出する。

【００３５】次に画像分離回路３０の動作を詳細に説明
する。

【００３６】図３は画像分離回路の動作タイミングを示
すタイムチャートである。

【００３７】クロックＣＬＫに同期して、奇数画素デー
タ、偶数画素データが入力される。１ラインの画素数が
ｎとすれば、各々ｎ／２の画素数が１ライン分に相当す
る。奇数ラインに対しては／ＷＲＥＳ１をディセーブル
（Ｈｉｇｈレベル）にし、書き込み用内部アドレスカウ
ンタをＣＬＫに同期してカウントアップさせながらライ
ンメモリ３１，３３に奇数ラインデータを書き込む。ラ
インメモリ３１に奇数画素データが書き込まれ、ライン
メモリ３３には偶数画素データが書き込まれる。／ＷＲ
ＥＳ１、／ＷＲＥＳ２のディセーブル期間はｎ／２クロ
ックである。次の偶数ラインに対しては／ＷＲＥＳ２を
ディセーブル（Ｈｉｇｈレベル）にし、書き込み用内部
アドレスカウンタをＣＬＫに同期してカウントアップさ
せながらラインメモリ３２，３４に偶数ラインデータを
書き込む。ラインメモリ３２に奇数画素データが書き込
まれ、ラインメモリ３４に偶数画素データが書き込まれ
る。偶数ラインを書き込んでいる最中に／ＲＲＥＳをデ
ィセーブル（Ｈｉｇｈレベル）にし、読み出し用内部ア
ドレスカウンタをｓｅｌ信号に従ってカウントアップを
開始させ、次の奇数ラインの書き込み期間が終了する前
にアクティブ（Ｌｏｗレベル）に戻すようにタイミング
制御を行い、既に書き込まれているデータを読み出す。
アクティブ期間はｎクロック幅である。ｓｅｌ信号のＬ
ｏｗレベルにてラインメモリ３１，３２（奇数画素）の
データを読み出し、ｓｅｌ信号のＨｉｇｈレベルにてラ
インメモリ３３，３４（偶数画素）のデータを読み出
し、セレクタ３５，３６にてこれらのデータを交互に切
り替えることにより、奇数ラインデータ、偶数ラインデ
ータを得る。また、このように処理することにより、同
一クロック周波数でＡ／Ｄ変換部から画像処理部までを
制御でき、等価的に演算スピードはこのクロックＣＬＫ
の２倍の性能が得られる。以上が請求項２〜４に記載の
発明に対応している。

【００３８】このようにして、画像処理回路を並列処理
しようとしたときに、画像情報の空間周波数特性を変換
する空問フィルタ処理などは、各々独立に処理を行う場
合、副走査方向の参照ラインが奇数ラインは奇数ライン
のみ、偶数ラインは偶数ラインのみとなり、飛び飛びの
ラインで処理を行わなければならなくなり、本来の空間
周波数特性が得られないという問題が発生する。これを
解決するために、図４に示したように互いのラインデー
タを共有するようにしてある。

【００３９】図４は（５×５）の空間フィルタ処理を実
現するブロック図である。

【００４０】画素データ１（奇数ラインデータ）からは
（Ｍ＋２）ライン目の画像データが入力されている時、
ラインメモリ４１からその前に書き込まれたＭライン目
のデータが読み出され、ラインメモリ４２からは（Ｍ−
２）ライン目のデータが読み出される。同様に、画素デ
ータ２（偶数ラインデータ）から（Ｍ＋３）ライン目の
画像データが入力され、ラインメモリ４３、ラインメモ
リ４４からはそれぞれ（Ｍ＋１）ライン目のデータ、
（Ｍ−１）ライン目のデータが読み出され、これらのデ
ータを空間フィルタ４５、空間フィルタ４６の該当する
入力部に入力することにより、期待する空間フィルタ処
理が実行できる。ここでは（５×５）の空間フィルタ処
理について説明したが、もちろん（Ｎ×Ｌ）［Ｎ，Ｌ：
自然数］の空間フィルタ処理、またはその他のマトリッ
クス演算を実行する際に有効である。以上が請求項５記
載の発明である。

【００４１】図６は周波数変換回路の具体例を示すブロ
ック図である。

【００４２】ラインメモリ６１〜６４が画像処理用クロ
ックＣＬＫに同期して画像データを書き込まれる。／Ｗ
ＲＥＳ３及び／ＷＲＥＳ４は１ライン単位で交互に有効
画素（例えば、４６７７画素）分だけディセーブル（Ｈ
ｉｇｈレベル）になり、ラインメモリ６１〜６４の内部
書き込み用カウンタをカウントアップし、ラインメモリ
６１，６３に奇数ラインデータ、偶数ラインデータをそ
れぞれ書き込み、次のラインではラインメモリ６２，６
４に奇数ラインデータ、偶数ラインデータを書き込むよ
うに制御する。

【００４３】図７は図６に示す周波数変換回路の動作を
示すタイミングチャートである。

【００４４】ラインメモリ６１〜６４の読み出し用クロ
ックとしてＷＣＬＫが使用される。ここでは半導体レー
ザＬＤ１変調用基準クロックとしてＷＣＬＫ１、半導体
レーザＬＤ２変調用基準クロックとしてＷＣＬＫ２を使
用した場合を示してある。ＷＣＬＫ１とＷＣＬＫ２は一
般に同一周波数で位相を半導体レーザＬＤ１と半導体レ
ーザＬＤ２との走査方向の位置関係によって相対的に変
わるように制御したクロックである。

【００４５】／ＲＲＥＳ３，／ＲＲＥＳ４はＷＣＬＫ１
に同期して生成され、１ライン単位で交互に有効画素数
（例えば、４６７７画素）分の期間だけディセーブル
（Ｈｉｇｈレベル）になり、ラインメモリ（ＦＩＦＯ）
の内部読み取り用カウンタをカウントアップし、ライン
メモリ６１から奇数ラインデータを読み出し、次のライ
ンでラインメモリ６２を読み出すように制御する。

【００４６】同様に／ＲＲＥＳ５，／ＲＲＥＳ６はＷＣ
ＬＫ２に同期して生成され、１ライン単位で交互に有効
画素数（例えば、４６７７画素）分の期間だけディセー
ブル（Ｈｉｇｈレベル）になり、ラインメモリ（ＦＩＦ
Ｏ）の内部読み取り用カウンタをカウントアップし、ラ
インメモリ６３から偶数ラインデータを読み出し、次の
ラインでラインメモリ６４を読み出すように制御する。

【００４７】ラインメモリ６１，６２の／ＲＥ端子はＬ
ｏｗレベル期間中にＤＯＵＴをイネーブルにし、Ｈｉｇ
ｈレベル期間中にトライステートに制御するので、ＳＥ
ＬＷＲにてラインメモリ６１，６２の出力信号を交互に
イネーブルすることにより、半導体レーザＬＤ１用デー
タを読み出している。同様にラインメモリ６３，６４の
出力信号を交互にイネーブルにして半導体レーザＬＤ２
用データを読み出している。

【００４８】

【発明の効果】本発明は、上記構成を備えることによ
り、２ライン同時に並列的に画像処理を実行することが
できるので、画像転送用クロックの２倍の処理スピード
を達成できる。結果として、演算素子の最高動作スピー
ドの２倍の演算スピードが得られ、またラインメモリを
共有することにより、ラインメモリ数は従来とほぼ同じ
で達成できる。

【図面の簡単な説明】

【図１】本発明の画像処理装置の一実施例を示すブロッ
ク図である。

【図２】画像分離回路の具体例を示すブロック図であ
る。

【図３】画像分離回路の動作タイミングを示すタイムチ
ャートである。

【図４】（５×５）の空間フィルタ処理を実現するブロ
ック図である。

【図５】原画像の読み取り走査を示す模式図である。

【図６】周波数変換回路の具体例を示すブロック図であ
る。

【図７】図６に示す周波数変換回路の動作を示すタイミ
ングチャートである。

【図８】２ライン書き込みを実現した画像処理装置の要
部構成を示すブロック図である。

【図９】図８に示した画像処理回路の要部構成を示した
ブロック図である。

【図１０】従来の画像処理装置に用いられるクロックの
位相関係を示したタイムチャートである。

【符号の説明】

１０デュアルチャネルレジスタ型のＣＣＤ２１，２２Ａ／Ｄ変換回路３０画像分離回路４０，５０画像処理回路６０周波数変換回路７０，８０ＰＷＭ回路ＷＣＬＫ画像記録用クロックＣＬＫ画像処理用クロック

Claims

【特許請求の範囲】

【請求項１】原画像を光電変換して読み取る光電変換
回路と、当該光電変換回路からの原画信号をＡＤ変換し
て画像データを出力するＡ／Ｄ変換回路と、画像データ
を奇数ラインと偶数ラインの二つのグループに分けて送
出する画像分離回路と、当該画像分離回路からの二つの
出力データを並列的に処理する２組の画像処理回路と、
当該画像処理回路からの画像データで画像を記録する書
き込み装置を備えることを特徴とする画像処理装置。
【請求項２】前記光電変換回路が奇数画素と偶数画素
を別々に出力するデュアルチャネルレジスタ型のであ
り、前記画像分離回路を各々独立にＡＤ変換した奇数画
素データと偶数画素データとを少なくとも４ライン分の
ラインメモリを使用して、奇数データと偶数データとの
合成をしながら奇数ラインと偶数ラインの二つのグルー
プに分けることを特徴とする請求項１記載の画像処理装
置。
【請求項３】前記画像分離回路を構成する複数のライ
ンメモリのうち、第１のラインメモリ、第２のラインメ
モリに奇数画素を書き込み、第３のラインメモリと第４
のラインメモリに偶数画素を順次書き込み、第１のライ
ンメモリと第３のラインメモリから画像データを読み出
して合成することにより奇数ライン用画像データを生成
し、第２のラインメモリと第４のラインメモリから画像
データを読み出して合成することにより偶数ライン用画
像データを生成することを特徴とする請求項２記載の画
像処理装置。
【請求項４】前記Ａ／Ｄ変換回路部から画像処理部ま
でを同一周波数のクロックで制御するようにしたことを
特徴とする請求項１から請求項３の何れか一つに記載の
画像処理装置。
【請求項５】少なくとも隣合う２ライン以上の画像デ
ータが同時に入力されるような画像処理回路において、
画像処理としてＮ画素×Ｌライン（Ｎ，Ｌ：自然数）の
画素集合を参照して演算を行うため、同じ機能を実現す
る２個以上の画像演算素子が画像データを保持するため
のラインメモリをお互いに共有する構成としたことを特
徴とする画像処理装置。
【請求項６】奇数ライン、偶数ラインを各々並列的に
処理する画像処理回路と当該画像処理回路からの出力デ
ータに基づいて２個のレーザダイオードを駆動して画像
記録を行う書き込み装置を備える画像処理装置におい
て、前記画像処理部から出力された奇数ラインデータに
基づいて奇数ライン用レーザダイオードを制御し、偶数
ラインデータに基づいて偶数ライン用レーザダイオード
を制御することを特徴とする画像処理装置。
【請求項７】奇数ライン用ラインメモリ及び偶数ライ
ン用ラインメモリとして少なくとも２ライン分以上設
け、前記画像処理回路で使用する画像処理用クロックに
同期する画像データから前記書き込み装置を構成するレ
ーザダイオードを制御する記録用クロックに変換するよ
うにしたことを特徴とする請求項６に記載の画像処理装
置。
【請求項８】前記ラインメモリは、ＦＩＦＯ（先読み
先出し）メモリであることを特徴とする請求項２，３，
５，７の何れか１つに記載の画像処理装置。