JP2002007308A - メモリバスシステムおよび信号線の接続方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリバスの動作速度を上げ、高度なインピ
ーダンス整合の必要のない、安価な基板および記憶素子
を提供する。 【解決手段】 メモリバスシステムはメモリ制御素子１
と記憶素子２ａ、２ｂ、２ｃが信号線により直列に接続
されて構成される。メモリ制御素子１と記憶素子２ａの
間、記憶素子２ａと記憶素子２ｂの間および記憶素子２
ｂと記憶素子２ｃの間の信号線はポイント・ツー・ポイ
ントで接続される。信号線は分岐がなく、信号線相互間
の交差もない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ制御素子と
複数の記憶素子が直列に接続されて成るメモリバスシス
テム関し、特に、素子間の信号線の接続方法に関する。

【０００２】

【従来の技術】従来、この種のＳＤＲＡＭ等のメモリバ
スの設計は、素子間の接続は通常、図７に示すように行
われ、メモリコントローラ（メモリ制御素子）に複数の
記憶素子を接続する場合には、配線形態をポイント・ツ
ー・ポイント（以下１：１と表現する）にすることがで
きない。すなわち、信号配線上には、必ず配線の分岐点
があり、分岐点による特性インピーダンスの変化は信号
の反射を生じさせ、配線による遅延時間（以下、メディ
ア遅延と表現する）が増大する。メディア遅延は、メモ
リの動作速度を速くすればするほど顕著にあらわれる。
図８はメモリバスで記憶素子に到達した信号の波形を示
す。配線に分岐があるため、図中、Aに示すようにメデ
ィア遅延が増加している。

【０００３】また、図７において、データ信号５がメモ
リ制御素子３１から記憶素子３２ａ〜３２ｃへと伝送す
る場合と、記憶素子３２ａ〜３２ｃからメモリ制御素子
３１へ伝送させる場合の２方向があるのに対し、クロッ
ク信号４はメモリ制御素子３１から記憶素子３２ａ〜３
２ｃへと一方向にしか伝送されない。これら、二つの条
件により、メディア遅延が制限されることになる。例え
ば、図９は、あるメモリ制御素子と記憶素子とを１００
ＭＨｚで動作させる場合のメディア遅延の許容値を示し
たグラフを示す。直線および直線は、クロック信号
４のメディア遅延（クロック遅延）および書き込み動作
時のデータ信号５のメディア遅延（データ遅延）の関係
を示しており、直線と直線に挟まれた領域が動作可
能な条件である。また、直線および直線はクロック
信号４のメディア遅延（クロック遅延）および読み込み
動作時のデータ信号５のメディア遅延（データ遅延）の
関係を示しており、同様に、直線と直線に挟まれた
領域が動作可能な条件である。クロックが共通であるこ
とから、このメモリバスが動作する条件は、直線、
、、で囲まれた狭い領域（ハッチング部分）とな
る。

【０００４】

【発明が解決しようとする課題】上述した従来の技術に
おける問題点を解決するため、図１０のブロック図に示
すＲＡＭＢＵＳメモリが実用化されている。このＲＡＭ
ＢＵＳメモリでは、分岐による反射歪みを回避するた
め、記憶素子が集中するところでは、分岐配線と記憶素
子の端子容量等を含めて、インピーダンスを合わせ、等
価的に反射のない配線を実現している。しかしながら、
これを実現するには、高度な特性インピーダンス整合を
要求するため基板が高価となり、また、記憶素子の端子
のインピーダンス特性のばらつきを抑えるため、記憶素
子自身も高価となっている。

【０００５】本発明の目的は、メモリバスの動作速度を
上げ、高度なインピーダンス整合の必要のない、安価な
基板および記憶素子を提供することにある。

【０００６】

【課題を解決するための手段】本発明のメモリバスシス
テムの信号線の接続方法は、メモリ制御素子と複数の記
憶素子を信号線により直列に接続するメモリバスシステ
ムの信号線の接続方法において、前記メモリ制御素子と
初段の記憶素子の間および記憶素子と次段の記憶素子の
間の信号線を１：１で接続する。

【０００７】信号線は、アドレス信号、データ信号、ア
ドレスラッチ用とデータ書き込み用クロック信号、デー
タ読み込み用クロック信号、アドレス制御信号、書き込
み要求信号、および読み込み要求信号の各信号線を含ん
で良い。

【０００８】本発明のメモリバスシステムは、メモリ制
御素子と複数の記憶素子が信号線により直列に接続され
て成るメモリバスシステムにおいて、前記メモリ制御素
子と初段の記憶素子の間および記憶素子と次段の記憶素
子の間の信号線が１：１で接続される。

【０００９】信号線は、アドレス信号、データ信号、ア
ドレスラッチ用とデータ書き込み用クロック信号、デー
タ読み込み用クロック信号、アドレス制御信号、書き込
み要求信号、および読み込み要求信号の各信号線を含ん
でよい。

【００１０】各記憶素子は、入力した信号線を自素子内
の処理と次段記憶素子への伝送に分配して送出する分配
回路と、入力したアドレス制御信号に１を加算して次段
記憶素子へ伝送する加算回路とを有するものを含む。

【００１１】データ信号が書き込み用データ信号と読み
込み用データ信号に分離して用いられるものを含む。

【００１２】記憶素子の数はメモリ制御素子のアドレス
空間分の数以内であるものを含む。

【００１３】以上のように構成するので、信号配線の分
岐がないことにより反射歪みや遅延増加をなく、各信号
の動作速度を上げることが可能となり、メモリのデータ
転送能力を増大できる。また、高度なインピーダンス整
合も必要なく、安価な基板および記憶素子が実現する。

【００１４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。 （信号線の接続方法の第１実施の形態）図１は本発明の
メモリバスシステムの信号線の接続方法の第１実施の形
態のフローチャートである。

【００１５】このメモリバスシステムの信号線の接続方
法は、メモリ制御素子と複数の記憶素子を信号線により
接続するときに、図１に示すように、メモリ制御素子と
初段の記憶素子の間および任意の記憶素子と次段の記憶
素子の間の信号線を１：１で接続して（ステップS
１）、各素子が直列接続となるように形成する。

【００１６】ここで、接続される信号線は、アドレス信
号、データ信号、アドレスラッチ用とデータ書き込み用
クロック信号、データ読み込み用クロック信号、アドレ
ス制御信号、書き込み要求信号、および読み込み要求信
号の各信号線を含んでいる。

【００１７】各記憶素子の間の信号線を１：１で接続す
るので、信号配線の分岐がないことにより反射歪みや遅
延増加をなく、各信号の動作速度を上げることが可能と
なり、メモリのデータ転送能力を増大できる。また、高
度なインピーダンス整合も必要がない。 （メモリバスシステムの第１実施の形態）図２は、本発
明のメモリバスシステムの第１実施の形態のブロック図
を示し、図３は、図２の記憶素子２ａ〜２ｃの内部ブロ
ック図を示し、図４は図２のメモリバスシステムの配線
図を示す。

【００１８】第１実施の形態のメモリバスシステムは、
図１の信号線の接続方法が適用されたメモリバスシステ
ムであって、図２に示すように、メモリ制御素子１と記
憶素子２ａ間のアドレス信号３、ライトクロック信号４
ａ、リードクロック信号４ｂ、データ信号５、および制
御信号６ａ〜６ｃは１：１で接続されており、記憶素子
２ａ内部を経由して、記憶素子２ｂへ、さらに記憶素子
２ｃへと信号は接続されている。メモリ制御素子１から
最遠端にある記憶素子２ｃで出力されたライトクロック
信号４ａは、記憶素子２ｃ自身のリードクロック信号４
ｂへと接続されている。

【００１９】図３を参照すると、記憶素子２ａ〜２ｃに
は、アドレス信号３、ライトクロック信号４ａ、リード
クロック信号４ｂ、データ信号５、およびアドレス制御
信号６ａ、書き込み要求信号６ｂ、読み込み要求信号６
ｃ（以下６ａ〜６ｃを制御信号と称する）を外部から入
力するための内部バッファ７ａを通して入力し、分配回
路１１により、記憶素子内部で使用する信号経路と、次
段の記憶素子２ａ〜２ｃやメモリ制御素子１に信号へ伝
えるための外部バッファ７ｂへ分けられる。制御信号６
ａ〜６ｃによる制御回路１２の信号で監視されているア
ドレスラッチ用レジスタ８ａ、ライトデータラッチ用レ
ジスタ８ｂ、リードデータラッチ用レジスタ８ｃでは、
アドレス信号３およびデータ信号５が、ライトクロック
信号４ａまたはリードクロック信号４ｂでラッチされ
る。ラッチされたアドレス信号３およびデータ信号５は
制御回路１２の信号により、メモリセル１０とデータを
やりとりする。アドレス制御信号６ａは、数本の信号で
構成され、次段の記憶素子２ａ〜２ｃに伝送する際、１
を加算する加算回路１３を介して外部バッファ７ｂへ接
続されている。データ信号５に接続されている選択回路
９は、メモリセル１０から書き込みデータラッチ用レジ
スタ８ｃを介してデータをメモリ制御素子１に伝える信
号と、外部の記憶素子からの書き込みデータ信号５を、
制御回路１２により切り替える。

【００２０】以下、本実施形態の動作について説明す
る。

【００２１】メモリ制御素子１からライトクロック信号
４ａが出力され、記憶素子２ａ内の内部バッファ７ａで
受信される。受信されたライトクロック信号４ａは、分
配回路１１で記憶素子２ａ内部用と次段の記憶素子２ｂ
への伝送用に分配される。内部用のクロック信号は、ア
ドレスラッチ用レジスタ８ａおよび書き込みデータラッ
チ用レジスタ８ｂで、アドレス信号３およびデータ信号
５のラッチ用として使用される。外部用のクロック信号
は外部バッファ７ｂを介して次段の記憶素子２ｂへ伝送
される。同様にして、記憶素子２ｂから記憶素子２ｃへ
伝送され、最遠端にある記憶素子２ｃで出力されたライ
トクロック信号４ａはリードクロック信号４ｂの端子へ
入力され、内部バッファ７ａを介して分配回路１１で内
部用のクロック信号と外部用のクロック信号に分けられ
る。内部用のクロック信号は、読み込みデータラッチ用
レジスタ８ｃで、データ信号５のラッチ用として使用さ
れる。外部用のクロック信号は外部バッファ７ｂを介し
て記憶素子２ｂへ伝送され、同様にしてさらに、記憶素
子２ａ、メモリ制御素子１へと伝送される。

【００２２】次に、アドレス制御信号６ａについて説明
する。アドレス制御信号６ａは数本の信号線で構成され
る。この本数は、記憶素子の数できまり、記憶素子の数
をＮとすると、信号の本数は、２を底とするｌｏｇ
（Ｎ）以上が必要である。本実施形態では記憶素子は３
個であるから、ｎ＝２とする。アドレス制御信号６ａ
は、メモリ制御素子１から、２進数で「００」が出力さ
れる。この「００」を受けた記憶素子２ａでは、この信
号をアドレスラッチ用レジスタ８ａに送り、記憶素子２
ｂに伝送する前に、加算回路１３で「１」を加えて「０
１」とし、記憶素子２ｂでは、加算回路１３で「１」を
加え「１０」を記憶素子２ｃに送り、次段の記憶素子へ
伝送する度に「１」を加えていくことを繰り返す。この
アドレス制御信号６ａは制御回路１２およびアドレスラ
ッチ用レジスタ８ａに送られ、記憶素子２ａ〜２ｃを識
別する符号として利用し、アドレス信号３により、記憶
素子２ａ〜２ｃの全てのメモリセル１０のアドレスを指
定することができる。

【００２３】次に、メモリバスの動作について説明をつ
づける。

【００２４】メモリ制御素子１から出力されたアドレス
信号３は、記憶素子２ａに入力され、分配回路１１で内
部用のアドレス信号と外部用のアドレス信号に分けられ
る。内部用のアドレス信号は制御回路１２およびアドレ
スラッチ用レジスタ８ａに送られる。ここに送られたア
ドレスがメモリセル１０にあれば、アドレスラッチ用レ
ジスタ８ａでラッチされ、制御回路１２に送られる書き
込み要求信号６ｂまたは読み込み要求信号６ｃにより、
書き込み動作であるか、読み込み動作であるかが決定さ
れる。

【００２５】データ信号線５の入出力端子は、通常、ハ
イ・インピーダンスを保ち、書き込み要求信号６ｂまた
は読み込み要求信号６ｃにより、データ信号５の伝送方
向が確定する。

【００２６】メモリ制御素子１から書き込み要求信号６
ｂが来ていた場合、直ちに、データ信号５の信号伝達経
路をメモリ制御素子１から記憶素子２ａ、記憶素子２
ｂ、記憶素子２ｃの方向に切り替え、メモリ制御素子１
から書き込みデータ信号５が伝送され、対象の記憶素子
では書き込みデータラッチ用レジスタ８ｂからメモリセ
ル１０へデータが伝送される。

【００２７】また、メモリ制御素子１から読み込み要求
信号６ｃが来ていた場合、直ちに、データ信号５の信号
伝達経路を記憶素子２ｃから記憶素子２ｂ、記憶素子２
ａ、メモリ制御素子１の方向に切り替え、対象の記憶素
子内で、メモリセル１０から読み込みデータラッチ用レ
ジスタ８ｃを通して、メモリ制御素子１へ読み込みデー
タ５が伝送される。

【００２８】本実施の形態のメモリバスシステムは、信
号配線の分岐がないことにより反射歪みや遅延増加をな
く、各信号の動作速度を上げることが可能となり、メモ
リのデータ転送能力を増大できる。また、高度なインピ
ーダンス整合も必要なく、さらに、図５の配線図で示す
とおり、記憶素子２ａ〜２ｃのデータ、アドレス、クロ
ック等の信号群の端子を入力と出力で左右対称に配置す
ることで、各信号線間の交差がないように配線できるの
で、低層で安価な基板を実現できる。 （メモリバスシステムの第２実施の形態）図５は本発明
のメモリバスシステムの第２実施の形態のブロック図を
示し、図６は、図５の記憶素子２２ａ〜２２ｃの内部ブ
ロック図を示す。

【００２９】この実施の形態は、図２および図４のメモ
リバスシステムのうち、データ信号５を書き込み用のデ
ータ信号５ａと読み込み用のデータ信号５ｂに分離した
ものである。データ信号が、書き込み用信号５ａと読み
込み用信号５ｂに分離されているので、書き込みと読み
込みの切り替え時間を短縮でき、さらなる高速メモリバ
スシステムを構築することが可能である。 （その他のメモリバスシステムの実施の形態）第１およ
び、第２実施の形態のメモリバスシステムでは、３個の
記憶素子が用いられているが、記憶素子の数はメモリ制
御素子１のアドレス空間分までの記憶素子を接続するこ
とが可能である。

【００３０】

【発明の効果】以上説明したように本発明は、素子間の
信号線を１：１で接続することにより、信号線の分岐に
よる反射歪みや遅延増加が存在しないので、各信号の動
作速度を素子能力の極限まで引き上げることができ、す
なわち、データ転送能力を増大させることが可能とな
り、また、高度なインピーダンス整合も必要とせず、か
つ、各信号線の交差のない配線ができるので、低層で安
価な基板を実現できるという効果がある。

【図面の簡単な説明】

【図１】本発明のメモリバスシステムの信号線の接続方
法の第１実施の形態のフローチャートである。

【図２】本発明のメモリバスシステムの第１実施の形態
のブロック図である。

【図３】図２の記憶素子２ａ〜２ｃの内部ブロック図で
ある。

【図４】図２のメモリバスシステムの配線図である。

【図５】本発明のメモリバスシステムの第２実施の形態
のブロック図である。

【図６】図４の記憶素子１２ａ〜１２ｃの内部ブロック
図である。

【図７】メモリバスシステムの第１従来例のブロック図
である。

【図８】メモリバスで記憶素子に到達した信号の波形図
である。

【図９】メモリ制御素子と記憶素子とを１００ＭＨｚで
動作させる場合のメディア遅延の許容値の一例を示すグ
ラフである。

【図１０】メモリバスシステムの第２従来例のブロック
図である。

【符号の説明】

１、２１ メモリ制御素子 ２ａ、２２ａ 記憶素子 ２ｂ、２２ｂ 記憶素子 ２ｃ、２２ｃ 記憶素子 ３ アドレス信号 ４ クロック信号 ４ａ アドレス信号用および書き込みデータ信号用クロ
ック信号 ４ｂ 読み込みデータ信号用クロック信号 ５ データ信号 ５ａ 書き込みデータ信号 ５ｂ 読み込みデータ信号 ６ａ アドレス付加制御信号 ６ｂ 書き込み要求信号 ６ｃ 読み込み要求信号 ７ａ 内部バッファ ７ｂ 外部バッファ ８ａ アドレス信号ラッチ用レジスタ ８ｂ 書き込みデータ信号ラッチ用レジスタ ８ｃ 読み込みデータ信号ラッチ用レジスタ ９ 選択回路 １０ メモリセル １１ 分配回路 １２ メモリ制御回路 １３ 加算回路 １４ クロック源 １５ 終端回路 A メディア遅延増加

Claims (7)

【特許請求の範囲】
1. 【請求項１】 メモリ制御素子と複数の記憶素子を信号
   線により直列に接続するメモリバスシステムの信号線の
   接続方法において、 前記メモリ制御素子と初段の記憶素子の間および記憶素
   子と次段の記憶素子の間の信号線をポイント・ツー・ポ
   イントで接続することを特徴とするメモリバスシステム
   の信号線の接続方法。
2. 【請求項２】 信号線は、アドレス信号、データ信号、
   アドレスラッチ用とデータ書き込み用クロック信号、デ
   ータ読み込み用クロック信号、アドレス制御信号、書き
   込み要求信号、および読み込み要求信号の各信号線を含
   む請求項１記載のメモリバスシステムの信号線の接続方
   法。
3. 【請求項３】 メモリ制御素子と複数の記憶素子が信号
   線により直列に接続されて成るメモリバスシステムにお
   いて、 前記メモリ制御素子と初段の記憶素子の間および記憶素
   子と次段の記憶素子の間の信号線がポイント・ツー・ポ
   イントで接続されることを特徴とするメモリバスシステ
   ム。
4. 【請求項４】 信号線は、アドレス信号、データ信号、
   アドレスラッチ用とデータ書き込み用クロック信号、デ
   ータ読み込み用クロック信号、アドレス制御信号、書き
   込み要求信号、および読み込み要求信号の各信号線を含
   む請求項３記載のメモリバスシステム。
5. 【請求項５】 各記憶素子は、 入力した信号線を自素子内の処理と次段記憶素子への伝
   送に分配して送出する分配回路と、 入力したアドレス制御信号に１を加算して次段記憶素子
   へ伝送する加算回路とを有する請求項４記載のメモリバ
   スシステム。
6. 【請求項６】 データ信号が書き込み用データ信号と読
   み込み用データ信号に分離して用いられる請求項４また
   は５記載のメモリバスシステム。
7. 【請求項７】 記憶素子の数はメモリ制御素子のアドレ
   ス空間分の数以内である請求項３から６のいずれか一記
   載のメモリバスシステム。