JPH0758755A - 異なる周波数で動作する通信端子を接続する相互接続ピンメモリ - Google Patents
異なる周波数で動作する通信端子を接続する相互接続ピンメモリInfo
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
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- H04L12/5601—Transfer mode dependent, e.g. ATM
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- H04L49/10—Packet switching elements characterised by the switching fabric construction
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- H04L49/106—ATM switching elements using space switching, e.g. crossbar or matrix
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Abstract
(57)【要約】
【目的】 二重ポートメモリの記憶要素へのアクセスに
必要な命令論理回路の面積を最小にして、寸法の小さい
低価格の配列型のメモリを提供する。 【構成】 先入れ先出し装置として用いる二重ポート・
スイッチイングメモリの配列を備える相互接続ピンを持
つメモリであって、前記メモリ配列の各二重ポートメモ
リ（３，４）は、別個のアドレスおよび制御信号を備え
る書き込み専用ポート（１５，２３）と読み出し専用ポ
ート（１８，１９，２０，２１）を備えることを特徴と
するメモリ。
必要な命令論理回路の面積を最小にして、寸法の小さい
低価格の配列型のメモリを提供する。 【構成】 先入れ先出し装置として用いる二重ポート・
スイッチイングメモリの配列を備える相互接続ピンを持
つメモリであって、前記メモリ配列の各二重ポートメモ
リ（３，４）は、別個のアドレスおよび制御信号を備え
る書き込み専用ポート（１５，２３）と読み出し専用ポ
ート（１８，１９，２０，２１）を備えることを特徴と
するメモリ。
Description
【０００１】
【産業上の利用分野】この発明はデータの送信に関し、
より詳しくは、異なる周波数で動作する通信端子間のデ
ータの送信に関する。
より詳しくは、異なる周波数で動作する通信端子間のデ
ータの送信に関する。
【０００２】
【従来の技術】通信および情報科学の応用の分野では、
端子間のデータの転送に非同期転送モードＡＴＭの標準
を使用する傾向にある。一般に送信機と受信機は異なる
周波数で動作する。非同期転送モードＡＴＭの重要な要
素は、送信機と受信機を接続して同期させるスイッチイ
ング配列である。
端子間のデータの転送に非同期転送モードＡＴＭの標準
を使用する傾向にある。一般に送信機と受信機は異なる
周波数で動作する。非同期転送モードＡＴＭの重要な要
素は、送信機と受信機を接続して同期させるスイッチイ
ング配列である。
【０００３】上に述べた型の二次元のスイッチイング配
列は、それぞれ異なる周波数で動作する送信機から発す
る入力データを、通信相手の送信機の周波数とは異なる
周波数で動作する受信機に接続する出力に接続する。
列は、それぞれ異なる周波数で動作する送信機から発す
る入力データを、通信相手の送信機の周波数とは異なる
周波数で動作する受信機に接続する出力に接続する。
【０００４】従ってスイッチイング配列は次の二つの主
要な機能を備える。 ａ） 端子間の一つまたは複数の接続を行う。 ｂ） 送信するデータの周波数を合わせる。
要な機能を備える。 ａ） 端子間の一つまたは複数の接続を行う。 ｂ） 送信するデータの周波数を合わせる。
【０００５】スイッチイング要素は先入れ先出し（ＦＩ
ＦＯ）装置として動作する。
ＦＯ）装置として動作する。
【０００６】第１送信機から発する入力信号の速度を決
定するクロック信号は、書き込みアドレスポインタが定
義するアドレスへのこれらの入力データの記憶を制御す
る。クロック周波数は第１送信機から発する入力データ
の周波数に依存し、アドレスポインタを増分する。
定するクロック信号は、書き込みアドレスポインタが定
義するアドレスへのこれらの入力データの記憶を制御す
る。クロック周波数は第１送信機から発する入力データ
の周波数に依存し、アドレスポインタを増分する。
【０００７】出力データの周波数に対応するクロック信
号は、ＦＩＦＯの読み出しサイクルを制御する。読み出
しアドレスポインタは、ＦＩＦＯ内のデータを選択す
る。読み出したデータは、対応する受信機に接続する出
力に現れる。出力データの周波数に対応するクロック信
号は、アドレス読み出しレジスタの増分を制御する。Ｆ
ＩＦＯ装置の寸法は、入力データと出力データの周波数
の差に依存し、また送信する情報項目の数に依存する。
号は、ＦＩＦＯの読み出しサイクルを制御する。読み出
しアドレスポインタは、ＦＩＦＯ内のデータを選択す
る。読み出したデータは、対応する受信機に接続する出
力に現れる。出力データの周波数に対応するクロック信
号は、アドレス読み出しレジスタの増分を制御する。Ｆ
ＩＦＯ装置の寸法は、入力データと出力データの周波数
の差に依存し、また送信する情報項目の数に依存する。
【０００８】書き込みおよび読み出しポインタは循環ア
ドレシングで動作する。一つまたは他のポインタのアド
レスがＦＩＦＯレジスタの末尾にあるときは、次のアド
レスはＦＩＦＯレジスタの先頭にある。書き込みと読み
出しのアドレスポインタが等しいと、クリア信号が出
る。
ドレシングで動作する。一つまたは他のポインタのアド
レスがＦＩＦＯレジスタの末尾にあるときは、次のアド
レスはＦＩＦＯレジスタの先頭にある。書き込みと読み
出しのアドレスポインタが等しいと、クリア信号が出
る。
【０００９】読み出しポインタが書き込みポインタに追
いつく場合は、二つのポインタが等しければバッファは
クリアである。書き込みポインタが読み出しポインタに
追いつく場合は、バッファはフルである。
いつく場合は、二つのポインタが等しければバッファは
クリアである。書き込みポインタが読み出しポインタに
追いつく場合は、バッファはフルである。
【００１０】ポインタが等しくなると、書き込みサイク
ルは使用不能になる。
ルは使用不能になる。
【００１１】通常のスイッチイング配列は、行と列に配
置したスイッチイング要素で形成する。クロックバスと
データ入力バスは、スイッチイング要素を行毎に接続す
る。クロックバスとデータ出力バスは、スイッチイング
要素を列毎に接続する。
置したスイッチイング要素で形成する。クロックバスと
データ入力バスは、スイッチイング要素を行毎に接続す
る。クロックバスとデータ出力バスは、スイッチイング
要素を列毎に接続する。
【００１２】
【発明が解決しようとする課題】二重ポートメモリ構造
のスイッチにおいて、メモリの記憶要素にアクセスする
には入力バッファ回路、プレローディング回路、検出増
幅器、アドレス命令および復号手段、復号回路Ｘ、語線
命令回路などの記憶要素に関連する論理ブロックが各ポ
ートに必要である。
のスイッチにおいて、メモリの記憶要素にアクセスする
には入力バッファ回路、プレローディング回路、検出増
幅器、アドレス命令および復号手段、復号回路Ｘ、語線
命令回路などの記憶要素に関連する論理ブロックが各ポ
ートに必要である。
【００１３】このため、二重ポート記憶要素の作業面積
は全記憶面積の小部分だけである。例えば６４バイトの
二重ポートメモリの場合には、上に述べた全ての論理ブ
ロックが占める合計面積はメモリの面積の７５％であ
る。このような配置では、シリコンの使用面積から見る
と、メモリが大きくなり値段が高くなる。
は全記憶面積の小部分だけである。例えば６４バイトの
二重ポートメモリの場合には、上に述べた全ての論理ブ
ロックが占める合計面積はメモリの面積の７５％であ
る。このような配置では、シリコンの使用面積から見る
と、メモリが大きくなり値段が高くなる。
【００１４】
【課題を解決するための手段】この欠点を是正するため
この発明の目的は、メモリの全面積中の命令論理回路の
面積を最小にする、配列型のメモリ装置を作ることであ
る。
この発明の目的は、メモリの全面積中の命令論理回路の
面積を最小にする、配列型のメモリ装置を作ることであ
る。
【００１５】従って主題は、相互接続ピンを備えかつ先
入れ先出し装置として用いる二重ポート・スイッチイン
グメモリの配列を備えるメモリであって、メモリ配列の
各二重ポートメモリがそれぞれ別個のアドレスと制御信
号を持つ書き込み専用ポートと読み出し専用ポートを備
えることを特徴とする。
入れ先出し装置として用いる二重ポート・スイッチイン
グメモリの配列を備えるメモリであって、メモリ配列の
各二重ポートメモリがそれぞれ別個のアドレスと制御信
号を持つ書き込み専用ポートと読み出し専用ポートを備
えることを特徴とする。
【００１６】
【実施例】図１に、既知の型の二次元非同期転送モード
スイッチイング配列１を示す。この配列は、対応する入
力信号で示すようなそれぞれ異なる周波数で動作する送
信機に接続する入力Ｄ１、Ｄ２、．．．と、通信相手の
送信機の周波数とは異なる周波数でそれぞれ動作する受
信機に接続する出力Ｑ１、Ｑ２、Ｑ３、．．．を含む。
スイッチイング配列１を示す。この配列は、対応する入
力信号で示すようなそれぞれ異なる周波数で動作する送
信機に接続する入力Ｄ１、Ｄ２、．．．と、通信相手の
送信機の周波数とは異なる周波数でそれぞれ動作する受
信機に接続する出力Ｑ１、Ｑ２、Ｑ３、．．．を含む。
【００１７】この配列は、入力データＤ１を出力Ｑ３に
接続し、同じ時間周期で入力データＤ２を出力Ｑ１に接
続する。この例の入力データＤ１の速度は、出力Ｑ３に
接続する端子が必要とする出力データＱ３の速度より大
きい。第２の接続Ｄ２−Ｑ１では、入力データＤ２の速
度は出力データＱ１の速度より小さい。
接続し、同じ時間周期で入力データＤ２を出力Ｑ１に接
続する。この例の入力データＤ１の速度は、出力Ｑ３に
接続する端子が必要とする出力データＱ３の速度より大
きい。第２の接続Ｄ２−Ｑ１では、入力データＤ２の速
度は出力データＱ１の速度より小さい。
【００１８】既に説明したように、スイッチイング配列
は主としてａ） 端子間の一つまたは複数の接続を行
い、ｂ） 送信するデータの周波数を合わせなければな
らない。このため、スイッチイング配列は図２に示すよ
うなスイッチイング要素で構成する。
は主としてａ） 端子間の一つまたは複数の接続を行
い、ｂ） 送信するデータの周波数を合わせなければな
らない。このため、スイッチイング配列は図２に示すよ
うなスイッチイング要素で構成する。
【００１９】上の例では、スイッチイング要素の入力Ｄ
１と出力Ｑ３の間を接続した。これはＦＩＦＯ Ｄ１−
Ｑ３と示したＦＩＦＯ装置を含み、その一方は入力Ｄ１
に接続し、他方は出力Ｑ３に接続し、これに関連してク
ロック信号Ｃｌｋ−Ｄ１で制御される書き込みアドレス
ポインタＷａｄｄｒと、クロック信号Ｃｌｋ−Ｑ３で制
御される読み出しアドレスポインタＲａｄｄｒを備え
る。
１と出力Ｑ３の間を接続した。これはＦＩＦＯ Ｄ１−
Ｑ３と示したＦＩＦＯ装置を含み、その一方は入力Ｄ１
に接続し、他方は出力Ｑ３に接続し、これに関連してク
ロック信号Ｃｌｋ−Ｄ１で制御される書き込みアドレス
ポインタＷａｄｄｒと、クロック信号Ｃｌｋ−Ｑ３で制
御される読み出しアドレスポインタＲａｄｄｒを備え
る。
【００２０】クロック信号Ｃｌｋ−Ｄ１は、書き込みア
ドレスポインタＷａｄｄｒが定義するアドレスへの入力
データＤ１の記憶を制御する。クロック信号Ｃｌｋ−Ｄ
１の周波数は入力データＤ１の周波数に依存する。信号
Ｃｌｋ−Ｄ１はアドレスポインタＷａｄｄｒを増分す
る。
ドレスポインタＷａｄｄｒが定義するアドレスへの入力
データＤ１の記憶を制御する。クロック信号Ｃｌｋ−Ｄ
１の周波数は入力データＤ１の周波数に依存する。信号
Ｃｌｋ−Ｄ１はアドレスポインタＷａｄｄｒを増分す
る。
【００２１】クロック信号Ｃｌｋ−Ｑ３はＦＩＦＯの読
み出しサイクルを制御する。読み出しアドレスポインタ
ＲａｄｄｒはＦＩＦＯ内のデータを選択する。読み出し
データは出力Ｑ３に現れる。クロック信号Ｃｌｋ−Ｑ３
はアドレス読み出しレジスタＲａｄｄｒの増分を制御す
る。ＦＩＦＯレジスタの寸法は、データの入力と出力の
周波数の差に依存する。
み出しサイクルを制御する。読み出しアドレスポインタ
ＲａｄｄｒはＦＩＦＯ内のデータを選択する。読み出し
データは出力Ｑ３に現れる。クロック信号Ｃｌｋ−Ｑ３
はアドレス読み出しレジスタＲａｄｄｒの増分を制御す
る。ＦＩＦＯレジスタの寸法は、データの入力と出力の
周波数の差に依存する。
【００２２】ポインタＷａｄｄｒとＲａｄｄｒは、循環
アドレシングで動作する。ポインタＷａｄｄｒまたはポ
インタＲａｄｄｒのアドレスがＦＩＦＯレジスタの末尾
にあるときは、次のアドレスはＦＩＦＯレジスタの先頭
にある。アドレスポインタＷａｄｄｒとＲａｄｄｒが等
しければ、図２に示すＦＩＦＯに関連する状態レジスタ
２によって決定されるクリア信号が出る。そして書き込
みサイクルは使用不能になる。
アドレシングで動作する。ポインタＷａｄｄｒまたはポ
インタＲａｄｄｒのアドレスがＦＩＦＯレジスタの末尾
にあるときは、次のアドレスはＦＩＦＯレジスタの先頭
にある。アドレスポインタＷａｄｄｒとＲａｄｄｒが等
しければ、図２に示すＦＩＦＯに関連する状態レジスタ
２によって決定されるクリア信号が出る。そして書き込
みサイクルは使用不能になる。
【００２３】次に図３に示す４行４列のスイッチイング
配列を説明する。クロックＣｌｋｉｎバスとデータ入力
Ｄｉｎバスはスイッチイング要素ＦＩＦＯ００からＦＩ
ＦＯ３３を行毎に接続する。従ってこの例では、４本の
クロックバスとデータ入力バスすなわち、Ｄｉｎ０ Ｃ
ｌｋｉｎ０、Ｄｉｎ１ Ｃｌｋｉｎ１、Ｄｉｎ２ Ｃｌ
ｋｉｎ２、Ｄｉｎ３ Ｃｌｋｉｎ３、がある。
配列を説明する。クロックＣｌｋｉｎバスとデータ入力
Ｄｉｎバスはスイッチイング要素ＦＩＦＯ００からＦＩ
ＦＯ３３を行毎に接続する。従ってこの例では、４本の
クロックバスとデータ入力バスすなわち、Ｄｉｎ０ Ｃ
ｌｋｉｎ０、Ｄｉｎ１ Ｃｌｋｉｎ１、Ｄｉｎ２ Ｃｌ
ｋｉｎ２、Ｄｉｎ３ Ｃｌｋｉｎ３、がある。
【００２４】クロックＣｌｋｏｕｔバスとデータ出力Ｄ
ｏｕｔバスはスイッチイング要素ＦＩＦＯ００からＦＩ
ＦＯ３３を列毎に接続する。従って同様に各４本のバ
ス、すなわちＤｏｕｔ０ Ｃｌｋｏｕｔ０からＤｏｕｔ
３ Ｃｌｋｏｕｔ３まで、がある。
ｏｕｔバスはスイッチイング要素ＦＩＦＯ００からＦＩ
ＦＯ３３を列毎に接続する。従って同様に各４本のバ
ス、すなわちＤｏｕｔ０ Ｃｌｋｏｕｔ０からＤｏｕｔ
３ Ｃｌｋｏｕｔ３まで、がある。
【００２５】図３において、矢印で示す３つの非同期デ
ータ伝送が行われている。第１はＤｉｎ１とＤｏｕｔ１
の間、第２はＤｉｎ２とＤｏｕｔ２およびＤｏｕｔ０の
間、第３はＤｉｎ３とＤｏｕｔ３の間である。ある瞬間
には、各列で１ＦＩＦＯだけが読み出される。各行で
は、Ｄｉｎはスイッチイング要素ＦＩＦＯ００からＦＩ
ＦＯ３３までのどれかに転送することができる。
ータ伝送が行われている。第１はＤｉｎ１とＤｏｕｔ１
の間、第２はＤｉｎ２とＤｏｕｔ２およびＤｏｕｔ０の
間、第３はＤｉｎ３とＤｏｕｔ３の間である。ある瞬間
には、各列で１ＦＩＦＯだけが読み出される。各行で
は、Ｄｉｎはスイッチイング要素ＦＩＦＯ００からＦＩ
ＦＯ３３までのどれかに転送することができる。
【００２６】ＦＩＦＯ装置は次のようにして実現され
る。小さいＦＩＦＯは一般にメモリセルとしてレジスタ
セルを用いる。各レジスタセルには１６から２０のトラ
ンジスタが必要である。レジスタが復号を行って書き込
みおよび読み出しアドレスを発生し、ＦＩＦＯの出力を
出力バスに接続して「クリア」信号を発生するには、追
加の論理ブロックが必要である。
る。小さいＦＩＦＯは一般にメモリセルとしてレジスタ
セルを用いる。各レジスタセルには１６から２０のトラ
ンジスタが必要である。レジスタが復号を行って書き込
みおよび読み出しアドレスを発生し、ＦＩＦＯの出力を
出力バスに接続して「クリア」信号を発生するには、追
加の論理ブロックが必要である。
【００２７】寸法のより大きなＦＩＦＯは、レジスタセ
ルの代わりにメモリセルを用いて記憶要素の大きさを減
らす。二重ポート・メモリセルにはセル当たり８トラン
ジスタだけを備える。
ルの代わりにメモリセルを用いて記憶要素の大きさを減
らす。二重ポート・メモリセルにはセル当たり８トラン
ジスタだけを備える。
【００２８】図４は、スイッチイング配列として配置し
た４個の６４バイト二重ポートメモリを表す。各メモリ
のポート１とポート２は対称的で、それぞれ次の部分を
備える。すなわち、８本の線Ｄｉｎ−０からＤｉｎ−７
を備えるデータ入力、８本の線Ｄｏｕｔ−０からＤｏｕ
ｔ−７を備えるデータ出力、６４バイトから１バイトを
選択する６本のアドレス線、３状態出力を制御する出力
可能ＯＥ、読み出し／書き込み信号ＲＷ、クロックＣｌ
ｋ。
た４個の６４バイト二重ポートメモリを表す。各メモリ
のポート１とポート２は対称的で、それぞれ次の部分を
備える。すなわち、８本の線Ｄｉｎ−０からＤｉｎ−７
を備えるデータ入力、８本の線Ｄｏｕｔ−０からＤｏｕ
ｔ−７を備えるデータ出力、６４バイトから１バイトを
選択する６本のアドレス線、３状態出力を制御する出力
可能ＯＥ、読み出し／書き込み信号ＲＷ、クロックＣｌ
ｋ。
【００２９】レジスタセルと比べると、二重ポートメモ
リセルを用いる６４バイトＦＩＦＯの寸法は小さい。し
かし既知の配置では、二重ポートメモリの記憶要素が占
める面積は全メモリ面積の中で小さな部分である。これ
はメモリの記憶要素にアクセスするのに追加の論理ブロ
ックが必要なためである。
リセルを用いる６４バイトＦＩＦＯの寸法は小さい。し
かし既知の配置では、二重ポートメモリの記憶要素が占
める面積は全メモリ面積の中で小さな部分である。これ
はメモリの記憶要素にアクセスするのに追加の論理ブロ
ックが必要なためである。
【００３０】図４には６４バイトの二重ポートメモリを
示し、またその中の１個だけを詳細を示しており、各メ
モリは二つの３２バイトメモリセル３と４を備える。各
メモリセルの各ポートに、入力／出力バッファ回路５と
６、検出増幅器７と８、プレロード回路９と１０が接続
する。更に各二重ポートメモリの各ポートは、復号およ
びアドレス命令回路１１と１２、各メモリセルにアクセ
スするための語線命令要素１３と１４、Ｘ復号回路１５
と１６を備える。
示し、またその中の１個だけを詳細を示しており、各メ
モリは二つの３２バイトメモリセル３と４を備える。各
メモリセルの各ポートに、入力／出力バッファ回路５と
６、検出増幅器７と８、プレロード回路９と１０が接続
する。更に各二重ポートメモリの各ポートは、復号およ
びアドレス命令回路１１と１２、各メモリセルにアクセ
スするための語線命令要素１３と１４、Ｘ復号回路１５
と１６を備える。
【００３１】６４バイト二重ポートメモリの場合は、こ
れらの全てのブロックの合計面積はメモリの全面積の７
５％を占める。６４バイトメモリの記憶要素の面積は、
メモリの全面積の２５％である。
れらの全てのブロックの合計面積はメモリの全面積の７
５％を占める。６４バイトメモリの記憶要素の面積は、
メモリの全面積の２５％である。
【００３２】次に、この二重ポートメモリへのアクセス
について説明する。図４の４個の二重ポートメモリはス
イッチイング配列として配置され、この配列のＭ列とＭ
＋１列およびＮ行とＮ＋１行にある。
について説明する。図４の４個の二重ポートメモリはス
イッチイング配列として配置され、この配列のＭ列とＭ
＋１列およびＮ行とＮ＋１行にある。
【００３３】入力データバスＤｉｎ０−７とアドレスお
よび制御信号バスはメモリを行毎に接続する。アドレス
および制御信号バスと出力データバスＤｏｕｔ０−７
は、メモリを列毎に接続する。大きな集積スイッチイン
グ配列はこのような配置にすることはできない。
よび制御信号バスはメモリを行毎に接続する。アドレス
および制御信号バスと出力データバスＤｏｕｔ０−７
は、メモリを列毎に接続する。大きな集積スイッチイン
グ配列はこのような配置にすることはできない。
【００３４】メモリセルの面積と全面積との比率が悪い
ために、各メモリは非常に大きくなる。アドレスデータ
や行および列制御用のバスが多いために、経路係数は大
きい。電気特性はバスが長いために限られる。
ために、各メモリは非常に大きくなる。アドレスデータ
や行および列制御用のバスが多いために、経路係数は大
きい。電気特性はバスが長いために限られる。
【００３５】この発明の接続ピンを備えるメモリは、メ
モリセルの面積と全面積との比を非常に改善し、また電
気特性を改善した構造を持つ。一般にメモリは、語数と
語当たりのビット数の二つのパラメータで定義される。
モリセルの面積と全面積との比を非常に改善し、また電
気特性を改善した構造を持つ。一般にメモリは、語数と
語当たりのビット数の二つのパラメータで定義される。
【００３６】相互接続ピンを備えるメモリは、二重ポー
トメモリの網である。構造を定義するパラメータは、二
重ポートメモリ要素の語数と語当たりのビット数か、ま
たはメモリ要素の列数と行数である。スイッチイング配
列への応用では、各二重ポート・メモリブロックはＦＩ
ＦＯとして用いる。
トメモリの網である。構造を定義するパラメータは、二
重ポートメモリ要素の語数と語当たりのビット数か、ま
たはメモリ要素の列数と行数である。スイッチイング配
列への応用では、各二重ポート・メモリブロックはＦＩ
ＦＯとして用いる。
【００３７】この発明では、ＦＩＦＯ命令論理は相互結
合ピンメモリの外部にある。この発明の二重ポートメモ
リ網配列を図５に示す。これは図４に示す従来の配列の
部分に対応するスイッチイング配列の一部である。
合ピンメモリの外部にある。この発明の二重ポートメモ
リ網配列を図５に示す。これは図４に示す従来の配列の
部分に対応するスイッチイング配列の一部である。
【００３８】図５に示すように、各６４バイトのメモリ
は二つの３２バイト要素３と４を備え、これに入力バッ
ファ回路１５と語線命令回路１６が関連する。他方この
配置は、一つの出力バッファ回路１８、一つの検出増幅
器１９、一つのプレロード回路２０、一つの復号および
アドレス命令回路２１、各列に一つのＹ復号回路２２と
各行に一つの復号およびアドレス命令回路２３を備え
る。
は二つの３２バイト要素３と４を備え、これに入力バッ
ファ回路１５と語線命令回路１６が関連する。他方この
配置は、一つの出力バッファ回路１８、一つの検出増幅
器１９、一つのプレロード回路２０、一つの復号および
アドレス命令回路２１、各列に一つのＹ復号回路２２と
各行に一つの復号およびアドレス命令回路２３を備え
る。
【００３９】図５に示す各二重ポート・メモリブロック
は、書き込み専用ポートと読み出し専用ポートを備え
る。書き込みポートと読み出しポートは別個のアドレス
および制御信号を持つ。二重ポート・メモリブロック
は、関連する検出増幅器、プレロード、入力／出力ブロ
ックを含まない。
は、書き込み専用ポートと読み出し専用ポートを備え
る。書き込みポートと読み出しポートは別個のアドレス
および制御信号を持つ。二重ポート・メモリブロック
は、関連する検出増幅器、プレロード、入力／出力ブロ
ックを含まない。
【００４０】語線命令要素のアドレス復号器と制御信号
は、二重ポート・メモリブロックの一つの行に共通であ
る。各行のデータ命令および書き込み可能バスは、入力
バッファを渡って各二重ポートメモリを相互に接続す
る。書き込み可能信号は各入力バッファを独立に制御す
る。
は、二重ポート・メモリブロックの一つの行に共通であ
る。各行のデータ命令および書き込み可能バスは、入力
バッファを渡って各二重ポートメモリを相互に接続す
る。書き込み可能信号は各入力バッファを独立に制御す
る。
【００４１】プレロード、検出増幅器、出力ブロックは
一つの列に共通である。相互接続ピンメモリの各列は、
別個のアドレス復号器、語線命令装置、制御信号を備え
る。列方向には、データ出力信号用または制御信号用の
バスはない。
一つの列に共通である。相互接続ピンメモリの各列は、
別個のアドレス復号器、語線命令装置、制御信号を備え
る。列方向には、データ出力信号用または制御信号用の
バスはない。
【００４２】書き込みサイクルはメモリ配列の各行で独
立である。同じデータを、一つまたは複数の二重ポート
・メモリブロック内の同じアドレスに書き込むことがで
きる。これは書き込み可能信号で制御される。読み出し
サイクルは各列で独立である。１列からは１語だけが読
み出される。
立である。同じデータを、一つまたは複数の二重ポート
・メモリブロック内の同じアドレスに書き込むことがで
きる。これは書き込み可能信号で制御される。読み出し
サイクルは各列で独立である。１列からは１語だけが読
み出される。
【００４３】図６はこの発明の一つのメモリセルの詳細
と、書き込みおよび読み出しサイクルにアクセスする論
理ブロックを示す。図６はビットＤｉｎ−０を表す。
と、書き込みおよび読み出しサイクルにアクセスする論
理ブロックを示す。図６はビットＤｉｎ−０を表す。
【００４４】これは１列に配置した６４個のメモリセル
３０を備え、各メモリセルは１対のトランジスタＴ１と
Ｔ２とその間に設けた反転増幅器３１で構成し、これら
は語線３２と３３に接続し、語線３２と３３は対応する
入力バッファ回路１５に接続する。図６には第１セルだ
け詳細に示す。
３０を備え、各メモリセルは１対のトランジスタＴ１と
Ｔ２とその間に設けた反転増幅器３１で構成し、これら
は語線３２と３３に接続し、語線３２と３３は対応する
入力バッファ回路１５に接続する。図６には第１セルだ
け詳細に示す。
【００４５】入力バッファ回路１５は３状態回路であっ
て、行データ入力用のバス３４に接続するデータ入力Ｄ
ｉｎ−０、列選択回路３５の出力に接続する書き込み可
能命令入力ＷＥ、入力信号Ｄｉｎ−０とＷＥの状態の関
数である相補状態Ｄ０を出す二つの出力を含む。
て、行データ入力用のバス３４に接続するデータ入力Ｄ
ｉｎ−０、列選択回路３５の出力に接続する書き込み可
能命令入力ＷＥ、入力信号Ｄｉｎ−０とＷＥの状態の関
数である相補状態Ｄ０を出す二つの出力を含む。
【００４６】書き込み線３２と３３は、ＦＩＦＯのビッ
トＤｉｎ０の６４セルにだけ接続する。他の書き込み線
（図示せず）は、この発明の相互接続ピンメモリの同じ
列の他のＦＩＦＯに接続する。
トＤｉｎ０の６４セルにだけ接続する。他の書き込み線
（図示せず）は、この発明の相互接続ピンメモリの同じ
列の他のＦＩＦＯに接続する。
【００４７】各メモリセル３０は更に別の１対のトラン
ジスタＴ３とＴ４とその間に設けた反転増幅器３６を備
え、それぞれ二つの読み出し線３７と３８に接続する。
これらの読み出し線は関連するＦＩＦＯの一つの列の全
てのセルに接続するだけでなく、相互接続ピンメモリの
一つの列の他のＦＩＦＯの対応する列のセルにも接続す
る。
ジスタＴ３とＴ４とその間に設けた反転増幅器３６を備
え、それぞれ二つの読み出し線３７と３８に接続する。
これらの読み出し線は関連するＦＩＦＯの一つの列の全
てのセルに接続するだけでなく、相互接続ピンメモリの
一つの列の他のＦＩＦＯの対応する列のセルにも接続す
る。
【００４８】一つの列の読み出し線３７と３８はプレロ
ード回路２０、検出増幅器１９、出力バッファ回路１８
に接続する。これらは相互接続ピン配列のこの列に共通
である。
ード回路２０、検出増幅器１９、出力バッファ回路１８
に接続する。これらは相互接続ピン配列のこの列に共通
である。
【００４９】この配置に更に復号および書き込みアドレ
ス命令回路２３が接続し、その入力に行のアドレスを受
け、その出力は、語線命令回路１６を経てＦＩＦＯの行
の書き込みトランジスタＴ１とＴ２の対に接続する。復
号および書き込みアドレス命令回路２３自体は、相互接
続ピンメモリのＦＩＦＯの一つの行に共通であり、クロ
ック信号Ｃｌｋを語線命令回路１６に与える。
ス命令回路２３が接続し、その入力に行のアドレスを受
け、その出力は、語線命令回路１６を経てＦＩＦＯの行
の書き込みトランジスタＴ１とＴ２の対に接続する。復
号および書き込みアドレス命令回路２３自体は、相互接
続ピンメモリのＦＩＦＯの一つの行に共通であり、クロ
ック信号Ｃｌｋを語線命令回路１６に与える。
【００５０】一つのＦＩＦＯに共通な検出および読み出
し回路２１はその入力に列アドレスを受け、その出力は
語読み出し線命令回路２２を経て読み出しトランジスタ
Ｔ３とＴ４の対に接続する。その命令入力にはクロック
信号Ｃｌｋを受ける。
し回路２１はその入力に列アドレスを受け、その出力は
語読み出し線命令回路２２を経て読み出しトランジスタ
Ｔ３とＴ４の対に接続する。その命令入力にはクロック
信号Ｃｌｋを受ける。
【００５１】書き込みポート： 入力データバス３４の
Ｄｉｎ−０からＤｉｎ−７は、各二重ポート・メモリブ
ロック３と４（図５）の入力バッファ１５にビット毎に
接続する。書き込みビット線３２と３３は、各二重ポー
ト・メモリブロック内で分離している。書き込み可能信
号ＷＥは、入力バッファ１５の出力状態をバッファ毎に
制御する。復号および書き込みアドレス命令回路２３は
行アドレスを復号し、一つの行の全ての二重ポート・メ
モリブロック内の対応する語線を選択する。
Ｄｉｎ−０からＤｉｎ−７は、各二重ポート・メモリブ
ロック３と４（図５）の入力バッファ１５にビット毎に
接続する。書き込みビット線３２と３３は、各二重ポー
ト・メモリブロック内で分離している。書き込み可能信
号ＷＥは、入力バッファ１５の出力状態をバッファ毎に
制御する。復号および書き込みアドレス命令回路２３は
行アドレスを復号し、一つの行の全ての二重ポート・メ
モリブロック内の対応する語線を選択する。
【００５２】読み出しポート： 復号および読み出しア
ドレス命令回路２１は列のアドレスを復号し、二重ポー
ト・メモリブロックのその列内の対応する語線を選択す
る。メモリセルを接続する読み出しビット線３７と３８
は一つの列に共通である。読み出しビット線は検出増幅
器１９とプレロード回路２０に接続する。
ドレス命令回路２１は列のアドレスを復号し、二重ポー
ト・メモリブロックのその列内の対応する語線を選択す
る。メモリセルを接続する読み出しビット線３７と３８
は一つの列に共通である。読み出しビット線は検出増幅
器１９とプレロード回路２０に接続する。
【００５３】ＦＩＦＯのこの部分の動作は次の通りであ
る。
る。
【００５４】書き込みサイクル： 図７のチャートで示
すように、行アドレスが語線を選択する。クロック信号
Ｃｌｋの間は、語線信号は活性であり、その語線の全て
のトランジスタＴ１とＴ２は導通である。一つの行に共
通の列選択回路３５は、選択された全ての二重ポート・
メモリブロックの書き込み可能信号ＷＥを発生する。各
二重ポート・メモリブロックは別個の書き込み可能線を
持つ。書き込み可能が活性であれば、書き込みビット線
３２と３３はＤｉｎ−０に従って対応するレベル０１ま
たは１０に設定される。データ入力は対応するメモリセ
ル３０に転送される。書き込み可能信号ＷＥが不活性で
あれば、ビット線３２と３３は高インピーダンスレベル
であり、メモリビットセルは割り付けられない。
すように、行アドレスが語線を選択する。クロック信号
Ｃｌｋの間は、語線信号は活性であり、その語線の全て
のトランジスタＴ１とＴ２は導通である。一つの行に共
通の列選択回路３５は、選択された全ての二重ポート・
メモリブロックの書き込み可能信号ＷＥを発生する。各
二重ポート・メモリブロックは別個の書き込み可能線を
持つ。書き込み可能が活性であれば、書き込みビット線
３２と３３はＤｉｎ−０に従って対応するレベル０１ま
たは１０に設定される。データ入力は対応するメモリセ
ル３０に転送される。書き込み可能信号ＷＥが不活性で
あれば、ビット線３２と３３は高インピーダンスレベル
であり、メモリビットセルは割り付けられない。
【００５５】読み出しサイクル： 読み出しサイクルは
クロック信号Ｃｌｋで制御される。サイクルの初めに、
読み出しビット線３７と３８はプレロードされる。図８
に示すように、列アドレスは一つの列の二重ポート・メ
モリブロック内の語線を選択する。トランジスタＴ３と
Ｔ４は、語線とクロック信号Ｃｌｋが活性の時は導通で
ある。選択されたメモリセルの内容は読み出しビット線
３７と３８で転送される。検出増幅器１９は信号を増幅
し、出力バッファ１８上に出力データＤｏｕｔ−０を発
生する。
クロック信号Ｃｌｋで制御される。サイクルの初めに、
読み出しビット線３７と３８はプレロードされる。図８
に示すように、列アドレスは一つの列の二重ポート・メ
モリブロック内の語線を選択する。トランジスタＴ３と
Ｔ４は、語線とクロック信号Ｃｌｋが活性の時は導通で
ある。選択されたメモリセルの内容は読み出しビット線
３７と３８で転送される。検出増幅器１９は信号を増幅
し、出力バッファ１８上に出力データＤｏｕｔ−０を発
生する。
【００５６】図９は、この発明の相互接続ピンメモリの
別の形を示す。この配置は図６で説明したものと似てい
るが、異なるところは、相互接続ピンメモリの一つの列
の逐次のＦＩＦＯ装置のビットの間をスイッチ４０で接
続し、逐次のＦＩＦＯの対応する二つの語の書き込み線
３２と３３を接続して、必要であればＦＩＦＯの記憶容
量を上げるものである。スイッチ４０は実際上各語線に
接続するトランジスタであって、相互接続ピンメモリを
構成する場合は外部から制御される。
別の形を示す。この配置は図６で説明したものと似てい
るが、異なるところは、相互接続ピンメモリの一つの列
の逐次のＦＩＦＯ装置のビットの間をスイッチ４０で接
続し、逐次のＦＩＦＯの対応する二つの語の書き込み線
３２と３３を接続して、必要であればＦＩＦＯの記憶容
量を上げるものである。スイッチ４０は実際上各語線に
接続するトランジスタであって、相互接続ピンメモリを
構成する場合は外部から制御される。
【００５７】ここに説明した配置により、シリコンの面
積が従来の二重ポート相互接続ピンメモリのほぼ１／４
しか必要としない相互接続ピンメモリを得ることができ
る。更にＦＩＦＯ装置を制御する論理回路の主要な部分
は、相互接続ピンメモリの外部にある。
積が従来の二重ポート相互接続ピンメモリのほぼ１／４
しか必要としない相互接続ピンメモリを得ることができ
る。更にＦＩＦＯ装置を制御する論理回路の主要な部分
は、相互接続ピンメモリの外部にある。
【００５８】以上の説明に関して更に以下の項を開示す
る。 １． 先入れ先出し装置として用いる二重ポート・スイ
ッチイングメモリの配列を備える相互接続ピンを持つメ
モリであって、前記メモリ配列の各二重ポートメモリ
３，４は、別個のアドレスおよび制御信号を備える書き
込み専用ポート１５，２３，３２，３３，３４，３５と
読み出し専用ポート１８，１９，２０，２１，３７，３
８を備えることを特徴とするメモリ。
る。 １． 先入れ先出し装置として用いる二重ポート・スイ
ッチイングメモリの配列を備える相互接続ピンを持つメ
モリであって、前記メモリ配列の各二重ポートメモリ
３，４は、別個のアドレスおよび制御信号を備える書き
込み専用ポート１５，２３，３２，３３，３４，３５と
読み出し専用ポート１８，１９，２０，２１，３７，３
８を備えることを特徴とするメモリ。
【００５９】２． 各二重ポートメモリの書き込みポー
トは、データ入力バス３４にビット毎に接続する入力バ
ッファ１５と、前記入力バッファ１５と前記メモリのビ
ットのメモリ要素３０の間に接続する前記二重ポートメ
モリの各ビット用の別個の書き込みビット線３２，３３
と、各行のバッファ毎に別個の、対応する書き込み可能
（ＷＥ）信号を書き込みバッファに与えるための書き込
み可能線によって二重ポートメモリの各行の入力バッフ
ァに接続する列選択回路３５と、二重ポートメモリの各
行に共通であって行アドレスを復号するためと前記メモ
リ配列の一つの行から全ての前記二重ポートメモリ内の
対応する語線を選択するための復号および書き込みアド
レス命令回路２３とを特徴とする、第１項記載の相互接
続ピンを持つメモリ。
トは、データ入力バス３４にビット毎に接続する入力バ
ッファ１５と、前記入力バッファ１５と前記メモリのビ
ットのメモリ要素３０の間に接続する前記二重ポートメ
モリの各ビット用の別個の書き込みビット線３２，３３
と、各行のバッファ毎に別個の、対応する書き込み可能
（ＷＥ）信号を書き込みバッファに与えるための書き込
み可能線によって二重ポートメモリの各行の入力バッフ
ァに接続する列選択回路３５と、二重ポートメモリの各
行に共通であって行アドレスを復号するためと前記メモ
リ配列の一つの行から全ての前記二重ポートメモリ内の
対応する語線を選択するための復号および書き込みアド
レス命令回路２３とを特徴とする、第１項記載の相互接
続ピンを持つメモリ。
【００６０】３． 各二重ポートメモリの読み出しポー
トは、前記列のアドレスを復号するためと前記メモリ配
列の各列の前記二重ポートメモリに共通な読み出しビッ
ト線３７，３８から前記二重ポートメモリの列内の対応
する語線を選択するための復号および読み出しアドレス
命令回路２１を備え、前記読み出しビット線３７，３８
は二重ポートメモリの各列に共通な検出増幅器１９に接
続することを特徴とする、第１項および第２項記載の相
互接続ピンを持つメモリ。
トは、前記列のアドレスを復号するためと前記メモリ配
列の各列の前記二重ポートメモリに共通な読み出しビッ
ト線３７，３８から前記二重ポートメモリの列内の対応
する語線を選択するための復号および読み出しアドレス
命令回路２１を備え、前記読み出しビット線３７，３８
は二重ポートメモリの各列に共通な検出増幅器１９に接
続することを特徴とする、第１項および第２項記載の相
互接続ピンを持つメモリ。
【００６１】４． 前記メモリ配列の二重ポートメモリ
の各列に共通なプレロード回路２０と出力バッファ回路
１８を更に備えることを特徴とする、第３項記載の相互
接続ピンを持つメモリ。 ５． 前記配列の一つの列の前記二重ポートメモリの書
き込み線３２，３３は、一つの二重ポートメモリの容量
およびそれが構成する先入れ先出し装置の容量を必要に
応じて修正するための外部制御のスイッチ４０で相互接
続する、第２項から第４項のいずれかに記載の相互接続
ピンを持つメモリ。
の各列に共通なプレロード回路２０と出力バッファ回路
１８を更に備えることを特徴とする、第３項記載の相互
接続ピンを持つメモリ。 ５． 前記配列の一つの列の前記二重ポートメモリの書
き込み線３２，３３は、一つの二重ポートメモリの容量
およびそれが構成する先入れ先出し装置の容量を必要に
応じて修正するための外部制御のスイッチ４０で相互接
続する、第２項から第４項のいずれかに記載の相互接続
ピンを持つメモリ。
【００６２】６． 先入れ先出し装置として用いる二重
ポート・スイッチイングメモリの配列を備える相互接続
ピンを持つメモリであって、前記メモリ配列の各二重ポ
ートメモリ３，４は、別個のアドレスおよび制御信号を
備える書き込み専用ポート１５，２３と読み出し専用ポ
ート１８，１９，２０，２１を備えることを特徴とする
メモリ。
ポート・スイッチイングメモリの配列を備える相互接続
ピンを持つメモリであって、前記メモリ配列の各二重ポ
ートメモリ３，４は、別個のアドレスおよび制御信号を
備える書き込み専用ポート１５，２３と読み出し専用ポ
ート１８，１９，２０，２１を備えることを特徴とする
メモリ。
この発明は、例示を用いた説明と次の図面を参照すれば
よく理解できるものである。
よく理解できるものである。
【図１】既知の型の非同期転送モードスイッチイング配
列の線図。
列の線図。
【図２】図１の配列の構造に含まれるスイッチイング要
素の線図。
素の線図。
【図３】４行４列のスイッチイング要素を備える既知の
型のスイッチイング配列の詳細な線図。
型のスイッチイング配列の詳細な線図。
【図４】従来の型の二重ポートメモリ網の内部構造の部
分図。
分図。
【図５】この発明の二重ポートメモリ網の内部構造の部
分図。
分図。
【図６】図５のメモリ網の一つの列の図。
【図７】書き込みサイクルの信号を表すチャート。
【図８】読み出しサイクルの信号を表すチャート。
【図９】この発明のメモリ網の構成の一変形の図。
１ スイッチイング配列 ２ 状態レジスタ ３，４ ３２バイトメモリセル ５，６ 入力／出力バッファ回路 ７，８ 検出増幅器 ９，１０ プレロード回路 １１，１２ 復号およびアドレス命令回路 １３，１４ 語線命令要素 １５ Ｘ復号回路、入力バッファ回路 １６ Ｘ復号回路、語書き込み線命令回路 １８ 出力バッファ回路 １９ 検出増幅器 ２０ プレロード回路 ２１ 復号および読み出しアドレス回路 ２２ 語読み出し線命令回路 ２３ 復号および書き込みアドレス回路 ３０ メモリセル ３１ 反転増幅器 ３２，３３ 語線 ３４ 行データ入力バス ３５ 列選択回路 ３６ 反転増幅器 ３７，３８ 読み出し線 ４０ スイッチ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年７月２１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
Claims (1)
- 【請求項１】 先入れ先出し装置として用いる二重ポー
ト・スイッチイングメモリの配列を備える相互接続ピン
を持つメモリであって、前記メモリ配列の各二重ポート
メモリ（３，４）は、別個のアドレスおよび制御信号を
備える書き込み専用ポート（１５，２３，３２，３３，
３４，３５）と読み出し専用ポート（１８，１９，２
０，２１，３７，３８）を備えることを特徴とするメモ
リ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9302330 | 1993-03-01 | ||
| FR9302330A FR2702322B1 (fr) | 1993-03-01 | 1993-03-01 | Mémoire à points d'interconnexion notamment pour la mise en communication de terminaux de télécommunication fonctionnant à des fréquences différentes. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758755A true JPH0758755A (ja) | 1995-03-03 |
Family
ID=9444529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3144094A Pending JPH0758755A (ja) | 1993-03-01 | 1994-03-01 | 異なる周波数で動作する通信端子を接続する相互接続ピンメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5475644A (ja) |
| EP (1) | EP0617530B1 (ja) |
| JP (1) | JPH0758755A (ja) |
| DE (1) | DE69425339T2 (ja) |
| FR (1) | FR2702322B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2736737B1 (fr) * | 1995-07-12 | 1997-08-14 | Alcatel Nv | Dispositif de gestion de relations entre des objets |
| DE10050980A1 (de) * | 2000-10-13 | 2002-05-02 | Systemonic Ag | Speicherkonfiguration mit I/O-Unterstützung |
| US6633972B2 (en) * | 2001-06-07 | 2003-10-14 | Intel Corporation | Method and apparatus for utilizing static queues in processor staging |
| US6594194B2 (en) * | 2001-07-11 | 2003-07-15 | Sun Microsystems, Inc. | Memory array with common word line |
| FR2871922A1 (fr) * | 2004-06-17 | 2005-12-23 | St Microelectronics Sa | Cellule de memoire vive a encombrement et complexite reduits |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118187B2 (ja) * | 1985-05-27 | 1995-12-18 | 松下電器産業株式会社 | 先入れ先出し記憶装置 |
| CA1254982A (en) * | 1986-05-14 | 1989-05-30 | Northern Telecom Limited | Method of and switch for switching information |
| JP2627903B2 (ja) * | 1987-09-18 | 1997-07-09 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| JPH0760595B2 (ja) * | 1988-01-12 | 1995-06-28 | 日本電気株式会社 | 半導体メモリ |
| JPH02168496A (ja) * | 1988-09-14 | 1990-06-28 | Kawasaki Steel Corp | 半導体メモリ回路 |
| US5027326A (en) * | 1988-11-10 | 1991-06-25 | Dallas Semiconductor Corporation | Self-timed sequential access multiport memory |
-
1993
- 1993-03-01 FR FR9302330A patent/FR2702322B1/fr not_active Expired - Fee Related
-
1994
- 1994-03-01 JP JP3144094A patent/JPH0758755A/ja active Pending
- 1994-03-01 DE DE69425339T patent/DE69425339T2/de not_active Expired - Fee Related
- 1994-03-01 EP EP94400435A patent/EP0617530B1/en not_active Expired - Lifetime
- 1994-03-01 US US08/204,111 patent/US5475644A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5475644A (en) | 1995-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040413 |