JP2002010221A - 映像フォーマット変換方法および撮像装置 - Google Patents
映像フォーマット変換方法および撮像装置Info
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Abstract
(57)【要約】
【課題】 ２倍速の基本クロック発振器を使用せず、複
雑な端数画素の処理も行わずにフレームレートを２倍に
設定し、倍速走査出力できるフォーマット変換方法と、
この方法を用いた撮像装置の提供を目的とする。 【解決手段】 映像信号を所定の期間保持できるフレー
ムメモリ１２と、画素単位でフレームメモリ１２からの
信号出力タイミングを制御できるメモリ制御部１３を設
け、映像信号の有効水平画素数、有効走査線数（有効画
素領域）、および基本クロックを保持したまま総画素数
を半分にすることで倍速走査を行い、水平総画素数を整
数とし端数画素をださないように総走査線数を変更した
映像フォーマットに信号を変換するので、消費電力の大
きい倍速の基本クロック発振器を使用せずに、かつ複雑
な端数画素の処理も行わずに、簡易に倍速走査出力を行
うことができる。
雑な端数画素の処理も行わずにフレームレートを２倍に
設定し、倍速走査出力できるフォーマット変換方法と、
この方法を用いた撮像装置の提供を目的とする。 【解決手段】 映像信号を所定の期間保持できるフレー
ムメモリ１２と、画素単位でフレームメモリ１２からの
信号出力タイミングを制御できるメモリ制御部１３を設
け、映像信号の有効水平画素数、有効走査線数（有効画
素領域）、および基本クロックを保持したまま総画素数
を半分にすることで倍速走査を行い、水平総画素数を整
数とし端数画素をださないように総走査線数を変更した
映像フォーマットに信号を変換するので、消費電力の大
きい倍速の基本クロック発振器を使用せずに、かつ複雑
な端数画素の処理も行わずに、簡易に倍速走査出力を行
うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、映像信号のフレー
ムレートを可変して出力するための映像フォーマット変
換方法、および撮像装置に関する。
ムレートを可変して出力するための映像フォーマット変
換方法、および撮像装置に関する。
【０００２】
【従来の技術】フレームレートの低い撮像信号をモニタ
などに出力した場合、画面のちらつきのために出力を確
認し難い場合がある。このような場合、フレームレート
を２倍に変換し、倍速走査を行うことで出力画面を見や
すくすることができる。
などに出力した場合、画面のちらつきのために出力を確
認し難い場合がある。このような場合、フレームレート
を２倍に変換し、倍速走査を行うことで出力画面を見や
すくすることができる。
【０００３】従来規格のフレームレート変換は、総走査
線数は変更せずに水平帰線消去期間の画素数を削減し、
水平総画素数を半分にすることでフレームレートを２倍
に変換していた。
線数は変更せずに水平帰線消去期間の画素数を削減し、
水平総画素数を半分にすることでフレームレートを２倍
に変換していた。
【０００４】また、他の方法として、倍速走査の時は基
本クロックを２倍速にする方法が用いられていた。
本クロックを２倍速にする方法が用いられていた。
【０００５】
【発明が解決しようとする課題】ところが従来の倍速走
査において、２倍速の基本クロック発振器を使用する方
法ではコスト、消費電力が増大してしまうという問題が
あった。
査において、２倍速の基本クロック発振器を使用する方
法ではコスト、消費電力が増大してしまうという問題が
あった。
【０００６】また、水平総画素数を半分にする方法で
は、例えばＨＤ規格の７２０Ｐ（Ｐ：プログレッシブ、
以下Ｐと略す）方式のフレームレート２４Ｈｚの場合、
水平総画素数４１２５画素というように水平総画素数が
奇数となっている。
は、例えばＨＤ規格の７２０Ｐ（Ｐ：プログレッシブ、
以下Ｐと略す）方式のフレームレート２４Ｈｚの場合、
水平総画素数４１２５画素というように水平総画素数が
奇数となっている。
【０００７】故に、水平総画素数を半分にすると、２０
６２．５画素というように端数となってしまい、複雑な
端数画素の処理を行わなければならないという問題があ
った。
６２．５画素というように端数となってしまい、複雑な
端数画素の処理を行わなければならないという問題があ
った。
【０００８】本発明は上記の問題を解決するためのもの
で、２倍速の基本クロック発振器を使用せずに、かつ複
雑な端数画素の処理も行わずにフレームレートを２倍に
設定し、倍速走査出力を行うことのできる変換方法と、
この方法を用いた撮像装置の提供を目的とする。
で、２倍速の基本クロック発振器を使用せずに、かつ複
雑な端数画素の処理も行わずにフレームレートを２倍に
設定し、倍速走査出力を行うことのできる変換方法と、
この方法を用いた撮像装置の提供を目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明では、有効水平画素数、有効走査線数（有効画
素領域）、および基本クロックを保持したまま総画素数
を半分にすることで倍速走査を行い、水平総画素数を整
数とするように総走査線数を変更した映像フォーマット
に変換することで、端数画素をださないように構成した
ものである。
に本発明では、有効水平画素数、有効走査線数（有効画
素領域）、および基本クロックを保持したまま総画素数
を半分にすることで倍速走査を行い、水平総画素数を整
数とするように総走査線数を変更した映像フォーマット
に変換することで、端数画素をださないように構成した
ものである。
【００１０】また、ＣＣＤの駆動そのものについて、有
効水平画素数、有効走査線数（有効画素領域）、および
基本クロックを保持したまま総画素数を半分にするよう
駆動し、水平総画素数を整数とするように総走査線数を
変更した映像フォーマットで出力することで、変換装置
なしで倍速変換できるように構成したものである。
効水平画素数、有効走査線数（有効画素領域）、および
基本クロックを保持したまま総画素数を半分にするよう
駆動し、水平総画素数を整数とするように総走査線数を
変更した映像フォーマットで出力することで、変換装置
なしで倍速変換できるように構成したものである。
【００１１】
【発明の実施の形態】本発明の第１の発明は、倍速走査
の際、映像信号の有効水平画素数、有効走査線数、およ
び基本クロックを保持したまま総画素数を半分にし、水
平帰線消去期間と垂直帰線消去期間を端数画素をださな
いように設定する映像フォーマット変換装置であり、端
数画素が出現しないので複雑な処理なしに表示デバイス
等に倍速出力できるという作用を有する。
の際、映像信号の有効水平画素数、有効走査線数、およ
び基本クロックを保持したまま総画素数を半分にし、水
平帰線消去期間と垂直帰線消去期間を端数画素をださな
いように設定する映像フォーマット変換装置であり、端
数画素が出現しないので複雑な処理なしに表示デバイス
等に倍速出力できるという作用を有する。
【００１２】本発明の第２の発明は、被写体を撮像し所
定規格の撮像信号を出力する撮像部と、倍速走査の際に
撮像信号の有効水平画素数、有効走査線数、および基本
クロックを保持したまま総画素数を半分にし、水平帰線
消去期間と垂直帰線消去期間の画素数が端数とならない
ように、水平総画素数と総走査線数を変更して出力する
映像フォーマット変換部とを備えており、基本クロック
はそのままで端数画素のない倍速出力を得られるので、
撮像装置のビューファインダで簡単にフレームレートを
高めた画像を確認できるという作用を有する。
定規格の撮像信号を出力する撮像部と、倍速走査の際に
撮像信号の有効水平画素数、有効走査線数、および基本
クロックを保持したまま総画素数を半分にし、水平帰線
消去期間と垂直帰線消去期間の画素数が端数とならない
ように、水平総画素数と総走査線数を変更して出力する
映像フォーマット変換部とを備えており、基本クロック
はそのままで端数画素のない倍速出力を得られるので、
撮像装置のビューファインダで簡単にフレームレートを
高めた画像を確認できるという作用を有する。
【００１３】本発明の第３の発明は、被写体を撮像し所
定規格の撮像信号を出力する固体撮像素子と、撮像信号
の有効水平画素数、有効走査線数、基本クロックを保持
したまま総画素数を半分にしフレームレートを２倍にす
る方法において、水平帰線消去期間と垂直帰線消去期間
の画素数が端数とならないように、水平総画素数と垂直
総走査線数を変更して出力するよう固体撮像素子を駆動
する駆動制御部とを備えており、撮像装置から直接に倍
速出力が得られるため、高価なフレームメモリ等で構成
されるフォーマット変換装置を必要とせずに、フレーム
レートを２倍にできるという作用を有する。
定規格の撮像信号を出力する固体撮像素子と、撮像信号
の有効水平画素数、有効走査線数、基本クロックを保持
したまま総画素数を半分にしフレームレートを２倍にす
る方法において、水平帰線消去期間と垂直帰線消去期間
の画素数が端数とならないように、水平総画素数と垂直
総走査線数を変更して出力するよう固体撮像素子を駆動
する駆動制御部とを備えており、撮像装置から直接に倍
速出力が得られるため、高価なフレームメモリ等で構成
されるフォーマット変換装置を必要とせずに、フレーム
レートを２倍にできるという作用を有する。
【００１４】以下、本発明の実施の形態について、図面
を用いて説明する。
を用いて説明する。
【００１５】なお、本実施の形態においては説明を簡単
にするため、ＨＤ規格で定められている７２０Ｐ（フレ
ームレート：２４Ｈｚ）の映像方式を例にする。この場
合、有効水平画素数が１２８０画素、有効走査線数は７
２０本、総画素数は３０９３７５０画素（４１２５画素
×７５０ライン）である（図２）。
にするため、ＨＤ規格で定められている７２０Ｐ（フレ
ームレート：２４Ｈｚ）の映像方式を例にする。この場
合、有効水平画素数が１２８０画素、有効走査線数は７
２０本、総画素数は３０９３７５０画素（４１２５画素
×７５０ライン）である（図２）。
【００１６】このフォーマットの場合、倍速時の総画素
数は、３０９３７５０／２＝１５４６８７５画素とな
る。倍速走査において従来例にあるように単純に水平総
画素数を半分にすると、４１２５／２＝２０６２．５画
素となり端数がでる。基本クロックを変えずに出力する
ためには、複雑な端数画素の処理を行わなければならな
い。
数は、３０９３７５０／２＝１５４６８７５画素とな
る。倍速走査において従来例にあるように単純に水平総
画素数を半分にすると、４１２５／２＝２０６２．５画
素となり端数がでる。基本クロックを変えずに出力する
ためには、複雑な端数画素の処理を行わなければならな
い。
【００１７】（実施の形態１）図１は、本発明の実施の
形態１によるフォーマット変換方法の１実施例の構成図
である。
形態１によるフォーマット変換方法の１実施例の構成図
である。
【００１８】図１において１１はＡ／Ｄ変換器であり、
映像信号ａ１をディジタル変換しディジタル信号ｂ１を
出力する。
映像信号ａ１をディジタル変換しディジタル信号ｂ１を
出力する。
【００１９】１２は映像信号を所定の期間保持できるフ
レームメモリであり、ディジタル信号ｂ１を１フレーム
分保持する。
レームメモリであり、ディジタル信号ｂ１を１フレーム
分保持する。
【００２０】通常走査時（フレームレート：２４Ｈｚ）
には、メモリ制御部１３が制御信号ｄ１でフレームメモ
リ１２を制御し、ディジタル信号ｂ１がそのままフレー
ムメモリ１２より出力ディジタル信号ｃ１として出力さ
れるようにする。
には、メモリ制御部１３が制御信号ｄ１でフレームメモ
リ１２を制御し、ディジタル信号ｂ１がそのままフレー
ムメモリ１２より出力ディジタル信号ｃ１として出力さ
れるようにする。
【００２１】倍速走査時（フレームレート：４８Ｈｚ）
には、画素単位でフレームメモリ１２からの信号出力タ
イミングを制御できるメモリ制御部１３が、水平帰線消
去期間を５９５画素に減少させ、垂直帰線消去期間を１
０５ラインに増加させるよう、フレームメモリ１２から
の出力を制御信号ｄ１で制御する。
には、画素単位でフレームメモリ１２からの信号出力タ
イミングを制御できるメモリ制御部１３が、水平帰線消
去期間を５９５画素に減少させ、垂直帰線消去期間を１
０５ラインに増加させるよう、フレームメモリ１２から
の出力を制御信号ｄ１で制御する。
【００２２】すなわち、図２に示す１フレームの信号
を、図３に示すようにＷ１、Ｗ２、・・・のタイミング
でフレームメモリ１２に書き込み、読み出しはＲ１を２
回、Ｒ２を２回、・・・というように、２フレーム繰り
返して読み出す。
を、図３に示すようにＷ１、Ｗ２、・・・のタイミング
でフレームメモリ１２に書き込み、読み出しはＲ１を２
回、Ｒ２を２回、・・・というように、２フレーム繰り
返して読み出す。
【００２３】このとき、出力信号の水平総画素数は１８
７５画素、総走査線数は８２５ライン、総画素数も１５
４６８７５と変換前の総画素数の半分となり、有効画面
領域（１２８０画素×７２０ライン）はそのまま保存さ
れている（図４）。
７５画素、総走査線数は８２５ライン、総画素数も１５
４６８７５と変換前の総画素数の半分となり、有効画面
領域（１２８０画素×７２０ライン）はそのまま保存さ
れている（図４）。
【００２４】基本クロックは同じで、かつ総画素数が半
分になるため、フレームメモリ１２から出力されるディ
ジタル信号ｃ１は、２４フレームが倍速化され４８フレ
ームになっており、フリッカの軽減された見やすい映像
となっている。
分になるため、フレームメモリ１２から出力されるディ
ジタル信号ｃ１は、２４フレームが倍速化され４８フレ
ームになっており、フリッカの軽減された見やすい映像
となっている。
【００２５】また、本実施例のメモリ制御部１３におい
て総画素数を半分にし、水平帰線消去期間を９５画素、
垂直帰線消去期間を４０５ラインとなるようフレームメ
モリ１２の出力を設定しても、総水平画素数は１３７５
画素、総走査線数は１１２５ライン、総画素数は１５４
６８７５となり、有効画面領域（１２８０画素×７２０
ライン）はそのまま保存され、同様の効果が得られる。
て総画素数を半分にし、水平帰線消去期間を９５画素、
垂直帰線消去期間を４０５ラインとなるようフレームメ
モリ１２の出力を設定しても、総水平画素数は１３７５
画素、総走査線数は１１２５ライン、総画素数は１５４
６８７５となり、有効画面領域（１２８０画素×７２０
ライン）はそのまま保存され、同様の効果が得られる。
【００２６】以上のように本実施の形態によれば、倍速
走査時にも基本クロックと有効画面領域はそのまま保存
した形で、総水平画素数と総走査線数を変更するだけの
フォーマット変換を行うので、簡易に倍速走査出力が可
能となる。
走査時にも基本クロックと有効画面領域はそのまま保存
した形で、総水平画素数と総走査線数を変更するだけの
フォーマット変換を行うので、簡易に倍速走査出力が可
能となる。
【００２７】（実施の形態２）図５は、本発明の実施の
形態２による撮像装置の構成図である。
形態２による撮像装置の構成図である。
【００２８】図５において５５は撮像部であり、被写体
を撮像して映像信号ａ５を出力する。
を撮像して映像信号ａ５を出力する。
【００２９】５１はＡ／Ｄ変換器であり、映像信号ａ５
をディジタル変換しディジタル信号ｂ５を出力する。
をディジタル変換しディジタル信号ｂ５を出力する。
【００３０】５２は映像信号を所定の期間保持できるフ
レームメモリであり、ディジタル信号ｂ５を１フレーム
分保持する。
レームメモリであり、ディジタル信号ｂ５を１フレーム
分保持する。
【００３１】通常走査時（フレームレート：２４Ｈｚ）
には、メモリ制御部５３が制御信号ｄ５でフレームメモ
リ５２を制御し、ディジタル信号ｂ５がそのままフレー
ムメモリ５２より出力ディジタル信号ｃ５として出力さ
れるようにする。
には、メモリ制御部５３が制御信号ｄ５でフレームメモ
リ５２を制御し、ディジタル信号ｂ５がそのままフレー
ムメモリ５２より出力ディジタル信号ｃ５として出力さ
れるようにする。
【００３２】倍速走査時（フレームレート：４８Ｈｚ）
には、画素単位でフレームメモリ５２からの信号出力タ
イミングを制御できるメモリ制御部５３が、水平帰線消
去期間を５９５画素に減少させ、垂直帰線消去期間を１
０５ラインに増加するよう、フレームメモリ５２からの
出力を制御信号ｄ５で制御する。
には、画素単位でフレームメモリ５２からの信号出力タ
イミングを制御できるメモリ制御部５３が、水平帰線消
去期間を５９５画素に減少させ、垂直帰線消去期間を１
０５ラインに増加するよう、フレームメモリ５２からの
出力を制御信号ｄ５で制御する。
【００３３】このとき、出力信号の水平総画素数は１８
７５画素、総走査線数は８２５ライン、総画素数も１５
４６８７５と変換前の総画素数の半分となり、有効画面
領域（１２８０画素×７２０ライン）はそのまま保存さ
れている（図４）。
７５画素、総走査線数は８２５ライン、総画素数も１５
４６８７５と変換前の総画素数の半分となり、有効画面
領域（１２８０画素×７２０ライン）はそのまま保存さ
れている（図４）。
【００３４】基本クロックは同じで、かつ総画素数が半
分になるため、フレームメモリ５２から出力されるディ
ジタル信号ｃ５は、２４フレームが倍速化され４８フレ
ームになっている。
分になるため、フレームメモリ５２から出力されるディ
ジタル信号ｃ５は、２４フレームが倍速化され４８フレ
ームになっている。
【００３５】ディジタル信号ｃ５をＤ／Ａ変換した映像
出力信号は、ビューファインダなどの表示装置にもその
まま表示することができ、フリッカの軽減された見やす
い映像となっている。
出力信号は、ビューファインダなどの表示装置にもその
まま表示することができ、フリッカの軽減された見やす
い映像となっている。
【００３６】また、本実施例のメモリ制御部５３におい
て、水平帰線消去期間を９５画素、垂直帰線消去期間を
４０５ラインとなるようフレームメモリ５２の出力を設
定しても、総水平画素数は１３７５画素、総走査線数は
１１２５ライン、総画素数は１５４６８７５と変換前の
総画素数の半分となり、有効画面領域（１２８０画素×
７２０ライン）はそのまま保存され、同様の効果が得ら
れる。
て、水平帰線消去期間を９５画素、垂直帰線消去期間を
４０５ラインとなるようフレームメモリ５２の出力を設
定しても、総水平画素数は１３７５画素、総走査線数は
１１２５ライン、総画素数は１５４６８７５と変換前の
総画素数の半分となり、有効画面領域（１２８０画素×
７２０ライン）はそのまま保存され、同様の効果が得ら
れる。
【００３７】以上のように本実施の形態によれば、倍速
走査時にも基本クロックと有効画面領域はそのまま保存
した形で、総水平画素数と総走査線数を変更するだけの
フォーマット変換を行うので、撮像装置で重要なビュー
ファインダへの出力画像を倍速表示にすることで、簡易
にフリッカの軽減された見やすい映像とすることができ
る。
走査時にも基本クロックと有効画面領域はそのまま保存
した形で、総水平画素数と総走査線数を変更するだけの
フォーマット変換を行うので、撮像装置で重要なビュー
ファインダへの出力画像を倍速表示にすることで、簡易
にフリッカの軽減された見やすい映像とすることができ
る。
【００３８】（実施の形態３）図６は、本発明の実施の
形態３による撮像装置の構成図である。
形態３による撮像装置の構成図である。
【００３９】図６において６６は固体撮像素子であり、
被写体を撮像して撮像信号ａ６を出力する。
被写体を撮像して撮像信号ａ６を出力する。
【００４０】６７は駆動制御部であり、固体撮像素子へ
の駆動パルスを制御信号ｅ６により制御する。
の駆動パルスを制御信号ｅ６により制御する。
【００４１】６８は、固体撮像素子６６から出力される
撮像信号ｅ６を受け、カメラプロセスの処理を行い出力
信号ｆ６を出力する信号処理回路である。
撮像信号ｅ６を受け、カメラプロセスの処理を行い出力
信号ｆ６を出力する信号処理回路である。
【００４２】通常走査時（フレームレート：２４Ｈｚ）
には、駆動制御部５７が制御信号ｅ６で固体撮像装置６
６を制御し、撮像信号ａ６は図２のように規格どおりの
出力を行う。
には、駆動制御部５７が制御信号ｅ６で固体撮像装置６
６を制御し、撮像信号ａ６は図２のように規格どおりの
出力を行う。
【００４３】ただし、実際の固体撮像素子は有効画素
と、黒レベルを検出するためのダミー画素（ＯＢ）を有
し、残りの帰線消去期間については、画素情報の存在し
ない空画素である。
と、黒レベルを検出するためのダミー画素（ＯＢ）を有
し、残りの帰線消去期間については、画素情報の存在し
ない空画素である。
【００４４】倍速走査時（フレームレート：４８Ｈｚ）
には、総クロックカウント数（総画素数）が半分になる
ように、水平帰線消去期間のクロックカウント数は５９
５カウントに減少させ、垂直帰線消去期間のラインカウ
ント数は１０５カウントに増加させるよう、駆動制御部
６７で固体撮像装置６６を制御する。
には、総クロックカウント数（総画素数）が半分になる
ように、水平帰線消去期間のクロックカウント数は５９
５カウントに減少させ、垂直帰線消去期間のラインカウ
ント数は１０５カウントに増加させるよう、駆動制御部
６７で固体撮像装置６６を制御する。
【００４５】このとき、撮像信号ａ５の水平総クロック
カウント数は１８７５カウント、総ラインカウント数は
８２５カウント、総クロックカウント数も１５４６８７
５カウントと通常走査時の総クロックカウント数の半分
となり、有効画面領域（１２８０画素×７２０ライン）
はそのまま保存されている（図４）。
カウント数は１８７５カウント、総ラインカウント数は
８２５カウント、総クロックカウント数も１５４６８７
５カウントと通常走査時の総クロックカウント数の半分
となり、有効画面領域（１２８０画素×７２０ライン）
はそのまま保存されている（図４）。
【００４６】出力信号ｆ６は、基本クロックは同じで総
クロックカウント数が半分になっているため、２４フレ
ームが倍速化され４８フレームになり、実施の形態２の
ようなフォーマット変換部を備えなくても、撮像部６５
がフリッカの軽減された見やすい映像を出力できる。
クロックカウント数が半分になっているため、２４フレ
ームが倍速化され４８フレームになり、実施の形態２の
ようなフォーマット変換部を備えなくても、撮像部６５
がフリッカの軽減された見やすい映像を出力できる。
【００４７】また、本実施例の駆動制御部５７におい
て、水平帰線消去期間のクロックカウント数を９５カウ
ント、垂直帰線消去期間のラインカウント数を４０５カ
ウントとなるよう固体撮像素子５６の出力を設定して
も、総水平クロックカウント数は１３７５カウント、総
ラインカウント数は１１２５カウント、総クロックカウ
ント数は１５４６８７５カウントと通常走査時の総クロ
ックカウント数の半分となり、有効画面領域（１２８０
画素×７２０ライン）はそのまま保存され、同様の効果
が得られる。
て、水平帰線消去期間のクロックカウント数を９５カウ
ント、垂直帰線消去期間のラインカウント数を４０５カ
ウントとなるよう固体撮像素子５６の出力を設定して
も、総水平クロックカウント数は１３７５カウント、総
ラインカウント数は１１２５カウント、総クロックカウ
ント数は１５４６８７５カウントと通常走査時の総クロ
ックカウント数の半分となり、有効画面領域（１２８０
画素×７２０ライン）はそのまま保存され、同様の効果
が得られる。
【００４８】以上のように本実施の形態によれば、撮像
装置から直接に倍速走査出力が得られるため、高価なフ
レームメモリ等で構成されるフォーマット変換装置を必
要とせずに、フレームレートを２倍にできる。
装置から直接に倍速走査出力が得られるため、高価なフ
レームメモリ等で構成されるフォーマット変換装置を必
要とせずに、フレームレートを２倍にできる。
【００４９】なお、本発明は上記した実施の形態に限定
されるものではない。
されるものではない。
【００５０】
【発明の効果】以上のように本発明によれば、消費電力
の大きい倍速の基本クロック発振器を使用せずに、かつ
複雑な端数画素の処理も行わずに、簡易に倍速走査出力
を行うことができる。
の大きい倍速の基本クロック発振器を使用せずに、かつ
複雑な端数画素の処理も行わずに、簡易に倍速走査出力
を行うことができる。
【００５１】また、特別なフォーマット変換装置を必要
とせずに、そのような倍速走査出力を備えた撮像装置を
提供できる。
とせずに、そのような倍速走査出力を備えた撮像装置を
提供できる。
【図１】本発明の実施の形態１によるフォーマット変換
方法の１実施例の構成図
方法の１実施例の構成図
【図２】本発明の実施の形態１によるフォーマット変換
方法の通常時映像フォーマットを示す概念図
方法の通常時映像フォーマットを示す概念図
【図３】本発明の実施の形態１によるフレームメモリの
制御方法を示す説明図
制御方法を示す説明図
【図４】本発明の実施の形態１によるフォーマット変換
方法の倍速時映像フォーマットを示す概念図
方法の倍速時映像フォーマットを示す概念図
【図５】本発明の実施の形態２による撮像装置の構成図
【図６】本発明の実施の形態３による撮像装置の構成図
１１ Ａ／Ｄ変換器 １２ フレームメモリ １３ メモリ制御部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北尾 智 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小笠原 勝一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5C024 CX15 HX23 HX50 HX58 JX14 5C063 BA20 CA01 CA09 CA29 CA38
Claims (11)
- 【請求項１】 入力映像信号の有効水平画素数、有効走
査線数、および処理クロックを保持したまま総画素数を
半分にしフレームレートを２倍にする方法において、水
平帰線消去期間の画素数および垂直帰線消去期間の走査
線数が端数とならないように、水平総画素数と垂直総走
査線数を変更して出力することを特徴とする映像フォー
マット変換方法。 - 【請求項２】 入力映像信号が、有効水平画素数１２８
０画素、有効走査線数は７２０ライン、総画素数は３０
９３７５０画素である場合において、水平帰線消去期間
の画素数を５９５画素、垂直帰線消去期間の走査線数を
１０５ラインに設定することを特徴とする請求項１記載
の映像フォーマット変換方法。 - 【請求項３】 入力映像信号が、有効水平画素数１２８
０画素、有効走査線数は７２０ライン、総画素数は３０
９３７５０画素である場合において、水平帰線消去期間
の画素数を９５画素、垂直帰線消去期間の走査線数を４
０５ラインに設定することを特徴とする請求項１記載の
映像フォーマット変換方法。 - 【請求項４】 入力映像信号をディジタル変換するＡ／
Ｄ変換器と、前記Ａ／Ｄ変換器からのディジタル信号を
所定の期間保持するためのフレームメモリと、前記フレ
ームメモリからの出力タイミングを画素毎に制御するメ
モリ制御部より構成されることを特徴とする請求項１か
ら３に記載の映像フォーマット変換方法。 - 【請求項５】 被写体を撮像し所定規格の撮像信号を出
力する撮像部と、前記撮像信号の有効水平画素数、有効
走査線数、基本クロックを保持したまま総画素数を半分
にしフレームレートを２倍にする方法において、水平帰
線消去期間の画素数と垂直帰線消去期間の走査線数が端
数とならないように、水平総画素数と垂直総走査線数を
変更して出力する映像フォーマット変換部と、を備える
ことを特徴とする撮像装置。 - 【請求項６】 映像フォーマット変換部は、有効水平画
素数１２８０画素、有効走査線数７２０ライン、総画素
数３０９３７５０画素である場合において、水平帰線消
去期間の画素数を５９５画素、垂直帰線消去期間の走査
線数を１０５ラインに設定することを特徴とする請求項
５記載の撮像装置。 - 【請求項７】 映像フォーマット変換部は、有効水平画
素数１２８０画素、有効走査線数７２０ライン、総画素
数３０９３７５０画素である場合において、水平帰線消
去期間の画素数を９５画素、垂直帰線消去期間の走査線
数を４０５ラインに設定することを特徴とする請求項５
記載の撮像装置。 - 【請求項８】 映像フォーマット変換部は、前記撮像部
からの撮像信号をディジタル変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器からのディジタル信号を所定の期間保
持するためのフレームメモリと、前記フレームメモリか
らの出力タイミングを画素毎に制御するメモリ制御部よ
り構成されることを特徴とする請求項５ないし７のいず
れかに記載の撮像装置。 - 【請求項９】 被写体を撮像し所定規格の撮像信号を出
力する固体撮像素子と、 前記撮像信号の有効水平画素数、有効走査線数、基本ク
ロックを保持したまま総クロックカウント数（総画素
数）を半分にしフレームレートを２倍にする方法におい
て、水平帰線消去期間のクロックカウント数（ダミー画
素＋空画素に相当するクロック数）と垂直帰線消去期間
のラインカウント数（ダミーライン＋空ラインに相当す
るライン数）が端数とならないように、水平総クロック
カウント数と垂直総ライン数を変更するよう前記固体撮
像素子を駆動する駆動制御部とを備えることを特徴とす
る撮像装置。 - 【請求項１０】 駆動制御部は、前記撮像信号が有効水
平画素数１２８０画素、有効走査線数７２０ライン、総
クロックカウント数３０９３７５０カウントである場合
において、水平帰線消去期間のクロックカウント数を５
９５カウント、垂直帰線消去期間のラインカウント数を
１０５カウントに変更するよう前記固体撮像素子を駆動
することを特徴とする請求項９記載の撮像装置。 - 【請求項１１】 駆動制御部は、前記撮像信号が有効水
平画素数１２８０画素、有効走査線数７２０ライン、総
クロックカウント数３０９３７５０カウントである場合
において、水平帰線消去期間のクロックカウント数を９
５カウント、垂直帰線消去期間のラインカウント数を４
０５カウントに変更するよう前記固体撮像素子を駆動す
ることを特徴とする請求項９記載の撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000185833A JP2002010221A (ja) | 2000-06-21 | 2000-06-21 | 映像フォーマット変換方法および撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000185833A JP2002010221A (ja) | 2000-06-21 | 2000-06-21 | 映像フォーマット変換方法および撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002010221A true JP2002010221A (ja) | 2002-01-11 |
Family
ID=18686090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000185833A Pending JP2002010221A (ja) | 2000-06-21 | 2000-06-21 | 映像フォーマット変換方法および撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002010221A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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2000
- 2000-06-21 JP JP2000185833A patent/JP2002010221A/ja active Pending
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