JP2002043937A

JP2002043937A - 位相同期発振回路

Info

Publication number: JP2002043937A
Application number: JP2000223893A
Authority: JP
Inventors: Koichi Sakamoto; 浩一坂本
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2000-07-25
Filing date: 2000-07-25
Publication date: 2002-02-08

Abstract

(57)【要約】【課題】外部からのノイズ等が原因で位相および周波数
に誤差が発生した場合に、制御ループにより予め設定し
ている補正量では十分に補正できない補正を可能にする
位相同期発振回路を提供する。【解決手段】リファレンスクロックとＰＦＣ１１とに基
づきオフセット補正回路１６を使用して補正信号を生成
し、位相オフセットは位相補正制御回路１７によりＬＰ
Ｆ１３を制御し、周波数オフセットは周波数補正制御回
路１８によりＶＣＯ１４を制御することによって、ＶＣ
Ｏ１４から本来設定している出力信号とは異なった位相
と周波数の出力信号が発振することを防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は位相同期発振回路
（ＰＬＬ（Phase Locked Loop）回路）、特に入力信
号に対して一定位相および周波数関係にある出力信号を
発生する位相同期発振回路に関する。

【０００２】

【従来の技術】位相同期発振回路（以下、ＰＬＬ回路と
いう）は、ラジオ受信機等の無線受信回路の局部発振回
路等に広く使用されている。斯かるＰＬＬ回路の従来技
術は、例えば特開平１１-１９１２７０号公報の「ＰＬ
Ｌ回路」および特開平１１-７４７８４号公報の「クロ
ック位相同期回路」等に開示されている。

【０００３】図６は、典型的なＰＬＬ回路の構成を示す
ブロック図である。このＰＬＬ回路は、位相周波数比較
器（ＰＦＣ）１１、チャージポンプ回路（ＣＰ）１２、
低域フィルタ（ＬＰＦ（Low Pass Filter））回路１
３、電圧制御発振（ＶＣＯ（VoltageControlled Oscil
lator））回路１４および分周器１５により構成され
る。ＰＦＣ１１は、入力信号と、ＶＣＯ１４の発振出力
を分周器１５により予め決められた一定又は可変分周比
で分周した位相および周波数を比較する。ＣＰ１２は、
ＰＦＣ１１の比較結果に対応する電流に変換する。ＬＰ
Ｆ１３は、ＣＰ１２の変換出力を平滑又は直流制御電圧
に変換する。ＶＣＯ１４は、ＬＰＦ１３からの制御電圧
に対応する周波数の発振信号を出力信号として出力する
と共に分周器１５に入力する。

【０００４】

【発明が解決しようとする課題】上述した従来のＰＬＬ
回路は、次の如き幾つかの解決するべき課題を有する。
先ず、磁気ディスク装置等に使用されるＰＬＬ回路にお
いて、入力信号の周波数と位相を同期させ、定倍した信
号を出力させる場合には、ＰＬＬ回路の出力信号に外部
からのノイズ等によるジッタ成分が発生すると、設定し
た定倍の周波数以外の信号が発生する可能性がある。ま
た、出力信号のジッタ成分が増加してクロックの精度も
悪化する。その理由は、入力信号とＶＣＯの周波数との
位相誤差を判断する場合に、ジッタ成分により、上述の
比較信号のデューティ比が変化して位相誤差信号に誤り
が発生する。その誤りの量により、周波数誤差や位相誤
差が発生するためである。

【０００５】次に、上述した誤動作により、磁気ディス
ク装置の記憶媒体に書き込むクロックに異常が発生す
る。現在の磁気ディスク装置は、記憶媒体の内周側と外
周側の書き込む場所（ゾーン）毎でライト（書き込み）
クロックの周波数を変化させている。上述の誤差によ
り、このライトクロックが正常な値で設定されないため
に、異常なデータが書き込まれる可能性がある。その理
由は、磁気ディスク装置に書き込む場所（ゾーン）毎
で、ライトクロックの周波数を設定しているので、正常
なデータを記憶媒体に書き込むことができないためであ
る。

【０００６】

【発明の目的】従って、本発明の目的は、位相誤差およ
び周波数誤差を従来技術よりも一層低減させることが可
能であるＰＬＬ回路を提供することである。

【０００７】

【課題を解決するための手段】本発明の位相同期発振
（ＰＬＬ）回路は、ＶＣＯの出力信号を分周した分周信
号と入力信号の位相および周波数を比較するＰＦＣと、
このＰＦＣへ比較した誤差信号の公衆は成分を除去する
ＬＰＦとを有し、このＬＰＦの出力によりＶＣＯを制御
する回路であって、分周器で分周された分周信号、ＰＦ
Ｃからの誤差信号およびリファレンスクロックに基づい
て入力信号およびＶＣＯの誤差量を判定するオフセット
補正回路と、このオフセット補正回路からの位相補正情
報を受けてＬＰＦを制御する位相補正制御回路とを備え
る。

【０００８】また、本発明のＰＬＬ回路の好適実施形態
によると、オフセット補正回路からの周波数補正情報を
受け、ＶＣＯを制御する周波数補正制御回路を備える。
このＶＣＯからの出力信号を磁気ディスクの書き込みク
ロックに使用することを特徴とする。ＰＦＣおよびＬＰ
Ｆ間に、ＰＦＣの比較結果を電流に変換するチャージポ
ンプ回路（ＣＰ）を設ける。

【０００９】

【発明の実施の形態】以下、本発明によるＰＬＬ回路の
好適実施形態の構成および動作を、添付図を参照して詳
細に説明する。尚、構成要素のうち、図６に示す従来技
術の構成要素に対応する構成要素には、便宜上、同様参
照符号を使用することとする。

【００１０】先ず、図１は、本発明によるＰＬＬ回路の
第１実施形態の構成を示すブロック図である。このＰＬ
Ｌ回路は、ＰＦＣ１１、ＣＰ１２、ＬＰＦ１３、ＶＣＯ
１４および分周器１５に加えて、オフセット補正回路１
６、位相補正制御回路１７および周波数補正制御回路１
８により構成される。ＰＦＣ１１、ＣＰ１２、ＬＰＦ１
３およびＶＣＯは、それぞれ順次（縦続）接続される。
また、ＶＣＯ１４の出力は、分周器１５を介してＰＦＣ
１１に帰還されて、入力信号と比較される。オフセット
補正回路１６は、ＰＦＣ１１およびＶＣＯ１４の出力お
よびリファレンスクロックを、入力とする。位相補正制
御回路１７は、オフセット補正回路１６の一方の出力を
受けて、その出力をＬＰＦ１３に入力する。一方、周波
数補正制御回路１８は、オフセット補正回路１６の他方
の出力を受けて、その出力をＶＣＯ１４に入力する。こ
こで、レファレンスクロックは、入力信号と位相同期し
ていないとき、ＰＬＬ回路を疑似信号と位相同期させて
回路動作を安定させるための信号であり、入力信号を分
周して生成する。

【００１１】図１に示すＰＬＬ回路において、ＰＦＣ１
１は、入力信号とＶＣＯ１４の出力を分周器１５で分周
した分周信号との位相および周波数を比較する。また、
ＣＰ１２は、ＰＦＣ１１の比較結果である誤差に基づ
き、位相を進めたり、遅らせるための電流制御を行う。
ＬＰＦ１３は、ＰＦＣ１１からの位相および周波数誤差
信号に含まれる高周波成分を除去するため、例えば抵
抗、コンデンサおよびスイッチにより構成される。ＶＣ
Ｏ１４は、ＰＦＣ１１の誤差信号から高周波成分を取り
除いた誤差信号を利用して、必要とする出力信号を発振
させる。分周器１５は、リファレンスクロックを入力信
号の周期と同一にする。

【００１２】オフセット補正回路１６は、分周器１５で
分周された分周信号とＰＦＣ１１からの誤差信号とリフ
ァレンスクロックに基づき、入力信号とＶＣＯ１４の誤
差量を判定する。位相補正制御回路１７は、オフセット
補正回路１６から位相補正情報を受け、ＬＰＦ１３を制
御する。また、周波数補正製制御回路１８は、オフセッ
ト補正回路１６より周波数補正情報を受け、ＶＣＯ１４
を制御する。

【００１３】次に、図２乃至図４は、図１に示す本発明
によるＰＬＬ回路の動作を説明するためのタイミングチ
ャートである。図２は、通常位相比較状態におけるタイ
ミングチャートである。図２中の（ａ）および（ｂ）
は、位相比較される２つの信号であり、外部からのノイ
ズ等によるジッタ成分がない場合である。一方、（ｃ）
および（ｄ）は、ＰＦＣ１１により位相比較した結果得
られる誤差信号である。誤差信号（ｃ）および（ｄ）が
次段のＣＰ１２に位相と周波数の情報を送って位相およ
び周波数の補正を行う。ここで、図２中矢印で示す信号
（ａ）および（ｂ）の立ち上がりエッジ（前縁）を比較
し、信号（ａ）の位相が信号（ｂ）の位相より進んでい
るとき、この進み位相量に応じたパルス幅の誤差信号
（ｃ）が出力される。一方、誤差信号（ｄ）は、信号
（ｂ）が信号（ａ）より位相が進んでいる場合に、この
位相差に対応するパルス幅の信号である。この動作を繰
り返すことによって、例えば磁気ディスク装置にデータ
の読み書きを行う。

【００１４】しかし、図３のに示す如く、信号（ｂ）
にノイズ等によりジッタ成分が発生した場合には、パル
ス幅が２倍以上に見えてしまい、誤差信号（ｃ）および
（ｄ）の出力に、周波数変動を示す結果が現れる。

【００１５】オフセット補正回路１６は、パルス幅や周
期の状態を監視し、図４（ｅ）に示す信号に基づきジッ
タ量を測定する。パルス幅が２倍以上に見えた場合に
は、周波数補正制御回路１８からＶＣＯ１３に周波数に
対する補正を行うようにする。その後、ジッタ量の補正
には、（ｅ）に示す信号の補正量をＬＰＦ１３へ電流値
を調整するように位相補正制御回路１７が補正を行う。

【００１６】図３および図４の、およびの場合に
は、前後のパルスにジッタ成分が現れることにより９０
°以上の位相遅れ等が発生しているように見えてしま
う。誤差信号（ｃ）および（ｄ）の出力には誤差がない
ような結果が現れる。また、位相誤差量もジッタが増加
することによって、上述したの現象が発生する。オフ
セット補正回路１６は、（ｅ）に示す信号に基づき９０
°以上の位相誤差があるか否か判断する。９０°以上の
誤差量がある場合には、位相補正制御回路１７からＬＰ
Ｆ１２に位相に対する補正を行うようにする。尚、図４
中、（ｂ）および（ｆ）は、それぞれオフセット補正回
路１６から位相補正制御回路１７および周波数補正制御
回路１８への出力信号を示す。

【００１７】次に、図５は、本発明によるＰＬＬ回路の
第２実施形態の構成を示すブロック図である。この第２
実施形態のＰＬＬ回路は、ＰＦＣ１１、ＣＰ１２、ＬＰ
Ｆ１３、ＶＣＯ１４、分周器１５、オフセット補正回路
１６および補正制御回路１９により構成される。ＰＦＣ
１１、ＣＰ１２、ＬＰＦ１３、ＶＣＯ１４および分周器
１５より構成される帰還ループは、図１に示す第１実施
形態のＰＬＬ回路と同様である。一方、オフセット補正
回路１６は、ＰＦＣ１１および分周器１５の出力および
リファレンスクロックを、入力として受ける。このオフ
セット補正回路１６の出力は、補正制御回路１９に入力
される。また、この補正制御回路１９の出力は、ＬＰＦ
１３に入力される。

【００１８】図５において、ＰＦＣ１１は、入力信号と
分周器１５の出力信号の位相および周波数を比較する。
ＣＰ１２は、ＰＦＣ１１の比較結果である誤差に基づき
位相を進めたり遅らせたりするための電流制御を行う。
ＬＰＦ１３は、位相および周波数の比較誤差信号に含ま
れる高周波成分の除去を行う。ＶＣＯ１４は、高周波成
分を取り除いた誤差信号を利用して、必要とする出力信
号を発振させる。また、分周器１５は、リファレンスク
ロックを入力信号の周期と同一にする。オフセット補正
回路１６は、分周器１５で分周された信号、ＰＦＣ１１
からの誤差信号およびリファレンスクロックに基づき、
入力信号とＶＣＯ１４の誤差量を判定する。補正制御回
路１９は、オフセット補正回路１６から位相および周波
数の補正情報を受け、ＬＰＦ１３を制御する。

【００１９】以上、本発明によるＰＬＬ回路の好適実施
形態の構成および動作を詳述した。しかし、斯かる実施
形態は、本発明の単なる例示に過ぎず、何ら本発明を限
定するものではない。本発明の要旨を逸脱することな
く、特定用途に応じて種々の変形変更が可能であるこ
と、当業者には容易に理解できよう。

【００２０】

【発明の効果】以上の説明から明らかな如く、本発明の
ＰＬＬ回路によると、次の如き実用上顕著な効果が得ら
れる。即ち、磁気ディスク装置等に外部からのノイズ等
でＰＬＬ回路の出力信号にジッタ成分が発生した場合
に、リファレンスクロックおよびＰＦＣに基づきオフセ
ット補正回路により位相オフセットであれば、ＬＰＦを
制御する。そして、周波数オフセットであれば、ＶＣＯ
を制御することによって本来設定している出力信号とは
異なった位相および周波数の出力信号が出力されるのを
防止する。その理由は、位相比較する信号にノイズ等に
よるジッタ成分が発生した場合に、ジッタ分に相当する
電流が過剰に回路内を流れることになり、位相補正を阻
害する原因となる。また、この過剰な電流値が出力信号
のディーティ比にも影響し、周波数オフセットの原因と
もなりかねない。

【図面の簡単な説明】

【図１】本発明による位相同期発振回路（ＰＬＬ回路）
の第１実施形態の構成を示すブロック図である。

【図２】図１に示す位相同期発振回路（ＰＬＬ回路）の
通常動作を示すタイミングチャートである。

【図３】図１に示す位相同期発振回路（ＰＬＬ回路）の
信号にジッタを含む場合の動作を示すタイミングチャー
トである。

【図４】図１に示す位相同期発振回路（ＰＬＬ回路）の
動作を示すタイミングチャートである。

【図５】本発明による位相同期発振回路（ＰＬＬ回路）
の第２実施形態の構成を示すブロック図である。

【図６】従来の位相同期発振回路（ＰＬＬ回路）のブロ
ック図である。

【符号の説明】

１１位相周波数比較器（ＰＦＣ）１２チャージポンプ回路（ＣＰ）１３低域フィルタ回路（ＬＰＦ）１４電圧制御発振回路（ＶＣＯ）１５分周器１６オフセット補正回路１７位相補正制御回路１８周波数補正制御回路１９補正制御回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｎ 5/95 Ｈ０４Ｎ 5/95 ＺＦターム(参考） 5C053 FA23 FA30 HC10 KA06 KA07 KA10 KA12 KA18 KA24 5D044 BC01 CC04 GM12 GM14 GM15 5J106 AA04 BB03 CC01 CC24 CC31 CC38 CC41 CC52 DD32 EE10 GG01 GG07 HH03 HH10 KK03 KK05 KK25 KK30

Claims

【特許請求の範囲】

【請求項１】電圧制御発振回路（ＶＣＯ）の出力信号を
分周器で分周した分周信号と入力信号の位相および周波
数を比較する位相周波数比較器（ＰＦＣ）と、該ＰＦＣ
で比較した誤差信号の高周波成分を除去する低域フィル
タ回路（ＬＰＦ）とを有し、該ＬＰＦの出力により前記
ＶＣＯを制御する位相同期発振回路において、前記分周器で分周された分周信号、前記ＰＦＣからの前
記誤差信号およびリファレンスクロックに基づき前記入
力信号および前記ＶＣＯの誤差量を判定するオフセット
補正回路と、該オフセット補正回路からの位相補正情報
を受けて前記ＬＰＦを制御する位相補正制御回路とを備
えることを特徴とする位相同期発振回路。
【請求項２】前記オフセット補正回路からの周波数補正
情報を受け、前記ＶＣＯを制御する周波数補正制御回路
を備えることを特徴とする請求項１に記載の位相同期発
振回路。
【請求項３】前記ＶＣＯからの出力信号を磁気ディスク
の書き込みクロックに使用することを特徴とする請求項
１又は２に記載の位相同期発振回路。
【請求項４】前記ＰＦＣおよび前記ＬＰＦ間に、前記Ｐ
ＦＣの比較結果を電流に変換するチャージポンプ回路
（ＣＰ）を設けることを特徴とする請求項１、２又は３
に記載の位相同期発振回路。