JP2002107406A - 半導体試験装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 239000000872 buffer Substances 0.000 claims abstract description 73
- 238000005259 measurement Methods 0.000 claims description 22
- 230000003139 buffering effect Effects 0.000 abstract 1
- 230000006870 function Effects 0.000 description 9
- 230000008901 benefit Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】測定対象のＤＵＴの多様性に対応して、ＤＣ試
験におけるＤＵＴ出力端から出力される出力電圧を、よ
り短時間に測定可能とし、また、ＤＵＴ出力端から出力
される高い出力電圧を測定可能とする半導体試験装置を
提供する。 【解決手段】ＤＵＴ出力端からの直流の電圧信号を受け
て所定に電流バッファして出力し、ステーション・ケー
ブルＣＢを駆動してＤＣＴＵの受端へ供給するバッファ
手段を備えて、ＤＣＴＵの受端におけるセットリング時
間を短縮可能とする、半導体試験装置。
験におけるＤＵＴ出力端から出力される出力電圧を、よ
り短時間に測定可能とし、また、ＤＵＴ出力端から出力
される高い出力電圧を測定可能とする半導体試験装置を
提供する。 【解決手段】ＤＵＴ出力端からの直流の電圧信号を受け
て所定に電流バッファして出力し、ステーション・ケー
ブルＣＢを駆動してＤＣＴＵの受端へ供給するバッファ
手段を備えて、ＤＣＴＵの受端におけるセットリング時
間を短縮可能とする、半導体試験装置。
Description
【０００１】
【発明の属する技術分野】この発明は、被試験デバイス
（ＤＵＴ）の直流特性を測定する電圧測定装置を備える
半導体試験装置に関する。特に、ＤＵＴの出力ピンの出
力インピーダンスが高い場合や、ＤＵＴが出力する出力
電圧が高い場合に対応した電圧測定装置を備える半導体
試験装置に関する。
（ＤＵＴ）の直流特性を測定する電圧測定装置を備える
半導体試験装置に関する。特に、ＤＵＴの出力ピンの出
力インピーダンスが高い場合や、ＤＵＴが出力する出力
電圧が高い場合に対応した電圧測定装置を備える半導体
試験装置に関する。
【０００２】
【従来の技術】図１は半導体試験装置の概念構成図であ
る。この要部構成要素はタイミング発生器ＴＧと、パタ
ーン発生器ＰＧと、波形整形器ＦＣと、ＤＣテスト・ユ
ニットＤＣＴＵと、ピンエレクトロニクスＰＥと、論理
比較器ＤＣと、フェイル・メモリＦＭとを備える。ピン
エレクトロニクスのチャンネル数ｎはシステム構成にも
よるが、例えば１０００チャンネル以上を備えている。
ここで、半導体試験装置は公知であり技術的に良く知ら
れている為、本願に係る要部を除き、その他の信号や構
成要素、及びその詳細説明については省略する。
る。この要部構成要素はタイミング発生器ＴＧと、パタ
ーン発生器ＰＧと、波形整形器ＦＣと、ＤＣテスト・ユ
ニットＤＣＴＵと、ピンエレクトロニクスＰＥと、論理
比較器ＤＣと、フェイル・メモリＦＭとを備える。ピン
エレクトロニクスのチャンネル数ｎはシステム構成にも
よるが、例えば１０００チャンネル以上を備えている。
ここで、半導体試験装置は公知であり技術的に良く知ら
れている為、本願に係る要部を除き、その他の信号や構
成要素、及びその詳細説明については省略する。
【０００３】本願に係るピンエレクトロニクスＰＥの要
部内部構成は、ＤＣリレーＫ２と、ＯＵＴリレーＫ３
と、ドライバＤＲと、コンパレータＣＰとを備える。本
願に係るＤＣＴＵは、数メートルの長さのステーション
・ケーブルＣＢと、ＤＣリレーＫ２とを介してＤＵＴの
所望のＩＣピンに割り込んだ状態で、各種ＤＣ特性を測
定する。また、ＤＣ試験のときにはＯＵＴリレーＫ３を
ＯＦＦ状態にして、ドライバＤＲやコンパレータＣＰと
は切り離した状態にある。また、デバイス試験のスルー
プットを向上する為に、同時測定ができるように所定複
数チャンネルの電圧測定装置を備えている。本願では、
ＤＣ特性の測定機能の中で、ＤＵＴのＩＣ端子から出力
される出力電圧測定機能を対象として説明する。無論、
この他に、ＶＳＩＭ（電圧印加電流測定）やＩＳＶＭ
（電流印加電圧測定）の測定機能を備えるものもある
が、これら説明は省略する。
部内部構成は、ＤＣリレーＫ２と、ＯＵＴリレーＫ３
と、ドライバＤＲと、コンパレータＣＰとを備える。本
願に係るＤＣＴＵは、数メートルの長さのステーション
・ケーブルＣＢと、ＤＣリレーＫ２とを介してＤＵＴの
所望のＩＣピンに割り込んだ状態で、各種ＤＣ特性を測
定する。また、ＤＣ試験のときにはＯＵＴリレーＫ３を
ＯＦＦ状態にして、ドライバＤＲやコンパレータＣＰと
は切り離した状態にある。また、デバイス試験のスルー
プットを向上する為に、同時測定ができるように所定複
数チャンネルの電圧測定装置を備えている。本願では、
ＤＣ特性の測定機能の中で、ＤＵＴのＩＣ端子から出力
される出力電圧測定機能を対象として説明する。無論、
この他に、ＶＳＩＭ（電圧印加電流測定）やＩＳＶＭ
（電流印加電圧測定）の測定機能を備えるものもある
が、これら説明は省略する。
【０００４】次に、図２の１チャンネルのＤＣ電圧測定
の原理接続図を参照して、ＤＵＴの出力端から出力され
送端電圧Ｖ１を測定する動作の説明をする。ステーショ
ン・ケーブルＣＢは、シールド付きの２芯シールドケー
ブルが使用されていて、フォース線ＣＢｆと、センス線
ＣＢｓと、シールド線をガード線ＣＢｇとして使用して
いる。この一端は電圧測定部１００に接続され、他端は
複数チャンネルのピンエレクトロニクスＰＥに接続され
ている。フォース線ＣＢｆやセンス線ＣＢｓの線路は数
メートルと長く、また複数チャンネルのピンエレクトロ
ニクスに並列接続されている為に、数百ピコ以上の分布
容量Ｃｓ、Ｃｆが形成されている。
の原理接続図を参照して、ＤＵＴの出力端から出力され
送端電圧Ｖ１を測定する動作の説明をする。ステーショ
ン・ケーブルＣＢは、シールド付きの２芯シールドケー
ブルが使用されていて、フォース線ＣＢｆと、センス線
ＣＢｓと、シールド線をガード線ＣＢｇとして使用して
いる。この一端は電圧測定部１００に接続され、他端は
複数チャンネルのピンエレクトロニクスＰＥに接続され
ている。フォース線ＣＢｆやセンス線ＣＢｓの線路は数
メートルと長く、また複数チャンネルのピンエレクトロ
ニクスに並列接続されている為に、数百ピコ以上の分布
容量Ｃｓ、Ｃｆが形成されている。
【０００５】ＤＣＴＵの１チャンネルの本願に係る電圧
測定部１００の要部構成は、入力バッファＡ２と、電圧
測定部８０と、その他を備える。ＤＵＴのＩＣピンから
出力される直流のＤＵＴ出力信号（送端電圧）Ｖ１は、
当該ピンエレクトロニクスのＤＣリレーＫ２はＯＮ状態
にし、ＯＵＴリレーＫ３はＯＦＦ状態にした状態で、ス
テーション・ケーブルＣＢを介して受けて、電圧測定部
８０で測定する接続構成となっている。
測定部１００の要部構成は、入力バッファＡ２と、電圧
測定部８０と、その他を備える。ＤＵＴのＩＣピンから
出力される直流のＤＵＴ出力信号（送端電圧）Ｖ１は、
当該ピンエレクトロニクスのＤＣリレーＫ２はＯＮ状態
にし、ＯＵＴリレーＫ３はＯＦＦ状態にした状態で、ス
テーション・ケーブルＣＢを介して受けて、電圧測定部
８０で測定する接続構成となっている。
【０００６】次に、ステップ応答のセットリング時間に
ついて図３を参照して説明する。図３は、ＤＵＴの出力
端からステップ的に出力される送端電圧Ｖ１に対する、
電圧測定部１００の受端電圧Ｖ２のステップ応答特性を
示している。セットリング時間ＳＴ１はＤＵＴ出力端の
駆動インピーダンスであるソース電流能力、又はシンク
電流能力によって変わってくる。このＤＵＴの駆動電流
をＩｓと仮定すると、単位電圧当たりのセットリング時
間Ｔｓ／Ｖは、（Ｃｓ／Ｉｓ）に比例する関係にある。
ここで、測定対象のＤＵＴは多様であり、ＤＵＴ出力端
の出力インピーダンスが数十Ωと小さい場合には支障と
ならないが、数ＫΩ以上の高インピーダンスのデバイス
も存在し、この場合には測定時間の支障となる。即ち、
駆動電流Ｉｓの小さいＤＵＴの場合にはセットリング時
間が長くなってくる。更に、測定精度を維持する為に、
受端電圧Ｖ２が例えば９９．８％以上に安定する迄待つ
必要があり、ＤＵＴ出力端の出力インピーダンスに比例
して待ち時間を長くする必要がある。従って実際の測定
ではセットリング時間ＳＴ１が安定した所定時間後に電
圧測定を開始するので、更なる測定開始迄の待ち時間が
かかる。この待ち時間はデバイス試験のスループットを
低下させる要因である。
ついて図３を参照して説明する。図３は、ＤＵＴの出力
端からステップ的に出力される送端電圧Ｖ１に対する、
電圧測定部１００の受端電圧Ｖ２のステップ応答特性を
示している。セットリング時間ＳＴ１はＤＵＴ出力端の
駆動インピーダンスであるソース電流能力、又はシンク
電流能力によって変わってくる。このＤＵＴの駆動電流
をＩｓと仮定すると、単位電圧当たりのセットリング時
間Ｔｓ／Ｖは、（Ｃｓ／Ｉｓ）に比例する関係にある。
ここで、測定対象のＤＵＴは多様であり、ＤＵＴ出力端
の出力インピーダンスが数十Ωと小さい場合には支障と
ならないが、数ＫΩ以上の高インピーダンスのデバイス
も存在し、この場合には測定時間の支障となる。即ち、
駆動電流Ｉｓの小さいＤＵＴの場合にはセットリング時
間が長くなってくる。更に、測定精度を維持する為に、
受端電圧Ｖ２が例えば９９．８％以上に安定する迄待つ
必要があり、ＤＵＴ出力端の出力インピーダンスに比例
して待ち時間を長くする必要がある。従って実際の測定
ではセットリング時間ＳＴ１が安定した所定時間後に電
圧測定を開始するので、更なる測定開始迄の待ち時間が
かかる。この待ち時間はデバイス試験のスループットを
低下させる要因である。
【０００７】他方で、測定対象のＤＵＴは多様であり、
ＤＵＴ出力端の出力電圧が電圧測定部１００の受容可能
な許容電圧、例えば２０ｖ以上の高電圧を出力する出力
ピンが１ピンでも有するデバイスの場合には、全ての試
験項目が試験実施できないこととなる。この結果、当該
ＤＵＴの当該ピンのみは他の装置で検査することにな
る。このように、試験実施できないピンが存在すること
は好ましくなく、実用上の難点である。尚、半導体試験
装置が備える通常のピンエレクトロニクスでは測定でき
ない高電圧を出力するデバイスの具体例としては、フラ
ッシュメモリがあり、この出力電圧は測定する必要性が
ある。
ＤＵＴ出力端の出力電圧が電圧測定部１００の受容可能
な許容電圧、例えば２０ｖ以上の高電圧を出力する出力
ピンが１ピンでも有するデバイスの場合には、全ての試
験項目が試験実施できないこととなる。この結果、当該
ＤＵＴの当該ピンのみは他の装置で検査することにな
る。このように、試験実施できないピンが存在すること
は好ましくなく、実用上の難点である。尚、半導体試験
装置が備える通常のピンエレクトロニクスでは測定でき
ない高電圧を出力するデバイスの具体例としては、フラ
ッシュメモリがあり、この出力電圧は測定する必要性が
ある。
【０００８】
【発明が解決しようとする課題】測定対象のＤＵＴは多
種多様である。これに伴い、従来技術においては、第１
に、ＤＵＴ出力端の出力インピーダンスが高いデバイス
の場合にはステップ的に変化させたときのセットリング
時間ＳＴ１が長くなる結果、デバイス試験のスループッ
トが低下する難点がある。第２に、ＤＵＴ出力端の出力
電圧が測定可能な電圧以上の高電圧を出力するデバイス
の場合においては、測定できない難点がある。これらの
ことは好ましくなく実用上の難点である。そこで、本発
明が解決しようとする課題は、測定対象のＤＵＴの多様
性に対応して、ＤＣ試験におけるＤＵＴ出力端から出力
される出力電圧を、より短時間に測定可能とし、また、
ＤＵＴ出力端から出力される高い出力電圧を測定可能と
する半導体試験装置を提供することである。
種多様である。これに伴い、従来技術においては、第１
に、ＤＵＴ出力端の出力インピーダンスが高いデバイス
の場合にはステップ的に変化させたときのセットリング
時間ＳＴ１が長くなる結果、デバイス試験のスループッ
トが低下する難点がある。第２に、ＤＵＴ出力端の出力
電圧が測定可能な電圧以上の高電圧を出力するデバイス
の場合においては、測定できない難点がある。これらの
ことは好ましくなく実用上の難点である。そこで、本発
明が解決しようとする課題は、測定対象のＤＵＴの多様
性に対応して、ＤＣ試験におけるＤＵＴ出力端から出力
される出力電圧を、より短時間に測定可能とし、また、
ＤＵＴ出力端から出力される高い出力電圧を測定可能と
する半導体試験装置を提供することである。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、被試験デバイスの直流特性を測定する電圧測定装置
ＤＣＴＵを半導体試験装置の本体側に備え、前記ＤＣＴ
ＵはＤＵＴ出力端の直流電圧を受けて測定する機能を少
なくとも備え、前記ＤＣＴＵを少なくとも１系統備える
半導体試験装置において、上記ＤＵＴ出力端からの直流
の電圧信号Ｓ１を受けて所定に電流バッファして出力
し、容量性負荷の上記ステーション・ケーブルＣＢを駆
動して上記ＤＣＴＵの受端へ供給するバッファ手段２０
０を備えて、上記ＤＣＴＵの受端におけるセットリング
時間を短縮可能とする、ことを特徴とする半導体試験装
置である。上記発明によれば、測定対象のＤＵＴの多様
性に対応して、ＤＣ試験におけるＤＵＴ出力端から出力
される出力電圧を、より短時間に測定可能とする半導体
試験装置が実現できる。
に、被試験デバイスの直流特性を測定する電圧測定装置
ＤＣＴＵを半導体試験装置の本体側に備え、前記ＤＣＴ
ＵはＤＵＴ出力端の直流電圧を受けて測定する機能を少
なくとも備え、前記ＤＣＴＵを少なくとも１系統備える
半導体試験装置において、上記ＤＵＴ出力端からの直流
の電圧信号Ｓ１を受けて所定に電流バッファして出力
し、容量性負荷の上記ステーション・ケーブルＣＢを駆
動して上記ＤＣＴＵの受端へ供給するバッファ手段２０
０を備えて、上記ＤＣＴＵの受端におけるセットリング
時間を短縮可能とする、ことを特徴とする半導体試験装
置である。上記発明によれば、測定対象のＤＵＴの多様
性に対応して、ＤＣ試験におけるＤＵＴ出力端から出力
される出力電圧を、より短時間に測定可能とする半導体
試験装置が実現できる。
【００１０】上記課題を解決するために、被試験デバイ
スの直流特性を測定する電圧測定装置ＤＣＴＵを半導体
試験装置の本体側に備え、前記ＤＣＴＵはＤＵＴ出力端
の直流電圧を受けて測定する機能を少なくとも備え、前
記ＤＣＴＵを少なくとも１系統備える半導体試験装置に
おいて、上記ＤＵＴ出力端からの直流の電圧信号Ｓ１を
受けて所定の直流電圧に分圧後に電流バッファして出力
し、容量性負荷の上記ステーション・ケーブルＣＢを駆
動して上記ＤＣＴＵの受端へ供給するバッファ手段２０
０を備えて、高電圧の直流の電圧信号Ｓ１を測定可能と
する、ことを特徴とする半導体試験装置がある。
スの直流特性を測定する電圧測定装置ＤＣＴＵを半導体
試験装置の本体側に備え、前記ＤＣＴＵはＤＵＴ出力端
の直流電圧を受けて測定する機能を少なくとも備え、前
記ＤＣＴＵを少なくとも１系統備える半導体試験装置に
おいて、上記ＤＵＴ出力端からの直流の電圧信号Ｓ１を
受けて所定の直流電圧に分圧後に電流バッファして出力
し、容量性負荷の上記ステーション・ケーブルＣＢを駆
動して上記ＤＣＴＵの受端へ供給するバッファ手段２０
０を備えて、高電圧の直流の電圧信号Ｓ１を測定可能と
する、ことを特徴とする半導体試験装置がある。
【００１１】また、被試験デバイス（ＤＵＴ）の直流特
性を測定する電圧測定装置ＤＣＴＵを半導体試験装置の
本体側に備え、上記ＤＣＴＵはＤＵＴを装着して電気的
にコンタクト（接触）するテストヘッド側と本体側との
間を接続する所定長のステーション・ケーブルＣＢと、
前記テストヘッド内に備えるピンエレクトロニクスＰＥ
とを介して、ＤＵＴの出力端から出力される直流の電圧
信号Ｓ１を受けて、ＤＵＴ出力端の直流電圧を測定する
機能を少なくとも備え、上記ＤＣＴＵを少なくとも１系
統備える半導体試験装置において、上記ＤＵＴ出力端か
らの直流の電圧信号Ｓ１を受けて所定に電流バッファ若
しくは所定の直流電圧に分圧後に電流バッファして出力
し、容量性負荷の上記ステーション・ケーブルＣＢを駆
動して上記ＤＣＴＵの受端へ供給するバッファ手段２０
０を備えて、上記ＤＣＴＵの受端におけるセットリング
時間を短縮可能とする、ことを特徴とする半導体試験装
置がある。
性を測定する電圧測定装置ＤＣＴＵを半導体試験装置の
本体側に備え、上記ＤＣＴＵはＤＵＴを装着して電気的
にコンタクト（接触）するテストヘッド側と本体側との
間を接続する所定長のステーション・ケーブルＣＢと、
前記テストヘッド内に備えるピンエレクトロニクスＰＥ
とを介して、ＤＵＴの出力端から出力される直流の電圧
信号Ｓ１を受けて、ＤＵＴ出力端の直流電圧を測定する
機能を少なくとも備え、上記ＤＣＴＵを少なくとも１系
統備える半導体試験装置において、上記ＤＵＴ出力端か
らの直流の電圧信号Ｓ１を受けて所定に電流バッファ若
しくは所定の直流電圧に分圧後に電流バッファして出力
し、容量性負荷の上記ステーション・ケーブルＣＢを駆
動して上記ＤＣＴＵの受端へ供給するバッファ手段２０
０を備えて、上記ＤＣＴＵの受端におけるセットリング
時間を短縮可能とする、ことを特徴とする半導体試験装
置がある。
【００１２】第４図は、本発明に係る解決手段を示して
いる。また、上述ＤＣＴＵが測定する為にＤＵＴのＩＣ
ピンの線路Ｌ３に割り込んで接続するリレーをＤＣリレ
ーＫ２と呼称したとき、上記バッファ手段２００は、前
記ＤＣリレーＫ２と上記ステーション・ケーブルＣＢと
の間に挿入して備える、ことを特徴とする上述半導体試
験装置がある。
いる。また、上述ＤＣＴＵが測定する為にＤＵＴのＩＣ
ピンの線路Ｌ３に割り込んで接続するリレーをＤＣリレ
ーＫ２と呼称したとき、上記バッファ手段２００は、前
記ＤＣリレーＫ２と上記ステーション・ケーブルＣＢと
の間に挿入して備える、ことを特徴とする上述半導体試
験装置がある。
【００１３】また、上記ＤＣＴＵが所定の電圧を発生す
る機能を備え、前記電圧発生機能で発生した直流電圧を
ＤＵＴへ印加する為のフォース線ＣＢｆと、ＤＵＴ側の
電圧信号Ｓ１をセンシングするセンス線ＣＢｓとを上記
ステーション・ケーブルＣＢが備えるとき、上記バッフ
ァ手段２００は、前記センス線ＣＢｓに対して挿入して
備え、ＤＵＴ出力端からの直流の電圧信号Ｓ１を上記Ｄ
ＣリレーＫ２を介して受けて、所定に電流バッファ若し
くは所定の直流電圧に分圧後に電流バッファして上記セ
ンス線ＣＢｓを介して上記ＤＣＴＵの測定入力端へ供給
する、ことを特徴とする上述半導体試験装置がある。
る機能を備え、前記電圧発生機能で発生した直流電圧を
ＤＵＴへ印加する為のフォース線ＣＢｆと、ＤＵＴ側の
電圧信号Ｓ１をセンシングするセンス線ＣＢｓとを上記
ステーション・ケーブルＣＢが備えるとき、上記バッフ
ァ手段２００は、前記センス線ＣＢｓに対して挿入して
備え、ＤＵＴ出力端からの直流の電圧信号Ｓ１を上記Ｄ
ＣリレーＫ２を介して受けて、所定に電流バッファ若し
くは所定の直流電圧に分圧後に電流バッファして上記セ
ンス線ＣＢｓを介して上記ＤＣＴＵの測定入力端へ供給
する、ことを特徴とする上述半導体試験装置がある。
【００１４】第５図は、本発明に係る解決手段を示して
いる。また、上述バッファ手段２００の一態様は、第１
リレーＫ１、第２リレーＫ４、第３リレーＫ５、第４リ
レーＫ６と、バッファ部２２０とを備えるとき、上記第
１リレーＫ１は上記フォース線ＣＢｆと上記ＤＣリレー
Ｋ２との間を開閉する制御リレーであり、上記第２リレ
ーＫ４は上記センス線ＣＢｓと上記ＤＣリレーＫ２との
間を開閉する制御リレーであり、当該バッファ手段２０
０を介して直流の電圧信号Ｓ１を測定するときにはＯＦ
Ｆ状態に制御し、上記第３リレーＫ５は上記バッファ部
２２０の入力端と上記ＤＣリレーＫ２との間を開閉する
制御リレーであり、当該バッファ手段２００を介して直
流の電圧信号Ｓ１を測定するときにはＯＮ状態に制御
し、上記第４リレーＫ６は上記バッファ部２２０の出力
端と上記センス線ＣＢｓとの間を開閉する制御リレーで
あり、当該バッファ手段２００を介して直流の電圧信号
Ｓ１を測定するときにはＯＮ状態に制御し、上記バッフ
ァ部２２０は上記ＤＣリレーＫ２からの直流の電圧信号
Ｓ１を上記第３リレーＫ５を介して受けて、所定に電流
バッファ若しくは所定の直流電圧に分圧後に電流バッフ
ァして、上記第４リレーＫ６を介して上記センス線ＣＢ
ｓの線路を駆動する、ことを特徴とする上述半導体試験
装置がある。
いる。また、上述バッファ手段２００の一態様は、第１
リレーＫ１、第２リレーＫ４、第３リレーＫ５、第４リ
レーＫ６と、バッファ部２２０とを備えるとき、上記第
１リレーＫ１は上記フォース線ＣＢｆと上記ＤＣリレー
Ｋ２との間を開閉する制御リレーであり、上記第２リレ
ーＫ４は上記センス線ＣＢｓと上記ＤＣリレーＫ２との
間を開閉する制御リレーであり、当該バッファ手段２０
０を介して直流の電圧信号Ｓ１を測定するときにはＯＦ
Ｆ状態に制御し、上記第３リレーＫ５は上記バッファ部
２２０の入力端と上記ＤＣリレーＫ２との間を開閉する
制御リレーであり、当該バッファ手段２００を介して直
流の電圧信号Ｓ１を測定するときにはＯＮ状態に制御
し、上記第４リレーＫ６は上記バッファ部２２０の出力
端と上記センス線ＣＢｓとの間を開閉する制御リレーで
あり、当該バッファ手段２００を介して直流の電圧信号
Ｓ１を測定するときにはＯＮ状態に制御し、上記バッフ
ァ部２２０は上記ＤＣリレーＫ２からの直流の電圧信号
Ｓ１を上記第３リレーＫ５を介して受けて、所定に電流
バッファ若しくは所定の直流電圧に分圧後に電流バッフ
ァして、上記第４リレーＫ６を介して上記センス線ＣＢ
ｓの線路を駆動する、ことを特徴とする上述半導体試験
装置がある。
【００１５】また、上述バッファ手段２００のバッファ
部２２０の一態様としては、少なくとも入力される直流
の電圧信号Ｓ１を電流バッファして出力する、ことを特
徴とする上述半導体試験装置がある。
部２２０の一態様としては、少なくとも入力される直流
の電圧信号Ｓ１を電流バッファして出力する、ことを特
徴とする上述半導体試験装置がある。
【００１６】第６（ａ）図は、本発明に係る解決手段を
示している。また、上述バッファ手段２００内に備える
バッファ部２２０の一態様としては、分圧部２１０を備
え、前記分圧部２１０で入力される直流の電圧信号Ｓ１
を１／ａの分圧比で分圧し、これを電流バッファして出
力する、ことを特徴とする上述半導体試験装置がある。
示している。また、上述バッファ手段２００内に備える
バッファ部２２０の一態様としては、分圧部２１０を備
え、前記分圧部２１０で入力される直流の電圧信号Ｓ１
を１／ａの分圧比で分圧し、これを電流バッファして出
力する、ことを特徴とする上述半導体試験装置がある。
【００１７】また、上述ＤＵＴの出力端から出力される
直流の電圧信号Ｓ１の一態様としては、半導体試験装置
が備えるデバイス試験機能により当該電圧信号Ｓ１の発
生条件を所定に制御（例えばステップ的に電圧発生を制
御、若しくはＯＮ／ＯＦＦ制御）できる直流の電圧信号
を対象とする、ことを特徴とする上述半導体試験装置が
ある。
直流の電圧信号Ｓ１の一態様としては、半導体試験装置
が備えるデバイス試験機能により当該電圧信号Ｓ１の発
生条件を所定に制御（例えばステップ的に電圧発生を制
御、若しくはＯＮ／ＯＦＦ制御）できる直流の電圧信号
を対象とする、ことを特徴とする上述半導体試験装置が
ある。
【００１８】また、上述バッファ手段２００の適用の一
態様としては、半導体試験装置が備えるテスタチャンネ
ルにおける少なくとも１チャンネルに適用する、ことを
特徴とする上述半導体試験装置がある。
態様としては、半導体試験装置が備えるテスタチャンネ
ルにおける少なくとも１チャンネルに適用する、ことを
特徴とする上述半導体試験装置がある。
【００１９】
【発明の実施の形態】以下に本発明を適用した実施の形
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容は、一例でありその形容内容のみに限定するものでは
ない。
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容は、一例でありその形容内容のみに限定するものでは
ない。
【００２０】本発明について、図４と図５と図６と図７
とを参照して以下に説明する。尚、従来構成に対応する
要素は同一符号を付し、また重複する部位の説明は省略
する。
とを参照して以下に説明する。尚、従来構成に対応する
要素は同一符号を付し、また重複する部位の説明は省略
する。
【００２１】本願に係る要部構成は、図４に示すよう
に、ピンエレクトロニクスＰＥの各チャンネル毎にバッ
ファ手段２００を追加して備える構成である。他は従来
構成と同様である。
に、ピンエレクトロニクスＰＥの各チャンネル毎にバッ
ファ手段２００を追加して備える構成である。他は従来
構成と同様である。
【００２２】図５にバッファ手段２００の内部構成例を
示して説明する。バッファ手段２００は、リレーＫ１、
Ｋ４、Ｋ５、Ｋ６と、バッファ部２２０とを備える。リ
レーＫ１、Ｋ４、Ｋ５、Ｋ６は、外部からＯＮ／ＯＦＦ
制御可能な開閉スイッチであり、例えば半導体リレーが
適用できる。リレーＫ１は、ＤＵＴが出力する送端電圧
Ｖ１を測定実施するときにＯＦＦ状態に制御する。リレ
ーＫ４は、バッファ部２２０を使用しない場合にはＯＮ
状態に制御してバイパスさせるものである。リレーＫ
５、Ｋ６は、バッファ部２２０を使用して電圧測定する
場合に両者をＯＮ状態に制御する。
示して説明する。バッファ手段２００は、リレーＫ１、
Ｋ４、Ｋ５、Ｋ６と、バッファ部２２０とを備える。リ
レーＫ１、Ｋ４、Ｋ５、Ｋ６は、外部からＯＮ／ＯＦＦ
制御可能な開閉スイッチであり、例えば半導体リレーが
適用できる。リレーＫ１は、ＤＵＴが出力する送端電圧
Ｖ１を測定実施するときにＯＦＦ状態に制御する。リレ
ーＫ４は、バッファ部２２０を使用しない場合にはＯＮ
状態に制御してバイパスさせるものである。リレーＫ
５、Ｋ６は、バッファ部２２０を使用して電圧測定する
場合に両者をＯＮ状態に制御する。
【００２３】バッファ部２２０の内部構成の一例として
は、分圧部２１０と、差動増幅器Ｕ３と、抵抗Ｒ３とを
備える。分圧部２１０の内部構成の一例としては、図６
（ａ）に示すように、比較的高い抵抗値の分圧抵抗Ｒ
１、Ｒ２と、位相補償コンデンサＣ１、Ｃ２とで構成さ
れる。これにより、入力信号Ｓ２を１／ａの分圧比で分
圧した分圧信号Ｓ３を出力する。分圧比１／ａとして
は、例えば１／５程度になるような抵抗値を使用する。
尚、この分圧比１／ａは、キャリブレーションにより補
正可能であるからして、抵抗値の正確なものを使用する
必要性はない。即ち、キャリブレーションの実施は、フ
ォース線ＣＢｆに所望複数点の電圧を順次発生し、第１
に、これをリレーＫ４側をＯＮしてこの電圧を順次測定
し、第２に、Ｋ５側をＯＮして分圧された電圧を順次測
定する。両測定結果に基づいて正確な分圧比１／ａと、
差動増幅器Ｕ３のオフセット電圧とを求めることができ
る。このキャリブレーションに基づいて電圧測定の補正
処理することで、電圧測定精度は常に最良の状態に維持
できる。
は、分圧部２１０と、差動増幅器Ｕ３と、抵抗Ｒ３とを
備える。分圧部２１０の内部構成の一例としては、図６
（ａ）に示すように、比較的高い抵抗値の分圧抵抗Ｒ
１、Ｒ２と、位相補償コンデンサＣ１、Ｃ２とで構成さ
れる。これにより、入力信号Ｓ２を１／ａの分圧比で分
圧した分圧信号Ｓ３を出力する。分圧比１／ａとして
は、例えば１／５程度になるような抵抗値を使用する。
尚、この分圧比１／ａは、キャリブレーションにより補
正可能であるからして、抵抗値の正確なものを使用する
必要性はない。即ち、キャリブレーションの実施は、フ
ォース線ＣＢｆに所望複数点の電圧を順次発生し、第１
に、これをリレーＫ４側をＯＮしてこの電圧を順次測定
し、第２に、Ｋ５側をＯＮして分圧された電圧を順次測
定する。両測定結果に基づいて正確な分圧比１／ａと、
差動増幅器Ｕ３のオフセット電圧とを求めることができ
る。このキャリブレーションに基づいて電圧測定の補正
処理することで、電圧測定精度は常に最良の状態に維持
できる。
【００２４】差動増幅器Ｕ３と抵抗Ｒ３とはバッファア
ンプを構成し、数十Ω以下の低出力インピーダンスに変
換されたバッファ電圧Ｓ４を出力する。従って、駆動電
流Ｉｓ２は大幅に増加する結果、数百ピコ以上の分布容
量Ｃｓを短時間に充電することが可能となる。即ち、セ
ットリング時間を大幅に短縮できる。例えば、バッファ
部２２０の出力インピーダンスを１０Ωと仮定し、ＤＵ
Ｔの出力インピーダンスを１０００Ωと仮定すると、１
０Ω／１０００Ω＝１／１００にセットリング時間を短
縮できる。
ンプを構成し、数十Ω以下の低出力インピーダンスに変
換されたバッファ電圧Ｓ４を出力する。従って、駆動電
流Ｉｓ２は大幅に増加する結果、数百ピコ以上の分布容
量Ｃｓを短時間に充電することが可能となる。即ち、セ
ットリング時間を大幅に短縮できる。例えば、バッファ
部２２０の出力インピーダンスを１０Ωと仮定し、ＤＵ
Ｔの出力インピーダンスを１０００Ωと仮定すると、１
０Ω／１０００Ω＝１／１００にセットリング時間を短
縮できる。
【００２５】上記構成のバッファ部２２０によれば、第
１に、受端電圧Ｖ２は、図７Ａに示すように大幅にスル
ーレートが改善され、セットリング時間ＳＴ２が大幅に
短縮される。従って、ステップ的に変化させた後におけ
る電圧測定が短時間に測定開始できる利点が得られ、こ
の結果としてＤＣ試験に係るデバイス試験のスループッ
トが向上できる大きな利点が得られる。更に、第２に、
図７Ｂに示すように、分圧部２１０を備えて、ＤＵＴが
出力する送端電圧Ｖ１を分圧したバッファ電圧Ｓ４を電
圧測定部１００へ供給できることにより、高電圧を出力
するデバイスに対しても測定実施できるようになる。例
えば、電圧測定部１００が受容可能な許容電圧が１０ｖ
と仮定し、１／５に分圧する場合には５０ｖまでの高電
圧が実用的に測定できることとなる。従って、半導体試
験装置が試験可能なデバイス品種の更なる拡大が図れ
る、という大きな利点が得られる。
１に、受端電圧Ｖ２は、図７Ａに示すように大幅にスル
ーレートが改善され、セットリング時間ＳＴ２が大幅に
短縮される。従って、ステップ的に変化させた後におけ
る電圧測定が短時間に測定開始できる利点が得られ、こ
の結果としてＤＣ試験に係るデバイス試験のスループッ
トが向上できる大きな利点が得られる。更に、第２に、
図７Ｂに示すように、分圧部２１０を備えて、ＤＵＴが
出力する送端電圧Ｖ１を分圧したバッファ電圧Ｓ４を電
圧測定部１００へ供給できることにより、高電圧を出力
するデバイスに対しても測定実施できるようになる。例
えば、電圧測定部１００が受容可能な許容電圧が１０ｖ
と仮定し、１／５に分圧する場合には５０ｖまでの高電
圧が実用的に測定できることとなる。従って、半導体試
験装置が試験可能なデバイス品種の更なる拡大が図れ
る、という大きな利点が得られる。
【００２６】尚、本発明の技術的思想は、上述実施の形
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、上述
実施例では、分圧部２１０が常に１／ａに分圧する具体
例を示していたが、所望により、図６（ｂ）に示すよう
に、リレーＫ７を追加して備えて、分圧しないで測定で
きるように構成しても良い。
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、上述
実施例では、分圧部２１０が常に１／ａに分圧する具体
例を示していたが、所望により、図６（ｂ）に示すよう
に、リレーＫ７を追加して備えて、分圧しないで測定で
きるように構成しても良い。
【００２７】また、セットリング時間を短縮するもの
の、高電圧を出力するデバイスを対象としない適用形態
の場合には、所望により分圧部２１０を削除した構成と
しても良い。
の、高電圧を出力するデバイスを対象としない適用形態
の場合には、所望により分圧部２１０を削除した構成と
しても良い。
【００２８】また、バッファ手段２００を備えるピンエ
レクトロニクスのチャンネルは、全チャンネルに備える
ようにしても良いが、ＤＵＴのＩＣピンの中で特定の少
数のＩＣピンが対象の場合が殆どである場合には、所望
チャンネル数に対してのみ上述バッファ手段２００を備
えるように構成しても良い。
レクトロニクスのチャンネルは、全チャンネルに備える
ようにしても良いが、ＤＵＴのＩＣピンの中で特定の少
数のＩＣピンが対象の場合が殆どである場合には、所望
チャンネル数に対してのみ上述バッファ手段２００を備
えるように構成しても良い。
【００２９】
【発明の効果】本発明は、上述の説明内容からして、下
記に記載される効果を奏する。上述説明したように本発
明によれば、ＤＵＴ出力端の送端電圧Ｖ１の位置と、電
圧測定部の入力端との間にバッファ手段を挿入して備え
る構成としたことにより、第１に、電圧測定部の受端電
圧Ｖ２に対するセットリング時間を大幅に短縮可能とな
る利点が得られ、これにより、従来よりも短時間にＤＣ
試験を行うことが可能となる結果、ＤＣ試験に係るデバ
イス試験のスループットが向上できる大きな利点が得ら
れる。更に、バッファ手段に送端電圧Ｖ１を分圧する分
圧部を備える場合には、高電圧を出力するデバイスに対
してもＤＣ試験可能となるので、半導体試験装置で試験
可能なデバイス品種の更なる拡大が計れる大きな利点が
得られる。従って、本発明の技術的効果は大であり、産
業上の経済効果も大である。
記に記載される効果を奏する。上述説明したように本発
明によれば、ＤＵＴ出力端の送端電圧Ｖ１の位置と、電
圧測定部の入力端との間にバッファ手段を挿入して備え
る構成としたことにより、第１に、電圧測定部の受端電
圧Ｖ２に対するセットリング時間を大幅に短縮可能とな
る利点が得られ、これにより、従来よりも短時間にＤＣ
試験を行うことが可能となる結果、ＤＣ試験に係るデバ
イス試験のスループットが向上できる大きな利点が得ら
れる。更に、バッファ手段に送端電圧Ｖ１を分圧する分
圧部を備える場合には、高電圧を出力するデバイスに対
してもＤＣ試験可能となるので、半導体試験装置で試験
可能なデバイス品種の更なる拡大が計れる大きな利点が
得られる。従って、本発明の技術的効果は大であり、産
業上の経済効果も大である。
【図１】半導体試験装置の概念構成図。
【図２】従来の、１チャンネルのＤＣ電圧測定の原理接
続図。
続図。
【図３】ステップ応答に対して、電圧測定部の受端での
セットリング時間を説明する図。
セットリング時間を説明する図。
【図４】本発明の、１チャンネルのＤＣ電圧測定の原理
接続図。
接続図。
【図５】本発明の、バッファ手段の内部構成例。
【図６】本発明の、分圧部の内部構成例。
【図７】本発明の、ステップ応答に対して、電圧測定部
の受端でのセットリング時間を説明する図。
の受端でのセットリング時間を説明する図。
Ｃ１，Ｃ２ 位相補償コンデンサ Ｋ１，Ｋ４，Ｋ５，Ｋ６，Ｋ７ リレー Ｋ２ ＤＣリレー Ｋ３ ＯＵＴリレー Ｒ１，Ｒ２ 分圧抵抗 Ａ２ 入力バッファ Ｒ３ 抵抗 Ｕ３ 差動増幅器 ８０，１００ 電圧測定部 ２００ バッファ手段 ２１０ 分圧部 ２２０ バッファ部 ＣＢ ステーション・ケーブル ＣＢｆ フォース線 ＣＢｓ センス線 ＣＰ コンパレータ ＤＣＴＵ ＤＣテスト・ユニット ＤＵＴ 被試験デバイス ＰＥ ピンエレクトロニクス
Claims (8)
- 【請求項１】 被試験デバイス（ＤＵＴ）の直流特性を
測定する電圧測定装置ＤＣＴＵを半導体試験装置の本体
側に備え、該ＤＣＴＵはＤＵＴ出力端の直流電圧を受け
て測定する機能を少なくとも備え、該ＤＣＴＵを少なく
とも１系統備える半導体試験装置において、 該ＤＵＴ出力端からの直流の電圧信号を受けて所定に電
流バッファして出力し、該ステーション・ケーブルＣＢ
を駆動して該ＤＣＴＵの受端へ供給するバッファ手段を
備えて、該ＤＣＴＵの受端におけるセットリング時間を
短縮可能とする、ことを特徴とする半導体試験装置。 - 【請求項２】 被試験デバイス（ＤＵＴ）の直流特性を
測定する電圧測定装置ＤＣＴＵを半導体試験装置の本体
側に備え、該ＤＣＴＵはＤＵＴ出力端の直流電圧を受け
て測定する機能を少なくとも備え、該ＤＣＴＵを少なく
とも１系統備える半導体試験装置において、 該ＤＵＴ出力端からの直流の電圧信号を受けて所定の直
流電圧に分圧後に電流バッファして出力し、該ステーシ
ョン・ケーブルＣＢを駆動して該ＤＣＴＵの受端へ供給
するバッファ手段を備えて、高電圧の直流の電圧信号を
測定可能とする、ことを特徴とする半導体試験装置。 - 【請求項３】 被試験デバイス（ＤＵＴ）の直流特性を
測定する電圧測定装置ＤＣＴＵを半導体試験装置の本体
側に備え、 該ＤＣＴＵはＤＵＴを装着して電気的にコンタクト（接
触）するテストヘッド側と本体側との間を接続する所定
長のステーション・ケーブルＣＢと、該テストヘッド内
に備えるピンエレクトロニクスＰＥとを介して、ＤＵＴ
の出力端から出力される直流の電圧信号を受けて、ＤＵ
Ｔ出力端の直流電圧を測定する機能を少なくとも備え、 上記ＤＣＴＵを少なくとも１系統備える半導体試験装置
において、 該ＤＵＴ出力端からの直流の電圧信号を受けて所定に電
流バッファ若しくは所定の直流電圧に分圧後に電流バッ
ファして出力し、該ステーション・ケーブルＣＢを駆動
して該ＤＣＴＵの受端へ供給するバッファ手段を備え
て、該ＤＣＴＵの受端におけるセットリング時間を短縮
可能とする、ことを特徴とする半導体試験装置。 - 【請求項４】 該ＤＣＴＵが測定する為にＤＵＴのＩＣ
ピンの線路に割り込んで接続するリレーをＤＣリレーと
したとき、該バッファ手段は、該ＤＣリレーと該ステー
ション・ケーブルＣＢとの間に挿入して備える、ことを
特徴とする請求項１乃至３記載の半導体試験装置。 - 【請求項５】 該ＤＣＴＵが所定の電圧を発生する機能
を備え、前記電圧発生機能で発生した直流電圧をＤＵＴ
へ印加する為のフォース線と、ＤＵＴ側の電圧信号をセ
ンシングするセンス線とを該ステーション・ケーブルＣ
Ｂが備えるとき、 該バッファ手段は、該センス線に対して挿入して備え、
ＤＵＴ出力端からの直流の電圧信号を該ＤＣリレーを介
して受けて、所定に電流バッファ若しくは所定の直流電
圧に分圧後に電流バッファして該センス線を介して該Ｄ
ＣＴＵの測定入力端へ供給する、ことを特徴とする請求
項４記載の半導体試験装置。 - 【請求項６】 該バッファ手段は、第１リレー、第２リ
レー、第３リレー、第４リレーと、バッファ部とを備え
るとき、 該第１リレーは該フォース線と該ＤＣリレーとの間を開
閉する制御リレーであり、 該第２リレーは該センス線と該ＤＣリレーとの間を開閉
する制御リレーであり、当該バッファ手段を介して直流
の電圧信号を測定するときにはＯＦＦ状態に制御し、 該第３リレーは該バッファ部の入力端と該ＤＣリレーと
の間を開閉する制御リレーであり、当該バッファ手段を
介して直流の電圧信号を測定するときにはＯＮ状態に制
御し、 該第４リレーは該バッファ部の出力端と該センス線との
間を開閉する制御リレーであり、当該バッファ手段を介
して直流の電圧信号を測定するときにはＯＮ状態に制御
し、 該バッファ部は該ＤＣリレーからの直流の電圧信号を該
第３リレーを介して受けて、所定に電流バッファ若しく
は所定の直流電圧に分圧後に電流バッファして、該第４
リレーを介して該センス線の線路を駆動する、ことを特
徴とする請求項４記載の半導体試験装置。 - 【請求項７】 該バッファ手段のバッファ部は、少なく
とも入力される直流の電圧信号を電流バッファして出力
する、ことを特徴とする請求項６記載の半導体試験装
置。 - 【請求項８】 該バッファ手段内に備えるバッファ部
は、分圧部を備え、該分圧部で入力される直流の電圧信
号を１／ａの分圧比で分圧し、これを電流バッファして
出力する、ことを特徴とする請求項６記載の半導体試験
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000302848A JP2002107406A (ja) | 2000-09-29 | 2000-09-29 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000302848A JP2002107406A (ja) | 2000-09-29 | 2000-09-29 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002107406A true JP2002107406A (ja) | 2002-04-10 |
Family
ID=18784131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000302848A Pending JP2002107406A (ja) | 2000-09-29 | 2000-09-29 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002107406A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954079B2 (en) | 2002-12-17 | 2005-10-11 | Renesas Technology Corp. | Interface circuit coupling semiconductor test apparatus with tested semiconductor device |
| WO2007018020A1 (ja) * | 2005-08-09 | 2007-02-15 | Advantest Corporation | 半導体試験装置 |
| WO2007069646A1 (ja) * | 2005-12-15 | 2007-06-21 | Advantest Corporation | 試験装置、及びピンエレクトロニクスカード |
| JP2007205793A (ja) * | 2006-01-31 | 2007-08-16 | Advantest Corp | 測定装置、試験装置、及び測定方法 |
| JP2008190973A (ja) * | 2007-02-05 | 2008-08-21 | Yokogawa Electric Corp | 直流モジュール装置 |
| JP2009115647A (ja) * | 2007-11-07 | 2009-05-28 | Yokogawa Electric Corp | 直流試験装置及び半導体試験装置 |
-
2000
- 2000-09-29 JP JP2000302848A patent/JP2002107406A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2007018020A1 (ja) * | 2005-08-09 | 2007-02-15 | Advantest Corporation | 半導体試験装置 |
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| KR100995813B1 (ko) | 2005-12-15 | 2010-11-23 | 가부시키가이샤 어드밴티스트 | 시험 장치 및 핀 일렉트로닉스 카드 |
| JP4944793B2 (ja) * | 2005-12-15 | 2012-06-06 | 株式会社アドバンテスト | 試験装置、及びピンエレクトロニクスカード |
| TWI386665B (zh) * | 2005-12-15 | 2013-02-21 | 愛德萬測試股份有限公司 | 測試裝置以及接腳電子卡 |
| JP2007205793A (ja) * | 2006-01-31 | 2007-08-16 | Advantest Corp | 測定装置、試験装置、及び測定方法 |
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| JP2009115647A (ja) * | 2007-11-07 | 2009-05-28 | Yokogawa Electric Corp | 直流試験装置及び半導体試験装置 |
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