JP2002111465A - 半導体スイッチング装置 - Google Patents

Abstract

(57)【要約】 【課題】 突入電流が発生していても過電流の検出を
し、不完全短絡が発生した場合の異常電流に対して高速
応答する半導体スイッチング装置を提供する。 【解決手段】 マルチソースＦＥＴのメイン電界効果ト
ランジスタ（ＦＥＴ）とリファレンスＦＥＴのソース電
位の大小関係を比較する。メインＦＥＴのソース電位が
リファレンスＦＥＴのソース電位を上回っているときマ
ルチソースＦＥＴのゲートに駆動電圧を印可し反対のと
きマルチソースＦＥＴのゲートに駆動電圧を遮断する。
さらに、負荷側の電流が過渡的成分を含めて正常範囲に
あるときは、リファレンスＦＥＴのソース電位がメイン
ＦＥＴのソース電位を上回らないようにリファレンスＦ
ＥＴの電流を制御する回路をリファレンスＦＥＴのソー
スと接地間に設置する。このことで、メインＦＥＴに流
れる異常電流を検知して、異常電流発生時にはメインＦ
ＥＴをオン／オフ制御して電流振動を生成し、この電流
振動により、メインＦＥＴを遮断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ランプ負荷やモー
タ負荷等の突入電流の発生する負荷を流れる電流のスイ
ッチングを行う半導体スイッチング装置に関する。

【０００２】

【従来の技術】従来の電源供給制御装置に用いる半導体
スイッチング装置（電力用半導体装置）としては、自動
車においてバッテリからの電源を選択的に各負荷に供給
して、負荷への電力供給をサーマルＦＥＴにより制御す
る装置がある。電源供給制御装置は、出力電圧ＶＢを供
給する電源ＶＢにシャント抵抗の一端が接続され、その
他端にサーマルＦＥＴのドレイン端子が接続されてい
る。さらに、サーマルＦＥＴのソース端子には負荷が接
続されている。ここで、負荷としては、自動車のヘッド
ライトやパワーウィンドウの駆動モータ等々該当する。
電源供給制御装置は、さらに、シャント抵抗を流れる電
流を検出してハードウェア回路によりサーマルＦＥＴの
駆動を制御するドライバと、このドライバでモニタした
電流値に基づいてサーマルＦＥＴの駆動信号をオン／オ
フ制御するＡ／Ｄ変換器およびマイコン（ＣＰＵ）とを
備えている。

【０００３】半導体スイッチング装置の主デバイスとし
て動作するサーマルＦＥＴは、パワーデバイス（主ＦＥ
Ｔ）、抵抗、温度センサ、ラッチ回路および過熱遮断用
ＦＥＴを内蔵しており、サーマルＦＥＴの接合温度が規
定以上の温度まで上昇した場合には、内蔵するゲート遮
断回路によってサーマルＦＥＴを強制的にオフ制御する
過熱遮断機能を備えている。つまり、パワーデバイス
（主ＦＥＴ）が規定以上の温度まで上昇したことが温度
センサによって検出された場合には、その旨の検出情報
がラッチ回路に保持され、ゲート遮断回路としての過熱
遮断用ＦＥＴがオン動作となることによって、パワーデ
バイスを強制的にオフ制御する。

【０００４】また、負荷としてランプ負荷を使用する場
合、ランプ負荷に電圧を印可すると定常的に使用してい
る場合の１０倍前後の突入電流が発生する。従来は上記
方法に限らず電流を検出する際には、この突入電流をマ
スクして検出していない。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の電源供給制御装置にあっては、電流検出を行うため
に電力の供給経路に直列接続されるシャント抵抗を必要
とした構成であり、近年の負荷の大電流化により、シャ
ント抵抗の熱損失が無視できないという問題点がある。

【０００６】また、上述の過熱遮断機能や過電流制御回
路は、負荷や配線にほぼ完全な短絡状態が発生して大電
流が流れる場合には機能するが、ある程度の短絡抵抗を
持つ不完全短絡などのレアショートを発生して小さい短
絡電流が流れた場合には機能せず、電流のモニタ回路を
介してマイコンにより異常電流を検出してサーマルＦＥ
Ｔをオフ制御するしかなく、このような異常電流に対す
るマイコン制御による応答性が悪いという事情もあっ
た。

【０００７】また、シャント抵抗やＡ／Ｄ変換器、マイ
コン等が必要であるため、大きな実装スペースが必要で
あり、またこれらの比較的高価な物品により装置コスト
が高くなってしまうという問題点もある。

【０００８】ランプ負荷等で発生する突入電流をマスク
して検出していないため、過電流の検出が遅れて、スイ
ッチング装置や配線が過剰に発熱する場合があった。

【０００９】本発明の目的は、突入電流が発生していて
も過電流の検出が可能で、熱損失が小さく、ある程度の
短絡抵抗を持つ不完全短絡などのレアショートが発生し
た場合の異常電流に対しても高速応答を可能な半導体ス
イッチング装置を提供することにある。

【００１０】

【課題を解決するための手段】上記問題点を達成するた
めの本発明の特徴は、メイン電界効果トランジスタ（Ｆ
ＥＴ）とリファレンスＦＥＴからなるマルチソースＦＥ
Ｔと、これらメインＦＥＴのソース電位とリファレンス
ＦＥＴのソース電位の大小関係を比較する電圧比較装置
と、メインＦＥＴのソース電位がリファレンスＦＥＴの
ソース電位を上回っているときマルチソースＦＥＴのゲ
ートに駆動電圧を印可し、メインＦＥＴのソース電位が
リファレンスＦＥＴのソース電位を下回っているときマ
ルチソースＦＥＴのゲートに駆動電圧を遮断するゲート
駆動回路とを備えた半導体スイッチング装置において、
負荷側の電流が過渡的成分を含めて正常範囲にあるとき
は、リファレンスＦＥＴのソース電位がメインＦＥＴの
ソース電位を上回らないようにリファレンスＦＥＴの電
流を制御する回路をリファレンスＦＥＴのソースと接地
間に設置した半導体スイッチング装置であることであ
る。このことにより、負荷側の電流に正常範囲を超えた
電流が流れると過渡的成分であるなしにかかわらず、そ
の電流遮断が可能であることである。

【００１１】本発明の特徴は、メインＦＥＴのソース電
位とリファレンスＦＥＴのソース電位が等しい場合に、
メインＦＥＴを流れる電流をリファレンスＦＥＴを流れ
る電流で除した値をｎとすると、負荷の定常状態におけ
る電流値をｎで除した値より大きい電流を流す定常成分
用回路と、負荷の過渡状態の電流値をｎで除した値より
大きい電流を流す過渡成分用回路をリファレンスＦＥＴ
のソースと接地間に並列に配置したことにより一層効果
的である。このことにより、正常範囲の上限値を示す電
流を過渡的にリファレンスＦＥＴに流すことができる。

【００１２】また、本発明の特徴は、リファレンス電流
の定常成分回路は固定抵抗または定電流回路で構成した
ことにより効果的である。固定抵抗を用いることで、容
易に定常成分回路を形成することができる。また、定電
流回路を用いることで、安定して定常電流を流すことが
できる。

【００１３】本発明の特徴は、リファレンス電流の過渡
成分は第１の所定時間、一定電流値を通電し、その後コ
ンデンサに蓄積された電荷の放電特性で決まる時定数で
減少し、第２の所定時間内にほばゼロになるように設定
することにより効果的である。このことにより、正常範
囲の上限値を示す電流をばらつきを小さく安定して供給
することができる。

【００１４】本発明の特徴は、リファレンス電流の定常
成分回路は半導体スイッチング装置がオン状態にあると
きは常時作動させ、メインＦＥＴのソース電位がリファ
レンスＦＥＴのソース電位を下回ったとき、リファレン
ス電流の過渡成分回路をスタートさせ、その後の第２の
所要時間内はメインＦＥＴのソース電位がリファレンス
ＦＥＴのソース電位を下回っても、リファレンス電流の
過渡的成分回路をスタートさせないことにより効果的で
ある。このことにより、まず異常電流を検出してから、
最終的に電流を遮断するか否かが決まるまでの時間とし
て、第２の所要時間を確保することができる。

【００１５】本発明の特徴は、定常成分用回路のみまた
は定常成分用回路及び過渡成分用回路が動作している場
合にメインＦＥＴのソース電位がリファレンスＦＥＴの
ソース電位を下回ったとき過渡成分用回路を再スタート
させ、再スタート後第３の所定時間内に過渡成分用回路
が更に再々スタートするという事象が所定の回数繰り返
されたらメインＦＥＴを遮断することにより一層効果的
である。第３の所定時間は異常電流を検出した回数をカ
ウントしながら、最後に検出したときからはじまる次に
発生する異常電流を検出可能な時間として設定してい
る。すなわち第３の所定時間内に異常電流が検出されれ
ば回数は積算されるが、第３の所定時間が過ぎても異常
電流が検出されなければ、それまでの検出回数はキャン
セルされるようにしている。これは連続的に発生する異
常電流のみを検出対象にするためである。このことなし
に、第２の所定時間内は過渡成分のスタートを禁止して
しまうと、複数負荷の上流に本装置をヒューズの役目で
使用したときに問題が生じる。すなわち、第１の負荷が
オンすることにより過渡成分がスタートして、この後、
過渡成分の電流が減少してきたとき、第２の負荷が第２
の所定時間内にスタートするとリファレンスの過渡成分
は小さくなっているので、メインＦＥＴのソース電位が
レファレンスＦＥＴのソース電位を下回ることが起こり
うる。そして、レファレンス過渡成分のスタートが禁止
されているので、その時点でメインＦＥＴは遮断してし
まう。第２の所定時間以下の時間差で２つの負荷がオン
したとき問題が生じるので、この解決策として効果的で
ある。

【００１６】本発明の特徴は、メインＦＥＴのソース電
位がリファレンスＦＥＴのソース電位を下回り、メイン
ＦＥＴおよびリファレンスＦＥＴがオフ状態に遷移した
とき、メインＦＥＴのソース電位の代わりにそれより低
い第１の電位を用いてリファレンスＦＥＴのソース電位
と比較し、リファレンスＦＥＴのソース電位が第１の電
位を下回ったら、メインＦＥＴおよびリファレンスＦＥ
Ｔをオン状態に遷移させ、リファレンスＦＥＴのソース
電位が上昇して、第１の電位より大きい第２の電位に達
するまではメインＦＥＴのソース電位とリファレンスＦ
ＥＴのソース電位の大小関係に関係なく、オン状態を維
持し、レファレンスＦＥＴのソース電圧が第２の電位を
上回ったら、メインＦＥＴのソース電位とリファレンス
ＦＥＴのソース電位を比較して、前者が後者を下回った
らメインＦＥＴおよびリファレンスＦＥＴをオフ状態に
遷移させることにより、メインＦＥＴのソース電位がリ
ファレンスＦＥＴのソース電位を下回る限り、オン／オ
フ動作を継続することにより効果的である。

【００１７】本発明の特徴は、メインＦＥＴおよびリフ
ァレンスＦＥＴがオン／オフ動作を所定の回数繰り返し
たら、ＦＥＴを遮断する場合に第１の所定時間内にオン
／オフ動作したときのＦＥＴ遮断に至るまでの回数をそ
の後の第２の所定時間内にオン／オフ動作したときＦＥ
Ｔ遮断に至るまでの回数より短くしたことにより一層効
果的である。

【００１８】本発明の特徴は、メインＦＥＴとリファレ
ンスＦＥＴからなるマルチソースＦＥＴと、このメイン
ＦＥＴのソース電位とこのリファレンスＦＥＴのソース
電位の大小関係を比較する電圧比較装置と、メインＦＥ
Ｔのソース電位がリファレンスＦＥＴのソース電位を上
回っているときマルチソースＦＥＴのゲートに駆動電圧
を印加しメインＦＥＴのソース電位がリファレンスＦＥ
Ｔのソース電位を下回っているときマルチソースＦＥＴ
のゲートへの駆動電圧を遮断するゲート駆動回路とを備
えた半導体スイッチング装置において、メインＦＥＴの
ソース電位とリファレンスＦＥＴのソース電位が等しい
場合にメインＦＥＴを流れる電流をリファレンスＦＥＴ
を流れる電流で除した値をｎとすると負荷が正常範囲に
あるときの定常状態における電流値をｎで除した値より
大きい電流を流す定常成分用回路と、前記負荷が正常範
囲にあるときの過渡状態の電流値をｎで除した値より大
きい電流を第４の所定時間だけ通電する過渡成分用回路
とを前期リファレンスＦＥＴのソースと前記接地間に並
列に配置し、前記負荷を流れる電流が急増して前記メイ
ンＦＥＴのソース電位がリファレンスＦＥＴのソース電
位を下回ったとき、前記過渡成分をスタートさせるよう
に構成し、前記過渡成分回路がスタート後、第３の所定
時間内に前記過渡成分回路が再スタートするという事象
が所定の回数繰り返されたら前記マルチソースＦＥＴを
遮断する半導体スイッチング装置であってもよい。ここ
で、過渡成分電流は一定電流であっても良いし、負荷電
流の過渡的成分に類似した波形の電流であっても良い。
第４の所定時間経過後、レファレンスＦＥＴの過渡成分
電流が無くなり、定常成分のみとなるが、このときま
だ、負荷側に過渡成分電流が流れていても良い。このこ
とにより、そのときはレファレンスの過渡成分が再スタ
ートするので、ＦＥＴは遮断されることはない。第４の
所定時間が負荷側の過渡成分継続時間より短い場合は、
レファレンス側の過渡成分回路が複数回スタートするこ
とになるが、ＦＥＴ遮断に至る過渡成分スタート回数を
これより大きく設定しておけば、正常負荷の過渡電流成
分でＦＥＴが遮断することはなく、異常発生時のみＦＥ
Ｔを遮断する保護機能を実現できる。

【００１９】

【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態と実施例において本発明に係る半導体スイッ
チング装置を説明する。以下の図面の記載において、同
一又は類似の部分には同一又は類似の符号を付してい
る。

【００２０】図１は、本発明の実施形態に係る電流振動
型遮断機能付き半導体スイッチング装置のブロック図で
ある。

【００２１】この半導体スイッチング装置１は、出力電
圧ＶＢを供給する電源ＶＢと負荷１０との間に接続され
て動作する。回路１では、主デバイス（パワーデバイ
ス）としてマルチソース・電界効果トランジスタ（ＦＥ
Ｔ）Ｔｒ５を用いている。なお、マルチソースＦＥＴ
（Ｔｒ５）は過熱遮断回路９を近傍に配置しているが、
後述の説明から理解できるように、一定の場合は過熱遮
断回路９は必須ではない。マルチソースＦＥＴ（Ｔｒ
５）は、メインＦＥＴ（ＱＡ）とリファレンスＦＥＴ
（ＱＢ）とを有し、ＱＡとＱＢのゲート電極は接続さ
れ、互いのドレイン電極も接続され電源ＶＢに接続され
る。ＱＡのソース電極は負荷１０と比較器ＣＭＰ１の
“＋”入力端子に接続され、ＱＢのソース電極は比較器
ＣＭＰ１の“−”入力端子に接続される。

【００２２】このマルチソースＦＥＴ（Ｔｒ５）として
は、例えば、ＤＭＯＳ構造、ＶＭＯＳ構造、或いはＵＭ
ＯＳ構造のパワーＭＯＳＦＥＴや、ＦＥＴに代えてこれ
らと類似な構造のＭＯＳＳＩＴが使用可能である。ま
た、ＥＳＴやＭＣＴ等のＭＯＳ複合型デバイスやＩＧＢ
Ｔ等の他の絶縁ゲート型パワーデバイスが使用可能であ
る。更に、常にゲートを逆バイアスで使うのであれば、
接合型ＦＥＴ、接合型ＳＩＴやＳＩサイリスタ等も使用
可能である。このＴｒ５はｎチャネル型でもｐチャネル
型でもかまわない。

【００２３】半導体スイッチング装置１は、マルチソー
スＦＥＴ（Ｔｒ５）と、ＱＡとＱＢのソース電極の電圧
を比較する比較手段（ＣＭＰ１）と、この比較手段（Ｃ
ＭＰ１）の出力に応じて、Ｔｒ５のゲート電極に制御電
圧を供給するドライバー８とを少なくとも具備してい
る。

【００２４】このＱＡは、例えば、複数個のユニットセ
ル（単位セル）が並列接続されたマルチ・チャネル構造
のパワーデバイスを採用すればよい。そして、このＱＡ
に並列接続されるように、ＱＢがＱＡに隣接する位置に
配置されている。ＱＢがＱＡと同一プロセスで隣接位置
に配置されているので、温度ドリフトやロット間の不均
一性の影響による互いの電気的特性のバラツキを除去で
きる。ＱＢの電流容量がＱＡの電流容量よりも小さくな
るように、ＱＢを構成する並列接続のユニットセル数を
調整している。例えば、ＱＢのユニットセル数１に対し
て、ＱＡのユニットセル数を１０００となるように構成
することにより、ＱＢとＱＡのチャネル幅Ｗの比を１：
１０００としている。この比は、ＱＡのソース電位とＱ
Ｂのソース電位が等しい場合に、ＱＢを流れる電流とＱ
Ａを流れる電流の比に等しくなる。このようにＱＢを流
れる電流を小さくできる。

【００２５】また、過熱遮断回路９に接続するダイオー
ドは温度センサとして機能する。このダイオードはＱＢ
及びＱＡの上部に形成された層間絶縁膜の上部に堆積さ
れたポリシリコン薄膜等で形成され、複数のダイオード
が直列接続されている。ＱＡの温度が上昇するにつれて
複数個直列接続されたダイオードの両端の電圧降下によ
り過熱を検出する。

【００２６】電流振動型遮断機能付き半導体スイッチン
グ装置１は、より具体的には、Ｔｒ５と比較器ＣＭＰ１
と過熱遮断回路９の他にも、ＣＭＰ１の“＋”入力端子
の電圧（ダミー電圧）を制御するダミー電圧発生回路２
と、ＣＭＰ１の出力信号のＨからＬへの立ち下がりの回
数を数えるパルスカウンタ４と、カウンタ４のカウント
時間を規定するタイマ３と、カウンタ４で所定の回数を
数えた後に出力される遮断信号を保持する遮断信号保持
回路５と、スイッチＳＷ１のオン信号である外部入力信
号のチャタリングを防止するチャタリング防止回路６
と、コレクタ側が電位ＶＰに接続されたソーストランジ
スタと、エミッタ側が接地電位（ＧＮＤ）に接続された
シンクトランジスタとを直列接続して備え、スイッチＳ
Ｗ１のオン／オフ切換えによる切換え信号等に基づき、
ソーストランジスタおよびシンクトランジスタをオン・
オフ制御して、Ｔｒ５のゲート電極に制御信号を出力す
るドライバ８と、電位ＶＰにまで昇圧するチャージポン
プ７と、ランプ負荷に発生する突入電流が過電流か否か
判定するためのリファレンス電流の過渡的電流成分を発
生させる過渡的電流成分発生回路１１とを有している。
そして、スイッチング装置１は、同一半導体基板（半導
体チップ）上にモノリシックに搭載されている。抵抗Ｒ
６とコンデンサーＣ１は、チップの外部に外付けされ
る。外付けにすることでそれぞれの抵抗値と容量値の変
更が容易になり、リファレンス電流の波形を突入電流の
波形に対してトレースさせることができる。

【００２７】（第１の実施の形態）電流振動型遮断機能
付き半導体スイッチング装置１は、より具体的には、図
２に示すような回路で構成されている。

【００２８】ダミー電圧発生回路２は、抵抗Ｒ１、Ｒ
２、Ｒ４と、ダイオードＤ１、Ｄ２とで構成できる。な
お、抵抗Ｒ１等に添えられた数字は単位がΩの抵抗値を
表している。同様にコンデンサーＣ１に添えられた数字
は単位がＦの容量値を表している。タイマ３では、入力
端子１にスタートの信号が入ると２０ｍ秒と２００ｍ秒
を計る２つのタイマが同時にスタートする。出力端子２
では、スタートから２０ｍ秒を計り終えるまでＨレベル
を出力する。出力端子３では、スタートから２００ｍ秒
を計り終えるまでＨレベルを出力する。これは、インバ
ータＩＮＶ１によって２００ｍｓタイマの出力が反転し
てＡＮＤ３の入力端子に入力されているからである。カ
ウンタ４では、リセット端子に信号が入るとカウントは
クリアされる。ＣＭＰ１に接続される入力端子に入力さ
れるＨからＬへの信号の回数を数え、回数が８回の時に
８パルスの出力端子からＨレベルを出力する。また、回
数が３２回の時に３２パルスの出力端子からＨレベルを
出力する。遮断信号保持回路５はＤフリップフロップ１
２を有している。端子ＤはＨレベルに接続され、端子Ｔ
にＯＲ回路からＨレベルが入力されるとそのＨレベルが
消えても、リセット端子にリセット信号が入力されるま
で、出力端子からはＨレベルが出力され続ける。過渡的
電流成分発生回路１１は、トランジスタＴｒ１乃至４
と、抵抗Ｒ７乃至１０と、コンデンサーＣ１とで構成で
きる。更に半導体チップの外部には、スイッチＳＷ１が
あり更にＳＷ２を備えている場合もある。そして、この
電流振動型遮断機能付きスイッチング・デバイスは、ユ
ーザ等がスイッチＳＷ１とＳＷ２をオンさせることによ
り機能する。電源ＶＢの出力電圧ＶＢは、例えば１２．
５Ｖで、チャージポンプ７の出力電圧ＶＰは、例えばＶ
Ｂ＋１０Ｖである。ＱＢのソース電極にはいわゆる基準
抵抗Ｒｒの定常成分ＲｒｃとなるＲ６が接続されてい
る。基準抵抗Ｒｒｃの抵抗値は、ＱＢとＱＡのチャネル
幅Ｗの比に応じて選定すればよい。例えば、上述したよ
うに、ＱＢとＱＡのチャネル幅Ｗの比を１：１０００と
した場合は、負荷の抵抗値の１／１０００を超える値と
なるように設定しておけばよい。この基準抵抗Ｒｒｃの
設定により、ＱＡに正常動作の負荷電流を超える過電流
が流れたときと同じドレイン−ソース間電圧Ｖ_ＤＳをＱ
Ｂに発生させることができる。

【００２９】半導体スイッチング装置１は、メイン電界
効果トランジスタ（ＦＥＴ：ＱＡ）とリファレンスＦＥ
Ｔ（ＱＢ）からなるマルチソースＦＥＴのＴｒ５と、Ｑ
Ａのソース電位ＶＳＡとＱＢのソース電位ＶＳＢの大小
関係を比較する電圧比較装置ＣＭＰ１と、ＱＡのソース
電位ＶＳＡがＱＢのソース電位ＶＳＢを上回っていると
きＴｒ５のゲートに駆動電圧を印加し、ＱＡのソース電
位ＶＳＡがＱＢのソース電位ＶＳＢを下回っているとき
Ｔｒ５のゲートへの駆動電圧を遮断するゲート駆動回路
となるドライバ８とを備えている。そして、負荷１０側
の電流ＩＤが過渡的成分を含めて正常範囲にあるとき
は、ＱＢのソース電位ＶＳＢがＱＡのソース電位ＶＳＡ
を上回らないようにＱＢの電流Ｉｒｅｆを制御する過渡
的電流成分発生回路をＱＢのソースと接地間に設置して
いる。

【００３０】この過渡的電流成分発生回路は、ＱＡのソ
ース電位ＶＳＡとＱＢのソース電位ＶＳＢが等しい場合
に電流ＩＤを電流Ｉｒｅｆで除した値をｎとすると、負
荷１０の定常状態における電流ＩＤの値をｎで除した値
より大きい電流を流す定常成分（Ｉｒｅｆｃ）用回路
と、負荷１０の過渡状態の電流ＩＤの値をｎで除した値
より大きい電流を流す過渡成分（Ｉｒｅｆｔ）用回路と
を、ＱＢのソースと接地間に並列に配置してなる。

【００３１】次に、本発明の実施形態に係る電流振動型
遮断機能付き半導体スイッチング装置１の動作について
説明する。ＶＳＡ＝ＶＳＢであれば、ＩＤ（ＱＡのドレ
イン電流）＝ｎ×Ｉｒｅｆ、ＲＬ×ｎ＝Ｒｒとなる。こ
こで、ＶＳＡはＱＡのソース電位、ＶＳＢはＱＢのソー
ス電位、ＩＤはＱＡのドレイン電流、ｎはカレント・セ
ンシング・レシオ、ＩｒｅｆはＱＢのドレイン電流、Ｒ
ＬはＱＡとＧＮＤ間に接続する負荷の抵抗（値）、Ｒｒ
はＱＢとＧＮＤ間に接続するReferenceの抵抗（値）で
ある。

【００３２】従って、ＶＳＡ＞ＶＳＢであれば、ＩＤ＜
ｎ×Ｉｒｅｆ、ＲＬ×ｎ＞Ｒｒとなり、ＶＳＡ＜ＶＳＢ
であれば、ＩＤ＞ｎ×Ｉｒｅｆ、ＲＬ×ｎ＜Ｒｒとな
る。このためＩｒｅｆまたはＲｒを基準値として設定し
ておけば、負荷側電流値または負荷抵抗値が基準値に比
べて大きいか小さいかをＶＳＡとＶＳＢの大小関係で判
定することが出来る。

【００３３】ＩｒｅｆまたはＲｒを過電流または過負荷
に相当する値に設定しておけば、ＶＳＢ＜ＶＳＡであれ
ば、正常状態、ＶＳＢ＞ＶＳＡであれば過電流または過
負荷状態と判定できる。過電流または過負荷状態と判定
したときはＱＡ，ＱＢをオフする。すなわち、ゲート直
列抵抗を介してＱＡ，ＱＢのゲートに印加していたチャ
ージポンプ電圧Ｖｐを遮断し、ゲート直列抵抗を介して
ＱＡ，ＱＢのゲートを接地する。

【００３４】なお、負荷電流ＩＤまたは負荷抵抗ＲＬは
一般に一定値ではない。スイッチオン直後の突入電流の
ように過渡的に発生する成分とその後の安定した状態に
おける定常的な成分とからなる。基準電流Ｉｒｅｆまた
は基準抵抗Ｒｒも負荷側に合わせて過渡的な成分と定常
的な成分を合成した値に設定する。すなわち、Ｉｒｅｆ
またはＲｒは一定ではなく、その値を時間的に変化させ
る。すなわち、（ａ）負荷側が正常なときに発生するＩ
ＤまたはＲＬの値に対してＩＤ＜ｎ×ＩｒｅｆまたはＲ
Ｌ×ｎ＞Ｒｒとなるように設定し、（ｂ）その差は極力
小さくなるように設定する。

【００３５】ＩｒｅｆまたはＲｒの定常成分（Ｉｒｅｆ
ｃ，Ｒｒｃ）は抵抗Ｒ６で設定する。もし、負荷電流の
定常成分が電源電圧に依存しない場合にはＩｒｅｆの定
常電流成分ＩｒｅｆｃはＲ６のような抵抗ではなく、定
電流回路を用いて設定する。

【００３６】一方、過渡的成分は図２のＴｒ１〜Ｔｒ
４、Ｒ７〜Ｒ１０、およびコンデンサＣ１で設定する。
過渡的成分の設定を開始するタイミングは次の２通りが
ある。（ｃ）入力信号ＳＷ１による入力信号に同期して
過渡的成分の設定を開始するタイミングと、（ｄ）入力
信号ＳＷ１に関係なく、負荷変動により過渡的成分の設
定を開始するタイミングである。

【００３７】（ｃ）は容易に理解できるから、ここでは
（ｄ）について説明する。（ｄ）ではＱＡの下流（負荷
側）にＳＷ２が必要になる。ＳＷ１がオンし、ＳＷ２が
オフしているとする。この状態ではＱＡ，ＱＢはオンし
ているが、ＳＷ２がオフしているため負荷電流は流れな
い。一方ＩｒｅｆｃはＲ６を介して常に流れるから、Ｉ
ｒｅｆ×ｎ＞ＩＤ（＝０）となり、ＶＳＡ＞ＶＳＢとな
って、ＣＭＰ１の出力はＨになる。タイマおよびカウン
タは入力立ち下がりで動作するようになっているので、
この状態ではタイマおよびカウンタは動作しない。タイ
マは入力が立ち下がると作動開始し、２０ｍｓ間Ｈレベ
ルになる出力と２００ｍｓ間Ｈレベルになる２つの出力
を持つ。タイマは一旦作動すると２００ｍｓ出力、ＩＮ
Ｖ１、ＡＮＤ３により２００ｍｓ間は入力を受け付けな
いようになっている。タイマ２０ｍｓ出力がＬであると
Ｔｒ２、Ｔｒ３（ＰＭＯＳ）はオフになり、コンデンサ
Ｃ１の電荷はＴｒ４のベース電流により放電され、Ｔｒ
１のゲート電位はゼロ電位となり、Ｔｒ１はオフにな
り、ＩｒｅｆはＲ６を流れる電流Ｉｒｅｆｃのみとな
る。この状態でＳＷ２がオンするとメインＦＥＴＱＡを
通して負荷電流が流れる。この負荷電流がＩｒｅｆｃ×
ｎより大きくなるとＶＳＡ＜ＶＳＢとなり、ＣＭＰ１の
出力はＨレベルからＬレベルになる。タイマおよびカウ
ンタが動作し、タイマの２０ｍｓ出力がＨレベルにな
る。Ｔｒ２がオンし、次にＴｒ３がオンすると、Ｒ９を
介して電流が流れ、Ｃ１がほぼ電源電圧ＶＢ近くまで充
電される。そして、Ｔｒ１のゲート電圧が電源電圧近く
まで持ち上げられ、Ｒ７にＩｒｅｆの過渡的成分Ｉｒｅ
ｆｔが流れる。その大きさは式１で表される。

【００３８】 Ｉｒｅｆｔ＝（ＶＢ−Ｖｔｈ）／Ｒ７ …式１ ここで、ＶｔｈはＴｒ１のスレッショルド電圧である。
タイマの２０ｍｓ出力がＨの間は、Ｔｒ２、Ｔｒ３はオ
ン状態を維持し、上記式１で表される一定のＩｒｅｆｔ
とＩｒｅｆｃが流れる。このとき、Ｉｒｅｆ×ｎ＝（Ｉ
ｒｅｆｔ＋Ｉｒｅｆｃ）×ｎ＞ＩＤ（過渡成分を含む）
となるようにＩｒｅｆｔを設定しておくとＶＳＢ＜ＶＳ
Ａとなる。タイマ２０ｍｓ出力がＬになるとＴｒ２、Ｔ
ｒ３がオフし、コンデンサＣ１の電荷はＮＰＮトランジ
スタＴｒ４のベース電流となって放電する。放電時定数
はＴｒ４の電流増幅率をｈｆｅ４＝２００とすると式２
で表される。

【００３９】Ｔｒ１ゲート電位の減少時定数＝Ｃ１×Ｒ
８×ｈｆｅ４ ＝０．１×１０^−６×３×１０^３×２００＝６０ｍｓ …式２ Ｔｒ１のゲート電位の減少に連れて、Ｉｒｅｆｔは減少
する。Ｉｒｅｆｔがほぼゼロまで減少する間はタイマに
再入力するのを禁止する必要があり、図２ではそのため
に２００ｍｓのタイマを設けている。定常成分用回路は
固定抵抗Ｒ６で構成しているが、これに限らず定電流回
路であってもよい。

【００４０】一方、過渡成分Ｉｒｅｆｔは、２０ｍｓタ
イマがオン状態を維持する第１の所定時間、式１で表さ
れる一定電流値を示し、その後ソース電位ＶＳＢがソー
ス電位ＶＳＡを上回らない範囲で減少し、２００ｍｓタ
イマがオン状態を維持する第２の所定時間内にほばゼロ
になるように設定されている。

【００４１】定常成分用回路は、Ｔｒ５がオン状態すな
わち半導体スイッチング装置１がオン状態にあるときは
常時作動し定常成分Ｉｒｅｆｃを流し続ける。

【００４２】ＶＳＡがＶＳＢを下回ったとき、過渡成分
用回路をスタートさせ、過渡成分Ｉｒｅｆｔを流す。そ
の後の２００ｍｓタイマがオン状態を維持する第２の所
要時間内は、ＶＳＡがＶＳＢを下回っても、過渡的成分
回路を再スタートさせない。

【００４３】次に、ダミー電圧回路２も含めた装置１の
動作について説明する。抵抗Ｒ１〜Ｒ４、ダイオードＤ
１、Ｄ２からなる回路がダミー電圧発生回路である。Ｑ
Ａが完全にオンしているときはＶＳＡが電源電圧ＶＢ近
くまで上昇し、ゲート駆動回路のドライバー出力もＶｐ
まで上昇しているので、Ｄ１、Ｄ２が逆バイアスされ、
ダミー電圧回路は周囲の回路から切り離されるので、何
の影響も与えない。しかし、一旦ＣＭＰ１の出力がＬに
なり、ゲートドライバーがＡＮＤ２によりオフになると
Ｒ４はドライバーのシンクトランジスタを介してＧＮＤ
に接地されるため、電源電圧ＶＢ→Ｒ１→Ｂ点→Ｄ１→
Ａ点→Ｄ２→Ｒ４→ドライバーシンクトランジスタ→Ｇ
ＮＤの経路で電流が流れ、Ａ点の電位は低下する。この
とき、Ｒ３を通しての電流の出入りは無いという条件の
下で、Ａ点の電位を計算する。Ｒ１からＲ２に至る回路
について式３で表せ、Ｒ１からＢ点とＡ点と経てＲ４に
至る回路について式４で表せる。

【００４４】 １０Ｋ（Ｉ１＋Ｉ２）＋２４Ｋ×Ｉ２＝１２．５（Ｖ） …式３ １０Ｋ（Ｉ１＋Ｉ２）＋３．３Ｋ×Ｉ１＋０．６×２＝１２．５（Ｖ） …式４ 式３と式４より、Ｉ１＝０．７３６ＡとＩ２＝０．１５
１Ａと求まる。これより、Ａ点の電位は式５のように求
まる。一方、Ｉ１＝０のときＢ点の電位は式６のように
求まる。

【００４５】 （Ａ点の電位）＝３．０３Ｖ …式５ （Ｂ点の電位：Ｉ１＝０）＝８．８２Ｖ …式６ 図１の回路ではＡ点の電位は抵抗Ｒ３を通って出入りす
る電流があるので式５の値とは異なるが、抵抗Ｒ３を流
れる電流がゼロ、すなわちＡ点の電位＝ＶＳＡのときは
３．０３Ｖとなる。Ａ点の電位がＶＳＡより小さいとき
は式７となる。

【００４６】 Ａ点電位＝ＶＳＡ−（Ｒ３電圧降下） …式７ すなわち、一旦ＱＡがオフすると、ＣＭＰ１の＋入力端
子にはＶＳＡより低い電位が入力される。そのため、Ｖ
ＳＡが少しくらい変動しても、その変動幅がＲ３電圧降
下より小さければＣＭＰ１は安定してＬを維持すること
になる。ＱＡがオフを続けるとＶＳＡはＧＮＤに向かっ
て低下し、ＱＡのゲート電位も低下する。ＱＢのゲート
はＱＡのゲートに直結しているので、ＶＳＡの低下につ
れて、ＶＳＢも低下する。ＶＳＡの低下に連れてＡ点の
電位は若干低下するが、その低下量は僅かである。

【００４７】一方、ＶＳＢはＶＳＡの低下に連動して低
下し続ける。ＣＭＰ１の＋端子電圧にはＡ点の電位が供
給され、−端子にはＶＳＢの電位が供給されるので、や
がてＣＭＰ１＋端子電位＞ＣＭＰ１−端子電位となり、
ＣＭＰ１の出力はＬ→Ｈに反転する。この反転は負荷側
の状態に関係なく、すなわちＶＳＡ＜ＶＳＢであっても
発生する。これにより、ゲートドライバーは再びオンと
なり、ＱＡ，ＱＢがオンし、ＶＳＡおよびＶＳＢは上昇
に転じる。ゲートドライバー出力が０Ｖ→Ｖｐに上昇す
るのでＤ２が逆バイアスされ、Ａ点の電位はＶＳＡの上
昇に連れて上昇する。そのときＡ点の電位＞ＶＳＡの関
係にある。この状態はＡ点の電位がＢ点電位（電源電圧
ＶＢをＲ１とＲ２で分圧した電位）になるまで続く。こ
のときのＢ点の電位は電源電圧ＶＢをＲ１とＲ２で分圧
した電圧となり、式６の８．８２Ｖとなる。

【００４８】以上をまとめればダミー電圧回路はＶＳＢ
が式５で表されるダミー電圧Ｌ以下になると強制的にＱ
Ａ、ＱＢをオンさせ、ＶＳＢが式６で表されるダミー電
圧Ｈ以上になるまでは負荷側の状態に無関係にＱＡ、Ｑ
Ｂのオンを維持するという役割を果たす。ＶＳＢが式６
の値を上回るとＶＳＡとＶＳＢの大小関係でＱＡ，ＱＢ
のオン／オフは決定される。

【００４９】なお、過渡的成分（ＩｒｅｆｔまたはＲｒ
ｔ）の設定を開始するタイミングを（ｄ）の方法で行う
と本スイッチングデバイスをヒューズの代わりに使用す
ることが可能になる。ヒューズの代わりに使用する場合
はＳＷ１がオン状態にセットされ、負荷のオン／オフは
ＳＷ２で制御され、そのオン／オフ信号は本スイッチン
グデバイスに入力されない。負荷電流の変化で過渡的成
分の設定を開始する必要があるが、（ｄ）の方式はこの
要件を満足する。また、通常のスイッチングデバイスと
してＳＷ１で本デバイスをオン／オフするような使用方
法であっても、過渡的成分の設定開始を問題なく実施で
きる。

【００５０】一方、タイマの２０ｍｓ出力がＨになり、
Ｉｒｅｆｔが設定され、ＶＳＡ＞ＶＳＢとなると、一旦
オフしたＱＡ、ＱＢがダミー電圧により再度オンされた
後は負荷側回路が正常であれば、別な言い方をすれば配
線ショート等が発生していなければ、ＱＡ，ＱＢはオン
を続ける。

【００５１】ダミー電圧発生回路２においては、ＶＳＡ
がＶＳＢを下回り、ＱＡおよびＱＢがオフ状態に遷移し
たとき、ＶＳＡの代わりにそれより低いダミー電圧Ｌレ
ベルとなる５式のＡ点電位を用いてＶＳＢと比較し、Ｖ
ＳＢがダミー電圧Ｌレベルを下回ったら、ＱＡおよびＱ
Ｂをオン状態に遷移させる。

【００５２】ＶＳＢが上昇して、ダミー電圧Ｌレベルよ
り大きいダミー電圧Ｈレベルとなる６式のＢ点電位に達
するまではＶＳＡとＶＳＢの大小関係に関係なく、ＱＡ
およびＱＢをオン状態を維持し、ＶＳＢがダミー電圧Ｈ
レベルを上回ったら、ＶＳＡとＶＳＢを比較して、ＶＳ
Ａが小さいとＱＡおよびＱＢをオフ状態に遷移させる。

【００５３】これらのことにより、ＶＳＡがＶＳＢを下
回る限り、オン／オフ動作を継続する。

【００５４】ＱＡおよびＱＢがオン／オフ動作を所定の
回数繰り返したら、マルチソースＦＥＴ Ｔｒ５を遮断
する。遮断には、２つの場合があり、２０ｍｓタイマの
第１の所定時間内に８回オン／オフ動作した場合と、２
００ｍｓタイマの第２の所定時間内に３２回オン／オフ
動作した場合である。

【００５５】タイマーの２０ｍｓ出力がＨになっている
間に過電流状態Ｉｒｅｆ×ｎ＜ＩＤ、または過負荷状態
Ｒｒ＞ＲＬ×ｎとなった場合はＣＭＰ１がオン／オフを
８回繰り返した時点でＱＡ、ＱＢを遮断する。また、タ
イマーの２０ｍｓ出力がＬで、２００ｍｓ出力がＨの間
に過電流または過負荷状態になった場合はＣＭＰ１がオ
ン／オフを３２回繰り返した時点でＱＡ，ＱＢを遮断す
る。前者はデッドショートのような状態で、この場合は
オン／オフ動作によるＱＡの発熱が大きいので、出来る
だけ短時間に遮断する。後者の場合は過電流値が前者に
比べて小さく、ＱＡの発熱は少なくなるので、十分に確
認することを優先させて、３２回としている。しかし、
より好ましくは３２回を８回程度まで減少させ８回程度
に統一することである。

【００５６】

【実施例１】実施例１では、正常なランプ負荷を使用し
た場合の本発明に係るスイッチング装置１の動作につい
て説明する。ランプは、遮断機能が働くことなく、点灯
し、そして、点灯し続ける場合である。ランプ負荷１０
には２１Ｗのバルブ２灯を並列に接続したものを用い
た。図３は、バルブ点灯時のスイッチング回路の信号波
形を示すグラフである。横軸は時間で１目盛りが５０ｍ
秒である。縦軸には、Ｔｒ５のメインＦＥＴ（ＱＡ）の
ソース電位（ＶＳＡ）と、タイマ３のスタートから２０
０ｍ秒を計り終えるまで出力端子３で出力される２００
ｍ秒のタイマ出力とを表す電圧と、ＱＡのドレイン電流
ＩＤと、Ｔｒ５のリファレンスＦＥＴ（ＱＢ）のドレイ
ン電流Ｉｒｅｆとを示している。縦軸の単位は、グラフ
中のＶＳＡ、ＩＤ、Ｉｒｅｆそれぞれの右側に示してい
る。ＶＳＡの縦軸は、（２Ｖ／ｄｉｖ、６Ｖ）と表さ
れ、１目盛りが２Ｖで、全８目盛り中の４目盛り目の電
圧が６Ｖである。同様にＩＤとｎ×Ｉｒｅｆの縦軸は、
（１０Ａ／ｄｉｖ、３０Ｖ）と表され、１目盛りが１０
Ａで、全８目盛り中の４目盛り目の電流が３０Ａであ
る。以下のグラフでも縦軸は同様な表記法で表してい
る。

【００５７】タイマ出力は、時間軸１目盛り目でオン
し、オンから１８０ｍ秒後にオフしている。ＩＤは、タ
イマ出力のオンと同時に流れ始める。流れはじめの電流
値は３０Ａに達するが、その後減少し、タイマ出力がオ
フになる前までには４Ａで一定値になる。ＩＤがランプ
負荷を流れる電流で、電流の流れはじめからランプは点
灯する。電流値が４Ａの時はランプが正常に連続点灯し
ている。この電流４ＡがＩＤの定常成分であり、電流を
流し始めた時の電流４Ａを超える電流値から電流４Ａ分
を引いた分が過渡成分である。ｎ×Ｉｒｅｆは、タイマ
出力がオンになる前から定常成分ｎ×Ｉｒｅｆｃの５Ａ
が流れている。そして、タイマ出力のオンと同時に過渡
成分ｎ×Ｉｒｅｆｔが流れ始める。この流れはじめの電
流値は４０Ａに達するが、その後減少し、タイマ出力が
オフになる前までには過渡成分ｎ×Ｉｒｅｆｔは無くな
り定常成分ｎ×Ｉｒｅｆｃの５Ａのみの一定値になる。
ＩＤの電流値はどの時間においてもｎ×Ｉｒｅｆより小
さくなっている。このことにより、ＶＳＡはＶＳＢより
どの時間においても大きくなり過剰電流が発生していな
いと判断できる。ＶＳＡは、タイマ出力のオンと同時に
電圧が高くなり、ランプ負荷１０に１２Ｖを超える電圧
が印可される。ｎ×Ｉｒｅｆ＞ＩＤなのでＦＥＴはオン
を続ける。

【００５８】図４におけるＶＳＡ、ＩＤ、ｎ×Ｉｒｅｆ
の波形は、図３のそれらと同じ波形である。２０ｍｓタ
イマとの関係を示しており、横軸の時間軸を５倍に拡大
している。これより、２０ｍｓタイマの信号がオンして
からオフするまでｎ×Ｉｒｅｆは４０Ａ程度の値に固定
されており、オフした後に減少することがわかる。

【００５９】図５におけるＶＳＡ、ＩＤ、ｎ×Ｉｒｅｆ
の波形も、図３及び図４のそれらと同じ波形である。ス
イッチＳＷ１をオンにする際に発生するＳＷ１等による
ドライバ８の入力信号のオン信号との関係を示してお
り、図４の横軸の時間軸をさらに１００倍に拡大してい
る。これより、チャージポンプの立ち上がり遅れによっ
て、ＳＷ１入力信号のオンからＩＤ等の立ち上がりまで
に約８０μ秒の遅れがある。

【００６０】図６におけるＶＳＡ、ＩＤ、ｎ×Ｉｒｅ
ｆ、ゲート駆動信号の波形は、図５のそれらと同じ波形
である。図５のＶＳＡ、ＩＤ、ｎ×Ｉｒｅｆの波形の立
ち上がりの時間を図５の１０倍に拡大している。これよ
り、時間３目盛り半過ぎでＩＤがｎ×Ｉｒｅｆより大き
くなっている。この逆転により、ゲート駆動信号はオフ
し、増加していたＶＳＡは減少に転じる。そして、ＶＳ
Ａが減少してダミー電圧のＬレベル以下になると、入力
信号は再びオンし、ＶＳＡ、ＩＤ、ｎ×Ｉｒｅｆも上昇
する。

【００６１】

【実施例２】実施例２では、正常なランプ負荷を点灯し
ているときに、さらにランプ負荷を追加して過負荷の状
態が発生した場合の本発明に係るスイッチング装置１の
動作について説明する。ランプが点灯しているところ
に、さらに別のランプを点灯させようとすると、遮断機
能が働き、ランプがすべて消灯される。最初から点灯し
ているランプ負荷には２１Ｗのバルブ２灯を並列に接続
したものを用いた。過負荷用の追加するランプ負荷には
２１Ｗのバルブ１灯を使用し点灯している２灯に並列接
続した。図７は、バルブ点灯時に過負荷を追加し遮断さ
れるまでのスイッチング回路の信号波形を示すグラフで
ある。横軸は時間で１目盛りが２０ｍ秒である。縦軸に
は、ＶＳＡと、ドライバ８への入力信号と、ＩＤと、ｎ
×Ｉｒｅｆとを示している。ｎ×Ｉｒｅｆが立ち下がっ
てきたとき、ｎ×Ｉｒｅｆ＜ＩＤとなり、ＱＡが遮断し
ている。

【００６２】図８におけるＶＳＡ、ＩＤ、ｎ×Ｉｒｅ
ｆ、入力信号の波形は、図７のそれらと同じ波形であ
る。図７のＶＳＡ、ＩＤ、ｎ×Ｉｒｅｆの波形の立ち上
がりの時間を図７の２０００倍に拡大している。それぞ
れの波形は図６と同様に推移する。時間４目盛り半過ぎ
でＩＤがｎ×Ｉｒｅｆより大きくなっている。この逆転
により、ゲート駆動信号はオフし、ＶＳＡは減少し始め
る。そして、ＶＳＡが減少してダミー電圧のＬレベル以
下になると、ゲート駆動信号は再びオンし、ＶＳＡ、Ｉ
Ｄ、ｎ×Ｉｒｅｆも上昇する。このことにより追加した
１灯を含め３灯が点灯する。

【００６３】図９におけるＶＳＡ、ＩＤ、ｎ×Ｉｒｅ
ｆ、入力信号の波形は、図７のそれらと同じ波形であ
る。図７のＶＳＡ、ＩＤ、ｎ×Ｉｒｅｆの波形の立ち下
がり遮断される時間を図７の４００倍に拡大している。
時間４分の１目盛り手前でＩＤがｎ×Ｉｒｅｆよりわず
かに大きくなっている。この逆転により、入力信号はオ
フし、ＶＳＡは減少する。この減少をパルスカウンタ４
はカウントする。ＶＳＡが減少してダミー電圧のＬレベ
ル以下になると、入力信号は再びオンし、ＶＳＡ、Ｉ
Ｄ、ｎ×Ｉｒｅｆも上昇する。ＶＳＡが増加してダミー
電圧のＨレベル以上になると、入力信号は再びオフし、
ＶＳＡ、ＩＤ、ｎ×Ｉｒｅｆも減少する。このように波
形は振動し、ＶＳＡが３２回目に減少するときに入力信
号はオフに固定され、ＶＳＡとＩＤは出力しなくなる。
このことにより追加した１灯を含め３灯が消灯する。過
電流発生から電流遮断までに要した時間は４５０μ秒で
あった。

【００６４】図１０におけるＶＳＡ、入力信号の波形
は、図９のそれらと同じ波形である。図９のＶＳＡ、入
力信号の波形の立ち下がり遮断される時間を図９の５倍
に拡大している。Ａ点の電圧はダミー電圧である。Ａ点
の電圧は、７Ｖから８Ｖ前後のＨレベルと、３Ｖから４
Ｖ前後のＬレベルを有していることが分かる。ＶＳＡは
ＬレベルからＨレベルへ、ＨレベルからＬレベルへと振
動する。

【００６５】

【実施例３】実施例３では、過負荷となるランプ負荷を
使用した場合の本発明に係るスイッチング装置１の動作
について説明する。ランプは、遮断機能が働いて点灯し
ない。ランプ負荷１０には２１Ｗのバルブ３灯を並列に
接続したものを用いた。装置１においては２灯では過負
荷ではなく３灯で過負荷になるようにｎ×Ｉｒｅｆを設
定している。図１１は、ドライバの入力信号オンから、
遮断されるまでのスイッチング回路の信号波形を示すグ
ラフである。横軸は時間で１目盛りが１００μ秒であ
る。縦軸には、ＶＳＡと、入力信号と、ＩＤと、ｎ×Ｉ
ｒｅｆとを示している。８回オン／オフを繰り返した時
点でＱＡが遮断されている。１回毎に、ＩＤとｎ×Ｉｒ
ｅｆが大きくなる過程で、ｎ×Ｉｒｅｆより小さかった
ＩＤが、３５Ａ付近でｎ×Ｉｒｅｆより大きくなってい
る。この反転により、ＶＳＡは増加から減少に転じてい
る。ＶＳＡが減少してダミー電圧のＬレベル以下になる
と入力信号はオンし、ＶＳＡは再び増加する。このよう
にしてＶＳＡは振動する。

【００６６】（第２の実施の形態）電流振動型遮断機能
付き半導体スイッチング装置１は、図１２に示すような
回路で構成することもできる。

【００６７】ダミー電圧発生回路２と、タイマ３と、Ｄ
フリップフロップ１２は、図２の第１の実施の形態と同
じである。パルスカウンタ４が図２とは異なり、４パル
スカウンタ１４を用いる。リセット端子に信号が入ると
カウントはクリアされる。ＣＭＰ１に接続される入力端
子に入力されるＨからＬへの信号の回数を数え、回数が
４回の時に出力端子からＨレベルを出力する。過渡的電
流成分発生回路１１は、抵抗Ｒ８の抵抗値が、３ＫΩか
ら１ＫΩに変更している。

【００６８】第２の実施の形態に係る半導体スイッチン
グ装置１は、ＱＡとＱＢからなるマルチソースＦＥＴで
あるＴｒ５と、ＱＡのソース電位ＶＳＡとＱＢのソース
電位ＶＳＢの大小関係を比較する電圧比較装置ＣＭＰ１
と、ＶＳＡがＶＳＢを上回っているときＴｒ５のゲート
に駆動電圧を印加し、ＶＳＡがＶＳＢを下回っていると
きＴｒ５のゲートへの駆動電圧を遮断するゲート駆動回
路８とを備えている。

【００６９】さらに、半導体スイッチング装置１は、Ｖ
ＳＡとＶＳＢが等しい場合にＱＡを流れる電流ＩＤをＱ
Ｂを流れる電流Ｉｒｅｆで除した値をｎとすると、負荷
１０が正常範囲にあるときの定常状態における電流ＩＤ
の値をｎで除した値より大きい電流Ｉｒｅｆｃを流す定
常成分（Ｉｒｅｆｃ）用回路と、負荷１０が正常範囲に
あるときの過渡状態の電流の値をｎで除した値より大き
い電流Ｉｒｅｆｔを第４の所定時間だけ通電する過渡成
分（Ｉｒｅｆｔ）用回路とをリファレンスＦＥＴ（Ｑ
Ｂ）のソースと接地間に並列に配置している。負荷１０
を流れる電流が急増してメインＦＥＴのソース電位ＶＳ
ＡがリファレンスＦＥＴのソース電位ＶＳＢを下回った
とき、過渡成分Ｉｒｅｆｔをスタートさせるように構成
する。過渡成分用回路がスタート後、第３の所定時間内
に過渡成分回路が再スタートするという事象が所定の回
数繰り返されたらマルチソースＦＥＴ（Ｔｒ５）を遮断
する。

【００７０】定常成分用回路のみ、または、定常成分用
回路及び過渡成分用回路が動作している場合に、ＶＳＡ
がＶＳＢを下回ったとき、ＣＭＰ１は反転パルスを出力
し、タイマ３は再スタートする。この再スタートにより
２０ｍｓタイマが再度オン状態に維持されるので、過渡
成分用回路が再スタートする。

【００７１】この再スタート後、再スタートした２００
ｍｓタイマがオン状態を維持する時間内に過渡成分用回
路が更に再々スタートするという事象が所定の４回繰り
返されたらＱＡを遮断する。すなわち、２００ｍｓタイ
マがオン状態を維持する時間内にタイマ３を再スタート
させるＣＭＰ１の反転パルスは、連続パルスとみなされ
る。

【００７２】次に、本発明の第２の実施の形態に係る電
流振動型遮断機能付き半導体スイッチング装置１の動作
について説明する。ＶＳＡとＶＳＢの大小を判定するこ
とと、Ｉｒｅｆ等の設定と、ダミー電圧回路の動作は、
第１の実施の形態と同じである。ただ、抵抗Ｒ８等を変
更しているので、タイマ２０ｍｓ出力がＬになるとＴｒ
２、Ｔｒ３がオフし、コンデンサＣ１の電荷はＮＰＮト
ランジスタＴｒ４のベース電流となって放電する放電時
定数が異なる。放電時定数はＴｒ４の電流増幅率をｈｆ
ｅ４＝２５７とすると式２で表される。

【００７３】 Ｔｒ１ゲート電位の減少時定数＝Ｃ１×Ｒ８×ｈｆｅ４ ＝０．１×１０^−６×１×１０^３×２５７＝２５．７ｍｓ …式８ Ｔｒ１のゲート電位の減少に連れて、Ｉｒｅｆｔは減少
する。２００ｍｓタイマの出力は４パルスカウンタ１４
のリセット端子に接続され、２００ｍｓタイマの出力が
Ｈレベルになると４パルスカウンタ１４は動作し、Ｌレ
ベルになると４パルスカウンタ１４はリセットされる。

【００７４】一方、タイマの２０ｍｓ出力がＨになり、
Ｉｒｅｆｔが設定され、ＶＳＡ＞ＶＳＢとなると、一旦
オフしたＱＡ、ＱＢがダミー電圧により再度オンされた
後は負荷側回路が正常であれば、別な言い方をすれば配
線ショート等が発生していなければ、ＱＡ，ＱＢはオン
を続ける。

【００７５】タイマーの２０ｍｓ出力がＨになっている
間に過電流状態Ｉｒｅｆ×ｎ＜ＩＤ、または過負荷状態
Ｒｒ＞ＲＬ×ｎとなった場合は、ＣＭＰ１がオン／オフ
を４回繰り返した時点でＱＡ、ＱＢを遮断する。これ
は、デッドショートのような状態で、この場合はオン／
オフ動作によるＱＡの発熱が大きいので、出来るだけ短
時間で遮断する必要がある。

【００７６】また、２０ｍｓタイマの出力がＬで、過電
流または過負荷状態になった場合はＣＭＰ１の出力がＨ
→Ｌに変化するので、２０ｍｓタイマの出力がＨになっ
て、Ｉｒｅｆの過渡成分Ｉｒｅｆｔが再スタートする。
同時に２００ｍｓタイマの出力もＨになる。従って最初
の過渡成分がスタートしてから２００ｍｓ以内に過渡成
分が再スタートすると４パルスカウンタはリセットされ
ることなく、ＣＭＰ１出力の立ち下がり回数を積算す
る。図１３の（ａ）（ｂ）に示すように、連続パルスと
みなされる２００ｍｓ以内の間隔で過渡成分の再スター
トが４回連続すると、４パルスカウンタはオーバーフロ
ーし、ＱＡ、ＱＢは遮断される。２００ｍｓタイマの出
力はＣＭＰ１出力の立ち下がり回数を「連続」と定義す
るために用いられている。

【００７７】このように、マルチソースＦＥＴ Ｔｒ５
を遮断する前に過渡成分を４回まで再スタートさせる方
法は次の効果がある。

【００７８】（１）過渡成分Ｉｒｅｆｔが短すぎて、負
荷側の正常過渡成分がまだ残っているときにゼロにな
り、Ｉｒｅｆ×ｎ＜ＩＤとなった場合でも、過渡成分を
再スタートさせることにより、ＦＥＴの誤遮断を回避で
きる。負荷が正常であれば過渡成分Ｉｒｅｆｔを４回再
スタートさせるまでには、負荷側過渡成分はゼロにな
る。

【００７９】（２）図１３（ｃ）に示すように、複数の
負荷を短い間隔をおいてスタートさせた場合でも、それ
ぞれの負荷が正常であれば、誤遮断することなしにスイ
ッチオンできる。すなわち、４パルスカウンタ方式では
３個の負荷まで対応可能である。負荷が増えた場合は、
カウンタの設定値を増やすことで対応できる。

【００８０】（３）スイッチオン時にチャタリングが発
生した場合でも、（２）と同様に誤動作を回避できる。

【００８１】（４）異常の度合いにより、遮断までの時
間が変わる。すなわち、デッドショート時は、４パルス
カウンタでは１００μ秒〜１５０μ秒で遮断する。ま
た、軽過負荷では時間間隔を開けて、４回再確認し４０
０ｍ秒〜６００ｍ秒で遮断する。デッドショートの場合
は誤判断する可能性が少なく、かつ、速く遮断すること
は配線保護、素子の保護に有効である。また、異常の度
合いが軽微の場合は誤判断の可能性が高いので、時間間
隔を長くして再判断することは誤判断回避のためには有
効である。異常度合いが軽微の場合は配線の発熱、素子
の発熱が少ないので、遮断時間が長くすることによる問
題はない。過電流保護、過負荷保護としては理にかなっ
た方式と言える。なお、異常度合いが軽微の場合は、図
１３の（ａ）（ｂ）に示すように、電流ＩＤの大きさが
大きいほど、負荷１０オンからＦＥＴ遮断までの時間を
短くすることができる。

【００８２】（５）間欠的な過負荷、過電流の検出が可
能である。２００ｍｓタイマの出力では、２００ｍｓ以
内の間欠的異常しか検出できないが、２００ｍｓを長く
することにより、長い間欠的異常にも対応できる。但
し、タイマの出力を長くすることは、定性的には誤作動
の機会が増えることになるので、むやみに長くすること
は好ましくない。

【００８３】

【実施例４】実施例４では、正常なランプ負荷を使用し
た場合の第２の実施の形態に係るスイッチング装置１の
動作について説明する。実施例１と同様に、ランプは、
遮断機能が働くことなく、点灯し、そして、点灯し続け
る場合である。ランプ負荷１０には２１Ｗのバルブ２灯
を並列に接続したものを用いた。

【００８４】図１４は、バルブ点灯時のスイッチング回
路の信号波形を示すグラフである。横軸は時間で１目盛
りが１０ｍ秒である。縦軸には、Ｔｒ５のメインＦＥＴ
（ＱＡ）のソース電位（ＶＳＡ）と、タイマ３のスター
トから２０ｍ秒を計り終えるまで出力端子２で出力され
る２０ｍ秒のタイマ出力とを表す電圧と、ＱＡのドレイ
ン電流ＩＤと、Ｔｒ５のリファレンスＦＥＴ（ＱＢ）の
ドレイン電流ｎ×Ｉｒｅｆとを示している。縦軸の単位
は、グラフ中のＶＳＡ、ＩＤ、Ｉｒｅｆそれぞれの右側
に示している。ＶＳＡの縦軸は、（２Ｖ／ｄｉｖ、６
Ｖ）と表され、１目盛りが２Ｖで、全８目盛り中の４目
盛り目の電圧が６Ｖである。同様にＩＤとｎ×Ｉｒｅｆ
の縦軸は、（１０Ａ／ｄｉｖ、３０Ｖ）と表され、１目
盛りが１０Ａで、全８目盛り中の４目盛り目の電流が３
０Ａである。以下のグラフでも縦軸は同様な表記法で表
している。

【００８５】タイマ出力は、時間軸１目盛り目でオン
し、オンから１８ｍ秒後にオフしている。ＩＤは、タイ
マ出力のオンと同時に流れ始める。流れはじめの電流値
は３０Ａに達するが、その後減少し、タイマ出力がオフ
になるときには８Ａまで低下する。ＩＤがランプ負荷を
流れる電流で、電流の流れはじめからランプは点灯す
る。電流値がさらに低下し４Ａの時にランプは正常な連
続点灯することになる。この電流４ＡがＩＤの定常成分
であり、電流を流し始めた時の電流４Ａを超える電流値
から電流４Ａ分を引いた分が過渡成分である。ｎ×Ｉｒ
ｅｆは、タイマ出力がオンになる前から定常成分ｎ×Ｉ
ｒｅｆｃの５Ａが流れている。そして、タイマ出力のオ
ンと同時に過渡成分ｎ×Ｉｒｅｆｔが流れ始める。この
流れはじめの電流値は４０Ａに達する。２０ｍｓタイマ
の信号がオンしてからオフするまでｎ×Ｉｒｅｆは４０
Ａ程度の値に固定されており、オフした後に減少するこ
とがわかる。ＩＤの電流値はどの時間においてもｎ×Ｉ
ｒｅｆより小さくなっている。このことにより、ＶＳＡ
はＶＳＢよりどの時間においても大きくなり過剰電流が
発生していないと判断できる。ＶＳＡは、タイマ出力の
オンと同時に電圧が高くなり、ランプ負荷１０に１２Ｖ
を超える電圧が印可される。ｎ×Ｉｒｅｆ＞ＩＤなので
ＦＥＴはオンを続ける。

【００８６】図１５におけるＶＳＡ、ＩＤ、ｎ×Ｉｒｅ
ｆの波形も、図１４のそれらと同じ波形である。スイッ
チＳＷ１をオンにする際に発生するＳＷ１等によるドラ
イバ８の入力信号のオン信号との関係を示しており、図
１４の横軸の時間軸を１００倍に拡大している。チャー
ジポンプ７の立ち上がり遅れによって、ＳＷ１入力信号
のオンからＩＤ等の立ち上がりまでに約８０μ秒の遅れ
がある。

【００８７】図１６におけるＶＳＡ、ＩＤ、ｎ×Ｉｒｅ
ｆは、図１５のそれらと同じ波形である。図１５のＶＳ
Ａ、ＩＤ、ｎ×Ｉｒｅｆの波形の立ち上がりの時間を図
１５の１０倍に拡大している。これより、時間３目盛り
半過ぎでＩＤがｎ×Ｉｒｅｆより大きくなっている。こ
の逆転により、ゲート駆動信号はオフし、増加していた
ＶＳＡは減少に転じる。そして、ＶＳＡが減少してダミ
ー電圧のＬレベル以下になると、入力信号は再びオン
し、ＶＳＡ、ＩＤ、ｎ×Ｉｒｅｆも上昇する。

【００８８】図１７におけるＶＳＡ、ＩＤ、ｎ×Ｉｒｅ
ｆの波形は、図１４のそれらと同じ波形である。２００
ｍｓタイマとの関係を示しており、横軸の時間軸を５分
の１に縮小している。これより、タイマ出力は、時間軸
１目盛り目でオンし、オンから１８０ｍ秒後にオフして
いる。ＩＤは、タイマ出力のオンと同時に流れ始める。
流れはじめの電流値は３０Ａに達するが、その後減少
し、タイマ出力がオフになる前までには４Ａで一定値に
なる。ｎ×Ｉｒｅｆは、タイマ出力がオンになる前から
定常成分ｎ×Ｉｒｅｆｃの５Ａが流れている。そして、
タイマ出力のオンと同時に過渡成分ｎ×Ｉｒｅｆｔが流
れ始める。この流れはじめの電流値は４０Ａに達する
が、その後減少し、タイマ出力がオフになる前までには
過渡成分ｎ×Ｉｒｅｆｔは無くなり定常成分ｎ×Ｉｒｅ
ｆｃの５Ａのみの一定値になる。

【００８９】

【実施例５】実施例５では、ＱＡと負荷１０の間の配線
をデッドショートさせた場合の本発明の第２の実施の形
態に係るスイッチング装置１の動作について説明する。

【００９０】図１８は、ＱＡと負荷１０の間の配線をデ
ッドショートさせた状態でスイッチＳＷ１をオンしたと
きの波形である。

【００９１】ショートした状態で流れるＩＤは、Ｉｒｅ
ｆを超えるので、一旦オンしたＱＡとＱＢがオフする。
ＣＭＰ１の＋入力端子にはＶＳＡより低い電位が入力さ
れる。そのため、ＶＳＡが少しくらい変動しても、その
変動幅がＲ３電圧降下より小さければＣＭＰ１は安定し
てダミー電圧Ｌレベル（式５のＡ点電位、図１８中のＡ
点）を維持することになる。ＱＡがオフを続けるとＶＳ
ＡはＧＮＤに向かって低下し、ＱＡのゲート電位も低下
する。ＱＢのゲートはＱＡのゲートに直結しているの
で、ＶＳＡの低下につれて、ＶＳＢも低下する。ＶＳＡ
の低下に連れてＡ点の電位は若干低下するが、その低下
量は僅かである。ＣＭＰ１の＋端子電圧にはＡ点の電位
が供給され、−端子にはＶＳＢの電位が供給されるの
で、やがてＣＭＰ１＋端子電位＞ＣＭＰ１−端子電位と
なり、ＣＭＰ１の出力はＬ→Ｈに反転する。ゲートドラ
イバー８は再びオンとなり、ＱＡ、ＱＢがオンし、ＶＳ
ＡおよびＶＳＢは上昇に転じる。ゲートドライバー８の
出力が０Ｖ→Ｖｐに上昇するのでＤ２が逆バイアスさ
れ、Ａ点の電位はＶＳＡの上昇に連れて上昇する。その
ときＡ点の電位＞ＶＳＡの関係にある。Ａ点の電位は式
６のＢ点電位（ダミー電圧Ｈレベル、図１８中のＢ点）
まで上昇する。ＱＢのオンによりＶＳＢも上昇しダミー
電圧Ｈ以上になると、ＣＭＰ１の出力はＨ→Ｌに反転す
る。パルスカウンタ１４は１カウント目をカウントす
る。ゲートドライバー８は再びオフとなり、ＱＡ、ＱＢ
がオフする。ＱＡ、ＱＢのオン／オフは繰り返され、そ
の度毎にカウンタ１４はカウント数を増やす。４カウン
ト目にカウンタ１４から信号が出力され、ゲートドライ
バー８は再びオフとなり、ＱＡ、ＱＢがオフする。ショ
ート発生から電流遮断までに要した時間は１１０μ秒で
あった。

【００９２】図１９は、負荷１０には２１Ｗのバルブ２
灯を並列に接続したものを用い、２灯点灯時にＱＡと負
荷１０の間の配線をデッドショートさせた場合の波形で
ある。図１８と同様のＱＡ、ＱＢのオン／オフが繰り返
されている。ショート発生から電流遮断までに要した時
間は１３０μ秒であった。

【００９３】

【実施例６】実施例６では、過負荷となるランプ負荷を
使用した場合の第２の実施の形態に係るスイッチング装
置１の動作について説明する。ランプは、遮断機能が働
いて点灯しない。ランプ負荷１０には２１Ｗのバルブ３
灯を並列に接続したものを用いた。装置１においては２
灯では過負荷ではなく３灯で過負荷になるようにｎ×Ｉ
ｒｅｆを設定している。図２０は、ドライバの入力信号
オンから、遮断されるまでのスイッチング回路の信号波
形を示すグラフである。横軸は時間で１目盛りが２０μ
秒である。縦軸には、ＶＳＡと、ゲート駆動信号と、Ｉ
Ｄと、ｎ×Ｉｒｅｆとを示している。４回オン／オフを
繰り返した時点でマルチソースＦＥＴＴｒ５が遮断され
ている。１回毎に、ＩＤとｎ×Ｉｒｅｆが大きくなる過
程で、ｎ×Ｉｒｅｆより小さかったＩＤが、３５Ａ付近
でｎ×Ｉｒｅｆより大きくなっている。この反転によ
り、ゲート駆動信号はオフし、ＶＳＡは増加から減少に
転じている。ＶＳＡが減少してダミー電圧のＬレベル以
下になると入力信号はオンし、ＶＳＡは再び増加する。
このようにしてＶＳＡは振動する。ＶＳＡの振動をＣＭ
Ｐ１を介して４パルスカウンタ１４がカウントする。こ
のカウントが４カウント目のとき、カウンタ１４はオン
信号を出力し、ドライバ８の入力信号はオフする。この
４カウント目のときタイマ３もオンしＩｒｅｆが流れ
る。このことにより、ＩＤがｎ×Ｉｒｅｆより小さい状
態に回復する。この回復により再度ＶＳＡとＩＤがオン
することはない。負荷１０の３灯は消灯する。スイッチ
オンからから電流遮断までに要した時間は１８５μ秒で
あった。

【００９４】

【実施例７】実施例７では、正常なランプ負荷を点灯し
ているときに、さらにランプ負荷を追加して過負荷の状
態が発生した場合の本発明に係るスイッチング装置１の
動作について説明する。ランプが点灯しているところ
に、さらに別のランプを点灯させようとすると、遮断機
能が働き、ランプがすべて消灯される。最初から点灯し
ているランプ負荷には２１Ｗのバルブ２灯を並列に接続
したものを用いた。過負荷用の追加するランプ負荷には
２１Ｗのバルブ１灯を使用し点灯している２灯に並列接
続した。図２１は、バルブ点灯時に過負荷を追加し遮断
されるまでのスイッチング回路の信号波形を示すグラフ
である。横軸は時間で１目盛りが５０ｍ秒である。縦軸
には、ＶＳＡと、ドライバ８への入力信号と、ＩＤと、
ｎ×Ｉｒｅｆとを示している。図１３（ａ）の中過負
荷、または、図１３（ｂ）の小過負荷の場合に相当して
いる。過電流発生から電流遮断までに要した時間は４２
０ｍ秒であった。

【００９５】図２２におけるＶＳＡ、ＩＤ、ｎ×Ｉｒｅ
ｆ、入力信号の波形は、図２１のそれらと同じ波形であ
る。図２１のＶＳＡ、ＩＤ、ｎ×Ｉｒｅｆの波形の立ち
上がりの時間を図２１の５０００倍に拡大している。そ
れぞれの波形は図８と同様に推移する。時間４目盛り半
過ぎでＩＤがｎ×Ｉｒｅｆより大きくなっている。この
逆転により、ゲート駆動信号はオフし、ＶＳＡは減少し
始める。そして、ＶＳＡが減少してダミー電圧のＬレベ
ル以下になると、ゲート駆動信号は再びオンし、ＶＳ
Ａ、ＩＤ、ｎ×Ｉｒｅｆも上昇する。このことにより追
加した１灯を含め３灯が点灯する。

【００９６】図２３におけるＶＳＡ、ＩＤ、ｎ×Ｉｒｅ
ｆ、入力信号の波形は、図２１のそれらと同じ波形であ
る。図２１のＶＳＡ、ＩＤ、ｎ×Ｉｒｅｆの波形の立ち
下がり遮断される時間を図２１の５０００倍に拡大して
いる。ＩＤがｎ×Ｉｒｅｆよりわずかに大きくなること
により、入力信号はオフし、ＶＳＡは減少する。この減
少を４パルスカウンタ１４はカウントする。このカウン
トは４カウント目であるので、カウンタ１４はオン信号
を出力し、ドライバ８の入力信号はオフする。この４カ
ウント目のときタイマ３もオンしＩｒｅｆが流れる。こ
のことにより、ＩＤがｎ×Ｉｒｅｆより小さい状態に回
復する。この回復により再度ＶＳＡとＩＤがオンするこ
とはない。追加した１灯を含め３灯が消灯する。

【００９７】

【発明の効果】以上説明したように、本発明によれば、
突入電流の発生していても過電流の検出が可能で、熱損
失が小さく、ある程度の短絡抵抗を持つ不完全短絡など
のレアショートが発生した場合の異常電流に対しても高
速応答を可能な半導体スイッチング装置を提供できる。

【００９８】また、本発明によれば、リファレンス回路
が定常成分と過渡成分からなるので、負荷側に発生する
過渡現象（過渡成分）に対しても正常状態として取り扱
ってオン／オフ動作を行わない。このため、ランプの点
灯遅れ等の問題も無くなり、かつ、素子の発熱を減らす
ことができる。

【００９９】本発明によれば、リファレンス回路の過渡
的成分を負荷側の変化に応じてスタートさせることが出
来るので、ヒューズ機能の代替が可能である。

【０１００】本発明によれば、電流振動の制御に２つの
レベルのダミー電圧を用いているので、マルチソースＦ
ＥＴのゲート駆動回路の遅れ要素が必要なくなり、オン
／オフ動作が安定し、かつ、オン／オフ動作の特性をコ
ントロールし易くなる。

【０１０１】本発明によれば、リファレンスに過渡的成
分を組み込んだので、過渡的成分の大きさによって異常
発生時の遮断時間を変えることが可能となった。具体的
には、過渡的成分が大きいときに異常が発生した場合、
または発生している場合は短時間で遮断する方法を取る
ことができる。このため、デッドショート時の電流制限
が不充分の場合でも、遮断までの時間を短くすることに
より、配線の保護が可能になり、かつ、素子の発熱を抑
えることが出来て、特別な電流制限回路を設ける必要が
無い。これにより制御回路が簡素化されるので、素子の
チップ面積を縮小することや、ＦＥＴと制御回路を１チ
ップ上に集積することが可能になり、コストが低減でき
る。

【０１０２】さらに、本発明によれば、パルスカウンタ
により、制御手段（制御ステップ）による半導体スイッ
チのオン／オフ制御回数をカウントし、この制御回数が
所定回数に達したときに半導体スイッチをオフ制御する
こととしたので、不完全短絡でも半導体スイッチの遮断
を任意に設定した時間まで速めることができ、高速応答
を実現できる。

【０１０３】特に半導体スイッチのオン／オフ制御をモ
ノリシックに集積化した場合はマイコンも不要であるた
め、チップ面積を縮小できるとともに、装置コストを大
幅に削減することができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る電流振動型遮断機能付
き半導体スイッチング装置のブロック図である。

【図２】本発明の実施形態に係る電流振動型遮断機能付
き半導体スイッチング装置の回路構成図である。

【図３】本発明の実施例１（負荷の正常な使用）に係る
電流振動型遮断機能付き半導体スイッチング装置の信号
波形図（その１）である。２００ｍｓタイマの信号に対
するＶＳＡ、ｎ×Ｉｒｅｆ、ＩＤの波形を表示してい
る。

【図４】本発明の実施例１に係る電流振動型遮断機能付
き半導体スイッチング装置の信号波形図（その２）であ
る。２０ｍｓタイマの信号に対するＶＳＡ、ｎ×Ｉｒｅ
ｆ、ＩＤの波形を表示している。

【図５】本発明の実施例１に係る電流振動型遮断機能付
き半導体スイッチング装置の信号波形図（その３）であ
る。スイッチＳＷ１がオンしたときのＶＳＡ、ｎ×Ｉｒ
ｅｆ、ＩＤの波形を表示している。

【図６】本発明の実施例１に係る電流振動型遮断機能付
き半導体スイッチング装置の信号波形図（その４）であ
る。図５に比べ時間軸を１０倍拡大して表示している。

【図７】本発明の実施例２（負荷の正常な使用中に過負
荷状態に移行した場合）に係る電流振動型遮断機能付き
半導体スイッチング装置の信号波形図（その１）であ
る。

【図８】本発明の実施例２に係る電流振動型遮断機能付
き半導体スイッチング装置の信号波形図（その２）であ
る。図７のスイッチＳＷ１がオンしたときを、図７に比
べ時間軸を２０００倍拡大して表示している。

【図９】本発明の実施例２に係る電流振動型遮断機能付
き半導体スイッチング装置の信号波形図（その３）であ
る。図７の遮断機能が働いたときを、図７に比べ時間軸
を４００倍拡大して表示している。

【図１０】本発明の実施例２に係る電流振動型遮断機能
付き半導体スイッチング装置の信号波形図（その４）で
ある。Ａ点の電圧（ダミー電圧）とＶＳＡの波形につい
て、図９の遮断機能が働いたときを、図９に比べ時間軸
をさらに５倍拡大して表示している。

【図１１】本発明の実施例３（負荷の使用開始から過負
荷状態である場合）に係る電流振動型遮断機能付き半導
体スイッチング装置の信号波形図である。

【図１２】本発明の第２の実施形態に係る電流振動型遮
断機能付き半導体スイッチング装置の回路構成図であ
る。

【図１３】本発明の第２の実施形態に係る電流振動型遮
断機能付き半導体スイッチング装置の連続４パルスカウ
ント方式によるＦＥＴの遮断を説明するための図であ
る。

【図１４】本発明の実施例４（負荷の正常な使用）に係
る電流振動型遮断機能付き半導体スイッチング装置の信
号波形図（その１）である。２０ｍｓタイマの信号に対
するＶＳＡ、ｎ×Ｉｒｅｆ、ＩＤの波形を表示してい
る。

【図１５】本発明の実施例４に係る電流振動型遮断機能
付き半導体スイッチング装置の信号波形図（その２）で
ある。スイッチＳＷ１がオンしたときのＶＳＡ、ｎ×Ｉ
ｒｅｆ、ＩＤの波形を表示している。

【図１６】本発明の実施例４に係る電流振動型遮断機能
付き半導体スイッチング装置の信号波形図（その３）で
ある。図１５に比べ時間軸を１０倍拡大して表示してい
る。

【図１７】本発明の実施例４に係る電流振動型遮断機能
付き半導体スイッチング装置の信号波形図（その４）で
ある。２００ｍｓタイマの信号に対するＶＳＡ、ｎ×Ｉ
ｒｅｆ、ＩＤの波形を表示している。

【図１８】本発明の実施例５（負荷の使用開始からデッ
ドショート状態である場合）に係る電流振動型遮断機能
付き半導体スイッチング装置の信号波形図である。

【図１９】本発明の実施例５の変形例（負荷の正常な使
用中にデッドショート状態に移行した場合）に係る電流
振動型遮断機能付き半導体スイッチング装置の信号波形
図である。

【図２０】本発明の実施例６（負荷の使用開始から過負
荷状態である場合）に係る電流振動型遮断機能付き半導
体スイッチング装置の信号波形図である。

【図２１】本発明の実施例７（負荷の正常な使用中に過
負荷状態に移行した場合）に係る電流振動型遮断機能付
き半導体スイッチング装置の信号波形図（その１）であ
る。

【図２２】本発明の実施例７に係る電流振動型遮断機能
付き半導体スイッチング装置の信号波形図（その２）で
ある。図２１のスイッチＳＷ１がオンしたときを、図２
１０に比べ時間軸を５０００倍拡大して表示している。

【図２３】本発明の実施例７に係る電流振動型遮断機能
付き半導体スイッチング装置の信号波形図（その３）で
ある。図２１の遮断機能が働いたときを、図２１に比べ
時間軸を５０００倍拡大して表示している。

【符号の説明】

１ 電流振動型遮断機能付き半導体スイッチング装置 ２ ダミー電圧発生回路 ３ タイマ ４、１４ パルスカウンタ ５ 遮断信号保持回路 ６ チャタリング防止回路 ７ チャージポンプ ８ ドライバー ９ 過熱遮断回路 １０ 負荷 １１ 過渡的電流成分発生回路 １２ Ｄ−フリップフロップ回路 Ｔｒ１乃至５ トランジスタ Ｄ１、Ｄ２ ダイオード Ｒ１乃至１０ 抵抗 ＳＷ１、ＳＷ２ スイッチ Ｃ１ コンデンサー ＣＭＰ１ 比較回路 ＡＮＤ１乃至４ ＡＮＤ回路 ＯＲ１ ＯＲ回路 ＩＮＶ１ インバータ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5G004 AA04 AB02 BA03 BA04 DA04 DC01 DC12 EA01 5J055 AX15 AX34 AX38 AX64 BX16 CX20 CX22 CX28 DX09 DX22 DX31 EX06 EX07 EX08 EX31 EY01 EY03 EY12 EY21 EY26 EZ10 EZ34 EZ43 EZ57 FX04 FX12 FX38 GX01 GX02 GX05

Claims (9)

【特許請求の範囲】
1. 【請求項１】 メインＦＥＴとリファレンスＦＥＴから
   なるマルチソースＦＥＴと、 前記メインＦＥＴのソース電位と前記リファレンスＦＥ
   Ｔのソース電位の大小関係を比較する電圧比較装置と、 前記メインＦＥＴのソース電位が前記リファレンスＦＥ
   Ｔのソース電位を上回っているとき前記マルチソースＦ
   ＥＴのゲートに駆動電圧を印加し、前記メインＦＥＴの
   ソース電位が前記リファレンスＦＥＴのソース電位を下
   回っているとき前記マルチソースＦＥＴのゲートへの駆
   動電圧を遮断するゲート駆動回路とを備えた半導体スイ
   ッチング装置において、 負荷側の電流が過渡的成分を含めて正常範囲にあるとき
   は、前記リファレンスＦＥＴのソース電位が前記メイン
   ＦＥＴのソース電位を上回らないように前記リファレン
   スＦＥＴの電流を制御する回路を前記リファレンスＦＥ
   Ｔのソースと接地間に設置したことを特徴とする半導体
   スイッチング装置。
2. 【請求項２】 前記メインＦＥＴのソース電位と前記リ
   ファレンスＦＥＴのソース電位が等しい場合に、前記メ
   インＦＥＴを流れる電流を前記リファレンスＦＥＴを流
   れる電流で除した値をｎとすると、 前記負荷の定常状態における電流値をｎで除した値より
   大きい電流を流す定常成分用回路と、前記負荷の過渡状
   態の電流値をｎで除した値より大きい電流を流す過渡成
   分用回路を前記リファレンスＦＥＴのソースと前記接地
   間に並列に配置したことを特徴とする請求項１に記載の
   半導体スイッチング装置。
3. 【請求項３】 前記定常成分用回路は固定抵抗または定
   電流回路で構成したことを特徴とする請求項２に記載の
   半導体スイッチング装置。
4. 【請求項４】 前記リファレンスＦＥＴを流れる電流の
   過渡成分は、第１の所定時間、一定電流値で通電し、そ
   の後リファレンスＦＥＴのソース電位がメインＦＥＴの
   ソース電位を上回らない範囲で減少し、第２の所定時間
   内にほばゼロになるように設定することを特徴とする請
   求項２に記載の半導体スイッチング装置。
5. 【請求項５】 前記定常成分用回路は前記半導体スイッ
   チング装置がオン状態にあるときは常時作動させ、前記
   メインＦＥＴのソース電位が前記リファレンスＦＥＴの
   ソース電位を下回ったとき、前記リファレンスＦＥＴを
   流れる電流の過渡成分用回路をスタートさせ、その後の
   前記第２の所定時間内はメインＦＥＴのソース電位がリ
   ファレンスＦＥＴのソース電位を下回っても、リファレ
   ンス電流の過渡的成分回路をスタートさせないことを特
   徴とする請求項４に記載の半導体スイッチング装置。
6. 【請求項６】 前記メインＦＥＴのソース電位が前記リ
   ファレンスＦＥＴのソース電位を下回り、前記メインＦ
   ＥＴおよび前記リファレンスＦＥＴがオフ状態に遷移し
   たとき、前記メインＦＥＴのソース電位の代わりにそれ
   より低い第１の電位を用いて前記リファレンスＦＥＴの
   ソース電位と比較し、前記リファレンスＦＥＴのソース
   電位が前記第１の電位を下回ったら、前記メインＦＥＴ
   および前記リファレンスＦＥＴをオン状態に遷移させ、
   前記リファレンスＦＥＴのソース電位が上昇して、前記
   第１の電位より大きい第２の電位に達するまでは前記メ
   インＦＥＴのソース電位と前記リファレンスＦＥＴのソ
   ース電位の大小関係に関係なく、オン状態を維持し、前
   記レファレンスＦＥＴのソース電圧が前記第２の電位を
   上回ったら、前記メインＦＥＴのソース電位と前記リフ
   ァレンスＦＥＴのソース電位を比較して、前記メインＦ
   ＥＴのソース電位が小さいと前記メインＦＥＴおよび前
   記リファレンスＦＥＴをオフ状態に遷移させることによ
   り、前記メインＦＥＴのソース電位が前記リファレンス
   ＦＥＴのソース電位を下回る限り、オン／オフ動作を継
   続することを特徴とする請求項１乃至５のいずれか１つ
   に記載の半導体スイッチング装置。
7. 【請求項７】 前期マルチソースＦＥＴがオン／オフ動
   作を所定の回数繰り返したら、マルチソースＦＥＴを遮
   断する場合に、前期第１の所定時間内にオン／オフ動作
   して遮断に至るまでの回数を、前期第２の所定時間内に
   オン／オフ動作して遮断に至るまでの回数より少なくし
   たことを特徴とする請求項１乃至６のいずれか１つに記
   載の半導体スイッチング装置。
8. 【請求項８】 前記定常成分用回路のみ、または、前記
   定常成分用回路及び過渡成分用回路が動作している場合
   に、前記メインＦＥＴのソース電位が前記リファレンス
   ＦＥＴのソース電位を下回ったとき、前記過渡成分用回
   路を再スタートさせ、 前記再スタート後、第３の所定時間内に前記過渡成分用
   回路が更に再々スタートするという事象が所定の回数繰
   り返されたら前記マルチソースＦＥＴを遮断することを
   特徴とする請求項４に記載の半導体スイッチング装置。
9. 【請求項９】 メインＦＥＴとリファレンスＦＥＴから
   なるマルチソースＦＥＴと、 前記メインＦＥＴのソース電位と前記リファレンスＦＥ
   Ｔのソース電位の大小関係を比較する電圧比較装置と、 前記メインＦＥＴのソース電位が前記リファレンスＦＥ
   Ｔのソース電位を上回っているとき前記マルチソースＦ
   ＥＴのゲートに駆動電圧を印加し、前記メインＦＥＴの
   ソース電位が前記リファレンスＦＥＴのソース電位を下
   回っているとき前記マルチソースＦＥＴのゲートへの駆
   動電圧を遮断するゲート駆動回路とを備えた半導体スイ
   ッチング装置において、 前記メインＦＥＴのソース電位と前記リファレンスＦＥ
   Ｔのソース電位が等しい場合に、前記メインＦＥＴを流
   れる電流を前記リファレンスＦＥＴを流れる電流で除し
   た値をｎとすると、負荷が正常範囲にあるときの定常状
   態における電流値をｎで除した値より大きい電流を流す
   定常成分用回路と、前記負荷が正常範囲にあるときの過
   渡状態の電流値をｎで除した値より大きい電流を第４の
   所定時間だけ通電する過渡成分用回路とを前期リファレ
   ンスＦＥＴのソースと前記接地間に並列に配置し、前記
   負荷を流れる電流が急増して前記メインＦＥＴのソース
   電位がリファレンスＦＥＴのソース電位を下回ったと
   き、前記過渡成分をスタートさせるように構成し、前記
   過渡成分回路がスタート後、第３の所定時間内に前記過
   渡成分回路が再スタートするという事象が所定の回数繰
   り返されたら前記マルチソースＦＥＴを遮断することを
   特徴とする半導体スイッチング装置。