JP2002132702A

JP2002132702A - メモリ制御方式

Info

Publication number: JP2002132702A
Application number: JP2000330517A
Authority: JP
Inventors: Kenichi Nagane; 健一長根
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2000-10-30
Filing date: 2000-10-30
Publication date: 2002-05-10

Abstract

(57)【要約】【課題】マルチプロセッサシステムにおいて、プロセッ
サのメモリに対する書き込み処理と、メモリから読み出
し処理の両方において優先処理を可能にし且つ書き込み
処理時と読み出し処理時に使用するデータバッファの共
通化を図るメモリ制御方式を提供する。【解決手段】メモリに対してメモリ・リード・サイクル
を起動するためのアクセスキューを保持するアクセスキ
ュー保持回路１８と、そのときのバッファ番号を保持す
るバッファ番号保持回路１９を設けることで、メモリ・
リード・サイクルのアクセスキューの消失を防ぎ、書き
込みおよび読み出し処理に共通化したデータバッファ１
３の空きバッファ番号を競合することなく参照できるよ
うにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ制御方式、特
に複数のプロセッサを使用するマルチプロセッサシステ
ムにおけるメモリ制御方式に関する。

【０００２】

【従来の技術】電子機器および電子応用機器が高性能化
するに連れて、複数のプロセッサを使用するマルチプロ
セッサ装置（又はシステム）化して、複数のタスクを効
率良く且つ迅速に実行するようになっている。斯かるマ
ルチプロセッサ装置およびそのメモリ制御回路に関連す
る従来技術は、例えば特開平８−３３９３５３号公報の
「マルチプロセッサ装置」、特開平４−３６５１５０号
公報の「メモリアクセス制御方式」および特開平４−２
２０８３４号公報の「ＡＴＭスイッチにおける優先制御
バッファの制御方式」等に開示されている。

【０００３】マルチプロセッサシステムにおける従来の
メモリ制御回路は、優先処理を実現するために、上述し
た特開平４−２２０８３４号公報に開示されている如
く、唯一の番号（アドレス）が割り当てられた複数個の
データバッファを、優先順位別に設けたバッファ管理Ｆ
ＩＦＯ（先入れ先出し）メモリと空きバッファ管理ＦＩ
ＦＯを使用して制御する方式を採用するのが一般的であ
る。この先行技術は、図５に示す如く、複数のプロセッ
サ１０１、１０２、これらプロセッサとシステムバス１
００を介して接続されたメモリコントローラ１０３およ
びこのメモリコントローラに接続されたメモリ１０４に
より構成され、複数のプロセッサ１０１、１０２の読み
込み／書き込み処理のメモリアクセス時間を短縮し、マ
ルチプロセッサシステムの処理速度を向上させる技術を
開示している。

【０００４】図６は、従来のマルチプロセッサシステム
におけるメモリ制御回路３２とバス制御回路３３との間
の詳細構成図を示す。即ち、メモリ制御回路３２および
バス制御回路３３間に、データバッファ３１、４１、書
き込み制御回路３４、４４、読み出し制御回路３６、４
６、優先順別バッファ管理ＦＩＦＯ３５、４５および空
きバッファ管理ＦＩＦＯ３８、４８を有する。メモリに
対する書き込み処理、メモリからの読み出し処理のそれ
ぞれにおいて、優先処理を実現する。そこで、データバ
ッファ３１、４１は、ｎビット（ｎ＝１、２、
３、．．．）のデータをｍ個（ｍ＝１、２、３、．．、
以下ｍ個をｍワードと記述する）蓄えられるデータバッ
ファを１組としたｋ組（ｋ＝１、２、３、．．．）で構
成される。１組のデータバッファは、それぞれ唯一の番
号が割り当てられていて、それぞれに独立して書き込み
／読み出し処理を行うことができる。

【０００５】次に、図７および図８は、図６の回路にお
けるメモリ・ライトアクセス時のタイミングチャートを
示す。図６乃至図８を参照してプロセッサの書き込み処
理に対するバッファ制御動作を説明する。図６におい
て、プロセッサからの書き込み処理を受けたバス制御回
路３３は、書き込み制御回路３４に対してバスアクセス
信号およびアクセスキューを出力する。ここで、アクセ
スキューは、アクセス種類（ライト／リード）、アクセ
スを発行したプロセッサ種別およびアクセスするメモリ
のアドレスを示す多ビットの情報である。書き込み制御
回路３４は、バスアクセス信号が有効になっていると
き、アクセスキューよりアクセスを発行したプロセッサ
の種別を判別し、その優先順に従って優先順別バッファ
管理ＦＩＦＯ３５に対して書き込み信号を発行する。ま
た、書き込み制御回路３４は、バスアクセス信号が有効
になっているとき、空きバッファ管理ＦＩＦＯ３８の先
頭に格納されているデータバッファ番号ｎ（ｎ＝１、
２、３、．．．）およびアクセスキューを優先順別バッ
ファ管理ＦＩＦＯ３５に対して出力する。

【０００６】以上の動作が、図７に示すクロック２で行
われる。図７は、高優先度（以下、Ｈクラスと記す）の
プロセッサから書き込み処理が行われた場合の例であ
る。この後、書き込み制御回路３４は、データバッファ
３１に対しデータバッファ選択信号としてデータバッフ
ァ番号ｎを出力し、同時にデータバッファ書き込み信号
を出力する。また、優先順別バッファ管理ＦＩＦＯ３５
には、アクセスキューおよびデータバッファ番号ｎ（ｎ
＝１、２、３、．．．）が格納されている。以上の動作
が、図７におけるクロック３での動作となる。この後、
データバッファ選択信号によって示されたデータバッフ
ァ番号ｎに該当するデータバッファｎ（ｎ＝１、２、
３、．．．）にプロセッサからの書き込みデータが格納
される。以上のように、プロセッサからの書き込みデー
タをデータバッファ３１に格納し、優先順別バッファ管
理ＦＩＦＯ３５にデータバッファ番号およびアクセスキ
ューが格納されると、メモリに対してメモリ・アクセス
・サイクルが起動され、メモリにデータが書き込まれ
る。図８は、この一連の動作のタイミングチャートであ
る。

【０００７】図６において、優先順別バッファ管理ＦＩ
ＦＯ３５にアクセスキューが格納されると、読み出し制
御回路３６は、アクセスキューからメモリアクセス・ア
ドレス、ライト・リード判別信号、メモリアクセス・リ
クエスト信号を生成してメモリ制御回路３２に対して出
力する。また、読み出し制御回路３６は、データバッフ
ァ３１に対して読み出し選択信号としてバッファ番号ｎ
（ｎ＝１、２、３、．．．）を出力する。以上が、図８
におけるクロック２での動作となる。その後、メモリ制
御回路３７は、メモリアクセス・リクエスト信号を受け
てリクエスト受付け信号を読み出し制御回路３６に対し
て出力する。この動作が、図８におけるクロック３での
動作である。リクエスト受付け信号を受けた読み出し制
御回路３６は、データバッファ３１とメモリ制御回路３
２に対してデータ出力信号を出力し、読み出し選択信号
により選択されたデータバッファｎ（ｎ＝１、２、
３、．．．）からはライト・データが出力される。以上
が、図８におけるクロック４〜６での動作である。この
後、読み出し制御回路３６は、データバッファｎ（ｎ＝
１、２、３、．．．）から全てのワードを読み出した
ら、優先順別バッファ管理ＦＩＦＯ３５に対してシフト
信号を出力して、次のアクセスキューの読み出しに備え
る。これが、図８におけるクロック７の動作となる。

【０００８】この後、読み出し制御回路３６は、空きバ
ッファ管理ＦＩＦＯ３８に対してバッファ番号ｎ（ｎ＝
１、２、３、．．．）と空きバッファ管理ＦＩＦＯ書き
込み信号を出力して、空きバッファ管理ＦＩＦＯ３８の
最後にバッファ番号ｎ（ｎ＝１、２、３、．．．）を格
納する。これが、図８におけるクロック８、９の動作と
なる。ここで、読み出し制御回路３６は、優先順別バッ
ファ管理ＦＩＦＯ３５からアクセスキューを読み出す際
には、優先順位を考慮してＨクラスのＦＩＦＯから読み
出しを行う。従って、低優先度（Ｌクラス）のプロセッ
サの処理が優先順別バッファ管理ＦＩＦＯ３５に格納さ
れていても、後から発生したＨクラスのプロセッサの処
理が優先的に行われる。

【０００９】

【発明が解決しようとする課題】しかし、上述の如き従
来技術により構成した図６に示す如きメモリ制御回路で
は、メモリからのリードデータをプロセッサに返却する
際に、優先処理を行うためにはプロセッサ種別の情報を
含んだアクセスキューが消失しているため、優先処理が
行えないという問題がある。一方、図９は、プロセッサ
からの読み出し処理が連続した場合の読み出し制御回路
３６、メモリ・インタフェース信号のタイミングチャー
トである。図９のクロック１において、アクセスキュー
０、バッファ番号ｎが優先順別バッファ管理ＦＩＦＯ３
５に格納されると、読み出し制御回路３６はメモリアク
セス・リクエスト信号をメモリ制御回路３２に対して出
力する。メモリアクセス・リクエスト信号を受けたメモ
リ制御回路３２は、クロック３でリクエスト受付け信号
を読み出し制御回路３６に対して出力し、これと同時に
読み出し制御回路３６は優先順別バッファ管理ＦＩＦＯ
３５に対してシフト信号を出力し、次のアクセスキュー
１に対応したメモリアクセス・リクエスト信号をメモリ
制御回路３２に対して出力する。

【００１０】一方、クロック２でリクエスト受付け信号
を出力したメモリ制御回路３２は、クロック４からメモ
リ・リード・サイクルを起動してメモリからデータの読
み出しを行う。最初のメモリ・リード・サイクルを行っ
ている間、メモリ制御回路３２は、読み出し制御回路３
６から出力されているメモリアクセス・リクエスト信号
に対して応答せず、メモリ・リード・サイクルが終了し
た時点で、次のリクエスト受付け信号を出力する。これ
が、クロック８における動作である。また、クロック８
は、最初のメモリ・リード・サイクルに対するデータが
メモリから出力されるタイミングでもあり、このデータ
をメモリ制御回路３２は、クロック１０でリード・デー
タ確定信号と共に出力する。以上のようにプロセッサか
らの読み出し処理が連続した場合には、最初のメモリ・
リード・データがメモリ制御回路３２から出力されデー
タバッファ３１に格納できるタイミングの時には、既に
アクセスキューが失われているので、プロセッサ種別の
判別を行えず優先処理が行えなくなっている。ここで、
最初のアクセスキューを消失させないように優先順別バ
ッファ管理ＦＩＦＯ３５に対する出力信号を、クロック
１０まで待たせた場合には、次のメモリ・リード・サイ
クルの起動が遅くなり、処理能力が低下する。

【００１１】更に、従来技術は単に２重化した構成にな
っているので、データバッファまでも２重化する必要が
あり、回路規模が増大するという問題もある。図１０
は、図６の２重化されているデータバッファ３１、４１
と空きバッファ管理ＦＩＦＯ３８、４８の共通化を行っ
た回路構成図である。メモリ制御回路３２およびバス制
御回路３３間に、共通データバッファ７１、優先バッフ
ァ管理ＦＩＦＯ７２、７３および共通空きバッファ管理
ＦＩＦＯ７４に加えて、書き込み制御回路３４、４４お
よび読み出し制御回路３６、４６を有する。ここで、デ
ータバッファ７１が、プロセッサからの書き込みデータ
とメモリからの読み出しデータを格納する共通データバ
ッファである。但し、上述したアクセスキューが消失し
てしまうという問題が解決されているものと仮定した場
合の構成図である。

【００１２】データバッファは、それぞれ独立して書き
込み／読み出し処理が行えるので、容易に共通化を計る
ことができる。しかし、空きバッファ管理ＦＩＦＯを共
通化して空きバッファ管理ＦＩＦＯ７４とした場合に
は、プロセッサからの処理に対するアクセスキューを優
先順別バッファ管理ＦＩＦＯ７２に格納するタイミング
と、メモリ・リード・データに対するアクセスキューを
優先順別バッファ管理ＦＩＦＯ７３に格納するタイミン
グが競合する可能性があり、空きバッファ管理ＦＩＦＯ
７４の先頭のデータを同時に参照することになってしま
うという問題がある。図１１は、プロセッサの処理に対
する図１０に示すメモリ制御回路３２の動作を単純化し
たタイミングチャートである。網掛け部がプロセッサの
読み出し処理、丸印がプロセッサの書き込み処理を示
す。図１１では、クロック８において、空きバッファ管
理ＦＩＦＯ７４の先頭データを参照するタイミングが競
合していることが分かる。この競合タイミングが発生し
た場合には、何れか一方の処理を１クロック期間待機さ
せることで問題の回避が考えられる。しかし、優先的に
行われるべき処理が、例え１クロック期間であっても待
機させられ処理能力が僅かなりとも低下することは避け
たい。

【００１３】

【発明の目的】従って、本発明の目的は、データバッフ
ァの２重化をすることなく、メモリに対する書き込み処
理と、メモリから読み出したデータの処理との両方にお
いて、優先処理を可能にするメモリ制御方式を提供する
ことである。

【００１４】

【課題を解決するための手段】本発明のメモリ制御方式
は、複数のプロセッサ、メモリコントローラおよびメモ
リを備え、バス制御回路およびメモリ制御回路間に配置
され、メモリに対するプロセッサの書き込み処理および
読み出し処理の際に使用するデータバッファを有するマ
ルチプロセッサシステムにおけるメモリ制御方式であっ
て、データバッファを書き込み処理および読み出し処理
に共通化し、メモリに対してメモリ・リード・サイクル
を起動する際のアクセスキューを保持するアクセスキュ
ー保持回路と、メモリに対してメモリ・リード・サイク
ルを起動する際のデータバッファのバッファ番号を保持
するバッファ番号保持回路を備える。

【００１５】また、本発明のメモリ制御方式の好適実施
形態によると、バス制御回路およびメモリ制御回路間
に、上述したデータバッファが接続され、第１書き込み
制御回路、第１優先順別バッファ管理ＦＩＦＯおよび第
２読み出し制御回路が直列接続され、更に第２読み出し
制御回路、第２優先順別バッファ管理ＦＩＦＯおよび第
２書き込み制御回路が直列接続され、アクセスキュー保
持回路およびバッファ番号保持回路は、第１読み出し制
御回路および第２書き込み制御回路間に接続される。ア
クセスキュー保持回路およびバッファ番号保持回路に
は、メモリ制御回路からリクエスト受付信号が入力され
る。第１および第２読み出し制御回路から書き込み信号
およびバッファ番号が入力され、先頭データを第１書き
込み制御回路に出力する空きバッファ管理ＦＩＦＯを備
える。第１および第２優先順別バッファ管理ＦＩＦＯ
は、それぞれ高優先度（Ｈクラス）および低優先度（Ｌ
クラス）を備える。

【００１６】

【発明の実施の形態】以下、本発明によるメモリ制御方
式の好適実施形態の構成および動作を、添付図面を参照
して詳細に説明する。

【００１７】先ず、図１は、本発明によるメモリ制御方
式の好適実施形態の構成を示すブロック図である。この
メモリ制御方式は、バス制御回路１１およびメモリ制御
回路２０間に、データバッファ１３、書き込み制御回路
１２Ａ、１２Ｂ、読み出し制御回路１７Ａ、１７Ｂ、優
先順別バッファ管理ＦＩＦＯ１４、１５、空きバッファ
管理ＦＩＦＯ１６、アクセスキュー保持回路１８および
バッファ番号保持回路１９を有する。

【００１８】データバッファ１３は、バス制御回路１１
およびメモリ制御回路２０間に接続されている。また、
書き込み制御回路１２Ａ、優先順別バッファ管理ＦＩＦ
Ｏ１４および読み出し制御回路１７Ａは、バス制御回路
１１およびメモリ制御回路１８間に直列接続されてい
る。一方、書き込み制御回路１２Ｂ、優先順別バッファ
管理ＦＩＦＯ１５および読み出し制御回路１７Ｂは、メ
モリ制御回路１８およびバス制御回路１１間に直列接続
されている。空きバッファ管理ＦＩＦＯ１６は、読み出
し制御回路１７Ａ、１７Ｂから書き込み信号およびバッ
ファ番号を受けると共に書き込み制御回路１２Ａからシ
フト信号を受け、書き込み制御回路１２Ａに先頭データ
を出力する。書き込み制御回路１２Ａ、１２Ｂは、デー
タバッファ１３に書き込み信号およびバッファ選択信号
を出力する。また、読み出し制御回路１７Ａ、１７Ｂ
は、データバッファ１３にバッファ選択信号およびデー
タ確定信号を出力する。アクセスキュー保持回路１８お
よびバッファ番号保持回路１９は、読み出し制御回路１
７Ａおよび書き込み制御回路１２Ｂ間に接続されてい
る。

【００１９】本発明のメモリ制御方式は、プロセッサか
らのアクセスおよびメモリ・リード・データの両方に対
して優先処理可能なデータバッファ制御回路を有する。
この優先処理可能なデータバッファ制御回路は、プロセ
ッサからのバスアクセス信号を、バス制御回路１１を介
して書き込み制御回路１２Ａに入力する。また、書き込
み制御回路１２Ａは、空きバッファ管理ＦＩＦＯ１６の
先頭に格納されているバッファ番号を参照して、プロセ
ッサからの書き込みデータをデータバッファ１３のバッ
ファ番号ｎ（ｎ＝１、２、３、．．．）のデータバッフ
ァに格納する。

【００２０】このとき、プロセッサからのアクセスが読
み出し処理であった場合には、データバッファ１３には
何も格納されない。また、同時に書き込み制御回路１２
Ａは、優先順別に設けられた優先順別バッファ管理ＦＩ
ＦＯ１４にプロセッサからのアクセスに対応したアクセ
スキューとバッファ番号を格納する。優先順別バッファ
管理ＦＩＦＯ１４の先頭のアクセスキューとバッファ番
号は、読み出し制御回路１７Ａに入力される。読み出し
制御回路１７Ａは、メモリ制御回路２０に対してメモリ
・アクセス・リクエスト信号を出力する。この出力は、
メモリ制御回路２０で処理され、メモリに対してメモリ
・アクセス・サイクルが起動される。メモリ制御回路２
０は、メモリに対してメモリ・リード・サイクルを起動
した場合には、メモリから読み出したデータをデータバ
ッファ１３に入力し、リード・データ確定信号を書き込
み制御回路１２Ｂに出力する。

【００２１】本発明によるメモリ制御方式は、上述の如
く、アクセスキュー保持回路１８およびバッファ番号保
持回路１９を有する。このアクセスキュー保持回路１８
およびバッファ番号保持回路１９は、メモリ制御回路２
０がメモリ・リード・サイクルを起動したときのアクセ
スキューおよびバッファ番号を書き込み制御回路１２Ｂ
に出力している。書き込み制御回路１２Ｂは、このバッ
ファ番号を参照してメモリ・リード・データをデータバ
ッファ１３のバッファ番号ｎ（ｎ＝１、２、
３、．．．）のデータバッファに格納する。また、同時
に書き込み制御回路１２Ｂは、優先順別に設けられた優
先順別バッファ管理ＦＩＦＯ１５に、アクセスキューお
よびバッファ番号を格納する。

【００２２】優先順別バッファ管理ＦＩＦＯ１５に格納
されたバッファ番号は、読み出し制御回路１７Ｂに出力
される。読み出し制御回路１７Ｂは、優先順に従って処
理を行う。読み出し制御回路１７Ｂは、優先順に従って
読み出したバッファ番号をデータバッファ１３に出力し
て、そのバッファ番号に対応するデータバッファからメ
モリ・リード・データの読み出しを行う。これと同時
に、読み出し制御回路１７Ｂは、バス制御回路１１に対
してデータ確定信号を出力し、データバッファ１３から
出力されるデータの引取りを促す。その後、データバッ
ファ１３からの読み出し処理が終了すると、読み出し制
御回路１７Ｂは、空きバッファ管理ＦＩＦＯ１６の最後
にバッファ番号を格納する。尚、図１中のバス制御回路
１１およびメモリ制御回路２０は、当業者に周知であ
り、また本発明とは直接関係ないので、その詳細は省略
する。

【００２３】以下、図１に示す本発明によるメモリ制御
方式の好適実施形態の動作を説明する。先ず、プロセッ
サからの読み出し処理におけるメモリ制御回路１８のバ
ッファ制御動作を、図２のタイミングチャートを参照し
て説明する。図２において、（ａ）はクロック、（ｂ）
はアクセスキュー、（ｃ）はバスアクセス信号、（ｄ）
は空きバッファ管理ＦＩＦＯ１６の先頭、（ｅ）はＨク
ラス書き込み信号、（ｆ）はＬクラス書き込み信号、
（ｇ）は優先順別バッファ管理ＦＩＦＯ１４の入力デー
タ、（ｈ）は書き込み制御回路１２Ａから空きバッファ
管理ＦＩＦＯ１６へのシフト信号および（ｉ）は優先順
別バッファ管理ＦＩＦＯ１４の先頭である。

【００２４】プロセッサからの読み出し処理は、バス制
御回路１１を介し、クロック２においてアクセスキュー
およびバスアクセス信号として書き込み制御回路１２Ａ
に入力される。このとき、書き込み制御回路１２Ａは、
空きバッファ管理ＦＩＦＯ１６の先頭に格納されている
データバッファ１３のバッファ番号ｎ（ｎ＝１、２、
３、．．．）を読み出し、アクセスキューおよびバッフ
ァ番号ｎを優先順別バッファ管理ＦＩＦＯ１４に対して
出力する。これと同時に、書き込み制御回路１２Ａは、
アクセスキューよりプロセッサ種別を判別し、それに対
応した優先順別バッファ管理ＦＩＦＯ１４の書き込み信
号を出力する。

【００２５】図２（ａ）に示すクロック２は、Ｈクラス
のプロセッサからの処理があった場合の例である。更
に、書き込み制御回路１２Ａは、空きバッファ管理ＦＩ
ＦＯ１４にシフト信号を出力して（図２（ｈ）参照）、
次の処理に対する準備を行う。以上の一連の動作を経
て、クロック３において、優先順別バッファ管理ＦＩＦ
Ｏ１４の先頭にアクセスキューおよびバッファ番号ｎ
（ｎ＝１、２、３、．．．）が格納される。図２の場合
には、優先順別バッファ管理ＦＩＦＯ１４のＨクラス側
に格納されることになる。

【００２６】一方、メモリに対する読み出し動作を、図
３のタイミングチャートを参照して説明する。図３にお
いて、（ａ）はクロック、（ｂ）は優先順別バッファ管
理ＦＩＦＯ１４の出力データ、（ｃ）はメモリアクセス
・アドレス、（ｄ）はライト・リード判定信号、（ｅ）
はメモリアクセス・リクエスト信号、（ｆ）はリクエス
ト受け付け信号、（ｇ）はバッファ番号保持回路１９の
出力信号、（ｈ）はアクセスキュー保持回路１８の出力
信号、（ｉ）はＨクラス書き込み信号、（ｊ）はＬクラ
ス書き込み信号、（ｋ）はデータバッファ選択信号、
（ｌ）はデータバッファ書き込み信号、（ｍ）は優先順
別バッファ管理ＦＩＦＯ１５の出力信号、（ｎ）はデー
タ終了信号、（ｏ）はリード・データ確定信号、（ｐ）
はメモリリード・データ、（ｑ）はメモリ・インタフェ
ースの制御データおよび（ｒ）はメモリインタフェース
のデータバスである。ここで、優先順別バッファ管理Ｆ
ＩＦＯ１４にアクセスキューおよびバッファ番号が格納
されると、読み出し制御回路１７Ａは、優先順位に対応
した読み出し処理を行う。図３のクロック２において、
読み出し制御回路１７Ａは、優先順別バッファ管理ＦＩ
ＦＯ１４から入力されるアクセスキュー０よりメモリア
クセス・アドレス（図３（ｃ）参照）、メモリアクセス
・リクエスト信号（図３（ｅ）参照）およびライト・リ
ード判別信号（図３（ｄ）参照）を生成してメモリ制御
回路２０に出力する。

【００２７】図３は、メモリからの読み出し動作のタイ
ミングチャートであるので、ライト・リード判別信号
（図３（ｄ）参照）は０のままである。読み出し制御回
路１７Ａからメモリアクセス・リクエスト信号を受けた
メモリ制御回路２０は、クロック３でリクエスト受け付
け信号（図３（ｆ）参照）を読み出し、制御回路１７
Ａ、アクセスキュー保持回路１８およびバッファ番号保
持回路１９に出力し、クロック５からメモリに対してメ
モリ・リード・サイクルを起動する。クロック５から起
動されたメモリ・リード・サイクルに対するメモリのデ
ータ出力は、クロック９から開始される。このときのメ
モリ出力データをメモリ制御回路２０は、クロック１１
以後、メモリリード・データをデータバッファ１３に出
力し、同時に書き込み制御回路１７Ｂにリード・データ
確定信号（図３（ｏ）参照）を出力する。このとき、リ
ード・データ確定信号を受けた書き込み制御回路１７Ｂ
は、バッファ番号保持回路１９が示すバッファ番号をデ
ータバッファ選択信号（図３（ｋ）参照）としてデータ
バッファ１３に出力する。また同時に、書き込み制御回
路１７Ｂは、データバッファ１３にデータバッファ書き
込み信号（図３（ｌ）参照）を出力する。このようにし
て、メモリリード・データをデータバッファ１３に格納
する。この後、メモリ制御回路２０は、データバッファ
１３にメモリリード・データ（図３（ｐ）参照）を全て
出力したことを示すデータ終了信号（図３（ｎ）参照）
を書き込み制御回路１２Ｂに出力する。

【００２８】図３は、４ワードのメモリ・リード・サイ
クルが起動された場合の例である。図３（ａ）に示すク
ロック１４でデータ終了信号を出力している。データ終
了信号を受けた書き込み制御回路１２Ｂは、アクセスキ
ュー保持回路１８が示すアクセスキューより優先順位を
判別して優先順別バッファ管理ＦＩＦＯ１５に書き込み
信号を出力する。この例は、図３（ｉ）に示す如く、Ｈ
クラスのプロセッサからの読み出し処理が行われた場合
であり、クロック１４にてＨクラス書き込み信号が出力
されている。この書き込み信号でバッファ番号保持回路
に１９に保持されているバッファ番号が、優先順別バッ
ファ管理ＦＩＦＯ１５に格納される。

【００２９】その後、バス制御回路１１に対するメモリ
・リード・データの入力は、図４のタイミングチャート
に示す如く実行される。図４中、（ａ）はクロック、
（ｂ）は優先順別バッファ管理ＦＩＦＯ１５の出力デー
タ、（ｃ）は読み出し選択信号、（ｄ）はデータ確定信
号、（ｅ）はデータ読み出し終了信号、（ｆ）は空きバ
ッファ管理ＦＩＦＯ１６の入力データおよび（ｇ）は空
きバッファ管理ＦＩＦＯ１６への書き込み信号を示す。
優先順別バッファ管理ＦＩＦＯ１５にアクセスキューお
よびバッファ番号が格納されると、読み出し制御回路１
７Ｂは優先順位に対応した読み出し処理を行う。図４の
クロック２において読み出し制御回路１７Ｂは、優先順
別バッファ管理ＦＩＦＯ１５から入力されたアクセスキ
ューよりデータ確定信号をバス制御回路１１およびデー
タバッファ１３に入力する。このとき、読み出し制御回
路１７Ｂは、読み出し選択信号として優先順別バッファ
管理ＦＩＦＯ１５の出力データであるバッファ番号をデ
ータバッファ１３に入力する。上述した一連の動作によ
り、データバッファ１３は、読み出し選択信号が示すバ
ッファ番号に該当するデータバッファからメモリ・リー
ド・データをバス制御回路１１に出力する。この後、読
み出し制御回路１７Ｂは、データバッファ１１から全て
のメモリ・リード・データを読み出したことを示す読み
出し終了信号をバス制御回路１１に出力する。

【００３０】図４は、４ワードのメモリ・リード・デー
タを読み出した場合の例であり、クロック５にて読み出
し終了信号が出力されている。このとき、読み出し制御
回路１７Ｂは、空きバッファ管理ＦＩＦＯ１６に書き込
み信号を出力し、空きバッファ管理ＦＩＦＯ１６の最後
にバッファ番号を格納する。図４のクロック５、クロッ
ク６が、この動作を示す。

【００３１】このように、読み出し制御回路１７Ａがメ
モリ制御回路２０にメモリ・リードのリクエスト信号を
出力したときのアクセスキューは、アクセスキュー保持
回路１８に保持されているので、メモリ制御回路２０が
メモリ・リード・データを出力したとき、アクセスキュ
ーが消失することはない。従って、メモリ・リード・デ
ータに関してもプロセッサ種別の判別が可能になり優先
処理が実施できる。

【００３２】また、読み出し制御回路１７Ａがメモリ制
御回路２０にメモリ・リードのリクエスト信号を出力し
たときのバッファ番号は、バッファ番号保持回路１９に
保持されているので、メモリ・リード・データに対する
アクセスキューを優先順別バッファ管理ＦＩＦＯ１５に
格納するとき、空きバッファ管理ＦＩＦＯ１６を参照す
る必要がない。従って、プロセッサからの処理に対する
アクセスキューを優先順別バッファ管理ＦＩＦＯ１４に
格納するタイミングと、メモリ・リード・データに対す
るアクセスキューを、優先順別バッファ管理ＦＩＦＯ１
５に格納するタイミングの競合がなくなり、何れか一方
の処理を待機させ１クロック期間の処理能力低下を招く
ことなくデータバッファの共通化が可能である。

【００３３】以上、本発明によるメモリ制御方式の好適
実施形態の構成および動作を詳述した。しかし、斯かる
実施形態は、本発明の単なる例示に過ぎず、何ら本発明
を限定するものではない。本発明の要旨を逸脱すること
なく、特定用途に応じて種々の変形変更が可能であるこ
と、当業者には容易に理解できよう。

【００３４】

【発明の効果】以上の説明から明らかな如く、本発明の
メモリ制御方式によれば、メモリ・リード・サイクルを
起動するためのアクセスキューを保持するアクセスキュ
ー保持回路とその時のバッファ番号を保持するバッファ
番号保持回路を設け、アクセスキューの消失を防ぐこと
により、メモリ・リード・データにおいても優先処理を
実現する。また、空きバッファ管理ＦＩＦＯにおける競
合動作を解消して、データバッファの共通化を実現した
メモリ制御方式が得られる。

【図面の簡単な説明】

【図１】本発明によるメモリ制御方式の好適実施形態の
構成を示すブロック図である。

【図２】図１に示すメモリ制御方式のバッファ制御動作
を示すタイミングチャートである。

【図３】図１に示すメモリ制御方式の読み出し動作を示
すタイミングチャートである。

【図４】図１において、バス制御回路へのメモリ・リー
ド・データの入力動作を示すタイミングチャートであ
る。

【図５】従来のマルチプロセッサシステムのブロック図
である。

【図６】従来のメモリ制御方式の構成を示すブロック図
である。

【図７】図６に示す従来技術の動作を示すタイミングチ
ャートである。

【図８】図６に示す従来技術の動作を説明するタイミン
グチャートである。

【図９】図６に示す従来技術の動作を説明するタイミン
グチャートである。

【図１０】従来技術によるデータバッファを共通化する
場合の構成を示すブロック図である。

【図１１】図１０に示す従来技術の動作を示すタイミン
グチャートである。

【符号の説明】

１１バス制御回路１２Ａ、１２Ｂ書き込み制御回路１３データバッファ１４第１優先順別バッファ管理ＦＩＦＯ１５第２優先順別バッファ管理ＦＩＦＯ１６空きバッファ管理ＦＩＦＯ１７Ａ、１７Ｂ読み出し制御回路１８アクセスキュー保持回路１９バッファ番号保持回路２０メモリ制御回路

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサ、メモリコントローラお
よびメモリを備え、バス制御回路およびメモリ制御回路
間に配置され、前記メモリに対する前記プロセッサの書
き込み処理および読み出し処理の際に使用するデータバ
ッファを有するマルチプロセッサシステムにおけるメモ
リ制御方式において、前記データバッファを前記書き込み処理および読み出し
処理に共通化し、前記メモリに対してメモリ・リード・
サイクルを起動する際のアクセスキューを保持するアク
セスキュー保持回路と、前記メモリに対してメモリ・リ
ード・サイクルを起動する際の前記データバッファのバ
ッファ番号を保持するバッファ番号保持回路を備えるこ
とを特徴とするメモリ制御方式。
【請求項２】前記バス制御回路および前記メモリ制御回
路間に、前記データバッファが接続され、第１書き込み
制御回路、第１優先順別バッファ管理ＦＩＦＯおよび第
１読み出し制御回路が直列接続され、更に第２読み出し
制御回路、第２優先順別バッファ管理ＦＩＦＯおよび第
２書き込み制御回路が直列接続され、前記アクセスキュ
ー保持回路および前記バッファ番号保持回路は、前記第
１読み出し制御回路および前記第２書き込み制御回路間
に接続されることを特徴とする請求項１に記載のメモリ
制御方式。
【請求項３】前記アクセスキュー保持回路および前記バ
ッファ番号保持回路には、前記メモリ制御回路からリク
エスト受付信号が入力されることを特徴とする請求項２
に記載のメモリ制御方式。
【請求項４】前記第１および第２読み出し制御回路から
書き込み信号およびバッファ番号が入力され、先頭デー
タを前記第１書き込み制御回路に出力する空きバッファ
管理ＦＩＦＯを備えることを特徴とする請求項２又は３
に記載のメモリ制御方式。
【請求項５】前記第１および第２優先順別バッファ管理
ＦＩＦＯは、それぞれ高優先度（Ｈクラス）および低優
先度（Ｌクラス）を備えることを特徴とする請求項２、
３又は４に記載のメモリ制御方式。