JPS6074074A - 優先順位制御方式 - Google Patents
優先順位制御方式Info
- Publication number
- JPS6074074A JPS6074074A JP18206783A JP18206783A JPS6074074A JP S6074074 A JPS6074074 A JP S6074074A JP 18206783 A JP18206783 A JP 18206783A JP 18206783 A JP18206783 A JP 18206783A JP S6074074 A JPS6074074 A JP S6074074A
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- JP
- Japan
- Prior art keywords
- request
- processing
- requests
- priority
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
大公日月を寸千ヤＦ４音アクセス？ｋｌｌ ４旨体個ｌ
ｒ訟ζ寸ス梶５牛順位制御に関する。
ｒ訟ζ寸ス梶５牛順位制御に関する。
（ｂ） 技術の背景
近年、ＬＳＩの発展に伴い、電子計算（外の中央処理装
置も、その内容に依っては１枚のプリント板に実装でき
るようになり、該中央処理装置等を共通母線にて相互接
続して一つのシステムと成し、複数の該システムが一つ
の主記憶装置（以下ＭＭＵと略称する）を共有して所暫
マルチ構成の成子計算機として使用することが多くなっ
た。
置も、その内容に依っては１枚のプリント板に実装でき
るようになり、該中央処理装置等を共通母線にて相互接
続して一つのシステムと成し、複数の該システムが一つ
の主記憶装置（以下ＭＭＵと略称する）を共有して所暫
マルチ構成の成子計算機として使用することが多くなっ
た。
主記憶アクセスＧ、ｔｌｌ （ｉｌｌ装置（以下ＭＡＣ
と略称する）は、該マルチ構成の電子計算機に於ける共
有ＭＭＵ１’Ｍ数の該システムからアクセスする場合の
制御を行う装置であって、ＭＡＣは、各システムから入
力する処理要求（以下リクエストと略称する）を一時蓄
積するシステム毎に対応して設けられたバッファメモリ
や、該バッファメモリから、況み出された処理要求をシ
ステム夫々に予め付けられたシステム処理順序に従って
優先的に処理を実行させる優先順位回路等から成る。
と略称する）は、該マルチ構成の電子計算機に於ける共
有ＭＭＵ１’Ｍ数の該システムからアクセスする場合の
制御を行う装置であって、ＭＡＣは、各システムから入
力する処理要求（以下リクエストと略称する）を一時蓄
積するシステム毎に対応して設けられたバッファメモリ
や、該バッファメモリから、況み出された処理要求をシ
ステム夫々に予め付けられたシステム処理順序に従って
優先的に処理を実行させる優先順位回路等から成る。
マルチ４Ｒ成の電子計３Ｉ様に於て、各システムには様
々なリクエストが幅端しており、ＭＡＣがこれを如何に
制御するかは電子計算機全体の処理性能に関係し極めて
重要な課題である。
々なリクエストが幅端しており、ＭＡＣがこれを如何に
制御するかは電子計算機全体の処理性能に関係し極めて
重要な課題である。
（ｃ） 従来技術と問題点
第１図に２組のシステム数を例に採り、該システムがＭ
ＡＣに入力して投売順位制御される回路構成を系統図に
て示し、第２図にＭＡＣの処理部が他仕事の作動中で新
に入力しようとするリクエストを受け付けないビジィな
状態のとき、システムからリクエストが入力してバッフ
ァメモリに一時蓄積される状況をタイムチャートで示し
、第３図は、第２図のタイムチャートに依るプロセスの
結果、システムからのリクエストがバッファメモはシス
テムＡ、２２はシステムＢを示す。１０はＭＡＣの１部
にて′Ｏｇ１図にはＭＭＵに入力しようとする各システ
ムからのリクエストの制御に関連する回／’３４’ｆ４
成が示されている。１１はバッファメモＩＪＡ、１２は
バッファメモリＢ、１３は優先ｊ−位回路、１４は処理
部である。
ＡＣに入力して投売順位制御される回路構成を系統図に
て示し、第２図にＭＡＣの処理部が他仕事の作動中で新
に入力しようとするリクエストを受け付けないビジィな
状態のとき、システムからリクエストが入力してバッフ
ァメモリに一時蓄積される状況をタイムチャートで示し
、第３図は、第２図のタイムチャートに依るプロセスの
結果、システムからのリクエストがバッファメモはシス
テムＡ、２２はシステムＢを示す。１０はＭＡＣの１部
にて′Ｏｇ１図にはＭＭＵに入力しようとする各システ
ムからのリクエストの制御に関連する回／’３４’ｆ４
成が示されている。１１はバッファメモＩＪＡ、１２は
バッファメモリＢ、１３は優先ｊ−位回路、１４は処理
部である。
システムＡ ２１．システムＢ ２−２から出力するリ
クエストは夫々経路２１−１．２２−１を経てバッファ
メモリＡ １１．バッファメモリＢ １２＋こ入力する
。該バッファメモＩＪＡ、Ｂは先入れ先出し方式（ファ
ースト イン ファースト アウトとも称し、以下ＦＩ
ＦＯと略称する）にて読み出される。優先順位回路１３
は予めシステムに設定されている優先順序に従って処理
部１４ヘリクエストを出力させるレジスタにて、例えば
、システムＡからのリクエスト（以下リクエストＡと呼
ぶ）の処理をリクエストＢの処理よりも優先度が高いと
すると、筒先順位回路１３に入力したリクエストＡとＢ
は先ずリクエストＡから出力し次にリフニス）Ｂを出力
する。したがって仄にバッファメモリＡ、Ｂから該回路
１３にリクエストが入力すると再びリフニス）Ａ、Ｈの
順に該回路１３から出力する。
クエストは夫々経路２１−１．２２−１を経てバッファ
メモリＡ １１．バッファメモリＢ １２＋こ入力する
。該バッファメモＩＪＡ、Ｂは先入れ先出し方式（ファ
ースト イン ファースト アウトとも称し、以下ＦＩ
ＦＯと略称する）にて読み出される。優先順位回路１３
は予めシステムに設定されている優先順序に従って処理
部１４ヘリクエストを出力させるレジスタにて、例えば
、システムＡからのリクエスト（以下リクエストＡと呼
ぶ）の処理をリクエストＢの処理よりも優先度が高いと
すると、筒先順位回路１３に入力したリクエストＡとＢ
は先ずリクエストＡから出力し次にリフニス）Ｂを出力
する。したがって仄にバッファメモリＡ、Ｂから該回路
１３にリクエストが入力すると再びリフニス）Ａ、Ｈの
順に該回路１３から出力する。
優先順位回路１３からの出力は経路１３−１を経て処理
部１４に入力し、処理が実行されて該処理に基づき経路
１４−１を経てＭＭＵにアクセスする。
部１４に入力し、処理が実行されて該処理に基づき経路
１４−１を経てＭＭＵにアクセスする。
第２図に於て、サイクル０〜６は第１図のバッファメモ
リ書込みやレジスタ動作のクロックパルスによるタイミ
ング サイクルを示すもので、処理部１４の状態がサイ
クルθ〜５の間ビジィのときリフニス）Ａ及びＢが図に
示す如＜ＭＡＣｌｏに入力すると、バッファメモリＡ
１１及びバッファメモｌ １２には１サイクル置いて図
示する如く該リクエストが蓄積される。
リ書込みやレジスタ動作のクロックパルスによるタイミ
ング サイクルを示すもので、処理部１４の状態がサイ
クルθ〜５の間ビジィのときリフニス）Ａ及びＢが図に
示す如＜ＭＡＣｌｏに入力すると、バッファメモリＡ
１１及びバッファメモｌ １２には１サイクル置いて図
示する如く該リクエストが蓄積される。
第３図は、第２図の回路動作の結果バッファメモｌＪＡ
、Ｂにリクエストが一時蓄積された状態を１１−１．１
２−１に示す。処理部１４のビジィ状態（サイクルθ〜
５）が終了しサイクル６になると（ｔＸ２図）、処理部
１４から処理可能の指示が経路１４−２を経て優先順位
回路１３に与えられ（第１図）、該回路１３に在るリフ
ニス）Ａｌ、ＢｌはＡ１→Ｂ１の順序で処理部１４に出
力し、処理部１４がその後もビジィでなければ順次出力
し、Ａ１→Ｂ１→Ａ２→Ｂ２→Ａ３の順序で処理部１４
に出力して処理される。
、Ｂにリクエストが一時蓄積された状態を１１−１．１
２−１に示す。処理部１４のビジィ状態（サイクルθ〜
５）が終了しサイクル６になると（ｔＸ２図）、処理部
１４から処理可能の指示が経路１４−２を経て優先順位
回路１３に与えられ（第１図）、該回路１３に在るリフ
ニス）Ａｌ、ＢｌはＡ１→Ｂ１の順序で処理部１４に出
力し、処理部１４がその後もビジィでなければ順次出力
し、Ａ１→Ｂ１→Ａ２→Ｂ２→Ａ３の順序で処理部１４
に出力して処理される。
上述の従来技術による制御は、バッファメモリに一時蓄
積された各システムのリクエストを例えばＡ、Ｂの順序
でバッファメモリが受け付けた順序で公平に出力させる
ことに特徴はあるが、第２図に示す如く、本来、リクエ
ストＡの１．２．３を優先して処理させたくても、上述
の如くリクエストＢが介入するという問題点があった。
積された各システムのリクエストを例えばＡ、Ｂの順序
でバッファメモリが受け付けた順序で公平に出力させる
ことに特徴はあるが、第２図に示す如く、本来、リクエ
ストＡの１．２．３を優先して処理させたくても、上述
の如くリクエストＢが介入するという問題点があった。
Ｃｄ） 発明の目的
上述の問題点に鑑み、本発明は、バッファメモリを有し
複数のシステムから入力するリクエストを優先制御する
主記憶アクセス制御装置に於て、特定システムからの一
連のリクエストを優先して早く処理さ−せることを目的
とする。
複数のシステムから入力するリクエストを優先制御する
主記憶アクセス制御装置に於て、特定システムからの一
連のリクエストを優先して早く処理さ−せることを目的
とする。
（ａ） 発明のＯＹ成
本発明は、′シ子計算機の複数のシステムからの主記憶
装置に対する処理要求を、処理待受けのため該システム
夫々に対応して設けたバッファメモリに一時蓄積し、処
理可能時に該バッファメモリから該処理要求を読み出し
、該システム夫々に設定されているシステム処理順序に
従って処理を実行する主記憶アクセス制御装置に於て、
該バッファメモリ夫々が受け付けた処理要求に該受付時
点の順位番号を付し、該ｊぬ位番号に従って該処理要求
を該バッファメモリ夫々より読み出し、該読出し出力夫
々が同−ｊ唄位番号のときは該システム処理順序に従っ
て処理を実行するものであって、本発明により上述の目
的は達成される。
装置に対する処理要求を、処理待受けのため該システム
夫々に対応して設けたバッファメモリに一時蓄積し、処
理可能時に該バッファメモリから該処理要求を読み出し
、該システム夫々に設定されているシステム処理順序に
従って処理を実行する主記憶アクセス制御装置に於て、
該バッファメモリ夫々が受け付けた処理要求に該受付時
点の順位番号を付し、該ｊぬ位番号に従って該処理要求
を該バッファメモリ夫々より読み出し、該読出し出力夫
々が同−ｊ唄位番号のときは該システム処理順序に従っ
て処理を実行するものであって、本発明により上述の目
的は達成される。
（ｆ） 発明の実適例
第４図に従来技術の第１図と同様にシステム数が２組の
場合を例に採り、本発明による優先順位制御の実施例を
系統図にて示し、第５図に謁４図の夫々の回路榴成がリ
クエストに対し動作する状態をタイムチャートで示し、
第６図に第５図の結果バッファメモリに一時舎積される
リクエストの状態を示す。
場合を例に採り、本発明による優先順位制御の実施例を
系統図にて示し、第５図に謁４図の夫々の回路榴成がリ
クエストに対し動作する状態をタイムチャートで示し、
第６図に第５図の結果バッファメモリに一時舎積される
リクエストの状態を示す。
第４図に於て、第１図と同一符号は同一対＆Ｉ吻を示し
、本発明により一部変更が加えられた回路は１１のバッ
ファメモリＡ、１２のバッファメモリＢ、１〕の曖先順
位回路であり、本発明により新たに設けられた回路は１
５のリクエスト番号用カウンタ、１６の読出し用カウン
タ、１７の比較回路Ａ、１８の比較回路Ｂである。
、本発明により一部変更が加えられた回路は１１のバッ
ファメモリＡ、１２のバッファメモリＢ、１〕の曖先順
位回路であり、本発明により新たに設けられた回路は１
５のリクエスト番号用カウンタ、１６の読出し用カウン
タ、１７の比較回路Ａ、１８の比較回路Ｂである。
本発明は、システムの使先順位の決定は従来通りとし、
更にこれにバッファメモリに一時蓄積されたリクエスト
夫々１こも優先）ｌＦ１位を付加しようと下るもので、
下記の如〈実施される。
更にこれにバッファメモリに一時蓄積されたリクエスト
夫々１こも優先）ｌＦ１位を付加しようと下るもので、
下記の如〈実施される。
システムＡ及びＢより入力するリクエストＡ及びＢは、
嬉４図に示す如く経路２１−１及び２２−１を経てバッ
ファメモリＡ １−１及びＢ １２に格納される。この
格納時に夫々のリクエストのデータにリクエスト番号用
カウンタ１５よりリクエスト番号が付加される。リクエ
ストａ分用カウンタ１５（ＲＱと略記）は、バッファメ
モリＡ及びＢのメモリ容量に相当する番号を順次１を加
算し繰返し形成するカウントレジスタである。
嬉４図に示す如く経路２１−１及び２２−１を経てバッ
ファメモリＡ １−１及びＢ １２に格納される。この
格納時に夫々のリクエストのデータにリクエスト番号用
カウンタ１５よりリクエスト番号が付加される。リクエ
ストａ分用カウンタ１５（ＲＱと略記）は、バッファメ
モリＡ及びＢのメモリ容量に相当する番号を順次１を加
算し繰返し形成するカウントレジスタである。
処理部１４が新しいリクエスト入力を受け付ける状ｊぷ
になると、指示は経路１４−百を経てイｆ先順位回路１
〕に入力すると共に抗出し用カウ／り１６に入力する。
になると、指示は経路１４−百を経てイｆ先順位回路１
〕に入力すると共に抗出し用カウ／り１６に入力する。
読出し用カウンタ１６ （ＮＥＸＴと略記）はリクエス
ト番号用カウンタ１５と同線な番号数を形成するカウン
タにて、処理部１４からの該指示により、優先順位回路
１１にて今まで処理をしたリクエストの次のリクエスト
番号を比較回路Ａ １７及びＢ １８に送り、ＦＩＦＯ
方式でバッファメモリＡ、Ｂより読６出されたリクエス
トのリクエスト番号と比較し、番号の一致を確認して比
較出力・店号ＣＭＰＡ及びＢを優先順位回路１３に入力
する。
ト番号用カウンタ１５と同線な番号数を形成するカウン
タにて、処理部１４からの該指示により、優先順位回路
１１にて今まで処理をしたリクエストの次のリクエスト
番号を比較回路Ａ １７及びＢ １８に送り、ＦＩＦＯ
方式でバッファメモリＡ、Ｂより読６出されたリクエス
トのリクエスト番号と比較し、番号の一致を確認して比
較出力・店号ＣＭＰＡ及びＢを優先順位回路１３に入力
する。
１ｙユニ先順位回路１−３はＣＭＰＡ及びＢを入力しＣ
リクエスト番号に従いト・先順位を定めて処理部に人力
し、ＣＭＰＡ及びＢの番号が同一の場合は従来の方式と
同様にシステムの直光順位例えばＡをＢに１夛先して出
力させる０ 第５１２に上述の状況をタイムチャートにて示す０処理
部１４がザイクル５までビジィであり、この間にリフニ
ス）Ａ及びＢが図示の如く入力すると、バッファメモリ
Ａ １！、Ｂ １２１こ図示のμ口くリクエスト番号刀
３付加され格納される。
リクエスト番号に従いト・先順位を定めて処理部に人力
し、ＣＭＰＡ及びＢの番号が同一の場合は従来の方式と
同様にシステムの直光順位例えばＡをＢに１夛先して出
力させる０ 第５１２に上述の状況をタイムチャートにて示す０処理
部１４がザイクル５までビジィであり、この間にリフニ
ス）Ａ及びＢが図示の如く入力すると、バッファメモリ
Ａ １！、Ｂ １２１こ図示のμ口くリクエスト番号刀
３付加され格納される。
１″−
第６図μ該バッファメモリＡ及びＢにリクエストバーし
布石１力ｎ大Ｊ１−７格納なス１、たりクエストの状態
を１〕−１及び１〕−１に夫々示す。（小、−の番号は
付加されたリクエスト番号を示す。） 優先順位回路１−３は第６図のリクエスト番号を先ず見
て順位を定め、同じ番号であればＡを１髪先して順位を
定めるとすると、Ａ１→Ａ２→Ａ３→Ｂ１→Ｂ２の順位
で処理部１４へ出力する。
布石１力ｎ大Ｊ１−７格納なス１、たりクエストの状態
を１〕−１及び１〕−１に夫々示す。（小、−の番号は
付加されたリクエスト番号を示す。） 優先順位回路１−３は第６図のリクエスト番号を先ず見
て順位を定め、同じ番号であればＡを１髪先して順位を
定めるとすると、Ａ１→Ａ２→Ａ３→Ｂ１→Ｂ２の順位
で処理部１４へ出力する。
上述の如く、本発明に依れば、リフニス）Ａが優先して
処理され、途中にリフニス）Ｂが介在することが無い。
処理され、途中にリフニス）Ｂが介在することが無い。
上述のリクエストＡ及びＢの入力は１例に過ぎないが、
仮に処理部のビジィ状態が第５図よりも更に長く続き、
リクエ子トＢがリフサイクル３に相当）してから入力す
るようなタイミングであったとすると。従来技術ではリ
クエストＡ及びＢの入力時の優先度は完全に無視され、
リクエストＡとＢが交互に処理されてしまうが、本発明
によれば、リクエストＡの処理が完了して後にリクエス
トＢの処理が開始される順序となり、リクエストＡ及び
Ｂの入力時の優先度に従った処理をさせることができる
０ 上述の実施例はシステム数したがってリクエスト数が２
組の場合を例に採ったが、該システム数が複数の場合も
本発明が適用されることは勿論である。
仮に処理部のビジィ状態が第５図よりも更に長く続き、
リクエ子トＢがリフサイクル３に相当）してから入力す
るようなタイミングであったとすると。従来技術ではリ
クエストＡ及びＢの入力時の優先度は完全に無視され、
リクエストＡとＢが交互に処理されてしまうが、本発明
によれば、リクエストＡの処理が完了して後にリクエス
トＢの処理が開始される順序となり、リクエストＡ及び
Ｂの入力時の優先度に従った処理をさせることができる
０ 上述の実施例はシステム数したがってリクエスト数が２
組の場合を例に採ったが、該システム数が複数の場合も
本発明が適用されることは勿論である。
（ｇ） 発明の効果
バッファメモリを有し＋ＭＨのシステムから入力するリ
クエストを１愛先制御する主記憶アクセス制御装置に於
て、本発明はシステムの優先順位に加えバッファメモリ
に入力するリクエストに優先順位を付加するものであっ
て、本発明によりシステムからの一連のリクエストを優
先して処理することができ、′（’ｊｉ子計算機の処理
性能の向上に極めて大きな効果をもたらすものである。
クエストを１愛先制御する主記憶アクセス制御装置に於
て、本発明はシステムの優先順位に加えバッファメモリ
に入力するリクエストに優先順位を付加するものであっ
て、本発明によりシステムからの一連のリクエストを優
先して処理することができ、′（’ｊｉ子計算機の処理
性能の向上に極めて大きな効果をもたらすものである。
第１図に２組のシステム数を例に採りた主記憶アクセス
制御装Ｗの従来の優先順位制御回路の系統図を示し、第
２図に第１図の回路の動作をタイムチャートで示し、第
３図に第２図の結果バッファメモリに一時蓄積されたリ
クエストの蓄積状態を示す。 第４図に２組のシステム数を例に採った本発明による主
記憶アクセス制１ｉＤｌ装設の１優先順位制御方式によ
る回路構成実施例を系統図にて示し、第５図に第４図の
回路にリクエストを入力した吻合の各回路の動作を示す
タイムチャートを示し、第６図に第５図の結果バックア
メモリに一時嬉積したリクエストの蓄積状態を示す。 全図を通じ同一符号は同一対象物を示し、１１及び１］
は従来及び本発明のバッファメモリＡを示し、１２及び
１′″２は従来及び本発明のバッファメモリＢを示し、
１３と１−３は従来及び本発明の優先順位回路を示し、
１４は処理部、１５はリクエスト番号用カウンタ、 １
６は読出し用カウンタ。 １７と１８は比較回路Ａ及びＢ、２１はシステムＡ。 ２２はシステムＢを示す。 第１図 ↓ Ｍ／ｊσ ｓ ２ 図 ／ｌ−７ 第 ４ 図′ ／ｊ ガＭｔＪ 第５図 第Ｇ図
制御装Ｗの従来の優先順位制御回路の系統図を示し、第
２図に第１図の回路の動作をタイムチャートで示し、第
３図に第２図の結果バッファメモリに一時蓄積されたリ
クエストの蓄積状態を示す。 第４図に２組のシステム数を例に採った本発明による主
記憶アクセス制１ｉＤｌ装設の１優先順位制御方式によ
る回路構成実施例を系統図にて示し、第５図に第４図の
回路にリクエストを入力した吻合の各回路の動作を示す
タイムチャートを示し、第６図に第５図の結果バックア
メモリに一時嬉積したリクエストの蓄積状態を示す。 全図を通じ同一符号は同一対象物を示し、１１及び１］
は従来及び本発明のバッファメモリＡを示し、１２及び
１′″２は従来及び本発明のバッファメモリＢを示し、
１３と１−３は従来及び本発明の優先順位回路を示し、
１４は処理部、１５はリクエスト番号用カウンタ、 １
６は読出し用カウンタ。 １７と１８は比較回路Ａ及びＢ、２１はシステムＡ。 ２２はシステムＢを示す。 第１図 ↓ Ｍ／ｊσ ｓ ２ 図 ／ｌ−７ 第 ４ 図′ ／ｊ ガＭｔＪ 第５図 第Ｇ図
Claims (1)
- 電子計算機の複数のシステムからの主記憶装置に対する
処理要求を、処理待受けのため該システム夫々に対応し
て設けたバッファメモリに一時蓄饋し、処理可能時に誼
バッファメモリから該処理要求を読み出し、該システム
夫々に設定されているシステム処理順序に従って処理を
実行する主記憶アクセス制御装置に於て、該バッファメ
モリ夫々が受け付けた処理要求に該受付時点の順位番号
を付し、該順位番号１こ従って該処理要求を該バッファ
メモリ夫々より１１ｙじみ出し、該読出し出力大々が同
一順位番号のときは該システム処理順序に従って処理を
実行することを特徴とする優先順位制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18206783A JPS6074074A (ja) | 1983-09-30 | 1983-09-30 | 優先順位制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18206783A JPS6074074A (ja) | 1983-09-30 | 1983-09-30 | 優先順位制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074074A true JPS6074074A (ja) | 1985-04-26 |
Family
ID=16111768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18206783A Pending JPS6074074A (ja) | 1983-09-30 | 1983-09-30 | 優先順位制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074074A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132680A (en) * | 1988-12-09 | 1992-07-21 | Fujitsu Limited | Polling communication system with priority control |
| EP0572262A3 (en) * | 1992-05-28 | 1994-12-14 | C Cube Microsystems | Decoder for compressed video signals. |
-
1983
- 1983-09-30 JP JP18206783A patent/JPS6074074A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132680A (en) * | 1988-12-09 | 1992-07-21 | Fujitsu Limited | Polling communication system with priority control |
| US5870497A (en) * | 1991-03-15 | 1999-02-09 | C-Cube Microsystems | Decoder for compressed video signals |
| EP0572262A3 (en) * | 1992-05-28 | 1994-12-14 | C Cube Microsystems | Decoder for compressed video signals. |
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