JP2002140894A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2002140894A JP2002140894A JP2001266364A JP2001266364A JP2002140894A JP 2002140894 A JP2002140894 A JP 2002140894A JP 2001266364 A JP2001266364 A JP 2001266364A JP 2001266364 A JP2001266364 A JP 2001266364A JP 2002140894 A JP2002140894 A JP 2002140894A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- row
- information storage
- rom
- rows
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000003860 storage Methods 0.000 claims abstract description 50
- 229910052751 metal Inorganic materials 0.000 claims abstract description 9
- 239000002184 metal Substances 0.000 claims abstract description 9
- 230000002093 peripheral effect Effects 0.000 abstract description 10
- 230000006870 function Effects 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 28
- 229910052782 aluminium Inorganic materials 0.000 description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000013070 direct material Substances 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- -1 that is Chemical compound 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＲＯＭ及び機能切り換え可能な周辺回路を内
蔵するワンチップマイコンにおいて、従来は、ＲＯＭ記
憶内容書き込み用のイオン注入マスクあるいはコンタク
トマスクと、周辺回路の機能の切り換え用金属配線マス
クとが２種類２枚必要であった。 【解決手段】 直列かつ直線状に配置されたトランジス
タによって構成され、金属配線でショートすることによ
り記憶内容を書き込むようなＲＯＭを導入することによ
り、ＲＯＭ書き込みを金属配線で実現せしめる。これに
よりＲＯＭ書き込みマスクと周辺回路用マスクとを共通
化し、同一の工程で金属配線をすることができる。
蔵するワンチップマイコンにおいて、従来は、ＲＯＭ記
憶内容書き込み用のイオン注入マスクあるいはコンタク
トマスクと、周辺回路の機能の切り換え用金属配線マス
クとが２種類２枚必要であった。 【解決手段】 直列かつ直線状に配置されたトランジス
タによって構成され、金属配線でショートすることによ
り記憶内容を書き込むようなＲＯＭを導入することによ
り、ＲＯＭ書き込みを金属配線で実現せしめる。これに
よりＲＯＭ書き込みマスクと周辺回路用マスクとを共通
化し、同一の工程で金属配線をすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、種々の目的に対し
セミカスタム的に用いられる、ワンチップマイクロコン
ピュータのＲＯＭに関する。
セミカスタム的に用いられる、ワンチップマイクロコン
ピュータのＲＯＭに関する。
【０００２】
【従来の技術】従来のワンチップマイクロコンピュータ
のＲＯＭは、ＮＭＯＳトランジスタのチャネル部へのイ
オン注入（以下、ＮＣＤと呼ぶ）やＮＭＯＳトランジス
タのドレインとビットラインを接続するかしないか（以
下、コンタクトと呼ぶ）で記憶内容の切り替えを行って
いた。
のＲＯＭは、ＮＭＯＳトランジスタのチャネル部へのイ
オン注入（以下、ＮＣＤと呼ぶ）やＮＭＯＳトランジス
タのドレインとビットラインを接続するかしないか（以
下、コンタクトと呼ぶ）で記憶内容の切り替えを行って
いた。
【０００３】
【発明が解決しようとする課題】しかし、前記の従来技
術では、周辺回路のオプション切り替え用アルミマスク
であるメタルマスクのほかにＲＯＭの記憶内容切り替え
用のＮＣＤマスクあるいはコンタクトマスクが必要にな
りコスト的にも工数的にも不利であった。そこで本発明
は、以上述べたような問題点を解決すべく、その目的
は、周辺回路のオプション切り替えと同じマスクで記憶
内容切り替えをできるＲＯＭをもつワンチップマイクロ
コンピュータを提供することにある。
術では、周辺回路のオプション切り替え用アルミマスク
であるメタルマスクのほかにＲＯＭの記憶内容切り替え
用のＮＣＤマスクあるいはコンタクトマスクが必要にな
りコスト的にも工数的にも不利であった。そこで本発明
は、以上述べたような問題点を解決すべく、その目的
は、周辺回路のオプション切り替えと同じマスクで記憶
内容切り替えをできるＲＯＭをもつワンチップマイクロ
コンピュータを提供することにある。
【０００４】
【課題を解決するための手段】本発明記載のＲＯＭを備
えたマイクロコンピュータは、前記ＲＯＭは複数の情報
記憶用トランジスタと第１の選択トランジスタとが直列
接続されたトランジスタ列を含み、前記トランジスタ列
の一端は、設定電位に接続され、トランジスタ列の他端
は、第２の選択トランジスタを介してセンスアンプに接
続され、複数の前記情報記憶用トランジスタのゲートは
それぞれ第１のロウデコーダに接続され、前記第１の選
択トランジスタのゲートは、第２のロウデコーダに接続
され、前記第２の選択トランジスタのゲートはカラムデ
コーダに接続されることを特徴とする。
えたマイクロコンピュータは、前記ＲＯＭは複数の情報
記憶用トランジスタと第１の選択トランジスタとが直列
接続されたトランジスタ列を含み、前記トランジスタ列
の一端は、設定電位に接続され、トランジスタ列の他端
は、第２の選択トランジスタを介してセンスアンプに接
続され、複数の前記情報記憶用トランジスタのゲートは
それぞれ第１のロウデコーダに接続され、前記第１の選
択トランジスタのゲートは、第２のロウデコーダに接続
され、前記第２の選択トランジスタのゲートはカラムデ
コーダに接続されることを特徴とする。
【０００５】また、本発明記載のＲＯＭを備えたマイク
ロコンピュータは、さらに、前記トランジスタ列の一端
は、「他の前記トランジスタ列」の一端と並列に、設定
電位に接続され、前記トランジスタ列の他端は、前記
「他のトランジスタ列」の他端と並列に、前記第２の選
択トランジスタを介してセンスアンプに接続されること
を特徴とする。
ロコンピュータは、さらに、前記トランジスタ列の一端
は、「他の前記トランジスタ列」の一端と並列に、設定
電位に接続され、前記トランジスタ列の他端は、前記
「他のトランジスタ列」の他端と並列に、前記第２の選
択トランジスタを介してセンスアンプに接続されること
を特徴とする。
【０００６】また、本発明記載のＲＯＭを備えたマイク
ロコンピュータは、さらに、前記トランジスタ列を縦横
２列ずつ並ぶ構成を有し、前記４列のトランジスタ列の
一端は、他の前記トランジスタ列の一端と並列に、それ
ぞれ設定電位に接続され、前記トランジスタ列の他端
は、前記縦横２列からなるトランジスタ列構成の中央部
において、他３列の前記トランジスタ列の他端と接続さ
れ、さらに前記第２の選択トランジスタを介してセンス
アンプに接続されることを特徴とすることを特徴とす
る。
ロコンピュータは、さらに、前記トランジスタ列を縦横
２列ずつ並ぶ構成を有し、前記４列のトランジスタ列の
一端は、他の前記トランジスタ列の一端と並列に、それ
ぞれ設定電位に接続され、前記トランジスタ列の他端
は、前記縦横２列からなるトランジスタ列構成の中央部
において、他３列の前記トランジスタ列の他端と接続さ
れ、さらに前記第２の選択トランジスタを介してセンス
アンプに接続されることを特徴とすることを特徴とす
る。
【０００７】また、本発明記載のＲＯＭを備えたマイク
ロコンピュータは、さらに、前記ＲＯＭは複数の情報記
憶用トランジスタが直列接続された情報記憶用トランジ
スタ列を含み、前記情報記憶用トランジスタ列の一端
は、第１の選択トランジスタを介して、設定電位に接続
され、前記情報記憶用トランジスタ列の他端は、第２の
選択トランジスタを介してセンスアンプに接続され、複
数の前記情報記憶用トランジスタのゲートはそれぞれ第
１のロウデコーダに接続され、前記第１の選択トランジ
スタのゲートは、第２のロウデコーダに接続され、前記
第２の選択トランジスタのゲートはカラムデコーダに接
続されることを特徴とする。
ロコンピュータは、さらに、前記ＲＯＭは複数の情報記
憶用トランジスタが直列接続された情報記憶用トランジ
スタ列を含み、前記情報記憶用トランジスタ列の一端
は、第１の選択トランジスタを介して、設定電位に接続
され、前記情報記憶用トランジスタ列の他端は、第２の
選択トランジスタを介してセンスアンプに接続され、複
数の前記情報記憶用トランジスタのゲートはそれぞれ第
１のロウデコーダに接続され、前記第１の選択トランジ
スタのゲートは、第２のロウデコーダに接続され、前記
第２の選択トランジスタのゲートはカラムデコーダに接
続されることを特徴とする。
【０００８】また、本発明記載のＲＯＭを備えたマイク
ロコンピュータは、さらに、前記第１の選択トランジス
タは、前記「他の前記第１の選択トランジスタ」と並列
に設定電位に接続され、前記情報記憶用トランジスタ列
の一端は、前記「他の前記情報記憶用トランジスタ列」
の一端と並列に前記第２の選択トランジスタを介して前
記センスアンプに接続されることを特徴とする。
ロコンピュータは、さらに、前記第１の選択トランジス
タは、前記「他の前記第１の選択トランジスタ」と並列
に設定電位に接続され、前記情報記憶用トランジスタ列
の一端は、前記「他の前記情報記憶用トランジスタ列」
の一端と並列に前記第２の選択トランジスタを介して前
記センスアンプに接続されることを特徴とする。
【０００９】また、本発明記載のＲＯＭを備えたマイク
ロコンピュータは、さらに、前記トランジスタ列を縦横
２列ずつ並ぶ構成を有し、前記４列のトランジスタ列に
ある前記第１の選択トランジスタの一端は、それぞれ設
定電位に接続され、前記情報記憶トランジスタ列の一端
は、前記縦横２列からなるトランジスタ列構成の中央部
において、他３列の前記情報トランジスタ列の一端と接
続され、さらに、前記第２の選択トランジスタを介して
センスアンプに接続されることを特徴とする。
ロコンピュータは、さらに、前記トランジスタ列を縦横
２列ずつ並ぶ構成を有し、前記４列のトランジスタ列に
ある前記第１の選択トランジスタの一端は、それぞれ設
定電位に接続され、前記情報記憶トランジスタ列の一端
は、前記縦横２列からなるトランジスタ列構成の中央部
において、他３列の前記情報トランジスタ列の一端と接
続され、さらに、前記第２の選択トランジスタを介して
センスアンプに接続されることを特徴とする。
【００１０】また、本発明記載のＲＯＭを備えたマイク
ロコンピュータは、さらに、前記情報記憶用トランジス
タのソースとドレイン間の短絡の有無により情報記憶を
行うことを特徴とする。
ロコンピュータは、さらに、前記情報記憶用トランジス
タのソースとドレイン間の短絡の有無により情報記憶を
行うことを特徴とする。
【００１１】また、本発明記載のＲＯＭを備えたマイク
ロコンピュータは、さらに、前記情報記憶用トランジス
タのソースとドレイン間の短絡は、前記情報記憶用トラ
ンジスタより上層の金属配線層によって行うことを特徴
とする。
ロコンピュータは、さらに、前記情報記憶用トランジス
タのソースとドレイン間の短絡は、前記情報記憶用トラ
ンジスタより上層の金属配線層によって行うことを特徴
とする。
【００１２】
【発明の実施の形態】図１は、本発明の一実施例を示す
ＲＯＭのメモリセルのマスクパターン図である。Ｎ型拡
散ＦとＰＯＬＹシリコンＸ１〜Ｘ５の交差する部分にＮ
ＭＯＳトランジスタＴ１〜Ｔ５が形成される。該ＮＭＯ
ＳトランジスタＴ１〜Ｔ５のソースとドレインにはコン
タクトＣ０〜Ｃ５がとられアルミニウムＡ０〜Ａ５と接
続され、アルミニウムＡ０は、負極電源ＶＳＳに接続さ
れているものとする。また、ＮＭＯＳトランジスタＴ１
〜Ｔ５は、１個につき１ビットの情報を記憶でき、その
方法はソースとドレインをアルミニウムで接続するかし
ないかによる。ＮＭＯＳトランジスタＴ１、Ｔ４〜Ｔ５
がアルミニウムで接続しない例、ＮＭＯＳトランジスタ
Ｔ２、Ｔ３がアルミニウムＡ１２、Ａ２３で接続した例
である。
ＲＯＭのメモリセルのマスクパターン図である。Ｎ型拡
散ＦとＰＯＬＹシリコンＸ１〜Ｘ５の交差する部分にＮ
ＭＯＳトランジスタＴ１〜Ｔ５が形成される。該ＮＭＯ
ＳトランジスタＴ１〜Ｔ５のソースとドレインにはコン
タクトＣ０〜Ｃ５がとられアルミニウムＡ０〜Ａ５と接
続され、アルミニウムＡ０は、負極電源ＶＳＳに接続さ
れているものとする。また、ＮＭＯＳトランジスタＴ１
〜Ｔ５は、１個につき１ビットの情報を記憶でき、その
方法はソースとドレインをアルミニウムで接続するかし
ないかによる。ＮＭＯＳトランジスタＴ１、Ｔ４〜Ｔ５
がアルミニウムで接続しない例、ＮＭＯＳトランジスタ
Ｔ２、Ｔ３がアルミニウムＡ１２、Ａ２３で接続した例
である。
【００１３】図２は、図１に対応する回路図であり、こ
れに基づいて図１のマスクパターン図で実現されるデバ
イスの動作を以下に説明する。図２において、ＮＭＯＳ
トランジスタＴ１に記憶されている情報を読みだすとき
はゲート信号Ｘ１をＬＯＷレベルに、ゲート信号Ｘ２〜
Ｘ５をＨＩＧＨレベルにする。ＮＭＯＳトランジスタＴ
５のドレインすなわちＣ５の電位をあらかじめＨＩＧＨ
レベルにプリチャージしておけばＮＭＯＳトランジスタ
Ｔ２〜Ｔ５はＯＮし、ＮＭＯＳトランジスタＴ１はＯＦ
ＦしているのでＣ５はＨＩＧＨレベルの電位になる。次
にＮＭＯＳトランジスタＴ２に記憶されている情報を読
みだすときはゲート信号Ｘ２をＬＯＷレベルに、ゲート
信号Ｘ１、Ｘ３〜Ｘ５をＨＩＧＨレベルにする。このと
きＮＭＯＳトランジスタＴ１、Ｔ３〜Ｔ５はＯＮし、Ｎ
ＭＯＳトランジスタＴ２はＯＦＦするがＮＭＯＳトラン
ジスタＴ２のソースとドレインはアルミニウムＡ１２で
接続されているのでトランジスタがＯＮしている状態と
同じとなりＣ５はＣ０の電位、すなわちＬＯＷレベルに
なる。
れに基づいて図１のマスクパターン図で実現されるデバ
イスの動作を以下に説明する。図２において、ＮＭＯＳ
トランジスタＴ１に記憶されている情報を読みだすとき
はゲート信号Ｘ１をＬＯＷレベルに、ゲート信号Ｘ２〜
Ｘ５をＨＩＧＨレベルにする。ＮＭＯＳトランジスタＴ
５のドレインすなわちＣ５の電位をあらかじめＨＩＧＨ
レベルにプリチャージしておけばＮＭＯＳトランジスタ
Ｔ２〜Ｔ５はＯＮし、ＮＭＯＳトランジスタＴ１はＯＦ
ＦしているのでＣ５はＨＩＧＨレベルの電位になる。次
にＮＭＯＳトランジスタＴ２に記憶されている情報を読
みだすときはゲート信号Ｘ２をＬＯＷレベルに、ゲート
信号Ｘ１、Ｘ３〜Ｘ５をＨＩＧＨレベルにする。このと
きＮＭＯＳトランジスタＴ１、Ｔ３〜Ｔ５はＯＮし、Ｎ
ＭＯＳトランジスタＴ２はＯＦＦするがＮＭＯＳトラン
ジスタＴ２のソースとドレインはアルミニウムＡ１２で
接続されているのでトランジスタがＯＮしている状態と
同じとなりＣ５はＣ０の電位、すなわちＬＯＷレベルに
なる。
【００１４】図３は図１、図２のようなメモリセル構造
を使用したワンチップマイクロコンピュータのＲＯＭの
一実施例である。メモリセル構造としてはＮＭＯＳトラ
ンジスタを１０個直列に接続しており、そのうちＶＳＳ
側の２個をセレクト用に、残り８個を情報記憶用に使用
している。
を使用したワンチップマイクロコンピュータのＲＯＭの
一実施例である。メモリセル構造としてはＮＭＯＳトラ
ンジスタを１０個直列に接続しており、そのうちＶＳＳ
側の２個をセレクト用に、残り８個を情報記憶用に使用
している。
【００１５】
【発明の効果】ワンチップマイクロコンピュータは、命
令を記憶するＲＯＭとＲＯＭの出力により、種々の演算
及び、周辺装置の制御を行うコアＣＰＵと、該コアＣＰ
Ｕが処理するデータなどを記憶するＲＡＭと、前記コア
ＣＰＵの出力により制御される入出力装置や、カウンタ
装置などの周辺装置から成っており、ＲＯＭに記憶させ
る命令を、制御する電子機器の目的に合わせて変更する
というセミカスタム的に使用するのが一般的である。さ
らに、多種多用化するワンチップマイクロコンピュータ
ヘの要求に応えるため、ＲＯＭに記憶させる命令を、制
御する電子機器の目的に合わせて変更するという方法の
ほかに、周辺装置もオプション切り替えによって回路機
能やデバイス特性の変更を可能にしている。オプション
切り替えは配線層であるアルミで行うため、ＲＯＭの記
憶内容の切り替えを、コンタクトマスクやＮＣＤマスク
で行うとマスクが２枚必要になる。これは、マスクの直
材費が２倍になるだけでなく、マスク作成の各工程の作
業および検査、さらにマスクを使用してデバイスを作成
するプロセスサイドでも受け入れ検査、管理などの工数
も倍増することになり、それに伴って人為的なミスも増
えることを意味し最終的には納期遅れにつながる。一般
的にワンチップマイクロコンピュータで制御する電子機
器の商品開発は、国内外の複数のメーカーで競い合って
いるのが現状であり、他社より１日でも早く商品化する
ことが望ましく納期遅れは営業戦略上不利になるが、Ｒ
ＯＭの記憶内容の切り替えをアルミで行えば、マスクは
１枚で済み、工数が減るためそれだけ短納期になり、人
為的なミスによる突発的な納期遅れのリスクも減るとい
う効果がある。また、アルミのプロセス工程は、コンタ
クト工程やＮＣＤ工程よりも、後工程であるため納期が
短くなるという効果がある。汎用ＲＯＭではメモリセル
のサイズが、そのままデバイスのチップサイズに影響す
るため、コストダウンをはかるためにメモリセルのサイ
ズをより小さくするようにＮＣＤマスクをＲＯＭの記憶
内容切り替えに利用することが多いが、ワンチップマイ
クロコンピュータに使用されるＲＯＭの場合、メモリセ
ルサイズの増加がデバイスサイズの増加に与える影響は
汎用ＲＯＭほど大きくなく、マスクを一枚ですます効果
の方がより大きい。
令を記憶するＲＯＭとＲＯＭの出力により、種々の演算
及び、周辺装置の制御を行うコアＣＰＵと、該コアＣＰ
Ｕが処理するデータなどを記憶するＲＡＭと、前記コア
ＣＰＵの出力により制御される入出力装置や、カウンタ
装置などの周辺装置から成っており、ＲＯＭに記憶させ
る命令を、制御する電子機器の目的に合わせて変更する
というセミカスタム的に使用するのが一般的である。さ
らに、多種多用化するワンチップマイクロコンピュータ
ヘの要求に応えるため、ＲＯＭに記憶させる命令を、制
御する電子機器の目的に合わせて変更するという方法の
ほかに、周辺装置もオプション切り替えによって回路機
能やデバイス特性の変更を可能にしている。オプション
切り替えは配線層であるアルミで行うため、ＲＯＭの記
憶内容の切り替えを、コンタクトマスクやＮＣＤマスク
で行うとマスクが２枚必要になる。これは、マスクの直
材費が２倍になるだけでなく、マスク作成の各工程の作
業および検査、さらにマスクを使用してデバイスを作成
するプロセスサイドでも受け入れ検査、管理などの工数
も倍増することになり、それに伴って人為的なミスも増
えることを意味し最終的には納期遅れにつながる。一般
的にワンチップマイクロコンピュータで制御する電子機
器の商品開発は、国内外の複数のメーカーで競い合って
いるのが現状であり、他社より１日でも早く商品化する
ことが望ましく納期遅れは営業戦略上不利になるが、Ｒ
ＯＭの記憶内容の切り替えをアルミで行えば、マスクは
１枚で済み、工数が減るためそれだけ短納期になり、人
為的なミスによる突発的な納期遅れのリスクも減るとい
う効果がある。また、アルミのプロセス工程は、コンタ
クト工程やＮＣＤ工程よりも、後工程であるため納期が
短くなるという効果がある。汎用ＲＯＭではメモリセル
のサイズが、そのままデバイスのチップサイズに影響す
るため、コストダウンをはかるためにメモリセルのサイ
ズをより小さくするようにＮＣＤマスクをＲＯＭの記憶
内容切り替えに利用することが多いが、ワンチップマイ
クロコンピュータに使用されるＲＯＭの場合、メモリセ
ルサイズの増加がデバイスサイズの増加に与える影響は
汎用ＲＯＭほど大きくなく、マスクを一枚ですます効果
の方がより大きい。
【００１６】以上述べたように、本発明の実施例で示し
たようなＲＯＭ構成を取ることによってＲＯＭの記憶内
容をアルミニウム、すなわちアルミで切り替え可能とな
り、これをワンチップマイクロコンピュータに使用する
事で、コスト的、工数的に多大な効果がある。
たようなＲＯＭ構成を取ることによってＲＯＭの記憶内
容をアルミニウム、すなわちアルミで切り替え可能とな
り、これをワンチップマイクロコンピュータに使用する
事で、コスト的、工数的に多大な効果がある。
【図１】 本発明のワンチップマイクロコンピュータの
ＲＯＭメモリセルの一実施例を示すマスクパターン図。
ＲＯＭメモリセルの一実施例を示すマスクパターン図。
【図２】 図１のマスクパターン図に対応するワンチッ
プマイクロコンピュータのＲＯＭメモリセルの回路図。
プマイクロコンピュータのＲＯＭメモリセルの回路図。
【図３】 図１、図２のようなメモリセル構造を使用し
たワンチップマイクロコンピュータのＲＯＭの一実施例
を示す回路図である。
たワンチップマイクロコンピュータのＲＯＭの一実施例
を示す回路図である。
Ｆ・・・・・・・Ｎ型拡散 Ａ０〜Ａ５、Ａ１２、Ａ２３・・・アルミニウムパター
ン Ｃ０〜Ｃ５・・・コンタクトパターン Ｔ１〜Ｔ５・・・ＮＭＯＳトランジスタ Ｘ１〜Ｘ５・・・ＰＯＬＹシリコンゲート Ｃ０〜Ｃ５・・・ＮＭＯＳトランジスタＴｌ／〜Ｔ５の
ソースまたはドレイン Ｔ１〜Ｔ５・・・ＮＭＯＳトランジスタ Ｘ１〜Ｘ５・・・ＮＭＯＳトランジスタＴｌ〜Ｔ５のゲ
ート １、２、３・・・アドレス入力 ４・・・・・・・ＲＯＭ出力 １０・・・・・・ロウデコーダ１ １１・・・・・・カラムデコーダ １２・・・・・・ロウデコーダ２ １３・・・・・・センスアンプ １４・・・・・・出力バッファ
ン Ｃ０〜Ｃ５・・・コンタクトパターン Ｔ１〜Ｔ５・・・ＮＭＯＳトランジスタ Ｘ１〜Ｘ５・・・ＰＯＬＹシリコンゲート Ｃ０〜Ｃ５・・・ＮＭＯＳトランジスタＴｌ／〜Ｔ５の
ソースまたはドレイン Ｔ１〜Ｔ５・・・ＮＭＯＳトランジスタ Ｘ１〜Ｘ５・・・ＮＭＯＳトランジスタＴｌ〜Ｔ５のゲ
ート １、２、３・・・アドレス入力 ４・・・・・・・ＲＯＭ出力 １０・・・・・・ロウデコーダ１ １１・・・・・・カラムデコーダ １２・・・・・・ロウデコーダ２ １３・・・・・・センスアンプ １４・・・・・・出力バッファ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年１０月３日（２００１．１０．
３）
３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】
【発明が解決しようとする課題】しかし、前記従来技術
では、周辺回路のオプションきり買えようアルミマスク
であるメタルマスクのほかにＲＯＭの記憶内容切り替え
用のＮＣＤマスクあるいはコンタクトマスクが必要にな
りコスト的にも工数的にも不利であった。そこで本発明
は、以上述べたような問題点を解決すべく、その目的
は、周辺回路のオプション切り替えと同じマスクで記憶
内容切り替えをできるＲＯＭをもつワンチップ半導体装
置を提供することにある。また、集積度を向上させるこ
とを課題とし、情報記憶用トランジスタ列に接続される
ビットライン数低減を図っている。
では、周辺回路のオプションきり買えようアルミマスク
であるメタルマスクのほかにＲＯＭの記憶内容切り替え
用のＮＣＤマスクあるいはコンタクトマスクが必要にな
りコスト的にも工数的にも不利であった。そこで本発明
は、以上述べたような問題点を解決すべく、その目的
は、周辺回路のオプション切り替えと同じマスクで記憶
内容切り替えをできるＲＯＭをもつワンチップ半導体装
置を提供することにある。また、集積度を向上させるこ
とを課題とし、情報記憶用トランジスタ列に接続される
ビットライン数低減を図っている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【課題を解決するための手段】本発明のＲＯＭを含む半
導体装置は、前記ＲＯＭは複数の情報記憶用トランジス
タと第１の選択トランジスタとが直列接続されたトラン
ジスタ列を複数含み、前記トランジスタ列の一端は、所
定の電位を供給する電源線に接続され、前記トランジス
タ列の他端は、「他の前記トランジスタ列の他端」と並
列に第２の選択トランジスタを介してセンスアンプに接
続され、前記情報記憶用トランジスタのゲートは、第１
のロウデコーダに接続され、前記第１の選択トランジス
タのゲートは、第２のロウデコーダに接続され、前記第
２の選択トランジスタのゲートは、カラムデコーダに接
続されることを特徴とする。上記構成とすることによっ
て、第２の選択トランジスタを介してセンスアンプに接
続されるビットライン数を削減することが可能となり、
集積度向上に寄与する。
導体装置は、前記ＲＯＭは複数の情報記憶用トランジス
タと第１の選択トランジスタとが直列接続されたトラン
ジスタ列を複数含み、前記トランジスタ列の一端は、所
定の電位を供給する電源線に接続され、前記トランジス
タ列の他端は、「他の前記トランジスタ列の他端」と並
列に第２の選択トランジスタを介してセンスアンプに接
続され、前記情報記憶用トランジスタのゲートは、第１
のロウデコーダに接続され、前記第１の選択トランジス
タのゲートは、第２のロウデコーダに接続され、前記第
２の選択トランジスタのゲートは、カラムデコーダに接
続されることを特徴とする。上記構成とすることによっ
て、第２の選択トランジスタを介してセンスアンプに接
続されるビットライン数を削減することが可能となり、
集積度向上に寄与する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】本発明のＲＯＭを含む半導体装置は、前記
ＲＯＭは複数の情報記憶用トランジスタと第１の選択ト
ランジスタとが直列接続された第1から第4のトランジス
タ列を含み、前記第1から第4のトランジスタ列は、前記
トランジスタ列方向に２列、前記トランジスタ列と垂直
方向に２列に並ぶ、トランジスタ列構成を有し、トラン
ジスタ列方向を上下方向とした場合、前記第1のトラン
ジスタ列は右上に位置し、前記第２のトランジスタ列は
左上に位置し、前記第1のトランジスタ列は左下に位置
し、前記第1のトランジスタ列は右下に位置し、前記第1
のトランジスタ列と前記第2のトランジスタ列の上にあ
る端子は、第１の電源線に接続され、前記第３のトラン
ジスタ列と前記第４のトランジスタ列の下にある端子
は、第２の電源線に接続され、前記第１の電源線と前記
第2の電源線はそれぞれ、所定の電位を供給し、前記ト
ランジスタ列構成の中央部において、第1、第2、第３、
第4のトランジスタ列の一端同士が接続され、さらに、
第2の選択トランジスタを介してセンスアンプに接続さ
れる構成を有することを特徴とする。上記構成とするこ
とによって、第２の選択トランジスタを介してセンスア
ンプに接続されるビットライン数を削減することが可能
となり、集積度向上に寄与する。また、４つトランジス
タ列の一端同士を接続する箇所が前記トランジスタ列構
成の中央部であるため、別途配線領域を設けることなく
接続できるため、さらに集積度を向上させることが可能
となる。
ＲＯＭは複数の情報記憶用トランジスタと第１の選択ト
ランジスタとが直列接続された第1から第4のトランジス
タ列を含み、前記第1から第4のトランジスタ列は、前記
トランジスタ列方向に２列、前記トランジスタ列と垂直
方向に２列に並ぶ、トランジスタ列構成を有し、トラン
ジスタ列方向を上下方向とした場合、前記第1のトラン
ジスタ列は右上に位置し、前記第２のトランジスタ列は
左上に位置し、前記第1のトランジスタ列は左下に位置
し、前記第1のトランジスタ列は右下に位置し、前記第1
のトランジスタ列と前記第2のトランジスタ列の上にあ
る端子は、第１の電源線に接続され、前記第３のトラン
ジスタ列と前記第４のトランジスタ列の下にある端子
は、第２の電源線に接続され、前記第１の電源線と前記
第2の電源線はそれぞれ、所定の電位を供給し、前記ト
ランジスタ列構成の中央部において、第1、第2、第３、
第4のトランジスタ列の一端同士が接続され、さらに、
第2の選択トランジスタを介してセンスアンプに接続さ
れる構成を有することを特徴とする。上記構成とするこ
とによって、第２の選択トランジスタを介してセンスア
ンプに接続されるビットライン数を削減することが可能
となり、集積度向上に寄与する。また、４つトランジス
タ列の一端同士を接続する箇所が前記トランジスタ列構
成の中央部であるため、別途配線領域を設けることなく
接続できるため、さらに集積度を向上させることが可能
となる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】本発明のＲＯＭを含む半導体装置は、前記
ＲＯＭは複数の情報記憶用トランジスタ列と第１の選択
トランジスタとが直列接続されたトランジスタ列を複数
含み、前記第１の選択トランジスタの一端は、所定の電
位を供給する電源線に接続され、「前記複数の情報記憶
用トランジスタ列の一端」は、「他の前記複数の情報記
憶用トランジスタ列の一端」と並列に第２の選択トラン
ジスタを介してセンスアンプに接続され、前記情報記憶
用トランジスタのゲートは第１のロウデコーダに接続さ
れ、前記第１の選択トランジスタのゲートは、第２のロ
ウデコーダに接続され、前記第２の選択トランジスタの
ゲートはカラムデコーダに接続されることを特徴とす
る。上記構成とすることによって、第２の選択トランジ
スタを介してセンスアンプに接続されるビットライン数
を削減することが可能となり、集積度向上に寄与する。
ＲＯＭは複数の情報記憶用トランジスタ列と第１の選択
トランジスタとが直列接続されたトランジスタ列を複数
含み、前記第１の選択トランジスタの一端は、所定の電
位を供給する電源線に接続され、「前記複数の情報記憶
用トランジスタ列の一端」は、「他の前記複数の情報記
憶用トランジスタ列の一端」と並列に第２の選択トラン
ジスタを介してセンスアンプに接続され、前記情報記憶
用トランジスタのゲートは第１のロウデコーダに接続さ
れ、前記第１の選択トランジスタのゲートは、第２のロ
ウデコーダに接続され、前記第２の選択トランジスタの
ゲートはカラムデコーダに接続されることを特徴とす
る。上記構成とすることによって、第２の選択トランジ
スタを介してセンスアンプに接続されるビットライン数
を削減することが可能となり、集積度向上に寄与する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】本発明のＲＯＭを含む半導体装置は、前記
ＲＯＭは複数の情報記憶用トランジスタと第１の選択ト
ランジスタとが直列接続された第1から第4のトランジス
タ列を含み、前記第1から第4のトランジスタ列は、前記
トランジスタ列方向に２列、前記トランジスタ列と垂直
方向に２列に並ぶ、トランジスタ列構成を有し、トラン
ジスタ列方向を上下方向とした場合、前記第1のトラン
ジスタ列は、前記第１の選択トランジスタを上にして、
右上に位置し、前記第２のトランジスタ列は、前記第１
の選択トランジスタを上にして、左上に位置し、前記第
３のトランジスタ列は、前記第１の選択トランジスタを
下にして、左下に位置し、前記第４のトランジスタ列
は、前記第１の選択トランジスタを下にして、右下に位
置し、前記第１、第２のトランジスタ列に位置する前記
第1の選択トランジスタの一端は、第１の電源線に接続
され、前記第２、第３のトランジスタ列に位置する前記
第1の選択トランジスタの一端は、第２の電源線に接続
され、前記第１の電源線と前記第2の電源線はそれぞ
れ、所定の電位を供給し、前記トランジスタ列構成の中
央部において、第1、第２、第３、第4のトランジスタ列
に位置する前記情報記憶用トランジスタの一端同士は接
続され、さらに、第２の選択トランジスタを介してセン
スアンプに接続される構成を有することを特徴とする。
上記構成とすることによって、第２の選択トランジスタ
を介してセンスアンプに接続されるビットライン数を削
減することが可能となり、集積度向上に寄与する。ま
た、４つトランジスタ列の一端同士を接続する箇所が前
記トランジスタ列構成の中央部であるため、別途配線領
域を設けることなく接続できるため、さらに集積度を向
上させることが可能となる。
ＲＯＭは複数の情報記憶用トランジスタと第１の選択ト
ランジスタとが直列接続された第1から第4のトランジス
タ列を含み、前記第1から第4のトランジスタ列は、前記
トランジスタ列方向に２列、前記トランジスタ列と垂直
方向に２列に並ぶ、トランジスタ列構成を有し、トラン
ジスタ列方向を上下方向とした場合、前記第1のトラン
ジスタ列は、前記第１の選択トランジスタを上にして、
右上に位置し、前記第２のトランジスタ列は、前記第１
の選択トランジスタを上にして、左上に位置し、前記第
３のトランジスタ列は、前記第１の選択トランジスタを
下にして、左下に位置し、前記第４のトランジスタ列
は、前記第１の選択トランジスタを下にして、右下に位
置し、前記第１、第２のトランジスタ列に位置する前記
第1の選択トランジスタの一端は、第１の電源線に接続
され、前記第２、第３のトランジスタ列に位置する前記
第1の選択トランジスタの一端は、第２の電源線に接続
され、前記第１の電源線と前記第2の電源線はそれぞ
れ、所定の電位を供給し、前記トランジスタ列構成の中
央部において、第1、第２、第３、第4のトランジスタ列
に位置する前記情報記憶用トランジスタの一端同士は接
続され、さらに、第２の選択トランジスタを介してセン
スアンプに接続される構成を有することを特徴とする。
上記構成とすることによって、第２の選択トランジスタ
を介してセンスアンプに接続されるビットライン数を削
減することが可能となり、集積度向上に寄与する。ま
た、４つトランジスタ列の一端同士を接続する箇所が前
記トランジスタ列構成の中央部であるため、別途配線領
域を設けることなく接続できるため、さらに集積度を向
上させることが可能となる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】本発明のＲＯＭを含む半導体装置は、さら
に、前記情報記憶用トランジスタのソースとドレイン間
の短絡の有無により情報記憶を行うことを特徴とする。
に、前記情報記憶用トランジスタのソースとドレイン間
の短絡の有無により情報記憶を行うことを特徴とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】また、前記前記情報記憶用トランジスタの
ソースとドレイン間の短絡は、前記情報記憶用トランジ
スタより上層の金属配線層によって行うことを特徴とす
る。
ソースとドレイン間の短絡は、前記情報記憶用トランジ
スタより上層の金属配線層によって行うことを特徴とす
る。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】削除
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】削除
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/112
Claims (8)
- 【請求項１】 ＲＯＭを含むマイクロコンピュータにお
いて、前記ＲＯＭは複数の情報記憶用トランジスタと第
１の選択トランジスタとが直列接続されたトランジスタ
列を含み、前記トランジスタ列の一端は、設定電位に接
続され、トランジスタ列の他端は、第２の選択トランジ
スタを介してセンスアンプに接続され、複数の前記情報
記憶用トランジスタのゲートはそれぞれ第１のロウデコ
ーダに接続され、前記第１の選択トランジスタのゲート
は、第２のロウデコーダに接続され、前記第２の選択ト
ランジスタのゲートはカラムデコーダに接続されること
を特徴とするマイクロコンピュータ。 - 【請求項２】 前記トランジスタ列の一端は、「他の前
記トランジスタ列」の一端と並列に、設定電位に接続さ
れ、前記トランジスタ列の他端は、前記「他のトランジ
スタ列」の他端と並列に、前記第２の選択トランジスタ
を介してセンスアンプに接続されることを特徴とする請
求項１記載のマイクロコンピュータ。 - 【請求項３】 前記トランジスタ列を縦横２列ずつ並ぶ
構成を有し、前記４列のトランジスタ列の一端は、他の
前記トランジスタ列の一端と並列に、それぞれ設定電位
に接続され、前記トランジスタ列の他端は、前記縦横２
列からなるトランジスタ列構成の中央部において、他３
列の前記トランジスタ列の他端と接続され、さらに前記
第２の選択トランジスタを介してセンスアンプに接続さ
れることを特徴とすることを特徴とする請求項１または
請求項２記載のマイクロコンピュータ。 - 【請求項４】 ＲＯＭを含むマイクロコンピュータにお
いて、前記ＲＯＭは複数の情報記憶用トランジスタが直
列接続された情報記憶用トランジスタ列を含み、前記情
報記憶用トランジスタ列の一端は、第１の選択トランジ
スタを介して、設定電位に接続され、前記情報記憶用ト
ランジスタ列の他端は、第２の選択トランジスタを介し
てセンスアンプに接続され、複数の前記情報記憶用トラ
ンジスタのゲートはそれぞれ第１のロウデコーダに接続
され、前記第１の選択トランジスタのゲートは、第２の
ロウデコーダに接続され、前記第２の選択トランジスタ
のゲートはカラムデコーダに接続されることを特徴とす
るマイクロコンピュータ。 - 【請求項５】 前記第１の選択トランジスタは、前記
「他の前記第１の選択トランジスタ」と並列に設定電位
に接続され、前記情報記憶用トランジスタ列の一端は、
前記「他の前記情報記憶用トランジスタ列」の一端と並
列に前記第２の選択トランジスタを介して前記センスア
ンプに接続されることを特徴とする請求項４記載のマイ
クロコンピュータ。 - 【請求項６】 前記トランジスタ列を縦横２列ずつ並ぶ
構成を有し、前記４列のトランジスタ列にある前記第１
の選択トランジスタの一端は、それぞれ設定電位に接続
され、前記情報記憶トランジスタ列の一端は、前記縦横
２列からなるトランジスタ列構成の中央部において、他
３列の前記情報トランジスタ列の一端と接続され、さら
に、前記第２の選択トランジスタを介してセンスアンプ
に接続されることを特徴とする請求項４または請求項５
記載のマイクロコンピュータ。 - 【請求項７】 前記情報記憶用トランジスタのソースと
ドレイン間の短絡の有無により情報記憶を行うことを特
徴とする請求項１乃至６記載のマイクロコンピュータ。 - 【請求項８】 前記情報記憶用トランジスタのソースと
ドレイン間の短絡は、前記情報記憶用トランジスタより
上層の金属配線層によって行うことを特徴とする請求項
７記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001266364A JP2002140894A (ja) | 2001-09-03 | 2001-09-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001266364A JP2002140894A (ja) | 2001-09-03 | 2001-09-03 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11015561A Division JPH11307653A (ja) | 1999-01-25 | 1999-01-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002140894A true JP2002140894A (ja) | 2002-05-17 |
Family
ID=19092677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001266364A Pending JP2002140894A (ja) | 2001-09-03 | 2001-09-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002140894A (ja) |
-
2001
- 2001-09-03 JP JP2001266364A patent/JP2002140894A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6906940B1 (en) | Plane decoding method and device for three dimensional memories | |
| EP0029322A1 (en) | Semiconductor memory device with redundancy | |
| CN113363261B (zh) | 半导体存储装置 | |
| US8040726B2 (en) | Flash memory device and layout method of the flash memory device | |
| US6977834B2 (en) | Semiconductor integrated circuit device | |
| JPS6325894A (ja) | 半導体記憶装置 | |
| US4398267A (en) | Semiconductor memory device | |
| KR100276190B1 (ko) | 반도체불휘발성기억장치 | |
| KR100258345B1 (ko) | 파워라인의 배치구조를 개선한 반도체 메모리 장치 | |
| US20190386016A1 (en) | Non-volatile memory device | |
| US7652920B2 (en) | Semiconductor integrated circuit device | |
| US4805149A (en) | Digital memory with reset/preset capabilities | |
| US6906942B2 (en) | Programmable mask ROM building element and process of manufacture | |
| JP2002140894A (ja) | 半導体装置 | |
| JP5462889B2 (ja) | 半導体記憶装置 | |
| EP0488672A2 (en) | Memory device with current mirror type sense amplifiers | |
| JPH11307653A (ja) | 半導体装置 | |
| JP2887951B2 (ja) | 半導体記憶装置 | |
| JPS6228517B2 (ja) | ||
| WO2023092290A1 (zh) | 只读存储电路、只读存储器及电子设备 | |
| US20070139990A1 (en) | Nonvolatile semiconductor memory device | |
| KR100208436B1 (ko) | 플래쉬 메모리 장치 | |
| JPS5819760Y2 (ja) | 半導体記憶装置 | |
| JPH046852A (ja) | ワンチップマイクロコンピュータ | |
| JP3084582B2 (ja) | 半導体記憶装置 |