JPH046852A - ワンチップマイクロコンピュータ - Google Patents
ワンチップマイクロコンピュータInfo
- Publication number
- JPH046852A JPH046852A JP2108002A JP10800290A JPH046852A JP H046852 A JPH046852 A JP H046852A JP 2108002 A JP2108002 A JP 2108002A JP 10800290 A JP10800290 A JP 10800290A JP H046852 A JPH046852 A JP H046852A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- chip microcomputer
- mask
- hereinafter referred
- core cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Microcomputers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、種々の目的に対しセミカスタム的に用いられ
る、ワンチップマイクロコンピュータのＲＯＭに関する
。
る、ワンチップマイクロコンピュータのＲＯＭに関する
。
［従来の技術１
従来のワンチップマイクロコンピュータのＲＯＭは、Ｎ
ＭＯＳトランジスタのチャネル部へのイオン注入（以下
、ＮＣＤと呼ぶ）やＮＭＯ５Ｉ−ランシスタのトレイン
とビットラインを接続するかしないか（以下、コンタク
トと呼ぶ）で記憶内容の切り替えを行っていた。
ＭＯＳトランジスタのチャネル部へのイオン注入（以下
、ＮＣＤと呼ぶ）やＮＭＯ５Ｉ−ランシスタのトレイン
とビットラインを接続するかしないか（以下、コンタク
トと呼ぶ）で記憶内容の切り替えを行っていた。
［発明が解決しようとする課Ｈ］
しかし、前記の従来技術では、周辺回路のオプション切
り替え用メタルマスクのほかにＲＯＭの記憶内容切り替
え用のＮＣＤマスクあるいはコンタクトマスクが必要に
なりコスト的にも工数的にも不利であった。そこで本発
明は、以上述べたような問題点を解決すべく、その目的
は１周辺回路のオプション切り替えと同じマスクで紀憶
内容切り替えをできるＲＯＭをもつワンチップマイクロ
コンピュータを提供することにある。
り替え用メタルマスクのほかにＲＯＭの記憶内容切り替
え用のＮＣＤマスクあるいはコンタクトマスクが必要に
なりコスト的にも工数的にも不利であった。そこで本発
明は、以上述べたような問題点を解決すべく、その目的
は１周辺回路のオプション切り替えと同じマスクで紀憶
内容切り替えをできるＲＯＭをもつワンチップマイクロ
コンピュータを提供することにある。
Ｃ課顕を解決するための手段フ
本発明のワンチップマイクロコンピュータは、ａ）命令
を記憶する命令記憶装置（以下、ＲＯＭと呼ぶ）と、 ｂ）該ＲＯＭの出力により、種々の演算及び、周辺装置
の制御を行う中央演算処理装置（以下、コアＣＰＵと呼
ぶ）と、 Ｃ）該コアＣＰＵが処理するデータなどを記憶するデー
タ記憶装置（以下、ＲＡＭと呼ぶ）と、ｄ）前記コアＣ
ＰＵの出力により制御される入出力装置や、カウンタ装
置などの周辺装置から成り、 ｆ）前記ＲＯＭに記憶させる命令内容をアルミマスクで
切り賛えることを特徴とする。
を記憶する命令記憶装置（以下、ＲＯＭと呼ぶ）と、 ｂ）該ＲＯＭの出力により、種々の演算及び、周辺装置
の制御を行う中央演算処理装置（以下、コアＣＰＵと呼
ぶ）と、 Ｃ）該コアＣＰＵが処理するデータなどを記憶するデー
タ記憶装置（以下、ＲＡＭと呼ぶ）と、ｄ）前記コアＣ
ＰＵの出力により制御される入出力装置や、カウンタ装
置などの周辺装置から成り、 ｆ）前記ＲＯＭに記憶させる命令内容をアルミマスクで
切り賛えることを特徴とする。
［実 施 例］
第１図は、本発明の一実施例を示すＲＯＭのメモリセル
のマスクパターン図である。Ｎ型拡敢ＦとＰＯＬＹシリ
コン×１〜Ｘ５の交差する部分にＮＭＯＳトランジスタ
Ｔ１〜Ｔ５が形成される。
のマスクパターン図である。Ｎ型拡敢ＦとＰＯＬＹシリ
コン×１〜Ｘ５の交差する部分にＮＭＯＳトランジスタ
Ｔ１〜Ｔ５が形成される。
該ＮＭＯ５Ｉ−ランシスタＴｌ−Ｔ５のソースとドレイ
ンにはコンタクトＣＯへ０５がとられアルミニウムＡＯ
〜Ａ５と接続され、アルミニウムＡＯは、負極電源■ｓ
Ｓに接続されているものとする。また、ＮＭＯＳトラン
ジスタ１１〜丁５は１個につき１ビツトの情報を記憶で
き、その方法はソースとドレインをアルミニウムで接続
するかしないかによる。ＮＭＯＳトランジスタＴ１、Ｔ
４〜Ｔ５がアルミニウムで接続しない例、ＮＭＯＳトラ
ンジスタＴ２、Ｔ３がアルミニウムＡ１２、Ａ２３で接
続した例である。
ンにはコンタクトＣＯへ０５がとられアルミニウムＡＯ
〜Ａ５と接続され、アルミニウムＡＯは、負極電源■ｓ
Ｓに接続されているものとする。また、ＮＭＯＳトラン
ジスタ１１〜丁５は１個につき１ビツトの情報を記憶で
き、その方法はソースとドレインをアルミニウムで接続
するかしないかによる。ＮＭＯＳトランジスタＴ１、Ｔ
４〜Ｔ５がアルミニウムで接続しない例、ＮＭＯＳトラ
ンジスタＴ２、Ｔ３がアルミニウムＡ１２、Ａ２３で接
続した例である。
第２図は、第１図に対応する回路図であり、これに基ず
いて第１図のマスクパターン図で実現されるデバイスの
動作を以下に説明する。第２図において、ＮＭＯＳトラ
ンジスタＴ１に記憶されている情報を読みだすときはゲ
ート信号Ｘ１をＬＯＷレベルに、ゲート信号ｘ２〜Ｘ５
をＨＩＧＨレベルにする。ＮＭＯＳトランジスタＴ５の
ドレインすなわちＣ５の電位をあらかしめＨＩＧＨレベ
ルにプリチャージしておけばＮＭＯＳトランジスタＴ２
〜Ｔ５はＯＮし、ＮＭＯＳトランジスタＴ１はＯＦＦし
ているのでＣ５はＨＩＧＨレベルの電位になる。次にＮ
ＭＯＳトランジスタＴ２に記憶されている情報を読みだ
すときはゲート信号Ｘ２をＬＯＷレベルに、ケート信号
Ｘ１．Ｘ３〜Ｘ５をＨＩＧＨレベルにする。このときＮ
ＭＯ３）−ランジスタＴ１、Ｔ３〜Ｔ５はＯＮＬ、ＮＭ
ＯＳトランジスタ下２はＯＦＦするがＮＭＯＳトランジ
スタＴ２のソースとドレインはアルミニウムＡ１２で接
続されているのでトランジスタがＯＮしている状態と同
しとなりＣ５はＣＯの電位、すなわちＬＯＷＡレベルに
なる。
いて第１図のマスクパターン図で実現されるデバイスの
動作を以下に説明する。第２図において、ＮＭＯＳトラ
ンジスタＴ１に記憶されている情報を読みだすときはゲ
ート信号Ｘ１をＬＯＷレベルに、ゲート信号ｘ２〜Ｘ５
をＨＩＧＨレベルにする。ＮＭＯＳトランジスタＴ５の
ドレインすなわちＣ５の電位をあらかしめＨＩＧＨレベ
ルにプリチャージしておけばＮＭＯＳトランジスタＴ２
〜Ｔ５はＯＮし、ＮＭＯＳトランジスタＴ１はＯＦＦし
ているのでＣ５はＨＩＧＨレベルの電位になる。次にＮ
ＭＯＳトランジスタＴ２に記憶されている情報を読みだ
すときはゲート信号Ｘ２をＬＯＷレベルに、ケート信号
Ｘ１．Ｘ３〜Ｘ５をＨＩＧＨレベルにする。このときＮ
ＭＯ３）−ランジスタＴ１、Ｔ３〜Ｔ５はＯＮＬ、ＮＭ
ＯＳトランジスタ下２はＯＦＦするがＮＭＯＳトランジ
スタＴ２のソースとドレインはアルミニウムＡ１２で接
続されているのでトランジスタがＯＮしている状態と同
しとなりＣ５はＣＯの電位、すなわちＬＯＷＡレベルに
なる。
第３図は第１図、第２図のようなメモリセル構造を使用
したワンチップマイクロコンピュータのＲＯＭの一実施
例である。メモリセル構造としてはＮＭＯ３Ｉ−ランジ
スタをｌＯ個直列に接続してあり、そのうち、ＶＳＳ側
の２個をセレクト用に、残り８個を情報記憶用に使用し
ている。
したワンチップマイクロコンピュータのＲＯＭの一実施
例である。メモリセル構造としてはＮＭＯ３Ｉ−ランジ
スタをｌＯ個直列に接続してあり、そのうち、ＶＳＳ側
の２個をセレクト用に、残り８個を情報記憶用に使用し
ている。
［発明の効果１
ワンチップマイクロコンビエータは、命令を記憶するＲ
ＯＭとＲＯＭの出力により、種々の演算及び、周辺装置
の制御を行うコアＣＰＵと、該コアＣＰＵが処理するデ
ータなどを記憶するＲＡＭと、前記コアＣＰＵの出力に
より制御される入出力装置や、カウンタ装置などの周辺
装置から成っており、ＲＯＭに配・億させる命令を、制
御する電子機器の目的に合わせて変更するというセミカ
スタム的に使用するのが一般的である。さらに、多種多
用化するワンチップマイクロコンピュータへの要求に応
えるため、ＲＯＭに記憶させる命令を、制御する電子機
器の目的に合わせて変更するという方法のほかに、周辺
装置もオプション切り替えによって回路機能やデバイス
特性の変更を可能にしている。オプション切り替えは配
線層であるメタルで行うため、ＲＯＭの記憶内容の切り
替えを、コンタクトマスクやＮＣＤマスクで行うとマス
クが２枚必要になる。これは、マスクの直村費が２（＠
になるだけでなく、マスク作成の各工程の作業および検
査、さらにマスクを使用してデバイスを作成するプロセ
スサイズでも受は入れ検査、管理などの工数も倍増する
ことになり、それに伴って人為的なミスも増えることを
意味し最終的には納期遅れにつながる。−船釣にワンチ
ップマイクロコンピュータで制御する電子機器の商品開
発は、国内外の複数のメーカーで競い合っているのが現
状であり、他社より１日でも早く商品化することが望ま
しく納期遅れは営業戦略上不利になるが、ＲＯＭの記憶
内容の切り替えをメタルで行えば、マスクは１枚で済み
、工数が減るためそれだけ短納期になり、人為的なミス
による突発的な納期遅れのリスクも減るという効果があ
る。また、メタルのプロセス工程は、コンタクト工程や
ＮＣＤ工程よりも、後工程であるため納期が短くなると
いう効果がある。汎用ＲＯＭではメモリセルのサイズが
、そのままデバイスのチップサイズに影響するため、コ
ストダウンをはかるためにメモリセルのサイズをより小
さくするようにＮＣＤマスクをＲＯＭの記憶内容切り替
＾に利用することが多いが、ワンチップマイクロコンピ
ュータに使用されるＲＯＭの場合、メモリセルサイズの
増加がデバイスサイズの増加に与える影響は汎用ＲＯＭ
はど大きくなく、マスクを一枚ですます効果の方がより
大きい。
ＯＭとＲＯＭの出力により、種々の演算及び、周辺装置
の制御を行うコアＣＰＵと、該コアＣＰＵが処理するデ
ータなどを記憶するＲＡＭと、前記コアＣＰＵの出力に
より制御される入出力装置や、カウンタ装置などの周辺
装置から成っており、ＲＯＭに配・億させる命令を、制
御する電子機器の目的に合わせて変更するというセミカ
スタム的に使用するのが一般的である。さらに、多種多
用化するワンチップマイクロコンピュータへの要求に応
えるため、ＲＯＭに記憶させる命令を、制御する電子機
器の目的に合わせて変更するという方法のほかに、周辺
装置もオプション切り替えによって回路機能やデバイス
特性の変更を可能にしている。オプション切り替えは配
線層であるメタルで行うため、ＲＯＭの記憶内容の切り
替えを、コンタクトマスクやＮＣＤマスクで行うとマス
クが２枚必要になる。これは、マスクの直村費が２（＠
になるだけでなく、マスク作成の各工程の作業および検
査、さらにマスクを使用してデバイスを作成するプロセ
スサイズでも受は入れ検査、管理などの工数も倍増する
ことになり、それに伴って人為的なミスも増えることを
意味し最終的には納期遅れにつながる。−船釣にワンチ
ップマイクロコンピュータで制御する電子機器の商品開
発は、国内外の複数のメーカーで競い合っているのが現
状であり、他社より１日でも早く商品化することが望ま
しく納期遅れは営業戦略上不利になるが、ＲＯＭの記憶
内容の切り替えをメタルで行えば、マスクは１枚で済み
、工数が減るためそれだけ短納期になり、人為的なミス
による突発的な納期遅れのリスクも減るという効果があ
る。また、メタルのプロセス工程は、コンタクト工程や
ＮＣＤ工程よりも、後工程であるため納期が短くなると
いう効果がある。汎用ＲＯＭではメモリセルのサイズが
、そのままデバイスのチップサイズに影響するため、コ
ストダウンをはかるためにメモリセルのサイズをより小
さくするようにＮＣＤマスクをＲＯＭの記憶内容切り替
＾に利用することが多いが、ワンチップマイクロコンピ
ュータに使用されるＲＯＭの場合、メモリセルサイズの
増加がデバイスサイズの増加に与える影響は汎用ＲＯＭ
はど大きくなく、マスクを一枚ですます効果の方がより
大きい。
以上述べたように、本発明の実施例で示したようなＲＯ
Ｍ構成を取ることによってＲＯＭの記・１内容をアルミ
ニウム、すなわちメタルで切り替え可能となり、これを
ワンチップマイクロコンピュータに使用する事で、コス
ト的、工数的に多大な効果がある。
Ｍ構成を取ることによってＲＯＭの記・１内容をアルミ
ニウム、すなわちメタルで切り替え可能となり、これを
ワンチップマイクロコンピュータに使用する事で、コス
ト的、工数的に多大な効果がある。
第１図は本発明のワンチップマイクロフンピユータのＲ
ＯＭメモリセルの一実施例を示すマスクパターン図。 第２図は第１図のマスクパターン図に対応するフンチッ
プマイクロコンピュータのＲＯＭメモリセルの回路図６ 第３図は第１図、第２図のようなメモリセル構造を使用
したワンチップマイクロコンピュータのＲＯＭの一実施
例を示す回路図である。 Ｆ ・ ・ ・ ・ ＡＯ〜Ａ５、 Ａ１ Ｃ０〜Ｃ５ Ｔｌ 〜Ｔ５ Ｘ １〜ｘ５ ・ Ｃｏ−Ｃ５・ Ｔ １〜Ｔ５ ・ Ｘ １〜ｘ５ ・ １ 、２． ４ ・ ・ ・ １０ ・ ・ １１ ・ ・ １２ ・ ・ １３ ・ Ｎ型拡散 ２、Ａ２３ アルミニウムパターン コンタクトパターン ＮＭＯ５Ｉ−ランリスク ・ＰＯＬＹシリコンゲート ・ＮＭＯＳトランジスタＴ１〜 Ｔ５のソースまたはドレイン ・ＮＭＯＳトランジスタ ・ＮＭＯＳトランジスタＴ１〜 Ｔ５のゲート ・アドレス入力 ・ＲＯＭ圧力 ロウデコーダト カラムデコーダ ・ロウデコーダ２ ・センスアンプ ・出力バッファ
ＯＭメモリセルの一実施例を示すマスクパターン図。 第２図は第１図のマスクパターン図に対応するフンチッ
プマイクロコンピュータのＲＯＭメモリセルの回路図６ 第３図は第１図、第２図のようなメモリセル構造を使用
したワンチップマイクロコンピュータのＲＯＭの一実施
例を示す回路図である。 Ｆ ・ ・ ・ ・ ＡＯ〜Ａ５、 Ａ１ Ｃ０〜Ｃ５ Ｔｌ 〜Ｔ５ Ｘ １〜ｘ５ ・ Ｃｏ−Ｃ５・ Ｔ １〜Ｔ５ ・ Ｘ １〜ｘ５ ・ １ 、２． ４ ・ ・ ・ １０ ・ ・ １１ ・ ・ １２ ・ ・ １３ ・ Ｎ型拡散 ２、Ａ２３ アルミニウムパターン コンタクトパターン ＮＭＯ５Ｉ−ランリスク ・ＰＯＬＹシリコンゲート ・ＮＭＯＳトランジスタＴ１〜 Ｔ５のソースまたはドレイン ・ＮＭＯＳトランジスタ ・ＮＭＯＳトランジスタＴ１〜 Ｔ５のゲート ・アドレス入力 ・ＲＯＭ圧力 ロウデコーダト カラムデコーダ ・ロウデコーダ２ ・センスアンプ ・出力バッファ
Claims (1)
- 【特許請求の範囲】 ａ）命令を記憶する命令記憶装置（以下、ＲＯＭと呼ぶ
）と、 ｂ）該ＲＯＭの出力により、種々の演算及び、周辺装置
の制御を行う中央演算処理装置（以下、コアＣＰＵと呼
ぶ）と、 ｃ）該コアＣＰＵが処理するデータなどを記憶するデー
タ記憶装置（以下、ＲＡＭと呼ぶ）と、 ｄ）前記コアＣＰＵの出力により制御される入出力装置
や、カウンタ装置などの周辺装置から成り、 （ｅ）前記ＲＯＭに記憶させる命令内容をアルミマスク
で切り替えることを特徴とするワンチップマイクロコン
ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108002A JPH046852A (ja) | 1990-04-24 | 1990-04-24 | ワンチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108002A JPH046852A (ja) | 1990-04-24 | 1990-04-24 | ワンチップマイクロコンピュータ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11015561A Division JPH11307653A (ja) | 1999-01-25 | 1999-01-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH046852A true JPH046852A (ja) | 1992-01-10 |
Family
ID=14473497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2108002A Pending JPH046852A (ja) | 1990-04-24 | 1990-04-24 | ワンチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH046852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102008035441B4 (de) * | 2007-07-27 | 2012-04-05 | Nec Corp. | Kassettentragevorrichtung und Kassettentrageverfahren |
-
1990
- 1990-04-24 JP JP2108002A patent/JPH046852A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102008035441B4 (de) * | 2007-07-27 | 2012-04-05 | Nec Corp. | Kassettentragevorrichtung und Kassettentrageverfahren |
| US8254053B2 (en) | 2007-07-27 | 2012-08-28 | Nec Corporation | Cartridge carrying apparatus and cartridge carrying method using notch-engagement projection |
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