JP2002158302A - 低抵抗ソール領域と高ソース結合を持つフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法、及びそれにより作られたメモリアレイ - Google Patents
低抵抗ソール領域と高ソース結合を持つフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法、及びそれにより作られたメモリアレイInfo
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Abstract
(57)【要約】 （修正有）
【課題】フローティングゲートを有するスプリット型不
揮発性メモリにおいて、自己整合手法によりメモリセル
アレイを形成する。 【解決手段】縦方向に互いに概ね平行している基板上に
離間した複数の絶縁領域及び活性領域を有する半導体基
板にフローティングゲートメモリセルの半導体メモリア
レイを形成する自己整合方法、及びそれにより形成され
る装置。フローティングゲート１４は、各活性領域で形
成される。横方向では、くぼみ又は異なる幅を含む深く
て細長い溝（トレンチ）が形成される。トレンチは、フ
ローティングゲートに近接しているがそれから絶縁され
る第１の部分と、フローティングゲート上であるがそれ
から絶縁される第２の部分とを持つソース領域を構成す
る導電材料のブロックを形成するために、導電材料で満
たされる。
揮発性メモリにおいて、自己整合手法によりメモリセル
アレイを形成する。 【解決手段】縦方向に互いに概ね平行している基板上に
離間した複数の絶縁領域及び活性領域を有する半導体基
板にフローティングゲートメモリセルの半導体メモリア
レイを形成する自己整合方法、及びそれにより形成され
る装置。フローティングゲート１４は、各活性領域で形
成される。横方向では、くぼみ又は異なる幅を含む深く
て細長い溝（トレンチ）が形成される。トレンチは、フ
ローティングゲートに近接しているがそれから絶縁され
る第１の部分と、フローティングゲート上であるがそれ
から絶縁される第２の部分とを持つソース領域を構成す
る導電材料のブロックを形成するために、導電材料で満
たされる。
Description
【０００１】
【発明の属する技術分野】本発明は、スプリットゲート
タイプのフローティングゲートメモリセルの半導体メモ
リアレイを形成する自己整合方法に関する。また、本発
明は、前述のタイプのフローティングゲートメモリセル
の半導体メモリアレイに関する。
タイプのフローティングゲートメモリセルの半導体メモ
リアレイを形成する自己整合方法に関する。また、本発
明は、前述のタイプのフローティングゲートメモリセル
の半導体メモリアレイに関する。
【０００２】
【従来の技術】そこに電荷を蓄電するためのフローティ
ングゲートを用いる不揮発性半導体メモリセル、及び半
導体基板に形成されるそのような不揮発性メモリセルの
メモリアレイは、この技術では周知である。典型的に、
そのようなフローティングゲートメモリセルは、スプリ
ットゲートタイプ若しくはスタックゲートタイプ、又は
それらの組み合わせであった。
ングゲートを用いる不揮発性半導体メモリセル、及び半
導体基板に形成されるそのような不揮発性メモリセルの
メモリアレイは、この技術では周知である。典型的に、
そのようなフローティングゲートメモリセルは、スプリ
ットゲートタイプ若しくはスタックゲートタイプ、又は
それらの組み合わせであった。
【０００３】半導体フローティングゲートメモリセルア
レイの製造性に直面する問題の一つは、特にメモリセル
の大きさがスケールダウンされるときにおける、そのよ
うなソース、ドレイン、コントロールゲート、及びフロ
ーティングゲートのような種々の構成要素の整合であっ
た。半導体処理の統一の設計ルールが減少するにつれ
て、最も小さいリソグラフィックの特徴を縮小し、正確
な整合の必要性が一層重大になる。種々のパーツの整合
もまた、半導体製品の製造の歩留まりを決定する。
レイの製造性に直面する問題の一つは、特にメモリセル
の大きさがスケールダウンされるときにおける、そのよ
うなソース、ドレイン、コントロールゲート、及びフロ
ーティングゲートのような種々の構成要素の整合であっ
た。半導体処理の統一の設計ルールが減少するにつれ
て、最も小さいリソグラフィックの特徴を縮小し、正確
な整合の必要性が一層重大になる。種々のパーツの整合
もまた、半導体製品の製造の歩留まりを決定する。
【０００４】自己整合（セルフアライメント）は周知技
術である。自己整合は、その特徴がそのステップ処理で
互いに関して自動的に整合されるように、１以上の材料
を含む１以上のステップを処理する技術に関連する。し
たがって、本発明は、フローティングゲートメモリセル
タイプの半導体メモリアレイの製造を達成する自己整合
の技術を使用する。
術である。自己整合は、その特徴がそのステップ処理で
互いに関して自動的に整合されるように、１以上の材料
を含む１以上のステップを処理する技術に関連する。し
たがって、本発明は、フローティングゲートメモリセル
タイプの半導体メモリアレイの製造を達成する自己整合
の技術を使用する。
【０００５】
【発明が解決しようとする課題】メモリセル寸法がスケ
ールダウンされるとき、２つの主要な問題がしばしば関
与する。第一に、ソース線の抵抗が、メモリセルの寸法
が小さくなるにつれて増加し、より高い抵抗は、読取イ
ベント中望ましいセル電流を抑制する。第二に、より小
さいメモリセルの寸法は、ソースとビット線結合間のよ
り低い突抜け電圧ＶPTを結果として生じる。その電圧
は、プログラムイベント中の達成可能な最大フローティ
ングゲート電圧Ｖfgを制限する。フローティングゲート
電圧Ｖfgは、ソースとフローティングゲート間にある結
合酸化膜層を通して、ソース領域からの電圧結合を通じ
て達成される。ソース側注入機構では、より高いＶ
fg（及び、従って、より高い突抜け電圧ＶPT）は、十分
なホットキャリア注入率に欠くことができない。
ールダウンされるとき、２つの主要な問題がしばしば関
与する。第一に、ソース線の抵抗が、メモリセルの寸法
が小さくなるにつれて増加し、より高い抵抗は、読取イ
ベント中望ましいセル電流を抑制する。第二に、より小
さいメモリセルの寸法は、ソースとビット線結合間のよ
り低い突抜け電圧ＶPTを結果として生じる。その電圧
は、プログラムイベント中の達成可能な最大フローティ
ングゲート電圧Ｖfgを制限する。フローティングゲート
電圧Ｖfgは、ソースとフローティングゲート間にある結
合酸化膜層を通して、ソース領域からの電圧結合を通じ
て達成される。ソース側注入機構では、より高いＶ
fg（及び、従って、より高い突抜け電圧ＶPT）は、十分
なホットキャリア注入率に欠くことができない。
【０００６】
【課題を解決するための手段】本発明は、（Ｔ型）ソー
ス領域を提供することによって、上記課題を解決する。
そこでは、より広い伝導性上部が、ソース線抵抗を減ず
るが、ソース線のより狭い下部は、より小さいメモリセ
ル結合構造を容易にする。また、メモリセル構造は、底
部結合酸化物を通しての結合の他、フローティングゲー
トの上部上の酸化物を通してフローティングゲートへの
ソース電圧の結合を容易にする。それは、ソース電極と
フローティングゲートの間の結合係数を高める。
ス領域を提供することによって、上記課題を解決する。
そこでは、より広い伝導性上部が、ソース線抵抗を減ず
るが、ソース線のより狭い下部は、より小さいメモリセ
ル結合構造を容易にする。また、メモリセル構造は、底
部結合酸化物を通しての結合の他、フローティングゲー
トの上部上の酸化物を通してフローティングゲートへの
ソース電圧の結合を容易にする。それは、ソース電極と
フローティングゲートの間の結合係数を高める。
【０００７】本発明は、半導体基板のフローティングゲ
ートメモリセルの半導体メモリアレイを形成する自己整
合方法である。そして、各メモリセルは、フローティン
グゲートと、第１の端子と、その間にチャネル領域を持
つ第２の端子と、コントロールゲートとを有する。その
方法は、以下のステップを含む： ａ）互いに概ね平行であり、第１の方向に延びる基板上
に、隣接する各絶縁領域間に活性領域を持つ、複数の離
隔された絶縁領域を形成するステップであって、該活性
領域は、半導体基板上に絶縁材料の第１の層と、絶縁材
料の第１の層上に導電性材料の第１の層を備える、形成
ステップ、 ｂ）互いに概ね平行であり、前記第１の方向と概ね垂直
な第２の方向に延びる、前記活性領域及び絶縁領域を横
切る複数の離隔された第１のトレンチを形成するステッ
プであって、該第１のトレンチのそれぞれがその中に形
成されるくぼみを持つ側壁を有する、形成ステップ、 ｃ）導電性材料の第１のブロックを形成するために、前
記第１のトレンチのそれぞれを導電性材料で満たすステ
ップであって、各活性領域の該第１のブロックのため
に、前記第１のブロックは、導電性材料の前記第１の層
に隣接し、それから絶縁される前記第１のトレンチ側壁
のくぼみの下に形成される下部と、該くぼみの上部に形
成される上部とを含む、充填ステップ、 ｄ）前記基板に複数の第１の端子を形成するステップで
あって、各前記活性領域では、該第１の端子のそれぞれ
は、導電性材料の前記第１のブロックの一つに隣接し、
電気的に接続される、形成ステップ、 ｅ）前記基板に複数の第２の端子を形成するステップで
あって、各前記活性領域では、該第２の端子のそれぞれ
は、前記第１の端子から離隔される、形成ステップ。
ートメモリセルの半導体メモリアレイを形成する自己整
合方法である。そして、各メモリセルは、フローティン
グゲートと、第１の端子と、その間にチャネル領域を持
つ第２の端子と、コントロールゲートとを有する。その
方法は、以下のステップを含む： ａ）互いに概ね平行であり、第１の方向に延びる基板上
に、隣接する各絶縁領域間に活性領域を持つ、複数の離
隔された絶縁領域を形成するステップであって、該活性
領域は、半導体基板上に絶縁材料の第１の層と、絶縁材
料の第１の層上に導電性材料の第１の層を備える、形成
ステップ、 ｂ）互いに概ね平行であり、前記第１の方向と概ね垂直
な第２の方向に延びる、前記活性領域及び絶縁領域を横
切る複数の離隔された第１のトレンチを形成するステッ
プであって、該第１のトレンチのそれぞれがその中に形
成されるくぼみを持つ側壁を有する、形成ステップ、 ｃ）導電性材料の第１のブロックを形成するために、前
記第１のトレンチのそれぞれを導電性材料で満たすステ
ップであって、各活性領域の該第１のブロックのため
に、前記第１のブロックは、導電性材料の前記第１の層
に隣接し、それから絶縁される前記第１のトレンチ側壁
のくぼみの下に形成される下部と、該くぼみの上部に形
成される上部とを含む、充填ステップ、 ｄ）前記基板に複数の第１の端子を形成するステップで
あって、各前記活性領域では、該第１の端子のそれぞれ
は、導電性材料の前記第１のブロックの一つに隣接し、
電気的に接続される、形成ステップ、 ｅ）前記基板に複数の第２の端子を形成するステップで
あって、各前記活性領域では、該第２の端子のそれぞれ
は、前記第１の端子から離隔される、形成ステップ。
【０００８】本発明のもう一つの面では、電気的にプロ
グラム及び消去可能なメモリ装置は、第１の伝導型の半
導体材料の基板と、その間にチャネル領域を持つ、第１
及び第２の離隔領域と、前記基板の一面に配置される第
１の絶縁層と、前記第１の絶縁層の一面に配置され、前
記チャネル領域の一部と前記第１の領域の一部を越えて
延伸する電気的に導電性のフローティングゲートと、前
記基板の第１の領域の一面に配置され、それと電気的に
接続される電気的に導電性のソース領域とを含む。その
ソース領域は、前記フローティングゲートに隣接して配
置され、それから絶縁される下部と、前記フローティン
グゲートの一面に配置され、それから絶縁される上部と
を有する。
グラム及び消去可能なメモリ装置は、第１の伝導型の半
導体材料の基板と、その間にチャネル領域を持つ、第１
及び第２の離隔領域と、前記基板の一面に配置される第
１の絶縁層と、前記第１の絶縁層の一面に配置され、前
記チャネル領域の一部と前記第１の領域の一部を越えて
延伸する電気的に導電性のフローティングゲートと、前
記基板の第１の領域の一面に配置され、それと電気的に
接続される電気的に導電性のソース領域とを含む。その
ソース領域は、前記フローティングゲートに隣接して配
置され、それから絶縁される下部と、前記フローティン
グゲートの一面に配置され、それから絶縁される上部と
を有する。
【０００９】本発明のまだ１以上の面では、電気的にプ
ログラム及び消去可能なメモリ装置のアレイは、第１の
伝導型の半導体材料の基板と、それぞれの隣接する絶縁
領域対間に活性領域を持つ、概ね互いに平行であり、第
１の方向に延びる前記基板上に形成される離隔された絶
縁領域と、前記第１の方向に延びるメモリセル対の縦列
を含む前記活性領域のそれぞれとを含む。前記メモリセ
ル対のそれぞれは、前記第１及び第２の領域の間の基板
に形成されるチャネル領域を持つ第２の伝導型を有する
該基板で離隔される第１の領域及び第２の領域対と、前
記チャネル領域上に含む前記基板の一面に配置される第
１の絶縁層と、それぞれが前記第１の絶縁層の一面に配
置され、前記チャネル領域の一つの一部及び前記第１の
領域の一部を超えて延伸する電気的に導電性のフローテ
ィングゲート対と、前記基板の前記第１の領域の一面に
配置され、それに電気的に接続される電気的に導電性の
ソース領域とを含む。そのソース領域は、前記フローテ
ィングゲート対に隣接して配置され、それから絶縁され
る下部と、前記フローティングゲート対の一面に配置さ
れ、それから絶縁される上部とを有する。
ログラム及び消去可能なメモリ装置のアレイは、第１の
伝導型の半導体材料の基板と、それぞれの隣接する絶縁
領域対間に活性領域を持つ、概ね互いに平行であり、第
１の方向に延びる前記基板上に形成される離隔された絶
縁領域と、前記第１の方向に延びるメモリセル対の縦列
を含む前記活性領域のそれぞれとを含む。前記メモリセ
ル対のそれぞれは、前記第１及び第２の領域の間の基板
に形成されるチャネル領域を持つ第２の伝導型を有する
該基板で離隔される第１の領域及び第２の領域対と、前
記チャネル領域上に含む前記基板の一面に配置される第
１の絶縁層と、それぞれが前記第１の絶縁層の一面に配
置され、前記チャネル領域の一つの一部及び前記第１の
領域の一部を超えて延伸する電気的に導電性のフローテ
ィングゲート対と、前記基板の前記第１の領域の一面に
配置され、それに電気的に接続される電気的に導電性の
ソース領域とを含む。そのソース領域は、前記フローテ
ィングゲート対に隣接して配置され、それから絶縁され
る下部と、前記フローティングゲート対の一面に配置さ
れ、それから絶縁される上部とを有する。
【００１０】本発明の他の目的及びその特徴は、明細書
の概観、特許請求の範囲及び添付図面によって明らかに
なるであろう。
の概観、特許請求の範囲及び添付図面によって明らかに
なるであろう。
【００１１】
【発明の実施の形態】図１Ａには、好ましくはＰ型であ
り、周知技術である半導体基板の平面図が示される。二
酸化ケイ素（酸化物）のような絶縁材料の第１層１２
は、図１Ｂに示されるようにその上に配置される。第１
の絶縁層１２は、二酸化ケイ素（以下、「酸化物」とい
う）の層を形成して、酸化又は蒸着（例えば、化学蒸着
法又はＣＶＤ）のような周知技術によって基板１０上に
形成される。ポリシリコン（ＦＧポリ）の第１層１４
は、絶縁材料の第１層１２の上に蒸着される。第１の絶
縁層１２上への第１のポリシリコン層１４の蒸着及び形
成は、低圧ＣＶＤ又はＬＰＣＶＤのような周知の処理に
よってなされ得る。窒化ケイ素層１８（以下、「窒化
物」という）は、好ましくはＣＶＤによって、ポリシリ
コン層１４上に蒸着される。この窒化物層１８は、分離
形成中、活性領域を画定するために用いられる。勿論、
前述のパラメータ及び以下に記述されるパラメータのす
べては、設計ルール及びプロセス技術生成に依存する。
ここに記述されるのは０．１８ミクロン処理のものであ
る。しかしながら、本発明が特定のプロセス技術生成に
も以下に記述される処理パラメータの特定の値にも制限
されないことは、当業者に理解されるだろう。
り、周知技術である半導体基板の平面図が示される。二
酸化ケイ素（酸化物）のような絶縁材料の第１層１２
は、図１Ｂに示されるようにその上に配置される。第１
の絶縁層１２は、二酸化ケイ素（以下、「酸化物」とい
う）の層を形成して、酸化又は蒸着（例えば、化学蒸着
法又はＣＶＤ）のような周知技術によって基板１０上に
形成される。ポリシリコン（ＦＧポリ）の第１層１４
は、絶縁材料の第１層１２の上に蒸着される。第１の絶
縁層１２上への第１のポリシリコン層１４の蒸着及び形
成は、低圧ＣＶＤ又はＬＰＣＶＤのような周知の処理に
よってなされ得る。窒化ケイ素層１８（以下、「窒化
物」という）は、好ましくはＣＶＤによって、ポリシリ
コン層１４上に蒸着される。この窒化物層１８は、分離
形成中、活性領域を画定するために用いられる。勿論、
前述のパラメータ及び以下に記述されるパラメータのす
べては、設計ルール及びプロセス技術生成に依存する。
ここに記述されるのは０．１８ミクロン処理のものであ
る。しかしながら、本発明が特定のプロセス技術生成に
も以下に記述される処理パラメータの特定の値にも制限
されないことは、当業者に理解されるだろう。
【００１２】第１の絶縁層１２、第１のポリシリコン層
１４、及び窒化ケイ素１８が一度形成されると、適当な
フォトレジスト材料１９は、窒化ケイ素１８上に適用さ
れ、マスキングステップは、ある領域（ストライプ１
６）からフォトレジスト材料を選択的に取り除くために
実行される。フォトレジスト材料１９が取り除かれる
と、窒化ケイ素１８、ポリシリコン１４及び基礎をなす
絶縁材料１２は、図１Ｃに示されるように、一般的エッ
チング技術（すなわち、異方性エッチング処理）を用い
て、Ｙ方向又は縦列方向に形成されるストライプ１６に
エッチングされる。隣接するストライプ１６間の距離Ｗ
は、用いられる処理の最小のリソグラフィック特徴と同
じくらい小さくできる。フォトレジスト１９が取り除か
れないと、窒化ケイ素１８、第１のポリシリコン領域１
４及び基礎をなす絶縁材料１２が維持される。結果とし
て生じる構造は、図１Ｄに示される。記述されるよう
に、絶縁領域の形成における２つの実施例、すなわち、
ＬＯＣＯＳ及びＳＴＩがある。ＳＴＩ実施例では、エッ
チングは、予め決められた深さまで基板１０中へ続く。
１４、及び窒化ケイ素１８が一度形成されると、適当な
フォトレジスト材料１９は、窒化ケイ素１８上に適用さ
れ、マスキングステップは、ある領域（ストライプ１
６）からフォトレジスト材料を選択的に取り除くために
実行される。フォトレジスト材料１９が取り除かれる
と、窒化ケイ素１８、ポリシリコン１４及び基礎をなす
絶縁材料１２は、図１Ｃに示されるように、一般的エッ
チング技術（すなわち、異方性エッチング処理）を用い
て、Ｙ方向又は縦列方向に形成されるストライプ１６に
エッチングされる。隣接するストライプ１６間の距離Ｗ
は、用いられる処理の最小のリソグラフィック特徴と同
じくらい小さくできる。フォトレジスト１９が取り除か
れないと、窒化ケイ素１８、第１のポリシリコン領域１
４及び基礎をなす絶縁材料１２が維持される。結果とし
て生じる構造は、図１Ｄに示される。記述されるよう
に、絶縁領域の形成における２つの実施例、すなわち、
ＬＯＣＯＳ及びＳＴＩがある。ＳＴＩ実施例では、エッ
チングは、予め決められた深さまで基板１０中へ続く。
【００１３】その構造は、更に、残存するフォトレジス
ト１９を取り除くために、処理される。それから、二酸
化ケイ素のような絶縁材料２０ａ又は２０ｂは、その領
域又は「溝」１６に形成される。窒化物層１８は、図１
Ｅに示される構造を形成するために、選択的に取り除か
れる。絶縁体は、狭い領域酸化物２０ａを結果として生
じる周知のＬＯＣＯＳ処理（例えば、露出基板を酸化す
ることによって）を介して形成され得る。あるいは、そ
れは、領域２０ｂに形成される二酸化ケイ素を結果とし
て生じる浅トレンチ処理（ＳＴＩ）（例えば、酸化物層
を蒸着し、その後、化学機械研磨又はＣＭＰエッチング
によって）を介して形成され得る。ＬＯＣＯＳ形成の
間、スペーサが狭い領域の酸化物の形成中ポリ層１４の
側壁を保護するために必要であり得ることに注意された
い。
ト１９を取り除くために、処理される。それから、二酸
化ケイ素のような絶縁材料２０ａ又は２０ｂは、その領
域又は「溝」１６に形成される。窒化物層１８は、図１
Ｅに示される構造を形成するために、選択的に取り除か
れる。絶縁体は、狭い領域酸化物２０ａを結果として生
じる周知のＬＯＣＯＳ処理（例えば、露出基板を酸化す
ることによって）を介して形成され得る。あるいは、そ
れは、領域２０ｂに形成される二酸化ケイ素を結果とし
て生じる浅トレンチ処理（ＳＴＩ）（例えば、酸化物層
を蒸着し、その後、化学機械研磨又はＣＭＰエッチング
によって）を介して形成され得る。ＬＯＣＯＳ形成の
間、スペーサが狭い領域の酸化物の形成中ポリ層１４の
側壁を保護するために必要であり得ることに注意された
い。
【００１４】残存する第１のポリシリコン層１４及び基
礎をなす第１の絶縁材料１２は、活性領域を形成する。
したがって、この点において、基板１０は、ＬＯＣＯＳ
絶縁材料２０ａ又は浅トレンチ絶縁材料２０ｂのいずれ
かを形成する絶縁領域を持つ活性領域及び絶縁領域の代
わりのストライプを有する。図１ＥがＬＯＣＯＳ領域２
０ａ及び浅トレンチ領域２０ｂの両方の形成を示すけれ
ども、ＬＯＣＯＳ処理（２０ａ）又は浅トレンチ処理
（２０ｂ）のただ一つのみが使用される。好ましい実施
の形態では、浅トレンチ２０ｂが形成される。より小さ
い設計ルールでより正確に形成され得るので、浅トレン
チ２０ｂが望ましい。
礎をなす第１の絶縁材料１２は、活性領域を形成する。
したがって、この点において、基板１０は、ＬＯＣＯＳ
絶縁材料２０ａ又は浅トレンチ絶縁材料２０ｂのいずれ
かを形成する絶縁領域を持つ活性領域及び絶縁領域の代
わりのストライプを有する。図１ＥがＬＯＣＯＳ領域２
０ａ及び浅トレンチ領域２０ｂの両方の形成を示すけれ
ども、ＬＯＣＯＳ処理（２０ａ）又は浅トレンチ処理
（２０ｂ）のただ一つのみが使用される。好ましい実施
の形態では、浅トレンチ２０ｂが形成される。より小さ
い設計ルールでより正確に形成され得るので、浅トレン
チ２０ｂが望ましい。
【００１５】図１Ｅの構造は、非自己整合方法によって
形成される構造よりもコンパクトである自己整合構造を
表す。周知及び従来のものである図１Ｅに示される構造
を形成する非自己整合方法は、以下のとおりである。絶
縁体の領域２０は、最初に基板１０に形成される。これ
は、基板１０上に窒化ケイ素の一層を蒸着し、フォトレ
ジストを蒸着し、基板１０の選択的部分を曝すために第
１のマスキングステップを用いて窒化ケイ素をかたど
り、シリコントレンチ形成及びトレンチ充填が含まれる
ＬＯＣＯＳ処理又はＳＴＩ処理のいずれかを用いて曝さ
れた基板１０を酸化することによってなされ得る。その
後、窒化ケイ素は取り除かれ、二酸化ケイ素の第１層１
２は、（ゲート酸化物を形成するために）基板１０の一
面に蒸着される。ポリシリコンの第１層１４は、ゲート
酸化物１２の一面に配置される。ポリシリコンの第１層
１４は、第２のマスキングステップを用いてかたどら
れ、選択的部分が取り除かれる。従って、ポリシリコン
１４は、絶縁の領域２０で自己整合されず、第２のマス
キングステップが要求される。さらに、追加のマスキン
グステップは、ポリシリコン１４の寸法が絶縁の領域２
０に関して整合耐性を有することを要求する。非自己整
合方法が窒化物層１８を利用しないことに注意された
い。
形成される構造よりもコンパクトである自己整合構造を
表す。周知及び従来のものである図１Ｅに示される構造
を形成する非自己整合方法は、以下のとおりである。絶
縁体の領域２０は、最初に基板１０に形成される。これ
は、基板１０上に窒化ケイ素の一層を蒸着し、フォトレ
ジストを蒸着し、基板１０の選択的部分を曝すために第
１のマスキングステップを用いて窒化ケイ素をかたど
り、シリコントレンチ形成及びトレンチ充填が含まれる
ＬＯＣＯＳ処理又はＳＴＩ処理のいずれかを用いて曝さ
れた基板１０を酸化することによってなされ得る。その
後、窒化ケイ素は取り除かれ、二酸化ケイ素の第１層１
２は、（ゲート酸化物を形成するために）基板１０の一
面に蒸着される。ポリシリコンの第１層１４は、ゲート
酸化物１２の一面に配置される。ポリシリコンの第１層
１４は、第２のマスキングステップを用いてかたどら
れ、選択的部分が取り除かれる。従って、ポリシリコン
１４は、絶縁の領域２０で自己整合されず、第２のマス
キングステップが要求される。さらに、追加のマスキン
グステップは、ポリシリコン１４の寸法が絶縁の領域２
０に関して整合耐性を有することを要求する。非自己整
合方法が窒化物層１８を利用しないことに注意された
い。
【００１６】自己整合方法か非自己整合方法のいずれか
を用いて作られる図１Ｅに示される構造で、その構造
は、更に以下のように処理される。図１Ｂ及び１Ｅの構
造に直交する図からその構造を示す図２Ａにおいて、本
発明の次のステップが示される。窒化ケイ素（以下、
「窒化物」という）のような厚い絶縁層２４がその構造
上に形成され、その後、ポリシリコン（以下、「ポリ」
という）のような薄い保護層２６の形成が続く。結果と
して生じる構造は図２Ａに示される。
を用いて作られる図１Ｅに示される構造で、その構造
は、更に以下のように処理される。図１Ｂ及び１Ｅの構
造に直交する図からその構造を示す図２Ａにおいて、本
発明の次のステップが示される。窒化ケイ素（以下、
「窒化物」という）のような厚い絶縁層２４がその構造
上に形成され、その後、ポリシリコン（以下、「ポリ」
という）のような薄い保護層２６の形成が続く。結果と
して生じる構造は図２Ａに示される。
【００１７】従来のフォトリソグラフィマスキング操作
は、ポリ層２６の上部に適用されるフォトレジストで実
行される。ストライプ（すなわち、マスキング領域）が
Ｘ又は横列方向に画定されるマスキングステップが適用
される。隣接するストライプ間の距離は、製作される装
置のニーズによって決定されるサイズであり得る。フォ
トレジストは、画定されたマスク領域、すなわち、横列
方向のストライプで取り除かれる。その後、取り除かれ
たフォトレジストの基礎となるポリ層２６は、基礎をな
す窒化物層２４の部分を曝すために、従来の異方性ポリ
エッチング処理を用いてストライプにエッチングされ
る。それから、ポリ層１４の部分を曝すための窒化物層
２４の曝された部分を取り除くために、異方性窒化物エ
ッチング処理が実行される。曝されたポリ層１４のちょ
うど上部を取り除き、残存する窒化物層２４に比較して
ポリ層１４にわずかに凹所を設け、窒化物層２４に接す
るポリ層１４の傾斜部分２８を形成するために、任意の
ポリエッチング処理が続き得る。そのようなミラーメモ
リセル対のそれぞれのために、これらのエッチング処理
は、ポリシリコン層１４へ下方に（好ましくは、わずか
にその中に）延伸する一つの第１のトレンチ３０の形成
をもたらす。残存するフォトレジストが取り除かれ、図
２Ｂに示される構造をもたらす。
は、ポリ層２６の上部に適用されるフォトレジストで実
行される。ストライプ（すなわち、マスキング領域）が
Ｘ又は横列方向に画定されるマスキングステップが適用
される。隣接するストライプ間の距離は、製作される装
置のニーズによって決定されるサイズであり得る。フォ
トレジストは、画定されたマスク領域、すなわち、横列
方向のストライプで取り除かれる。その後、取り除かれ
たフォトレジストの基礎となるポリ層２６は、基礎をな
す窒化物層２４の部分を曝すために、従来の異方性ポリ
エッチング処理を用いてストライプにエッチングされ
る。それから、ポリ層１４の部分を曝すための窒化物層
２４の曝された部分を取り除くために、異方性窒化物エ
ッチング処理が実行される。曝されたポリ層１４のちょ
うど上部を取り除き、残存する窒化物層２４に比較して
ポリ層１４にわずかに凹所を設け、窒化物層２４に接す
るポリ層１４の傾斜部分２８を形成するために、任意の
ポリエッチング処理が続き得る。そのようなミラーメモ
リセル対のそれぞれのために、これらのエッチング処理
は、ポリシリコン層１４へ下方に（好ましくは、わずか
にその中に）延伸する一つの第１のトレンチ３０の形成
をもたらす。残存するフォトレジストが取り除かれ、図
２Ｂに示される構造をもたらす。
【００１８】二酸化ケイ素（以下、「酸化物」という）
のような絶縁材料の層３２は、例えば、熱酸素処理を用
いてその構造の上に形成される。トレンチ３０における
ポリ層１４上に形成される酸化物層３２の部分は、トレ
ンチ３０内部の酸化物層３２にレンズ形状を供給して、
ポリ層１４の傾斜部分２８によりもたらされる部分３４
を出現させた。結果として生じる構造は図２Ｃに示され
る。
のような絶縁材料の層３２は、例えば、熱酸素処理を用
いてその構造の上に形成される。トレンチ３０における
ポリ層１４上に形成される酸化物層３２の部分は、トレ
ンチ３０内部の酸化物層３２にレンズ形状を供給して、
ポリ層１４の傾斜部分２８によりもたらされる部分３４
を出現させた。結果として生じる構造は図２Ｃに示され
る。
【００１９】絶縁スペーサ４０は、トレンチ３０内に形
成される（図２Ｅ）。構造の外形上に材料を蒸着し、そ
の後、異方性エッチング処理（例えば、ＲＩＥ）による
スペーサの形成は、当該技術では周知である。それによ
って、材料は、構造の水平表面から取り除かれるが、材
料は、構造の垂直方向表面上に十分にそのまま残ってい
る。スペーサ４０は、あらゆる誘電材料から形成され得
る。好ましい実施の形態では、スペーサ４０は、次の方
法で窒化物から形成される。絶縁材料（例えば、酸化
物）の薄い層３６は、好ましくは化学蒸着法（ＣＶＤ）
処理を用いて図２Ｃの構造上に形成される。絶縁材料
（例えば、窒化物）の厚い層３８は、図２Ｄに示される
ように、好ましくは従来の窒化物蒸着処理によって構造
上に形成される。これは、エッチストップをして酸化物
層３６を用いる厚い窒化物エッチング処理によって続け
られる。このエッチング処理は、トレンチ３０の側壁に
沿って側壁スペーサ４０を除いて、すべての窒化物層３
８を取り除く。それから、エッチストップとしてポリ層
２６を用いる異方性酸化物エッチング処理が実行され
る。この酸化物エッチングは、窒化物層２４上にある酸
化物層３６及び３２の曝された部分を取り除く。また、
酸化物エッチングは、トレンチ３０の中心でポリ層１４
の部分を曝すために、スペーサ４０間のトレンチ３０で
曝される酸化物層３６及び３２の部分を取り除く。結果
として生じる構造は、図２Ｅに示される。
成される（図２Ｅ）。構造の外形上に材料を蒸着し、そ
の後、異方性エッチング処理（例えば、ＲＩＥ）による
スペーサの形成は、当該技術では周知である。それによ
って、材料は、構造の水平表面から取り除かれるが、材
料は、構造の垂直方向表面上に十分にそのまま残ってい
る。スペーサ４０は、あらゆる誘電材料から形成され得
る。好ましい実施の形態では、スペーサ４０は、次の方
法で窒化物から形成される。絶縁材料（例えば、酸化
物）の薄い層３６は、好ましくは化学蒸着法（ＣＶＤ）
処理を用いて図２Ｃの構造上に形成される。絶縁材料
（例えば、窒化物）の厚い層３８は、図２Ｄに示される
ように、好ましくは従来の窒化物蒸着処理によって構造
上に形成される。これは、エッチストップをして酸化物
層３６を用いる厚い窒化物エッチング処理によって続け
られる。このエッチング処理は、トレンチ３０の側壁に
沿って側壁スペーサ４０を除いて、すべての窒化物層３
８を取り除く。それから、エッチストップとしてポリ層
２６を用いる異方性酸化物エッチング処理が実行され
る。この酸化物エッチングは、窒化物層２４上にある酸
化物層３６及び３２の曝された部分を取り除く。また、
酸化物エッチングは、トレンチ３０の中心でポリ層１４
の部分を曝すために、スペーサ４０間のトレンチ３０で
曝される酸化物層３６及び３２の部分を取り除く。結果
として生じる構造は、図２Ｅに示される。
【００２０】厚い窒化物エッチング処理は、トレンチ３
０からスペーサ４０を取り除くために実行される。ポリ
エッチング処理は、窒化物層２４を曝すポリ層２６を取
り除き、酸化物層１２を曝すトレンチ３０の下心におい
てポリ層の曝された部分を取り除くために、実行され
る。図２Ｆに示されるように、トレンチ３０はそれぞ
れ、ポリ層１４並びに酸化物層３２及び３６によって境
界をなす狭い下部４２と、酸化物層３６によって境界を
なすより広い上部４４とを有する。スペーサ４０がポリ
層１４の部分を取り除くポリエッチング処理後に取り除
かれ得ることに注意されたい。
０からスペーサ４０を取り除くために実行される。ポリ
エッチング処理は、窒化物層２４を曝すポリ層２６を取
り除き、酸化物層１２を曝すトレンチ３０の下心におい
てポリ層の曝された部分を取り除くために、実行され
る。図２Ｆに示されるように、トレンチ３０はそれぞ
れ、ポリ層１４並びに酸化物層３２及び３６によって境
界をなす狭い下部４２と、酸化物層３６によって境界を
なすより広い上部４４とを有する。スペーサ４０がポリ
層１４の部分を取り除くポリエッチング処理後に取り除
かれ得ることに注意されたい。
【００２１】適当なイオン注入が、構造の全表面にわた
ってなされる。イオンがトレンチ３０内の第１の二酸化
ケイ素層１２に浸透するのに十分なエネルギーを有する
と、それらは、基板１０内の第１の領域（端子）５０を
形成する。すべての他の領域では、イオンは、効力を有
しない既存の構造によって吸収される。絶縁スペーサ４
６（例えば、酸化物）は、トレンチ３０の下部４２の側
壁上に形成される。好ましくは、酸化物スペーサ４６形
成は、トレンチ３０内で曝されるポリシリコン層１４の
側面上に絶縁側壁層４８（酸化物）を最初に形成するこ
とによって（すなわち、構造を酸化することあるいはＣ
ＶＤによって）、先行される。それから、酸化物は、構
造上に形成され（すなわち、ＣＶＤ処理）、その後、よ
り低いトレンチ部分４２の側壁上に形成される酸化物ス
ペーサ４６を除いて、構造上に形成される酸化物を取り
除く酸化物異方性エッチングが続く。また、この酸化物
形成及びエッチング処理は、トレンチ上部４４における
酸化物層３６の垂直部分の厚さに加える。異方性エッチ
ングはまた、基板１０を曝すために、スペーサ４６間に
おけるトレンチ３０の底部において酸化物層１２の部分
を取り除くのと同様に、酸化物層３６の上部を取り除
き、酸化物層３２上の酸化物層３６の部分を薄くする。
結果として生じる構造は図２Ｇに示される。
ってなされる。イオンがトレンチ３０内の第１の二酸化
ケイ素層１２に浸透するのに十分なエネルギーを有する
と、それらは、基板１０内の第１の領域（端子）５０を
形成する。すべての他の領域では、イオンは、効力を有
しない既存の構造によって吸収される。絶縁スペーサ４
６（例えば、酸化物）は、トレンチ３０の下部４２の側
壁上に形成される。好ましくは、酸化物スペーサ４６形
成は、トレンチ３０内で曝されるポリシリコン層１４の
側面上に絶縁側壁層４８（酸化物）を最初に形成するこ
とによって（すなわち、構造を酸化することあるいはＣ
ＶＤによって）、先行される。それから、酸化物は、構
造上に形成され（すなわち、ＣＶＤ処理）、その後、よ
り低いトレンチ部分４２の側壁上に形成される酸化物ス
ペーサ４６を除いて、構造上に形成される酸化物を取り
除く酸化物異方性エッチングが続く。また、この酸化物
形成及びエッチング処理は、トレンチ上部４４における
酸化物層３６の垂直部分の厚さに加える。異方性エッチ
ングはまた、基板１０を曝すために、スペーサ４６間に
おけるトレンチ３０の底部において酸化物層１２の部分
を取り除くのと同様に、酸化物層３６の上部を取り除
き、酸化物層３２上の酸化物層３６の部分を薄くする。
結果として生じる構造は図２Ｇに示される。
【００２２】曝された基板１０によく付着する窒化チタ
ンのような導電層５２は、全体構造上に形成される。そ
れは、その中にトレンチ３０の側壁と曝された基板１０
を一列に並べる。これは、トレンチ３０内の導電性ブロ
ック５４の形成によって続けられる。それは、構造上に
タングステンのような導電材料を蒸着することによって
形成され、導電性ブロック５４でトレンチ３０を満たす
ために、タングステンプラナリゼーション処理（好まし
くはＣＭＰ）が続く。タングステンエッチバックステッ
プは、トレンチ３０の外部のあらゆるタングステンを取
り除き、好ましくは、酸化物層３６の上部以下に導電性
ブロック５４の上面を画定するために続く。導電層５６
（窒化チタン）は、トレンチ３０の導電性ブロック５４
上の導電層５６を除いて、蒸着された窒化チタンを取り
除く平坦化処理（ＣＭＰ）によって続けられ、好ましく
は、構造上に窒化チタンを蒸着することによって、導電
性ブロック５４上に形成される。窒化チタンエッチング
は、導電層５６が酸化物層３６の上部以下に凹所を設け
るように実行される。絶縁材料（酸化物）の層５８は、
その構造上に形成され、導電層５６上のその部分を除
き、蒸着された酸化物を取り除くために、プラナリゼー
ション処理（ＣＭＰ）及び酸化物エッチング処理が続
く。結果として生じる構造は図２Ｈに示される。そこで
は、狭い／広いトレンチ部分４２／４４は、狭い下部ブ
ロック部分６０及びより広い上部ブロック部分６２を持
つ概ねＴ型のタングステン導電性ブロック５４を結果と
して生じる。
ンのような導電層５２は、全体構造上に形成される。そ
れは、その中にトレンチ３０の側壁と曝された基板１０
を一列に並べる。これは、トレンチ３０内の導電性ブロ
ック５４の形成によって続けられる。それは、構造上に
タングステンのような導電材料を蒸着することによって
形成され、導電性ブロック５４でトレンチ３０を満たす
ために、タングステンプラナリゼーション処理（好まし
くはＣＭＰ）が続く。タングステンエッチバックステッ
プは、トレンチ３０の外部のあらゆるタングステンを取
り除き、好ましくは、酸化物層３６の上部以下に導電性
ブロック５４の上面を画定するために続く。導電層５６
（窒化チタン）は、トレンチ３０の導電性ブロック５４
上の導電層５６を除いて、蒸着された窒化チタンを取り
除く平坦化処理（ＣＭＰ）によって続けられ、好ましく
は、構造上に窒化チタンを蒸着することによって、導電
性ブロック５４上に形成される。窒化チタンエッチング
は、導電層５６が酸化物層３６の上部以下に凹所を設け
るように実行される。絶縁材料（酸化物）の層５８は、
その構造上に形成され、導電層５６上のその部分を除
き、蒸着された酸化物を取り除くために、プラナリゼー
ション処理（ＣＭＰ）及び酸化物エッチング処理が続
く。結果として生じる構造は図２Ｈに示される。そこで
は、狭い／広いトレンチ部分４２／４４は、狭い下部ブ
ロック部分６０及びより広い上部ブロック部分６２を持
つ概ねＴ型のタングステン導電性ブロック５４を結果と
して生じる。
【００２３】第２のトレンチ６３は、メモリセルのセッ
ト対間で、次の方法で第１のトレンチ３０に隣接して形
成される。窒化物層２４は、図２Ｉに示されるように、
ポリ層１４及び酸化物層３２の部分を曝すために、好ま
しくは、等方性エッチング処理を用いて取り除かれる。
ポリエッチング処理（すなわち、ドライエッチング）
は、ポリ層１４の曝された部分を取り除き、酸化物層１
２を曝すために、続けられる。それから、酸化物層１２
の曝された部分は、基板１０を曝して制御された酸化物
エッチングを介して取り除かれる。絶縁層６４、好まし
くは、酸化物は、全体構造上に形成され、図２Ｊに示さ
れる構造を結果として生じる。酸化物層３２の上げ部分
３４は、層１４が酸化物層６４と接するポリ層１４の上
部に延伸する鋭い端部の形成を結果として生じる。
ト対間で、次の方法で第１のトレンチ３０に隣接して形
成される。窒化物層２４は、図２Ｉに示されるように、
ポリ層１４及び酸化物層３２の部分を曝すために、好ま
しくは、等方性エッチング処理を用いて取り除かれる。
ポリエッチング処理（すなわち、ドライエッチング）
は、ポリ層１４の曝された部分を取り除き、酸化物層１
２を曝すために、続けられる。それから、酸化物層１２
の曝された部分は、基板１０を曝して制御された酸化物
エッチングを介して取り除かれる。絶縁層６４、好まし
くは、酸化物は、全体構造上に形成され、図２Ｊに示さ
れる構造を結果として生じる。酸化物層３２の上げ部分
３４は、層１４が酸化物層６４と接するポリ層１４の上
部に延伸する鋭い端部の形成を結果として生じる。
【００２４】コントロールゲートポリブロックは、以下
の方法で第２のトレンチ６３に形成される。ポリシリコ
ンの厚い層は、構造上に蒸着され、その後、異方性ポリ
エッチング処理が続く。その処理は、酸化物層６４の垂
直方向部分に対して形成されるポリスペーサ（ブロッ
ク）６８を除き、すべての蒸着されたポリシリコンを取
り除く。ポリブロック６８は、ポリ層１４に直接隣接し
て蒸着される下部７０と、鋭い端部６６を含むポリ層１
４の部分上に延びる上部７２とを有する。ポリブロック
６８は、酸化物層６４及び３２によってポリ層１４から
絶縁される。結果として生じる構造は、図２Ｋに示され
る。
の方法で第２のトレンチ６３に形成される。ポリシリコ
ンの厚い層は、構造上に蒸着され、その後、異方性ポリ
エッチング処理が続く。その処理は、酸化物層６４の垂
直方向部分に対して形成されるポリスペーサ（ブロッ
ク）６８を除き、すべての蒸着されたポリシリコンを取
り除く。ポリブロック６８は、ポリ層１４に直接隣接し
て蒸着される下部７０と、鋭い端部６６を含むポリ層１
４の部分上に延びる上部７２とを有する。ポリブロック
６８は、酸化物層６４及び３２によってポリ層１４から
絶縁される。結果として生じる構造は、図２Ｋに示され
る。
【００２５】絶縁スペーサ７４は、ポリブロック６８に
隣接して形成され、材料の１以上の層からなる。好まし
い実施の形態では、絶縁スペーサ７４は、酸化物の薄い
層７６を最初に蒸着することによって、材料の２つの層
から作られ、その後、構造上への窒化物の蒸着が続く。
異方性窒化物エッチングは、窒化物スペーサ７８を残し
て、蒸着された窒化物を取り除くために実行される。イ
オン注入（例えば、Ｎ＋）は、第１の領域５０が形成さ
れるのと同じ方法で、基板に第２の領域（端子）８０を
形成するために用いられる。基板１０及び第２の領域８
０を曝すための酸化物層６４の曝された部分と同様に、
酸化物層７６の曝された部分を取り除く、制御された酸
化物エッチングが続く。結果として生じる構造は図２Ｌ
に示される。
隣接して形成され、材料の１以上の層からなる。好まし
い実施の形態では、絶縁スペーサ７４は、酸化物の薄い
層７６を最初に蒸着することによって、材料の２つの層
から作られ、その後、構造上への窒化物の蒸着が続く。
異方性窒化物エッチングは、窒化物スペーサ７８を残し
て、蒸着された窒化物を取り除くために実行される。イ
オン注入（例えば、Ｎ＋）は、第１の領域５０が形成さ
れるのと同じ方法で、基板に第２の領域（端子）８０を
形成するために用いられる。基板１０及び第２の領域８
０を曝すための酸化物層６４の曝された部分と同様に、
酸化物層７６の曝された部分を取り除く、制御された酸
化物エッチングが続く。結果として生じる構造は図２Ｌ
に示される。
【００２６】金属化シリコン（シリサイド）の層８２
は、基板上にタングステン、コバルト、チタン、ニッケ
ル、白金、又はモリブデンのような金属を蒸着すること
によって、ポリブロック６８上に金属化シリコン８４の
層とともに、側壁スペーサ７４の次に基板１０の上部に
形成される。構造はアニールされ、シリサイド８２を形
成するために、基板の曝された上部へ、及び、金属化シ
リコンを形成するために、ポリブロックの曝された上部
へ、熱い金属が流れて浸透するのを可能にする。残りの
構造上に蒸着される金属は、金属エッチング処理によっ
て取り除かれる。基板１０上の金属化シリコン領域８２
は、自己整合シリサイド（すなわち、salicide）と呼ば
れ得る。なぜならば、それは、スペーサ７８によって第
２の領域８０に自己整合されるからである。結果として
生じる構造は図２Ｍに示される。
は、基板上にタングステン、コバルト、チタン、ニッケ
ル、白金、又はモリブデンのような金属を蒸着すること
によって、ポリブロック６８上に金属化シリコン８４の
層とともに、側壁スペーサ７４の次に基板１０の上部に
形成される。構造はアニールされ、シリサイド８２を形
成するために、基板の曝された上部へ、及び、金属化シ
リコンを形成するために、ポリブロックの曝された上部
へ、熱い金属が流れて浸透するのを可能にする。残りの
構造上に蒸着される金属は、金属エッチング処理によっ
て取り除かれる。基板１０上の金属化シリコン領域８２
は、自己整合シリサイド（すなわち、salicide）と呼ば
れ得る。なぜならば、それは、スペーサ７８によって第
２の領域８０に自己整合されるからである。結果として
生じる構造は図２Ｍに示される。
【００２７】ＢＰＳＧ８６のようなパッシベーション
が、全体構造をカバーするために用いられる。マスキン
グステップは、シリサイド領域８２上のエッチング領域
を画定するために実行される。ＢＰＳＧ８６は、対をな
すメモリセルの隣接するセット間に形成されるシリサイ
ド領域８２上に理想的に真中に置かれ、それに向けて下
方に延伸するコンタクト孔を生成するために、マスク領
域に選択的にエッチングされる。コンタクト孔は、コン
タクト導体８８を形成するために、金属蒸着及びプラナ
リゼーションエッチバックによって導体金属で満たされ
る。キリ債土葬８２は、導体８８と第２の領域８０の間
の伝導を容易にする。ビット線９０は、メモリセルの縦
列にすべての導体８８とともに接続するために、ＢＰＳ
Ｇ８６上への金属マスキングによって加えられる。最終
的なメモリセル構造は図２Ｎに示される。
が、全体構造をカバーするために用いられる。マスキン
グステップは、シリサイド領域８２上のエッチング領域
を画定するために実行される。ＢＰＳＧ８６は、対をな
すメモリセルの隣接するセット間に形成されるシリサイ
ド領域８２上に理想的に真中に置かれ、それに向けて下
方に延伸するコンタクト孔を生成するために、マスク領
域に選択的にエッチングされる。コンタクト孔は、コン
タクト導体８８を形成するために、金属蒸着及びプラナ
リゼーションエッチバックによって導体金属で満たされ
る。キリ債土葬８２は、導体８８と第２の領域８０の間
の伝導を容易にする。ビット線９０は、メモリセルの縦
列にすべての導体８８とともに接続するために、ＢＰＳ
Ｇ８６上への金属マスキングによって加えられる。最終
的なメモリセル構造は図２Ｎに示される。
【００２８】図２Ｎに示されるように、第１及び第２の
領域５０／８０は、（当業者は、ソース及びドレインが
動作中切り替えられ得ることを知っている）各セルのソ
ース及びドレインを形成する。各セルのチャネル領域９
２は、ソース及びドレイン５０／８０間にある基板の部
分である。ポリブロック６８は、コントロールゲートを
構成し、ポリ層１４は、フローティングゲートを構成す
る。酸化物層３２、３６、４６及び４８は、ソース９６
からそれを絶縁するために、フローティングゲート１４
に隣接してその上に配置される絶縁層を共に形成する。
酸化物層３６及び６４は、コントロールゲート６８から
ソース線９６を絶縁する絶縁層を共に形成する。コント
ロールゲート６８は、第２の領域８０の端部に整合され
る一側面を有し、チャネル領域９２の部分上に配置され
る。コントロールゲート６８は、（酸化物層６４によっ
てそれから絶縁される）フローティングゲート１４に隣
接して配置される下部７０と、（酸化物層６４によって
それから絶縁されるポリ層１４に隣接する部分上に配置
される（延伸する）突き出た上部とを有する。切欠き
（ノッチ）９４は、突き出た部分７２によって形成され
る。そこでは、フローティングゲートの鋭い端部６６
が、ノッチ９４に延伸する。各フローティングゲート１
４は、チャネル領域９２の一部上に配置され、コントロ
ールゲート６８によって一端で部分的に重ねられ、他端
で第１の領域５０を部分的に重ねる。導電性ブロック５
４及び導電層５２／５６はともに、メモリセルの縦列の
向こう側に延伸するソース線９６を形成する。ソース線
９６の上部６２は、フローティングゲート１４上に延び
るが、それから絶縁される。一方、ソース線９６の下部
６０は、フローティングゲート１４に隣接するが、それ
から絶縁される。図２Ｎに示されるように、本発明の処
理は、互いに反映するメモリセルの対を形成する。反映
されるメモリセルの対は、酸化物層７６、窒化物スペー
サ７８及びＢＰＳＧ８６によって他のセル対から絶縁さ
れる。
領域５０／８０は、（当業者は、ソース及びドレインが
動作中切り替えられ得ることを知っている）各セルのソ
ース及びドレインを形成する。各セルのチャネル領域９
２は、ソース及びドレイン５０／８０間にある基板の部
分である。ポリブロック６８は、コントロールゲートを
構成し、ポリ層１４は、フローティングゲートを構成す
る。酸化物層３２、３６、４６及び４８は、ソース９６
からそれを絶縁するために、フローティングゲート１４
に隣接してその上に配置される絶縁層を共に形成する。
酸化物層３６及び６４は、コントロールゲート６８から
ソース線９６を絶縁する絶縁層を共に形成する。コント
ロールゲート６８は、第２の領域８０の端部に整合され
る一側面を有し、チャネル領域９２の部分上に配置され
る。コントロールゲート６８は、（酸化物層６４によっ
てそれから絶縁される）フローティングゲート１４に隣
接して配置される下部７０と、（酸化物層６４によって
それから絶縁されるポリ層１４に隣接する部分上に配置
される（延伸する）突き出た上部とを有する。切欠き
（ノッチ）９４は、突き出た部分７２によって形成され
る。そこでは、フローティングゲートの鋭い端部６６
が、ノッチ９４に延伸する。各フローティングゲート１
４は、チャネル領域９２の一部上に配置され、コントロ
ールゲート６８によって一端で部分的に重ねられ、他端
で第１の領域５０を部分的に重ねる。導電性ブロック５
４及び導電層５２／５６はともに、メモリセルの縦列の
向こう側に延伸するソース線９６を形成する。ソース線
９６の上部６２は、フローティングゲート１４上に延び
るが、それから絶縁される。一方、ソース線９６の下部
６０は、フローティングゲート１４に隣接するが、それ
から絶縁される。図２Ｎに示されるように、本発明の処
理は、互いに反映するメモリセルの対を形成する。反映
されるメモリセルの対は、酸化物層７６、窒化物スペー
サ７８及びＢＰＳＧ８６によって他のセル対から絶縁さ
れる。
【００２９】図２Ｏにおいて、結果として生じる構造及
び第２の領域８０へのビット線９０の配線が示される。
第２の領域８０の制御線６８は、Ｘ又は横列方向に走
り、そのソース線９６は、基板１０内の第１の領域５０
に接続される。ソース線９６（当業者によって理解され
るべきであるように、用語「ソース」は、用語「ドレイ
ン」と交換可能である）が全体の横列方向に基板１０と
接触する、すなわち、絶縁領域と同様に活性領域と接触
するけれども、ソース線９６は、基板１０の第１の領域
５０のみに電気的に接続する。加えて、「ソース」線９
６が接続される各第１の領域５０は、２つの隣接するメ
モリセル間で共有される。同様に、ビット線９０が接続
される各第２の領域８０は、メモリセルの異なるミラー
セットから隣接するメモリセル間で共有される。
び第２の領域８０へのビット線９０の配線が示される。
第２の領域８０の制御線６８は、Ｘ又は横列方向に走
り、そのソース線９６は、基板１０内の第１の領域５０
に接続される。ソース線９６（当業者によって理解され
るべきであるように、用語「ソース」は、用語「ドレイ
ン」と交換可能である）が全体の横列方向に基板１０と
接触する、すなわち、絶縁領域と同様に活性領域と接触
するけれども、ソース線９６は、基板１０の第１の領域
５０のみに電気的に接続する。加えて、「ソース」線９
６が接続される各第１の領域５０は、２つの隣接するメ
モリセル間で共有される。同様に、ビット線９０が接続
される各第２の領域８０は、メモリセルの異なるミラー
セットから隣接するメモリセル間で共有される。
【００３０】その結果は、フローティングゲート１４
と、フローティングゲート１４にすぐ隣接するがそれか
ら離隔され、同列の他のメモリセルのコントロールゲー
トに接続する横列方向の長さに沿って走るコントロール
ゲート６８と、同列方向のメモリセルの第１の領域５０
の対に接続する横列方向に沿って同じく走るソース線９
６と、縦列又はＹ方向に沿って走り、同列方向のメモリ
セルの第２の領域８０の対に接続するビット線９０とを
有するスプリットゲートタイプの複数の不揮発性メモリ
セルである。コントロールゲート、フローティングゲー
ト、ソース線、及びビット線の形成は、すべて自己整合
される。不揮発性メモリセルは、米国特許第５，５７
２，０５４号に開示されるように、すべてのゲートトン
ネルを制御するために、フローティングゲートを有する
スプリットゲートタイプのものである。その開示は、不
揮発性メモリセルの操作及びそれによって形成されるア
レイに関して、参照によりここに組み込まれる。
と、フローティングゲート１４にすぐ隣接するがそれか
ら離隔され、同列の他のメモリセルのコントロールゲー
トに接続する横列方向の長さに沿って走るコントロール
ゲート６８と、同列方向のメモリセルの第１の領域５０
の対に接続する横列方向に沿って同じく走るソース線９
６と、縦列又はＹ方向に沿って走り、同列方向のメモリ
セルの第２の領域８０の対に接続するビット線９０とを
有するスプリットゲートタイプの複数の不揮発性メモリ
セルである。コントロールゲート、フローティングゲー
ト、ソース線、及びビット線の形成は、すべて自己整合
される。不揮発性メモリセルは、米国特許第５，５７
２，０５４号に開示されるように、すべてのゲートトン
ネルを制御するために、フローティングゲートを有する
スプリットゲートタイプのものである。その開示は、不
揮発性メモリセルの操作及びそれによって形成されるア
レイに関して、参照によりここに組み込まれる。
【００３１】本発明は、Ｔ型導電性ブロック５２のより
広い上部６２のために、ソース線抵抗の減少を示すが、
Ｔ型導電性ブロック５２のより狭い底部６０（すなわ
ち、ソース線のＴ型を形成する上部及び下部６２／６０
間の第１のトレンチ３０の側壁のくぼみ）のために、メ
モリセル寸法のより小さいスケーリングをまだ提供す
る。上部６２は、また、（酸化物層４６／４８を通して
下部６０を介し、酸化物層１２を通して第１の領域５０
を介する結合に加えて、）酸化物層３２／３６を通して
ソース線９６からフローティングゲート１４までのソー
ス電圧の結合を可能にする、フローティングゲート１４
上に延びるが、それから絶縁される。したがって、電源
電極とフローティングゲートの間の結合係数が向上され
る。
広い上部６２のために、ソース線抵抗の減少を示すが、
Ｔ型導電性ブロック５２のより狭い底部６０（すなわ
ち、ソース線のＴ型を形成する上部及び下部６２／６０
間の第１のトレンチ３０の側壁のくぼみ）のために、メ
モリセル寸法のより小さいスケーリングをまだ提供す
る。上部６２は、また、（酸化物層４６／４８を通して
下部６０を介し、酸化物層１２を通して第１の領域５０
を介する結合に加えて、）酸化物層３２／３６を通して
ソース線９６からフローティングゲート１４までのソー
ス電圧の結合を可能にする、フローティングゲート１４
上に延びるが、それから絶縁される。したがって、電源
電極とフローティングゲートの間の結合係数が向上され
る。
【００３２】第１の代わりの実施の形態 図３Ａ〜３Ｉは、図２Ｎに示されるのと類似であるが、
ポリシリコンソース線を持つメモリセルアレイを形成す
る第１の代わりの処理を示す。この第１の代わりの処理
は、図２Ｇに示されるのと同じ構造で始まり、以下のよ
うに続く。
ポリシリコンソース線を持つメモリセルアレイを形成す
る第１の代わりの処理を示す。この第１の代わりの処理
は、図２Ｇに示されるのと同じ構造で始まり、以下のよ
うに続く。
【００３３】導電性ブロック９８は、好ましくは構造上
にポリシリコンのような導電性材料を蒸着することによ
って、トレンチ３０内に形成され、その後、トレンチ３
０上のポリシリコンを取り除くためのポリプラナリゼー
ション処理（好ましくはＣＭＰ）が続く。ポリエッチバ
ックステップは、トレンチ３０の外部のあらゆるポリシ
リコンを取り除き、酸化物層３６の上部以下に導電性ブ
ロック９８の上部表面に凹所を設けることが続く。ポリ
ブロック９８は、もとの場所に不純物を添加され得、あ
るいは注入を用いてそうされ得る。絶縁材料（酸化物）
の層５８は、酸化物層５８が酸化物層３６の上部以下に
凹所を設けるように、例えば、熱酸化によって、あるい
は、ＣＭＰプラナリゼーション処理及び酸化物エッチン
グ処理によって続けられる酸化物蒸着によって、ポリブ
ロック９８上に形成される。結果として生じる構造は図
３Ａに示される。そこでは、狭い／広いトレンチ部分４
２／４４は、より狭い下部ブロック６０とより広い上部
ブロック６２を持つ概ねＴ型の導電性ポリブロック９８
を結果として生じる。
にポリシリコンのような導電性材料を蒸着することによ
って、トレンチ３０内に形成され、その後、トレンチ３
０上のポリシリコンを取り除くためのポリプラナリゼー
ション処理（好ましくはＣＭＰ）が続く。ポリエッチバ
ックステップは、トレンチ３０の外部のあらゆるポリシ
リコンを取り除き、酸化物層３６の上部以下に導電性ブ
ロック９８の上部表面に凹所を設けることが続く。ポリ
ブロック９８は、もとの場所に不純物を添加され得、あ
るいは注入を用いてそうされ得る。絶縁材料（酸化物）
の層５８は、酸化物層５８が酸化物層３６の上部以下に
凹所を設けるように、例えば、熱酸化によって、あるい
は、ＣＭＰプラナリゼーション処理及び酸化物エッチン
グ処理によって続けられる酸化物蒸着によって、ポリブ
ロック９８上に形成される。結果として生じる構造は図
３Ａに示される。そこでは、狭い／広いトレンチ部分４
２／４４は、より狭い下部ブロック６０とより広い上部
ブロック６２を持つ概ねＴ型の導電性ポリブロック９８
を結果として生じる。
【００３４】第２のトレンチ６３は、メモリセルのセッ
ト対間に形成され、次の方法で第１のトレンチ３０に隣
接する。窒化物層２４は、図３Ｂに示されるように、好
ましくは、ポリ層１４及び酸化物層３２の部分を曝すた
めに、等方性エッチング処理を用いて取り除かれる。ポ
リエッチング処理（すなわち、ドライエッチング）は、
ポリ層１４の曝された部分を取り除き、酸化物層１２の
部分を曝すことに続く。酸化物層１２の曝された部分
は、基板１０を曝して、制御された酸化物エッチングを
介して取り除かれる。好ましくは酸化物の絶縁層６４
は、全体構造上に形成され、図３Ｃに示される構造を結
果として生じる。酸化物層３２の上げ部分３４は、層１
４が酸化物層６４と接するポリ層１４の上部に延びる鋭
い端部の形成を結果として生じる。
ト対間に形成され、次の方法で第１のトレンチ３０に隣
接する。窒化物層２４は、図３Ｂに示されるように、好
ましくは、ポリ層１４及び酸化物層３２の部分を曝すた
めに、等方性エッチング処理を用いて取り除かれる。ポ
リエッチング処理（すなわち、ドライエッチング）は、
ポリ層１４の曝された部分を取り除き、酸化物層１２の
部分を曝すことに続く。酸化物層１２の曝された部分
は、基板１０を曝して、制御された酸化物エッチングを
介して取り除かれる。好ましくは酸化物の絶縁層６４
は、全体構造上に形成され、図３Ｃに示される構造を結
果として生じる。酸化物層３２の上げ部分３４は、層１
４が酸化物層６４と接するポリ層１４の上部に延びる鋭
い端部の形成を結果として生じる。
【００３５】コントロールゲートポリブロックは、次の
方法で第２のトレンチ６３に形成される。ポリシリコン
の厚い層が構造上に蒸着され、その後、酸化物層６４の
垂直に向かう部分に対して形成されるポリスペーサ（ブ
ロック）６８を除き、すべての蒸着されたポリシリコン
を取り除く、異方性ポリエッチング処理が続く。ポリブ
ロック６８は、ポリ層１４にすぐ隣接して配置される下
部７０と、鋭い端部６６を含むポリ層１４の部分上に延
伸する上部７２とを有する。ポリブロック６８は、酸化
物層６４及び３２によってポリ層１４から絶縁される。
結果として生じる構造は図３Ｄに示される。
方法で第２のトレンチ６３に形成される。ポリシリコン
の厚い層が構造上に蒸着され、その後、酸化物層６４の
垂直に向かう部分に対して形成されるポリスペーサ（ブ
ロック）６８を除き、すべての蒸着されたポリシリコン
を取り除く、異方性ポリエッチング処理が続く。ポリブ
ロック６８は、ポリ層１４にすぐ隣接して配置される下
部７０と、鋭い端部６６を含むポリ層１４の部分上に延
伸する上部７２とを有する。ポリブロック６８は、酸化
物層６４及び３２によってポリ層１４から絶縁される。
結果として生じる構造は図３Ｄに示される。
【００３６】酸化物エッチングは、酸化物層６４の曝さ
れた部分及び基礎をなす酸化物層５８を取り除き、ポリ
ブロック９８及び基板１０を曝すために、実行される。
好ましくは、ポリブロック９８の上部表面と概ね同じで
あるように、酸化物層３６の上部を同じく取り除く、端
点検出を持つドライエッチング処理が用いられる。酸化
物蒸着処理は、構造上に酸化物層１００を形成し、基板
１０上に酸化物層６４を置き換えることに続く。結果と
して生じる構造は図３Ｅに示される。
れた部分及び基礎をなす酸化物層５８を取り除き、ポリ
ブロック９８及び基板１０を曝すために、実行される。
好ましくは、ポリブロック９８の上部表面と概ね同じで
あるように、酸化物層３６の上部を同じく取り除く、端
点検出を持つドライエッチング処理が用いられる。酸化
物蒸着処理は、構造上に酸化物層１００を形成し、基板
１０上に酸化物層６４を置き換えることに続く。結果と
して生じる構造は図３Ｅに示される。
【００３７】絶縁スペーサ７４は、ポリブロック６８に
隣接して形成され、材料の１以上の層から作られる。好
ましい実施の形態では、絶縁スペーサ７４は、酸化物層
１００の下部と、酸化物層６４上でポリスペーサ６８に
隣接する窒化物スペーサ７８を残して、蒸着された窒化
物を取り除くために（エッチストップとして酸化物層１
００を用いる）、構造上への窒化物の蒸着、その後、異
方性窒化物エッチングによって形成される窒化物スペー
サ７８とを含む合成スペーサである。窒化スペーサ１０
１は、また、図３Ｆに示されるように、導電性ブロック
９８の端部上に形成される。
隣接して形成され、材料の１以上の層から作られる。好
ましい実施の形態では、絶縁スペーサ７４は、酸化物層
１００の下部と、酸化物層６４上でポリスペーサ６８に
隣接する窒化物スペーサ７８を残して、蒸着された窒化
物を取り除くために（エッチストップとして酸化物層１
００を用いる）、構造上への窒化物の蒸着、その後、異
方性窒化物エッチングによって形成される窒化物スペー
サ７８とを含む合成スペーサである。窒化スペーサ１０
１は、また、図３Ｆに示されるように、導電性ブロック
９８の端部上に形成される。
【００３８】イオン注入（例えば、Ｎ＋）は、第１の領
域５０が形成されたのと同じ方法で、基板に第２の領域
（端子）８０を形成するために用いられる。制御された
酸化物エッチングは、ポリブロック９８を曝すために酸
化物層１００の曝された部分を取り除き、基板１０を曝
すために酸化物層６４の曝された部分を取り除くことに
続く。結果として生じる構造は図３Ｇに示される。
域５０が形成されたのと同じ方法で、基板に第２の領域
（端子）８０を形成するために用いられる。制御された
酸化物エッチングは、ポリブロック９８を曝すために酸
化物層１００の曝された部分を取り除き、基板１０を曝
すために酸化物層６４の曝された部分を取り除くことに
続く。結果として生じる構造は図３Ｇに示される。
【００３９】金属化シリコン（シリサイド）の層８２
は、タングステン、コバルト、チタン、ニッケル、白
金、またはモリブデンのような金属を構造上に蒸着する
ことによって、ポリブロック６８とポリブロック９８上
の金属化シリコン８４の層とともに、側壁スペーサ７４
の次に基板１０の上部に形成される。その構造はアニー
ルされ、シリサイド８２を形成するために熱い金属が基
板の曝された上部に流れて浸透し、金属化シリコン８４
を形成するためにポリブロック６８及び９８の曝された
上部に浸透するのを可能にする。残存する構造上に蒸着
された金属は、金属エッチング処理によって取り除かれ
る。基板１０上の金属化シリコン領域８２は、自己整合
シリサイド（すなわち、salicide）と呼ばれ得る。なぜ
ならば、それは、スペーサ７８によって第２の領域８０
に自己整合されるからである。結果として生じる構造は
図３Ｈに示される。
は、タングステン、コバルト、チタン、ニッケル、白
金、またはモリブデンのような金属を構造上に蒸着する
ことによって、ポリブロック６８とポリブロック９８上
の金属化シリコン８４の層とともに、側壁スペーサ７４
の次に基板１０の上部に形成される。その構造はアニー
ルされ、シリサイド８２を形成するために熱い金属が基
板の曝された上部に流れて浸透し、金属化シリコン８４
を形成するためにポリブロック６８及び９８の曝された
上部に浸透するのを可能にする。残存する構造上に蒸着
された金属は、金属エッチング処理によって取り除かれ
る。基板１０上の金属化シリコン領域８２は、自己整合
シリサイド（すなわち、salicide）と呼ばれ得る。なぜ
ならば、それは、スペーサ７８によって第２の領域８０
に自己整合されるからである。結果として生じる構造は
図３Ｈに示される。
【００４０】ＢＰＳＧ８６のようなパッシベーション
は、全体構造をカバーするために用いられる。マスキン
グステップは、シリサイド領域８２上にエッチング領域
を画定するために実行される。ＢＰＳＧ８６は、対をな
すメモリセルの隣接するセット間に形成されるシリサイ
ド領域８２上に理想的に真中に置かれ、それに向けて下
方に延伸するコンタクト孔を作り出すために、マスク領
域に選択的にエッチングされる。コンタクト孔は、接触
導体８８を形成するために、金属蒸着及びプラナリゼー
ションエッチバックによって、導体金属で満たされる。
シリサイド層８２は、導体８８と第２の領域８０の間の
伝導を容易にする。ビット線９０は、メモリセルの縦列
にすべての導体８８をともに接続するために、ＢＰＳＧ
８６上への金属マスキングによって加えられる。最終的
なメモリセル構造は図３Ｉに示される。
は、全体構造をカバーするために用いられる。マスキン
グステップは、シリサイド領域８２上にエッチング領域
を画定するために実行される。ＢＰＳＧ８６は、対をな
すメモリセルの隣接するセット間に形成されるシリサイ
ド領域８２上に理想的に真中に置かれ、それに向けて下
方に延伸するコンタクト孔を作り出すために、マスク領
域に選択的にエッチングされる。コンタクト孔は、接触
導体８８を形成するために、金属蒸着及びプラナリゼー
ションエッチバックによって、導体金属で満たされる。
シリサイド層８２は、導体８８と第２の領域８０の間の
伝導を容易にする。ビット線９０は、メモリセルの縦列
にすべての導体８８をともに接続するために、ＢＰＳＧ
８６上への金属マスキングによって加えられる。最終的
なメモリセル構造は図３Ｉに示される。
【００４１】第１の代わりの実施の形態は、Ｔ型ポリブ
ロック９８のより広い上部６２及びその上に形成される
より高い導電性金属化シリコン層８４のために、ソース
線抵抗の減少を示すが、Ｔ型導電性ブロック９８のより
狭い底部６０のために、メモリセル寸法のより小さいス
ケーリングをまだ提供する。上部６２は、また、（酸化
物層４６／４８を通して下部６０を介し、酸化物層１２
を通して第１の領域５０を介する結合に加えて、）酸化
物層３２／３６を通してポリブロック９８からフローテ
ィングゲート１４までのソース電圧の結合を可能にす
る、フローティングゲート１４上に延びる。したがっ
て、電源電極とフローティングゲートの間の結合係数が
向上される。
ロック９８のより広い上部６２及びその上に形成される
より高い導電性金属化シリコン層８４のために、ソース
線抵抗の減少を示すが、Ｔ型導電性ブロック９８のより
狭い底部６０のために、メモリセル寸法のより小さいス
ケーリングをまだ提供する。上部６２は、また、（酸化
物層４６／４８を通して下部６０を介し、酸化物層１２
を通して第１の領域５０を介する結合に加えて、）酸化
物層３２／３６を通してポリブロック９８からフローテ
ィングゲート１４までのソース電圧の結合を可能にす
る、フローティングゲート１４上に延びる。したがっ
て、電源電極とフローティングゲートの間の結合係数が
向上される。
【００４２】第２の代わりの実施の形態 図４Ａ〜４Ｉは、図２Ｎに示されるものと類似である
が、自己整合接触機構を利用するメモリセルアレイを形
成する第２の代わりの処理を示す。この第２の代わりの
処理は、図２Ｊに示されるような同一の構造で始まる
が、以下のように続く。
が、自己整合接触機構を利用するメモリセルアレイを形
成する第２の代わりの処理を示す。この第２の代わりの
処理は、図２Ｊに示されるような同一の構造で始まる
が、以下のように続く。
【００４３】ポリシリコンのような導電性材料の厚い層
１０２は、図４Ａに示されるように、構造上に蒸着され
る。窒化物の層１０４は、構造上に蒸着され、その後、
窒化物プラナリゼーション処理（例えば、ＣＭＰ）が続
く。窒化物エッチバックステップは、ポリ層１０２の上
げ部分上に窒化物層１０４の部分を取り除くことが続く
が、ポリ層１０２の平坦な側面部分上に窒化物層１０４
の部分を残す。その上に酸化物の層１０６を形成するた
めに、ポリ層１０２の曝された中心部分を酸化する酸化
処理ステップが続く。結果として生じる構造は図４Ｂに
示される。
１０２は、図４Ａに示されるように、構造上に蒸着され
る。窒化物の層１０４は、構造上に蒸着され、その後、
窒化物プラナリゼーション処理（例えば、ＣＭＰ）が続
く。窒化物エッチバックステップは、ポリ層１０２の上
げ部分上に窒化物層１０４の部分を取り除くことが続く
が、ポリ層１０２の平坦な側面部分上に窒化物層１０４
の部分を残す。その上に酸化物の層１０６を形成するた
めに、ポリ層１０２の曝された中心部分を酸化する酸化
処理ステップが続く。結果として生じる構造は図４Ｂに
示される。
【００４４】窒化物層１０４は、窒化物エッチング処理
によって取り除かれる。それは、図４Ｃに示されるよう
に、酸化物層１０６下に直接的にではなくポリ層１０２
の部分を取り除くための異方性ポリエッチング処理によ
って続けられる。
によって取り除かれる。それは、図４Ｃに示されるよう
に、酸化物層１０６下に直接的にではなくポリ層１０２
の部分を取り除くための異方性ポリエッチング処理によ
って続けられる。
【００４５】酸化物蒸着ステップは、構造上に厚い酸化
物層を適用するために実行される。これは、エッチスト
ップとしてポリ層１０２を用いて構造を平坦化するため
に、ＣＭＰのような平坦化酸化物エッチングによって続
けられる。酸化物エッチバックステップが実行され、ポ
リ層１０２のいずれかの側面上に酸化物のブロック１０
８を残す。酸化物層１０６は、また、酸化物平坦化及び
エッチバックステップによって取り除かれ、図４Ｄに示
される構造を結果として生じる。ＣＭＰのような平坦化
ポリエッチングは、図４Ｅに示されるように、エッチス
トップとして酸化物ブロック１０８を用いて実行され
る。これは、酸化物ブロック１０８に隣接するポリブロ
ック１０３を残して、酸化物層６４を曝す、ポリ層１０
２の上部を取り除くために、ＲＩＥのようなポリエッチ
バック処理によって続けられる。ポリブロック１０３
は、ポリ層１４にすぐ隣接して配置される下部７０と、
鋭い端部６６を含むポリ層１４の部分上に延びる上部７
２とを有する。ポリブロック１０３は、酸化物層６４及
び３２によってポリ層１４から絶縁される。酸化物ブロ
ック１０８及び酸化物層３６は、図４Ｆに示されるよう
に、ポリブロック１０３の上部表面上にうまく延びるよ
うに置かれる。
物層を適用するために実行される。これは、エッチスト
ップとしてポリ層１０２を用いて構造を平坦化するため
に、ＣＭＰのような平坦化酸化物エッチングによって続
けられる。酸化物エッチバックステップが実行され、ポ
リ層１０２のいずれかの側面上に酸化物のブロック１０
８を残す。酸化物層１０６は、また、酸化物平坦化及び
エッチバックステップによって取り除かれ、図４Ｄに示
される構造を結果として生じる。ＣＭＰのような平坦化
ポリエッチングは、図４Ｅに示されるように、エッチス
トップとして酸化物ブロック１０８を用いて実行され
る。これは、酸化物ブロック１０８に隣接するポリブロ
ック１０３を残して、酸化物層６４を曝す、ポリ層１０
２の上部を取り除くために、ＲＩＥのようなポリエッチ
バック処理によって続けられる。ポリブロック１０３
は、ポリ層１４にすぐ隣接して配置される下部７０と、
鋭い端部６６を含むポリ層１４の部分上に延びる上部７
２とを有する。ポリブロック１０３は、酸化物層６４及
び３２によってポリ層１４から絶縁される。酸化物ブロ
ック１０８及び酸化物層３６は、図４Ｆに示されるよう
に、ポリブロック１０３の上部表面上にうまく延びるよ
うに置かれる。
【００４６】任意の注入ステップは、曝されたポリブロ
ック１０３に不純物を添加するために実行され得る。金
属蒸着ステップは、タングステン、コバルト、チタン、
ニッケル、白金、またはモリブデンのような金属を構造
上に蒸着するために、実行される。その構造はアニール
され、熱い金属が、その上に金属化シリコン８４の導電
層を形成するために、ポリブロック１０３の曝された上
部に流れて浸透するのを可能にする。残存する構造上に
蒸着された金属は、金属エッチング処理によって取り除
かれる。金属化シリコン層８４は、自己整合と呼ばれ得
る。なぜならば、それは、酸化物層６４及び酸化物ブロ
ック１０８によってポリブロック１０３に自己整合され
るからである。保護する窒化物層１１０は、次の方法
で、ポリブロック１０３上で酸化物ブロック１０８間に
形成される。窒化物が構造上に蒸着され、窒化物層１１
０が酸化物ブロック１０８と同じ高さであるように、エ
ッチングストップ層として用いられる酸化物ブロック１
０８で、ＣＭＰのような平坦化窒化物エッチングが続
く。窒化物層１１０は、酸化物ブロック１０８によって
ポリブロック１０３に自己整合される。結果として生じ
る構造は図４Ｇに示される。
ック１０３に不純物を添加するために実行され得る。金
属蒸着ステップは、タングステン、コバルト、チタン、
ニッケル、白金、またはモリブデンのような金属を構造
上に蒸着するために、実行される。その構造はアニール
され、熱い金属が、その上に金属化シリコン８４の導電
層を形成するために、ポリブロック１０３の曝された上
部に流れて浸透するのを可能にする。残存する構造上に
蒸着された金属は、金属エッチング処理によって取り除
かれる。金属化シリコン層８４は、自己整合と呼ばれ得
る。なぜならば、それは、酸化物層６４及び酸化物ブロ
ック１０８によってポリブロック１０３に自己整合され
るからである。保護する窒化物層１１０は、次の方法
で、ポリブロック１０３上で酸化物ブロック１０８間に
形成される。窒化物が構造上に蒸着され、窒化物層１１
０が酸化物ブロック１０８と同じ高さであるように、エ
ッチングストップ層として用いられる酸化物ブロック１
０８で、ＣＭＰのような平坦化窒化物エッチングが続
く。窒化物層１１０は、酸化物ブロック１０８によって
ポリブロック１０３に自己整合される。結果として生じ
る構造は図４Ｇに示される。
【００４７】酸化物エッチングは、図４Ｈに示されるよ
うに、酸化物ブロック１０８と酸化物層６４の曝された
部分を取り除くために続く。絶縁スペーサ７４は、ポリ
ブロック１０３に隣接して形成され、材料の１以上の層
から作られる。好ましい実施の形態では、絶縁スペーサ
７４は、酸化物の薄い層７６を最初に蒸着することによ
って材料の２つの層から作られ、構造上への窒化物の蒸
着が続く。異方性窒化物エッチングは、窒化物スペーサ
７８を残して、蒸着された窒化物を取り除くために実行
される。イオン注入（例えば、Ｎ＋）は、第１の領域５
０が形成されたのと同じ方法で、基板に第２の領域（端
子）８０を形成するために用いられる。酸化物層７６の
曝された部分を取り除く酸化物エッチングが続く。金属
化シリコン（シリサイド）の層８２は、タングステン、
コバルト、チタン、ニッケル、白金、又はモリブデンの
ような金属を構造上に蒸着することによって、側壁スペ
ーサ７４の次に基板１０の上部に形成される。その構造
はアニールされ、シリサイド領域８２を形成するため
に、熱い金属が基板１０の曝された上部に流れて浸透す
るのを可能にする。構造上に蒸着された残存する金属
は、金属エッチング処理によって取り除かれる。基板１
０上の金属化シリコン領域８２は、自己整合シリサイド
（すなわち、salicide）と呼ばれ得る。なぜならば、そ
れは、スペーサ７８によって第２の領域８０に自己整合
されるからである。結果として生じる構造は図４Ｉに示
される。
うに、酸化物ブロック１０８と酸化物層６４の曝された
部分を取り除くために続く。絶縁スペーサ７４は、ポリ
ブロック１０３に隣接して形成され、材料の１以上の層
から作られる。好ましい実施の形態では、絶縁スペーサ
７４は、酸化物の薄い層７６を最初に蒸着することによ
って材料の２つの層から作られ、構造上への窒化物の蒸
着が続く。異方性窒化物エッチングは、窒化物スペーサ
７８を残して、蒸着された窒化物を取り除くために実行
される。イオン注入（例えば、Ｎ＋）は、第１の領域５
０が形成されたのと同じ方法で、基板に第２の領域（端
子）８０を形成するために用いられる。酸化物層７６の
曝された部分を取り除く酸化物エッチングが続く。金属
化シリコン（シリサイド）の層８２は、タングステン、
コバルト、チタン、ニッケル、白金、又はモリブデンの
ような金属を構造上に蒸着することによって、側壁スペ
ーサ７４の次に基板１０の上部に形成される。その構造
はアニールされ、シリサイド領域８２を形成するため
に、熱い金属が基板１０の曝された上部に流れて浸透す
るのを可能にする。構造上に蒸着された残存する金属
は、金属エッチング処理によって取り除かれる。基板１
０上の金属化シリコン領域８２は、自己整合シリサイド
（すなわち、salicide）と呼ばれ得る。なぜならば、そ
れは、スペーサ７８によって第２の領域８０に自己整合
されるからである。結果として生じる構造は図４Ｉに示
される。
【００４８】ＢＰＳＧ８６のようなパッシベーション
は、全体構造をカバーするために用いられる。マスキン
グステップは、salicide領域８２上にエッチング領域を
画定するために実行される。ＢＰＳＧ８６は、対をなす
メモリセルの隣接するセット間に形成されるsalicide領
域８２上に理想的に真中に置かれ、それより広いコンタ
クト孔を作り出すために、マスク領域に選択的にエッチ
ングされる。窒化物層１１０は、ポリブロック１０３及
び金属化シリコン８４をこのエッチング処理から保護す
るのに役立つ。コンタクト孔は、金属蒸着及びプラナリ
ゼーションエッチバックによって、導体金属で満たされ
る。それによって、対をなすメモリセルの隣接するセッ
トの窒化物スペーサ７８間の全体領域は、窒化物スペー
サ７８（すなわち、自己整合接触機構、又はＳＡＣ）に
よってsalicide領域８２に自己整合される接触導体８８
を形成するために、蒸着金属で満たされる。salicide層
８２は、導体８８と第２の領域８０の間の伝導を容易に
する。ビット線９０は、メモリセルの縦列にすべての導
体８８をともに接続するために、ＢＰＳＧ８６上への金
属マスキングによって加えられる。最終的なメモリセル
構造は図４Ｊに示される。
は、全体構造をカバーするために用いられる。マスキン
グステップは、salicide領域８２上にエッチング領域を
画定するために実行される。ＢＰＳＧ８６は、対をなす
メモリセルの隣接するセット間に形成されるsalicide領
域８２上に理想的に真中に置かれ、それより広いコンタ
クト孔を作り出すために、マスク領域に選択的にエッチ
ングされる。窒化物層１１０は、ポリブロック１０３及
び金属化シリコン８４をこのエッチング処理から保護す
るのに役立つ。コンタクト孔は、金属蒸着及びプラナリ
ゼーションエッチバックによって、導体金属で満たされ
る。それによって、対をなすメモリセルの隣接するセッ
トの窒化物スペーサ７８間の全体領域は、窒化物スペー
サ７８（すなわち、自己整合接触機構、又はＳＡＣ）に
よってsalicide領域８２に自己整合される接触導体８８
を形成するために、蒸着金属で満たされる。salicide層
８２は、導体８８と第２の領域８０の間の伝導を容易に
する。ビット線９０は、メモリセルの縦列にすべての導
体８８をともに接続するために、ＢＰＳＧ８６上への金
属マスキングによって加えられる。最終的なメモリセル
構造は図４Ｊに示される。
【００４９】自己整合接触機構（ＳＡＣ）は、対をなす
メモリセルの隣接するセット間の最小の間隔要求におい
て、重要な制限を取り除く。特に、図４Ｊが、salicide
領域８２上に完全に真中に置かれる接触領域（及び、従
って導体８８）を示すが、実際には、salicide領域８２
に関して幾らかの望ましくない水平シフトなしに、コン
タクト孔を形成することは非常に困難である。ＢＰＳＧ
形成の前に構造上に窒化物の保護層がない非自己整合接
触機構では、接触８８が金属化シリコン８４及びポリブ
ロック１０３上でシフトされ、形成されるならば、電気
ショートが起こり得る。非自己整合接触機構での電気シ
ョートを防ぐために、コンタクト孔は、接触領域の最大
可能シフトと同じように、窒化物スペーサ７８から十分
に離れて形成されなければならない。それらは、窒化物
スペーサ７８又はその向こうに延伸しない。勿論、これ
は、対をなすミラーセルの隣接するセット間の十分な許
容距離を提供するために、スペーサ７８間の最小距離で
の制約を示す。
メモリセルの隣接するセット間の最小の間隔要求におい
て、重要な制限を取り除く。特に、図４Ｊが、salicide
領域８２上に完全に真中に置かれる接触領域（及び、従
って導体８８）を示すが、実際には、salicide領域８２
に関して幾らかの望ましくない水平シフトなしに、コン
タクト孔を形成することは非常に困難である。ＢＰＳＧ
形成の前に構造上に窒化物の保護層がない非自己整合接
触機構では、接触８８が金属化シリコン８４及びポリブ
ロック１０３上でシフトされ、形成されるならば、電気
ショートが起こり得る。非自己整合接触機構での電気シ
ョートを防ぐために、コンタクト孔は、接触領域の最大
可能シフトと同じように、窒化物スペーサ７８から十分
に離れて形成されなければならない。それらは、窒化物
スペーサ７８又はその向こうに延伸しない。勿論、これ
は、対をなすミラーセルの隣接するセット間の十分な許
容距離を提供するために、スペーサ７８間の最小距離で
の制約を示す。
【００５０】本発明のＳＡＣ方法は、ＢＰＳＧの下で材
料の保護層（窒化物層１１０）を用いることによって、
この制約を排除する。この保護層では、コンタクト孔
は、形成中コンタクト孔の十分な水平シフトがあるとし
ても、salicide領域８２でコンタクト孔の部分的重複が
あるのを保証するために、十分な幅でＢＰＳＧに形成さ
れる。窒化物層１１０は、接触の部分８８が、それらの
間にあらゆるショートなく、ポリブロック１０３又は金
属化シリコン層８４上に形成されることを可能にする。
広いコンタクト孔は、接触８８がスペーサ７８間の非常
に狭いスペースを完全に満たし、salicide領域８２で良
く電気接触することを保証する。したがって、スペーサ
７８間の接触領域の幅は最小にされ得、スペーサ７８間
のスペースを満たすことによって、接触不良を防ぐが、
全体的セル寸法のスケーリングダウンを可能にする。
料の保護層（窒化物層１１０）を用いることによって、
この制約を排除する。この保護層では、コンタクト孔
は、形成中コンタクト孔の十分な水平シフトがあるとし
ても、salicide領域８２でコンタクト孔の部分的重複が
あるのを保証するために、十分な幅でＢＰＳＧに形成さ
れる。窒化物層１１０は、接触の部分８８が、それらの
間にあらゆるショートなく、ポリブロック１０３又は金
属化シリコン層８４上に形成されることを可能にする。
広いコンタクト孔は、接触８８がスペーサ７８間の非常
に狭いスペースを完全に満たし、salicide領域８２で良
く電気接触することを保証する。したがって、スペーサ
７８間の接触領域の幅は最小にされ得、スペーサ７８間
のスペースを満たすことによって、接触不良を防ぐが、
全体的セル寸法のスケーリングダウンを可能にする。
【００５１】第２の代わりの実施の形態は、コントロー
ルゲート１０３がフローティングゲート１４上に突き出
た部分７２と、スペーサ７４の形成及び自己整合導体８
８の形成を容易にし、同様に、salicide領域８２の自己
整合形成を容易にする平坦な対向表面とで十分に直角に
形作られるというさらなる利点を有する。
ルゲート１０３がフローティングゲート１４上に突き出
た部分７２と、スペーサ７４の形成及び自己整合導体８
８の形成を容易にし、同様に、salicide領域８２の自己
整合形成を容易にする平坦な対向表面とで十分に直角に
形作られるというさらなる利点を有する。
【００５２】第３の代わりの実施の形態 図５Ａ〜５Ｋは、図３Ｉに示されるものと類似である
が、自己整合接触機構を利用するメモリセルアレイを形
成する第３の代わりの処理を示す。この第３の代わりの
処理は、図３Ｃに示されるような同一の構造で始まる
が、以下のように続く。
が、自己整合接触機構を利用するメモリセルアレイを形
成する第３の代わりの処理を示す。この第３の代わりの
処理は、図３Ｃに示されるような同一の構造で始まる
が、以下のように続く。
【００５３】ポリシリコンのような導電性材料の厚い層
１０２は、図５Ａに示されるように、構造上に蒸着され
る。窒化物の層１０４が構造上に蒸着され、その後、窒
化物プラナリゼーション処理（例えば、ＣＭＰ）が続
く。窒化物エッチバックステップは、ポリ層１０２の上
げ部分上に窒化物層１０４の部分を取り除くことが続く
が、ポリ層１０２の平坦な側面部分上に窒化物層１０４
の部分を残す。その上に酸化物の層１０６を形成するた
めに、ポリ層１０２の曝された中心部分を酸化する酸化
処理ステップが続く。結果として生じる構造は図５Ｂに
示される。
１０２は、図５Ａに示されるように、構造上に蒸着され
る。窒化物の層１０４が構造上に蒸着され、その後、窒
化物プラナリゼーション処理（例えば、ＣＭＰ）が続
く。窒化物エッチバックステップは、ポリ層１０２の上
げ部分上に窒化物層１０４の部分を取り除くことが続く
が、ポリ層１０２の平坦な側面部分上に窒化物層１０４
の部分を残す。その上に酸化物の層１０６を形成するた
めに、ポリ層１０２の曝された中心部分を酸化する酸化
処理ステップが続く。結果として生じる構造は図５Ｂに
示される。
【００５４】窒化物層１０４は、窒化物エッチング処理
によって取り除かれ、その後、図５Ｃに示されるよう
に、酸化物層１０６下に直接的にではなくポリ層１０２
のこれらの部分を取り除くための異方性ポリエッチング
処理が続く。
によって取り除かれ、その後、図５Ｃに示されるよう
に、酸化物層１０６下に直接的にではなくポリ層１０２
のこれらの部分を取り除くための異方性ポリエッチング
処理が続く。
【００５５】酸化物蒸着ステップは、構造上に厚い酸化
物層を適用するために実行される。これは、エッチスト
ップとしてポリ層１０２を用いて構造を平坦化するため
に、ＣＭＰのような平坦化酸化物エッチングによって続
けられる。酸化物エッチバックステップが実行され、ポ
リ層１０２のいずれかの側面上に酸化物のブロック１０
８を残す。酸化物層１０６は、また、酸化物平坦化及び
エッチバックステップによって取り除かれる。窒化物蒸
着ステップは、構造上の窒化物層に適用するために実行
される。これは、エッチストップとしてポリ層１０２を
用いて構造を平坦化するために、ＣＭＰのような平坦化
窒化物エッチングによって続けられる。窒化物エッチバ
ックステップが実行され、酸化物ブロック１０８上に窒
化物層１０９を残す。結果として生じる構造は図５Ｄに
示される。
物層を適用するために実行される。これは、エッチスト
ップとしてポリ層１０２を用いて構造を平坦化するため
に、ＣＭＰのような平坦化酸化物エッチングによって続
けられる。酸化物エッチバックステップが実行され、ポ
リ層１０２のいずれかの側面上に酸化物のブロック１０
８を残す。酸化物層１０６は、また、酸化物平坦化及び
エッチバックステップによって取り除かれる。窒化物蒸
着ステップは、構造上の窒化物層に適用するために実行
される。これは、エッチストップとしてポリ層１０２を
用いて構造を平坦化するために、ＣＭＰのような平坦化
窒化物エッチングによって続けられる。窒化物エッチバ
ックステップが実行され、酸化物ブロック１０８上に窒
化物層１０９を残す。結果として生じる構造は図５Ｄに
示される。
【００５６】ＣＭＰのような平坦化ポリエッチングは、
図５Ｅに示されるように、エッチストップとして窒化物
層１０９を用いて実行される。これは、酸化物ブロック
１０８に隣接するポリブロック１０３をちょうど残し
て、酸化物層６４を曝す、ポリ層１０２の上部を取り除
くために、ＲＩＥのようなポリエッチバック処理によっ
て続けられる。ポリブロック１０３は、ポリ層１４にす
ぐ隣接して配置される下部７０と、鋭い端部６６を含む
ポリ層１４の部分上に延びる上部７２とを有する。ポリ
ブロック１０３は、酸化物層６４及び３２によってポリ
層１４から絶縁される。酸化物ブロック１０８及び酸化
物層３６は、図５Ｆに示されるように、ポリブロック１
０３の上部表面上にうまく延びるように置かれる。
図５Ｅに示されるように、エッチストップとして窒化物
層１０９を用いて実行される。これは、酸化物ブロック
１０８に隣接するポリブロック１０３をちょうど残し
て、酸化物層６４を曝す、ポリ層１０２の上部を取り除
くために、ＲＩＥのようなポリエッチバック処理によっ
て続けられる。ポリブロック１０３は、ポリ層１４にす
ぐ隣接して配置される下部７０と、鋭い端部６６を含む
ポリ層１４の部分上に延びる上部７２とを有する。ポリ
ブロック１０３は、酸化物層６４及び３２によってポリ
層１４から絶縁される。酸化物ブロック１０８及び酸化
物層３６は、図５Ｆに示されるように、ポリブロック１
０３の上部表面上にうまく延びるように置かれる。
【００５７】制御された酸化物エッチングは、酸化物層
６４の曝された水平部分及び基礎をなす酸化物層５８を
取り除き、ポリブロック９８を曝すために実行される。
好ましくは、図５Ｇに示されるように、酸化物層３６の
上部を同じく取り除く、端点検出を持つドライエッチン
グ処理が用いられる。
６４の曝された水平部分及び基礎をなす酸化物層５８を
取り除き、ポリブロック９８を曝すために実行される。
好ましくは、図５Ｇに示されるように、酸化物層３６の
上部を同じく取り除く、端点検出を持つドライエッチン
グ処理が用いられる。
【００５８】任意の注入ステップは、曝されたポリブロ
ック１０３に不純物を添加するために実行され得る。金
属蒸着ステップは、タングステン、コバルト、チタン、
ニッケル、白金、又はモリブデンのような金属を構造上
に蒸着するために、実行される。その構造はアニールさ
れ、熱い金属が、その上に金属化シリコン８４の導電層
を形成するために、ポリブロック１０３及び９８の曝さ
れた上部に流れて浸透するのを可能にする。残存する構
造上に蒸着された金属は、金属エッチング処理によって
取り除かれる。金属化シリコン層８４は、自己整合と呼
ばれ得る。なぜならば、それは、酸化物層６４及び酸化
物ブロック１０８によってポリブロック１０３に自己整
合されるからである。保護する窒化物層１１０は、次の
方法で、ポリブロック１０３上で酸化物ブロック１０８
間に形成される。窒化物が構造上に蒸着され、窒化物層
１１０が酸化物ブロック１０８と同じ高さであるよう
に、エッチングストップ層として用いられる酸化物ブロ
ック１０８で、ＣＭＰのような平坦化窒化物エッチング
が続く。窒化物層１０９は、この処理によって同様に取
り除かれる。窒化物層１１０は、酸化物ブロック１０８
によってポリブロック１０３に自己整合される。結果と
して生じる構造は図５Ｈに示される。
ック１０３に不純物を添加するために実行され得る。金
属蒸着ステップは、タングステン、コバルト、チタン、
ニッケル、白金、又はモリブデンのような金属を構造上
に蒸着するために、実行される。その構造はアニールさ
れ、熱い金属が、その上に金属化シリコン８４の導電層
を形成するために、ポリブロック１０３及び９８の曝さ
れた上部に流れて浸透するのを可能にする。残存する構
造上に蒸着された金属は、金属エッチング処理によって
取り除かれる。金属化シリコン層８４は、自己整合と呼
ばれ得る。なぜならば、それは、酸化物層６４及び酸化
物ブロック１０８によってポリブロック１０３に自己整
合されるからである。保護する窒化物層１１０は、次の
方法で、ポリブロック１０３上で酸化物ブロック１０８
間に形成される。窒化物が構造上に蒸着され、窒化物層
１１０が酸化物ブロック１０８と同じ高さであるよう
に、エッチングストップ層として用いられる酸化物ブロ
ック１０８で、ＣＭＰのような平坦化窒化物エッチング
が続く。窒化物層１０９は、この処理によって同様に取
り除かれる。窒化物層１１０は、酸化物ブロック１０８
によってポリブロック１０３に自己整合される。結果と
して生じる構造は図５Ｈに示される。
【００５９】酸化物エッチングは、図５Ｉに示されるよ
うに、酸化物ブロック１０８と酸化物層６４の曝された
部分とを取り除くために続く。絶縁スペーサ７４は、ポ
リブロック１０３に隣接して形成され、材料の１以上の
層から作られる。好ましい実施の形態では、絶縁スペー
サ７４は、酸化物の薄い層７６を最初に蒸着することに
よって材料の２つの層から作られ、その後、構造上への
窒化物の蒸着が続く。異方性窒化物エッチングは、窒化
物スペーサ７８を除いて、蒸着された窒化物を取り除く
ためのエッチストップとして酸化物層７６を用いて実行
される。イオン注入（例えば、Ｎ＋）は、第１の領域５
０が形成されたのと同じ方法で、基板に第２の領域（端
子）８０を形成するために用いられる。酸化物層７６の
曝された部分を取り除く酸化物エッチングが続く。金属
化シリコン（シリサイド）の層８２は、タングステン、
コバルト、チタン、ニッケル、白金、又はモリブデンの
ような金属を構造上に蒸着することによって、側壁スペ
ーサ７４の次に基板１０の上部に形成される。その構造
はアニールされ、シリサイド領域８２を形成するため
に、熱い金属が基板１０の曝された上部に流れて浸透す
るのを可能にする。構造上に蒸着された残存する金属
は、金属エッチング処理によって取り除かれる。基板１
０上の金属化シリコン領域８２は、自己整合シリサイド
（すなわち、salicide）と呼ばれ得る。なぜならば、そ
れは、スペーサ７８によって第２の領域８０に自己整合
されるからである。結果として生じる構造は図５Ｊに示
される。
うに、酸化物ブロック１０８と酸化物層６４の曝された
部分とを取り除くために続く。絶縁スペーサ７４は、ポ
リブロック１０３に隣接して形成され、材料の１以上の
層から作られる。好ましい実施の形態では、絶縁スペー
サ７４は、酸化物の薄い層７６を最初に蒸着することに
よって材料の２つの層から作られ、その後、構造上への
窒化物の蒸着が続く。異方性窒化物エッチングは、窒化
物スペーサ７８を除いて、蒸着された窒化物を取り除く
ためのエッチストップとして酸化物層７６を用いて実行
される。イオン注入（例えば、Ｎ＋）は、第１の領域５
０が形成されたのと同じ方法で、基板に第２の領域（端
子）８０を形成するために用いられる。酸化物層７６の
曝された部分を取り除く酸化物エッチングが続く。金属
化シリコン（シリサイド）の層８２は、タングステン、
コバルト、チタン、ニッケル、白金、又はモリブデンの
ような金属を構造上に蒸着することによって、側壁スペ
ーサ７４の次に基板１０の上部に形成される。その構造
はアニールされ、シリサイド領域８２を形成するため
に、熱い金属が基板１０の曝された上部に流れて浸透す
るのを可能にする。構造上に蒸着された残存する金属
は、金属エッチング処理によって取り除かれる。基板１
０上の金属化シリコン領域８２は、自己整合シリサイド
（すなわち、salicide）と呼ばれ得る。なぜならば、そ
れは、スペーサ７８によって第２の領域８０に自己整合
されるからである。結果として生じる構造は図５Ｊに示
される。
【００６０】ＢＰＳＧ８６のようなパッシベーション
は、全体構造をカバーするために用いられる。マスキン
グステップは、salicide領域８２上にエッチング領域を
画定するために実行される。ＢＰＳＧ８６は、対をなす
メモリセルの隣接するセット間に形成されるsalicide領
域８２上に理想的に真中に置かれ、それより広いコンタ
クト孔を作り出すために、マスク領域に選択的にエッチ
ングされる。窒化物層１１０は、ポリブロック１０３及
び金属化シリコン層８４をこのエッチング処理から保護
するのに役立つ。コンタクト孔は、金属蒸着及びプラナ
リゼーションエッチバックによって、導体金属で満たさ
れる。それによって、対をなすメモリセルの隣接するセ
ットの窒化物スペーサ７８間の全体領域は、窒化物スペ
ーサ７８（すなわち、自己整合接触機構、又はＳＡＣ）
によってsalicide領域８２に自己整合される接触導体８
８を形成するために、蒸着金属で満たされる。salicide
層８２は、導体８８と第２の領域８０の間の伝導を容易
にする。ビット線９０は、メモリセルの縦列にすべての
導体８８をともに接続するために、ＢＰＳＧ８６上への
金属マスキングによって加えられる。最終的なメモリセ
ル構造は図５Ｋに示される。
は、全体構造をカバーするために用いられる。マスキン
グステップは、salicide領域８２上にエッチング領域を
画定するために実行される。ＢＰＳＧ８６は、対をなす
メモリセルの隣接するセット間に形成されるsalicide領
域８２上に理想的に真中に置かれ、それより広いコンタ
クト孔を作り出すために、マスク領域に選択的にエッチ
ングされる。窒化物層１１０は、ポリブロック１０３及
び金属化シリコン層８４をこのエッチング処理から保護
するのに役立つ。コンタクト孔は、金属蒸着及びプラナ
リゼーションエッチバックによって、導体金属で満たさ
れる。それによって、対をなすメモリセルの隣接するセ
ットの窒化物スペーサ７８間の全体領域は、窒化物スペ
ーサ７８（すなわち、自己整合接触機構、又はＳＡＣ）
によってsalicide領域８２に自己整合される接触導体８
８を形成するために、蒸着金属で満たされる。salicide
層８２は、導体８８と第２の領域８０の間の伝導を容易
にする。ビット線９０は、メモリセルの縦列にすべての
導体８８をともに接続するために、ＢＰＳＧ８６上への
金属マスキングによって加えられる。最終的なメモリセ
ル構造は図５Ｋに示される。
【００６１】第３の代わりの実施の形態は、第１の代わ
りの実施の形態の利点とＳＡＣの利点を兼ね備える利点
を有する。
りの実施の形態の利点とＳＡＣの利点を兼ね備える利点
を有する。
【００６２】本発明は、上述のここで示された実施の形
態に制限されず、添付された特許請求の範囲に属するあ
らゆるすべてのバリエーションを含むものと理解された
い。例えば、前述の方法がメモリセルを形成するために
用いられる導電性材料として適当に不純物を添加された
ポリシリコンの使用を記述するけれども、あらゆる適当
な導電性材料が使用され得ることは、当業者にとって明
白である。それに加えて、あらゆる適当な絶縁体が、二
酸化ケイ素あるいは窒化ケイ素の代わりに用いられ得
る。さらに、エッチング特性が二酸化ケイ素（あるいは
あらゆる絶縁体）及びポリシリコン（あるいはあらゆる
導体）と異なる適当な材料が、窒化ケイ素の代わりに用
いられ得る。さらに、特許請求の範囲から明白なよう
に、すべての方法ステップが示されあるいは要求される
正確な順序で実行される必要はなく、むしろ、本発明の
メモリセルの適切な形成を可能にするあらゆる順序で実
行される。最後に、第１のトレンチ上部及び下部は、対
称である必要はないが、むしろ、第１のトレンチは、そ
の中に形成されるソース線がフローティングゲートに隣
接して蒸着される第１の部分と、フローティングゲート
上に蒸着される第２の部分とを有するように、その側壁
にくぼみを有することのみが必要である。
態に制限されず、添付された特許請求の範囲に属するあ
らゆるすべてのバリエーションを含むものと理解された
い。例えば、前述の方法がメモリセルを形成するために
用いられる導電性材料として適当に不純物を添加された
ポリシリコンの使用を記述するけれども、あらゆる適当
な導電性材料が使用され得ることは、当業者にとって明
白である。それに加えて、あらゆる適当な絶縁体が、二
酸化ケイ素あるいは窒化ケイ素の代わりに用いられ得
る。さらに、エッチング特性が二酸化ケイ素（あるいは
あらゆる絶縁体）及びポリシリコン（あるいはあらゆる
導体）と異なる適当な材料が、窒化ケイ素の代わりに用
いられ得る。さらに、特許請求の範囲から明白なよう
に、すべての方法ステップが示されあるいは要求される
正確な順序で実行される必要はなく、むしろ、本発明の
メモリセルの適切な形成を可能にするあらゆる順序で実
行される。最後に、第１のトレンチ上部及び下部は、対
称である必要はないが、むしろ、第１のトレンチは、そ
の中に形成されるソース線がフローティングゲートに隣
接して蒸着される第１の部分と、フローティングゲート
上に蒸着される第２の部分とを有するように、その側壁
にくぼみを有することのみが必要である。
【図１】図１Ａは、絶縁領域を形成するために、本発明
の方法の第１のステップで用いられる半導体基板の平面
図である。図１Ｂは、ライン１−１に沿って取られる断
面図である。図１Ｃは、その中に絶縁領域を形成され
る、図１Ｂの構造の処理における次のステップの平面図
である。図１Ｄは、その構造に形成される絶縁ストライ
プを示す、ライン１−１に沿って取られる図１Ｃの構造
の断面図である。図１Ｅは、半導体基板に形成される２
つのタイプの絶縁領域、ＬＯＣＯＳ又は浅いトレンチを
示す、ライン１−１に沿って取られる図１Ｃの構造の断
面図である。
の方法の第１のステップで用いられる半導体基板の平面
図である。図１Ｂは、ライン１−１に沿って取られる断
面図である。図１Ｃは、その中に絶縁領域を形成され
る、図１Ｂの構造の処理における次のステップの平面図
である。図１Ｄは、その構造に形成される絶縁ストライ
プを示す、ライン１−１に沿って取られる図１Ｃの構造
の断面図である。図１Ｅは、半導体基板に形成される２
つのタイプの絶縁領域、ＬＯＣＯＳ又は浅いトレンチを
示す、ライン１−１に沿って取られる図１Ｃの構造の断
面図である。
【図２】図２Ａ〜２Ｎは、スプリットゲートタイプのフ
ローティングメモリセルの不揮発性メモリアレイの形成
において、図１Ｃに示される構造の処理における次のス
テップを連続的に示す、図１Ｃのライン２−２に沿って
取られる断面図である。図２Ｏは、スプリットゲートタ
イプのフローティングメモリセルの不揮発性メモリアレ
イの形成において、活性領域の端子への横列線とビット
線の配線を示す平面図である。
ローティングメモリセルの不揮発性メモリアレイの形成
において、図１Ｃに示される構造の処理における次のス
テップを連続的に示す、図１Ｃのライン２−２に沿って
取られる断面図である。図２Ｏは、スプリットゲートタ
イプのフローティングメモリセルの不揮発性メモリアレ
イの形成において、活性領域の端子への横列線とビット
線の配線を示す平面図である。
【図３】図３Ａ〜３Ｉは、スプリットゲートタイプのフ
ローティングメモリセルの不揮発性メモリアレイの形成
において、図１Ｃに示される構造の第１の代わりの処理
におけるステップを連続的に示す、図１Ｃのライン２−
２に沿って取られる断面図である。
ローティングメモリセルの不揮発性メモリアレイの形成
において、図１Ｃに示される構造の第１の代わりの処理
におけるステップを連続的に示す、図１Ｃのライン２−
２に沿って取られる断面図である。
【図４】図４Ａ〜４Ｊは、スプリットゲートタイプのフ
ローティングメモリセルの不揮発性メモリアレイの形成
において、図１Ｃに示される構造の第２の代わりの処理
を連続的に示す、図１Ｃのライン２−２に沿って取られ
る断面図である。
ローティングメモリセルの不揮発性メモリアレイの形成
において、図１Ｃに示される構造の第２の代わりの処理
を連続的に示す、図１Ｃのライン２−２に沿って取られ
る断面図である。
【図５】図５Ａ〜５Ｋは、スプリットゲートタイプのフ
ローティングメモリセルの不揮発性メモリアレイの形成
において、図１Ｃに示される構造の第３の代わりの処理
を連続的に示す、図１Ｃのライン２−２に沿って取られ
る断面図である。
ローティングメモリセルの不揮発性メモリアレイの形成
において、図１Ｃに示される構造の第３の代わりの処理
を連続的に示す、図１Ｃのライン２−２に沿って取られ
る断面図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年２月１４日（２００２．２．１
４）
４）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図２Ｍ】
【図２Ｎ】
【図２Ｏ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図４Ｊ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図５Ｉ】
【図５Ｊ】
【図５Ｋ】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年２月１４日（２００２．２．１
４）
４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】図１Ａは、絶縁領域を形成するために、本発明
の方法の第１のステップで用いられる半導体基板の平面
図である。図１Ｂは、ライン１−１に沿って取られる断
面図である。図１Ｃは、その中に絶縁領域を形成され
る、図１Ｂの構造の処理における次のステップの平面図
である。図１Ｄは、その構造に形成される絶縁ストライ
プを示す、ライン１−１に沿って取られる図１Ｃの構造
の断面図である。図１Ｅは、半導体基板に形成される２
つのタイプの絶縁領域、ＬＯＣＯＳ又は浅いトレンチを
示す、ライン１−１に沿って取られる図１Ｃの構造の断
面図である。
の方法の第１のステップで用いられる半導体基板の平面
図である。図１Ｂは、ライン１−１に沿って取られる断
面図である。図１Ｃは、その中に絶縁領域を形成され
る、図１Ｂの構造の処理における次のステップの平面図
である。図１Ｄは、その構造に形成される絶縁ストライ
プを示す、ライン１−１に沿って取られる図１Ｃの構造
の断面図である。図１Ｅは、半導体基板に形成される２
つのタイプの絶縁領域、ＬＯＣＯＳ又は浅いトレンチを
示す、ライン１−１に沿って取られる図１Ｃの構造の断
面図である。
【図２Ａ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
【図２Ｂ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
【図２Ｃ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
【図２Ｄ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
【図２Ｅ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
【図２Ｆ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
【図２Ｇ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
【図２Ｈ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
【図２Ｉ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
【図２Ｊ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
【図２Ｋ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
【図２Ｌ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
【図２Ｍ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
【図２Ｎ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の処理における次のステップを連続的
に示す、図１Ｃのライン２−２に沿って取られる断面図
である。
【図２Ｏ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、活性
領域の端子への横列線とビット線の配線を示す平面図で
ある。
モリセルの不揮発性メモリアレイの形成において、活性
領域の端子への横列線とビット線の配線を示す平面図で
ある。
【図３Ａ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
【図３Ｂ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
【図３Ｃ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
【図３Ｄ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
【図３Ｅ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
【図３Ｆ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
【図３Ｇ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
【図３Ｈ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
【図３Ｉ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第１の代わりの処理におけるステッ
プを連続的に示す、図１Ｃのライン２−２に沿って取ら
れる断面図である。
【図４Ａ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図４Ｂ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図４Ｃ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図４Ｄ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図４Ｅ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図４Ｆ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図４Ｇ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図４Ｈ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図４Ｉ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図４Ｊ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第２の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図５Ａ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図５Ｂ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図５Ｃ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図５Ｄ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図５Ｅ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図５Ｆ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図５Ｇ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図５Ｈ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図５Ｉ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図５Ｊ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【図５Ｋ】スプリットゲートタイプのフローティングメ
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
モリセルの不揮発性メモリアレイの形成において、図１
Ｃに示される構造の第３の代わりの処理を連続的に示
す、図１Ｃのライン２−２に沿って取られる断面図であ
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １０ 基板 １２ 二酸化ケイ素層 １４ フローティングゲート １８ 窒化ケイ素層 １９ フォトレジスト材料 ２０ａ 絶縁材料 ２０ｂ 浅トレンチ絶縁材料 ２４、３８、１０４、１０９ 窒化物層 ２６ 保護層 ３０、６３ トレンチ ３２、３６、５８、６４、７６、１００、１０６ 酸
化物層 ４０、７４ 側壁スペーサ ４６ 酸化物スペーサ ４８ 絶縁側壁層 ５０、８０ ドレイン ５４ タングステン導電性ブロック ５６ 導電層 ６８ 制御線 ７８、１０１ 窒化物スペーサ ８２ 金属化シリコン領域 ８４ 導電性金属化シリコン層 ８８ 自己整合導体 ９０ ビット線 ９２ チャネル領域 ９４ ノッチ ９６ ソース線 ９８ 導電性ポリブロック １０３ コントロールゲート １０８ 酸化物ブロック １１０ 窒化物層ＣＶＤ低圧
化物層 ４０、７４ 側壁スペーサ ４６ 酸化物スペーサ ４８ 絶縁側壁層 ５０、８０ ドレイン ５４ タングステン導電性ブロック ５６ 導電層 ６８ 制御線 ７８、１０１ 窒化物スペーサ ８２ 金属化シリコン領域 ８４ 導電性金属化シリコン層 ８８ 自己整合導体 ９０ ビット線 ９２ チャネル領域 ９４ ノッチ ９６ ソース線 ９８ 導電性ポリブロック １０３ コントロールゲート １０８ 酸化物ブロック １１０ 窒化物層ＣＶＤ低圧
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】ＢＰＳＧ８６のようなパッシベーション
が、全体構造をカバーするために用いられる。マスキン
グステップは、シリサイド領域８２上のエッチング領域
を画定するために実行される。ＢＰＳＧ８６は、対をな
すメモリセルの隣接するセット間に形成されるシリサイ
ド領域８２上に理想的に真中に置かれ、それに向けて下
方に延伸するコンタクト孔を生成するために、マスク領
域に選択的にエッチングされる。コンタクト孔は、コン
タクト導体８８を形成するために、金属蒸着及びプラナ
リゼーションエッチバックによって導体金属で満たされ
る。シリサイド層８２は、導体８８と第２の領域８０の
間の伝導を容易にする。ビット線９０は、メモリセルの
縦列にすべての導体８８とともに接続するために、ＢＰ
ＳＧ８６上への金属マスキングによって加えられる。最
終的なメモリセル構造は図２Ｎに示される。
が、全体構造をカバーするために用いられる。マスキン
グステップは、シリサイド領域８２上のエッチング領域
を画定するために実行される。ＢＰＳＧ８６は、対をな
すメモリセルの隣接するセット間に形成されるシリサイ
ド領域８２上に理想的に真中に置かれ、それに向けて下
方に延伸するコンタクト孔を生成するために、マスク領
域に選択的にエッチングされる。コンタクト孔は、コン
タクト導体８８を形成するために、金属蒸着及びプラナ
リゼーションエッチバックによって導体金属で満たされ
る。シリサイド層８２は、導体８８と第２の領域８０の
間の伝導を容易にする。ビット線９０は、メモリセルの
縦列にすべての導体８８とともに接続するために、ＢＰ
ＳＧ８６上への金属マスキングによって加えられる。最
終的なメモリセル構造は図２Ｎに示される。
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ６０／２７５５１７ (32)優先日 平成13年３月12日(2001．3．12) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６０／２８７０４７ (32)優先日 平成13年４月26日(2001．4．26) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０９／９１６５５５ (32)優先日 平成13年７月26日(2001．7．26) (33)優先権主張国 米国（ＵＳ） Ｆターム(参考） 5F083 EP02 EP25 EP33 EP62 EP67 JA38 JA39 JA40 JA53 LA06 LA12 NA01 NA08 PR39 PR40 5F101 BA01 BA12 BA15 BB04 BC01 BD22 BH19
Claims (24)
- 【請求項１】 半導体基板のフローティングゲートメモ
リセルの半導体メモリアレイを形成する自己整合方法で
あって、各メモリセルは、フローティングゲートと、第
１の端子と、その間にチャネル領域を持つ第２の端子
と、コントロールゲートとを有し、該方法は、 ａ）互いに概ね平行であり、第１の方向に延びる基板上
に、隣接する各絶縁領域間に活性領域を持つ、複数の離
隔した絶縁領域を形成するステップであって、該活性領
域は、半導体基板上に絶縁材料の第１の層と、絶縁材料
の第１の層上に導電性材料の第１の層を備える、形成ス
テップと、 ｂ）互いに概ね平行であり、前記第１の方向と概ね垂直
な第２の方向に延びる、前記活性領域及び絶縁領域を横
切る複数の離隔した第１のトレンチを形成するステップ
であって、該第１のトレンチのそれぞれがその中に形成
されるくぼみを持つ側壁を有する、形成ステップと、 ｃ）導電性材料の第１のブロックを形成するために、前
記第１のトレンチのそれぞれを導電性材料で満たすステ
ップであって、各活性領域の該第１のブロックのため
に、前記第１のブロックは、導電性材料の前記第１の層
に隣接し、それから絶縁される前記第１のトレンチ側壁
のくぼみの下に形成される下部と、該くぼみの上部に形
成される上部とを含む、充填ステップと、 ｄ）前記基板に複数の第１の端子を形成するステップで
あって、各前記活性領域では、該第１の端子のそれぞれ
は、導電性材料の前記第１のブロックの一つに隣接し、
電気的に接続される、形成ステップと、 ｅ）前記基板に複数の第２の端子を形成するステップで
あって、各前記活性領域では、該第２の端子のそれぞれ
は、前記第１の端子から離隔される、形成ステップと、 を有することを特徴とする自己整合方法。 - 【請求項２】 導電性材料の前記第１のブロックは、概
ねＴ型であることを特徴とする請求項１記載の方法。 - 【請求項３】 導電性材料の前記第１のブロックのそれ
ぞれ上に金属化シリコンの層を形成するステップを更に
有することを特徴とする請求項１記載の方法。 - 【請求項４】 導電性材料の第１のブロックを形成する
前に、第１のトレンチに導電性材料の第２の層を形成す
るステップを更に有することを特徴とする請求項１記載
の方法。 - 【請求項５】 第１のトレンチのそれぞれの側壁に沿っ
て絶縁材料の第２の層を形成するステップであって、各
第１のブロックの下部及び上部が絶縁材料の第２の層に
よって導電性材料の第１の層から絶縁される、形成ステ
ップを更に有することを特徴とする請求項１記載の方
法。 - 【請求項６】 互いに及び第１のトレンチと概ね平行で
ある複数の離隔された第２のトレンチを形成するステッ
プと、 第２のトレンチに導電性材料の第２のブロックを形成す
るステップであって、導電性材料の各第２のブロックの
ために、第２のブロックは、導電性材料の第１の層に隣
接して蒸着され、それから絶縁される下部と、導電性材
料の第１の層上に蒸着され、それから絶縁される上部と
を含む、形成ステップと、 を更に有することを特徴とする請求項１記載の方法。 - 【請求項７】 導電性材料の第２のブロックのそれぞれ
上に金属化シリコンの層を形成するステップを更に有す
ることを特徴とする請求項６記載の方法。 - 【請求項８】 第１のトレンチの形成ステップは、 導電性材料の第１の層上に第１の材料の少なくとも一つ
の層を形成するステップと、 第１のトレンチの上部を形成するために、前記第１の材
料の少なくとも一つの層を通して、選択的にエッチング
するステップと、 第１のトレンチの底表面に沿って第２の材料の少なくと
も一つの層を形成するステップと、 第１のトレンチのそれぞれの側壁上に側壁スペーサを形
成するステップと、 導電性材料の第１の層の部分を曝すために、第１のトレ
ンチのそれぞれの側壁スペーサ間に、前記第２の材料の
少なくとも一つの層を通してエッチングするステップ
と、 第１のトレンチの底部分を形成するために、導電性材料
の第１の層の曝された部分をエッチングするステップ
と、 を有し、側壁くぼみは、第１のトレンチの上部と底部の
間に形成されることを特徴とする請求項１記載の方法。 - 【請求項９】 各導電性材料の側壁に沿って絶縁材料の
側壁スペーサを形成するステップと、 第２の端子のそれぞれ上に金属化シリコンの層を形成す
るステップであって、金属化シリコンの層のそれぞれ
は、側壁スペーサの一つに自己整合される、形成ステッ
プと、 を更に有することを特徴とする請求項６記載の方法。 - 【請求項１０】 金属化シリコンの層のそれぞれ上で、
その上に自己整合された側壁スペーサに対して導電性材
料を形成するステップを更に有することを特徴とする請
求項９記載の方法。 - 【請求項１１】 前記側壁スペーサのそれぞれの形成ス
テップは、側壁スペーサと導電性材料の第２のブロック
の側壁との間に、絶縁材料の層を形成するステップを含
むことを特徴とする請求項９記載の方法。 - 【請求項１２】 第２のトレンチ内に、導電性材料の第
２のブロックに隣接して材料の第３のブロックを形成す
るステップと、 導電性材料の第２のブロックのそれぞれ上に金属化シリ
コンの層を形成するステップであって、各第２のトレン
チのために、材料の第３のブロックの一つの側壁は、導
電性材料の第２のブロックの端部に金属化シリコン層の
端部を整合する、形成ステップと、 金属化シリコンの層上に絶縁材料の第２の層を形成する
ステップであって、各第２のトレンチのために、材料の
第３のブロックの一つの側壁は、金属化シリコンの端部
と導電性材料の第２のブロックのそれぞれとに、絶縁材
料の第２の層の端部を整合する、形成ステップと、 を更に有することを特徴とする請求項６記載の方法。 - 【請求項１３】 側壁スペーサの対が概ねその間の第２
の端子の一つに隣接するが、それとは互いに離隔するよ
うに、導電性材料の各第２のブロックの側壁に沿って、
絶縁材料の側壁スペーサを形成するステップと、 金属化シリコンの層が側壁スペーサの対応する対によっ
て第２の端子の一つに自己整合されるように、第２の端
子の一つに対応する側壁スペーサ対間の第２の端子の各
一つ上に金属化シリコンの層を形成するステップと、 導電性材料の第２のブロック上に保護絶縁材料の層を形
成するステップと、 活性領域上にパッシベーション材料の層を形成するステ
ップと、 パッシベーション材料を通してコンタクト孔を形成する
ステップであって、該コンタクト孔は、金属化シリコン
層の一つに向かって下方に延伸し、その部分を曝し、側
壁スペーサの対応する対によって境界をなす下部を有
し、側壁スペーサの対応する対間の間隔より広い上部を
有する、形成ステップと、 導電性材料で各コンタクト孔を満たすステップと、 を更に有することを特徴とする請求項６記載の方法。 - 【請求項１４】 前記第１のトレンチのそれぞれは、上
部及び下部を有し、上部は下部より大きい幅を有し、 各第１のブロック下部は、第１のトレンチの一つの下部
の一つに形成され、 各第１のブロック上部は、第１のトレンチの一つの上部
の一つに形成されることを特徴とする請求項１記載の方
法。 - 【請求項１５】 第１の伝導型の半導体材料の基板と、 それぞれの隣接する絶縁領域対間に活性領域を持つ、概
ね互いに平行であり、第１の方向に延びる前記基板上に
形成される離隔された絶縁領域と、 前記第１の方向に延びるメモリセル対の縦列を含む前記
活性領域のそれぞれであって、該メモリセル対のそれぞ
れは、前記第１及び第２の領域の間の基板に形成される
チャネル領域を持つ第２の伝導型を有する該基板で離隔
される第１の領域及び第２の領域対と、前記チャネル領
域上に含む前記基板の一面に配置される第１の絶縁層
と、それぞれが前記第１の絶縁層の一面に配置され、前
記チャネル領域の一つの一部及び前記第１の領域の一部
を超えて延伸する電気的に導電性のフローティングゲー
ト対と、前記基板の前記第１の領域の一面に配置され、
それに電気的に接続される電気的に導電性のソース領域
であって、前記フローティングゲート対に隣接して配置
され、それから絶縁される下部と、前記フローティング
ゲート対の一面に配置され、それから絶縁される上部と
を有するソース領域とを含む、前記活性領域のそれぞれ
と、 を備えることを特徴とする電気的にプログラム及び消去
可能なメモリ装置のアレイ。 - 【請求項１６】 前記ソース領域上部は、ソース領域下
部よりも大きい幅を有することを特徴とする請求項１５
記載の装置。 - 【請求項１７】 前記ソース領域は、概ねＴ型の断面を
有することを特徴とする請求項１６記載の装置。 - 【請求項１８】 前記ソース領域のそれぞれは、前記第
１の方向に概ね垂直な第２の方向に、前記活性領域及び
絶縁領域を渡って延び、該活性領域のそれぞれでメモリ
セル対の一つを遮断することを特徴とする請求項１５記
載の装置。 - 【請求項１９】 前記メモリセル対のそれぞれは、各フ
ローティングゲート上で、それに隣接して配置され、そ
れを通じて電荷のFowler-Nordheim tunneling（ファウ
ラー・ノルドハイムトンネリング）を可能にする厚さを
有する第２の絶縁層と、 第１及び第２の部分をそれぞれ有し、第１のコントロー
ルゲート部分が第２の絶縁層及びフローティングゲート
の一つに隣接して配置され、第２のコントロールゲート
部分が第２の絶縁層の一部及びフローティングゲートの
一つの一部上に配置される、電気的に導電性のコントロ
ールゲート対と、 を更に備えることを特徴とする請求項１５記載の装置。 - 【請求項２０】 前記コントロールゲートのそれぞれ
は、前記第１の方向に概ね垂直な第２の方向に、前記活
性領域及び絶縁領域を渡って延び、該活性領域のそれぞ
れでメモリセル対の一つを遮断することを特徴とする請
求項１９記載の装置。 - 【請求項２１】 第１の伝導型の半導体材料の基板と、 その間にチャネル領域を持つ、第１及び第２の離隔領域
と、 前記基板の一面に配置される第１の絶縁層と、 前記第１の絶縁層の一面に配置され、前記チャネル領域
の一部と前記第１の領域の一部を越えて延伸する電気的
に導電性のフローティングゲートと、 前記基板の第１の領域の一面に配置され、それと電気的
に接続される電気的に導電性のソース領域であって、前
記フローティングゲートに隣接して配置され、それから
絶縁される下部と、前記フローティングゲートの一面に
配置され、それから絶縁される上部とを有する、ソース
領域と、 を備えることを特徴とする電気的にプログラム及び消去
可能なメモリ装置。 - 【請求項２２】 前記ソース領域上部は、前記ソース領
域下部よりも大きい幅を有することを特徴とする請求項
２１記載の装置。 - 【請求項２３】 前記ソース領域は、概ねＴ型の断面を
有することを特徴とする請求項２２記載の装置。 - 【請求項２４】 前記フローティングゲート上で、それ
に隣接して配置され、それを通じて電荷のFowler-Nordh
eim tunneling（ファウラー・ノルドハイムトンネリン
グ）を可能にする厚さを有する第２の絶縁層と、 第１及び第２の部分をそれぞれ有し、第１のコントロー
ルゲート部分が第２の絶縁層及びフローティングゲート
に隣接して配置され、第２のコントロールゲート部分が
第２の絶縁層の一部及びフローティングゲートの一部上
に配置される、電気的に導電性のコントロールゲート対
と、 を更に備えることを特徴とする請求項２１記載の装置。
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|---|---|---|---|
| US23431400P | 2000-09-20 | 2000-09-20 | |
| US60/234314 | 2000-09-20 | ||
| US24209600P | 2000-10-19 | 2000-10-19 | |
| US60/242096 | 2000-10-19 | ||
| US26016701P | 2001-01-05 | 2001-01-05 | |
| US60/260167 | 2001-01-05 | ||
| US27551701P | 2001-03-12 | 2001-03-12 | |
| US60/275517 | 2001-03-12 | ||
| US28704701P | 2001-04-26 | 2001-04-26 | |
| US60/287047 | 2001-04-26 | ||
| US09/916,555 US6727545B2 (en) | 2000-09-20 | 2001-07-26 | Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling |
| US09/916555 | 2001-07-26 |
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| JP5027365B2 JP5027365B2 (ja) | 2012-09-19 |
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|---|---|---|---|
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