JP2002208656A - 半導体装置 - Google Patents

半導体装置

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JP2002208656A
JP2002208656A JP2001003934A JP2001003934A JP2002208656A JP 2002208656 A JP2002208656 A JP 2002208656A JP 2001003934 A JP2001003934 A JP 2001003934A JP 2001003934 A JP2001003934 A JP 2001003934A JP 2002208656 A JP2002208656 A JP 2002208656A
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semiconductor chip
wiring
finger
semiconductor
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Kazunari Michii
一成 道井
Tatsuhiko Akiyama
龍彦 秋山
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 この発明は、外部ランドとフインガ―間の引
き回し配線の長さの差を最小に構成した配線基板の片面
に、センターパッド半導体チップ２個を裏面同士を重ね
て固定し、各々のセンターパッドと対応するフィンガー
との間の接続を導電率の高い金属線で行ない、容量が２
倍で、半導体装置の厚み寸法を薄くすることである。 【解決手段】 第１の面と第２の面とに配線し、貫通穴
を備えた配線基板と、第１のセンターパッド半導体チッ
プの主面とを固定し、第１の半導体チップの裏面と第２
の半導体チップの裏面とを接合材で固定したあと金属線
で各半導体チップのパッドと対応する配線基板のフイン
ガ―とを接続し、封止樹脂で配線基板の片面を封止し、
配線基板の他方の片面は貫通穴近傍を埋めて封止して半
導体装置を得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＩＣを用いた半
導体装置の大容量化、高速化、高機能化を実現し、か
つ、小型化を可能にする半導体装置に関する。
【０００２】
【従来の技術】プリント基板への半導体装置の高密度実
装化の要求に伴い、略半導体チップサイズに封止したＣ
ＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅまたは、
Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ ）と呼ばれる小
型化された半導体装置が開発されている。これらのメモ
リ半導体装置や周辺回路半導体装置等の一つの半導体チ
ップを封止した半導体装置（単体半導体装置と言う。）
の小型化に加えて、よりプリント基板への半導体装置の
高密度実装を行なう為に、複数のメモリ半導体チップを
同一の封止材で封止する ＭＣＰ（Ｍｕｌｔｉ Ｃｈ
ｉｐ Ｐａｃｋａｇｅ）が開発されている。
【０００３】この複数の半導体チップを同一の封止材で
封止する方法に関し、半導体チップを横に並べる方法で
は、実装基板面上の占有面積が広くなるために、２個の
周辺電極パッドを備えた半導体チップの各々の主面を同
方向に積層したＳＭＣＰ（Ｓｔａｃｋｅｄ Ｍｕｌｔｉ
Ｃｈｉｐ Ｐａｃｋａｇｅ）と、２個の周辺電極パッ
ドを備えた半導体チップの主面を上向きと下向きに背中
合わせに積層したＳＭＣＰが、特開平１１−２０４７２
０号公報に示されている。
【０００４】図９は従来の周辺電極パッドを備えた半導
体チップの主面を上向きにして、同方向に２個積層した
ＳＭＣＰの断面図であり、図１０は従来の周辺電極パッ
ドを備えた同一外形寸法の２個の半導体チップの主面を
上向きと下向きに背中合わせに積層したＳＭＣＰの断面
図を示す。図１１は従来のＳＭＣＰに用いる配線基板の
平面図である。
【０００５】図９において、周辺電極パッド１３を備え
た第１の半導体チップ１とその周辺電極パッド１３配置
領域よりもサイズの小さい周辺電極パッド１２を備えた
第２の半導体チップ２とが接着層７を介して固定されて
いる。第１の半導体チップ１の裏面を配線層４を片面に
形成した絶縁性基板３の配線層４が設けられた側の面
（表面）に接着層７を介して固定されている。実装用バ
ンプ１０は絶縁性基板３の表面側に整列分布して設けら
れたランド部１５がそれに対応して設けられた貫通穴１
１により絶縁性基板３の裏側から露出するランド１５に
半田ペーストで接合されている。
【０００６】第１と第２の半導体チップ１、２の周辺電
極パッド１３、１２とフインガ―１４とは金線８で超音
波熱圧着ワイヤボンデイング法を用いて電気的に接続し
ている。半導体チップ１、２と接合材７と金線８との全
てと絶縁性基板３と配線層４との片面所要部分とは樹脂
封止されている。
【０００７】図１１は従来の配線層４が片面だけに形成
された絶縁性基板３の平面図である。配線層４はフイン
ガ―１４と引き回し配線１６および１７とランド１５と
を対応して連続して構成している。同図において、フィ
ンガー１４は半導体チップ１，２の外周領域の２辺に配
置され、ランド１５は半導体チップ１の配置領域面内に
中央２列とその両側に１列づつ外側に等ピッチで合計４
列に整列配置されている。この為に、中央側２列のラン
ド１５とそれに対応して接続するフインガ―１４とを連
結する引き回し配線１７は、外側のランド１５と対応す
るフインガ―１４とを連結する引き回し配線１６に比べ
て長いためインピーダンスに差を生じる欠点がある。
【０００８】図１０に示すように、従来の２個の各々周
辺電極パッド１３，１２を備えた同一寸法の半導体チッ
プ１，２の主面を上向きと下向きに背中合わせに積層し
て構成すると、周辺電極パッドは上下反転配置したもの
でないと構成できない。しかも、第１の半導体チップ１
の周辺電極パッド１３と各対応するフインガ―１４との
接続に接着材７の厚み寸法よりも大きい直径の金属バン
プ６を用いる為にＳＭＣＰの厚み寸法がその分大きくな
る欠点がある。また、周辺電極パッド１２，１３を備え
た半導体チップ１，２と図１１に示す配線基板３とで構
成するので、中央側２列のランド１５とフインガ―１４
とを連結する引き回し配線１７の長さが外側２列のラン
ド１５とフインガ―１４とを連結する引き回し配線１６
の長さより長くインピーダンスに配線基板上での差を生
じる欠点がある。
【０００９】
【発明が解決しようとする課題】上述のように、従来の
ＳＭＣＰにおいては、実装基板に実装した時の実装基板
面上に配置する半導体装置の厚み方向の寸法が半導体チ
ップを積み重ねた為に厚くなる欠点があった。
【００１０】また、従来のＳＭＣＰでは、半導体チップ
の中央線近傍に沿って電極が単列若しくは複数列に配列
された（センターパッド配置の半導体チップと言う。）
例えば、同一寸法のＤＲＡＭチップを２段に重ねてメモ
リ容量を２倍にするＳＭＣＰは、ワイヤボンドするとワ
イヤが第２の半導体チップ２の外周辺に接触（チップエ
ッジショート）するので、構成できない欠点があった。
【００１１】さらにまた、センターパッド配置の半導体
チップと同一寸法の周辺パッド配置の半導体チップとを
２段に重ねると、パッドが反転する為に同一ランド１５
に接続する為の引き回し配線が複雑で長くなるために、
高速化、高機能化、高メモリ容量化の実現が出来なかっ
た。
【００１２】この発明は、上述の課題を解決する為にな
されたもので、第１の目的は、センターパッド配置のメ
モリ半導体チップを２段に重ねてメモリ容量を２倍に
し、しかも厚み寸法の薄いＭＣＰを得る事である。ま
た、第２の目的は、配線基板上に構成する電極パッドと
フインガ―との間の引き回し配線長の差を最小に構成
し、２段に重ねられた半導体チップ各々のセンターパッ
ドと対応するフィンガーとの間の配線を導電率の高い金
線で行ない、電極パッドとフインガ―との間の引き回し
配線のインピーダンス差を小さくする事である。
【００１３】
【課題を解決するための手段】この発明の第１の局面に
係る半導体装置は貫通穴を備え第１の面と第２の面とに
ランドとフインガ―と引き回し配線とスルーホールとを
配置した配線基板と、センターパッドを主面に配置した
第１の半導体チップとを、配線基板の第２の面の貫通穴
でセンターパッドを囲繞して接合材で固定し、第１の半
導体チップの裏面と第２の半導体チップの裏面とを接合
材で固定し、金線で各半導体チップのパッドと対応する
配線基板のフインガ―とを接続し、封止樹脂で金線と各
半導体チップと各接合材と貫通穴を埋め、さらに配線基
板の第１面に設けられたランド配置領域から外周領域ま
でを除きフインガ―を封止したものである。
【００１４】また、配線基板の第１面に設けられたラン
ドに半田ボールを設けたものである。
【００１５】さらにまた、第１の半導体チップと第２の
半導体チップとが同一の半導体チップを用いるものであ
る。
【００１６】また、金線で第１の半導体チップのセンタ
ーパッドにボールボンドを行ない配線基板の第１面に設
けたフインガ―にステッチボンドを行ない接続すると共
に、配線基板の第２面に設けたフインガ―に金線でボー
ルボンドを行ない第２の半導体チップのパッドにステッ
チボンドを行ない電気的に接続したものである。
【００１７】また、配線基板は、その第１面にフインガ
―を貫通穴の近傍に略平行に設け、ランドを等間隔で平
行に整列してフインガ―の外側に平行に配置し、配線基
板の第２面にフインガ―を配線基板の外周辺の近傍に略
平行に設け、ランドを等間隔で平行に整列してフインガ
―の内側に配置したものである。
【００１８】また、配線基板には、貫通穴に沿ってその
近傍に略平行に設けたフインガ―と配線基板の外周辺に
沿ってその近傍に略平行に設けられたフインガ―との間
の領域にランドを等間隔で平行に整列して設けたもので
ある。
【００１９】また、貫通穴を備えた第１の平面と第２の
平面とを備え、第２の平面は外周領域を額縁状に囲繞す
る突起面とそれより低い段差低面との２面を備え、配線
基板の第１の平面と第２の面にはランドとフインガ―と
引き回し配線とスルーホールとを配置した配線基板とセ
ンターパッドを備えた半導体チップ２個を、裏面と裏面
とを接合材で固定し、半導体チップの第２の主面と突起
面と略同一平面に配置し、半導体チップの第１の主面と
配線基板の第２の平面における段差底面とを貫通穴で囲
繞して接合材で固定し、金線で半導体チップのセンター
パッドにボールボンドを行ない配線基板のフインガ―に
ステッチボンドして電気的に接続し、封止樹脂で金線と
各半導体チップと各接合材と配線基板の第２の面側を封
止し、配線基板の第１の平面に設けたランド配置領域か
ら外周領域までを除き前記フインガ―と貫通穴とを埋め
て封止したものである。
【００２０】さらにまた、配線基板の第１の平面に設け
られたランドに半田ボールを設けたものである。
【００２１】
【発明の実施の形態】実施の形態１．図１は、実施の形
態１である半導体装置を示す。図において第１面２０ａ
と第２面２０ｂとを備えた配線基板２０の貫通穴２１は
第１の半導体チップ２２のセンターパッド２３配置領域
に一致させ、第１の半導体チップ２２の主面２２ａに設
けられたセンターパッド２３配置領域を除く部分を接着
材２４ａを介して配線基板２０の第２面２０ｂ側に接着
し、第１の半導体チップ２２の裏面２２ｂと第２の半導
体チップ３１の裏面３１ｂとを接着材２４ｂを介して接
着し、配線基板２０と第１と第２の半導体チップ２２，
３１とは一体に固定している。
【００２２】第１の半導体チップ２２の主面２２ａに設
けられたセンターパッド２３と対応する配線基板２０の
第１面２０ａに設けられたフィンガー２７とは金属線２
８を用いてセンターパッド２３側にボールボンドを行な
い、配線基板２０の中央部領域に設けた貫通穴２１を通
過させ配線基板２０の第１面２０ａに設けたフィンガー
２７にステッチボンドして電気的に接続し、金属線２８
と配線基板２０の貫通穴２１全てと配線基板２０の第１
面２０ａのフインガ―２３と引き回し配線２９の一部と
を封止樹脂３０で覆って封止している。
【００２３】第２の半導体チップ３１の主面３１ａに設
けられたセンターパッド３２と、対応する配線基板２０
の第２面２０ｂ側に設けられたフインガ―３３とは、金
属線２８を用いてフインガ―３３側にボールボンドを行
ない、センターパッド３２にステッチボンドして電気的
に接続し、金属線２８と第２の半導体チップ３１と第１
の半導体チップ２２と接着剤２４ａ、２４ｂとフインガ
―３３と引き回し配線３４と配線基板２０の第２面２０
ｂの所定の部分を封止樹脂で覆っている。
【００２４】マザーボードに上記半導体装置を実装する
為の半田ボールはマザーボード側に設けても良くまた予
め実施の形態１に示すように、外部電極ランド３７に取
り付けておくことも出来る。半田ボール３６は配線基板
２０の第１面２０ａ側に設けられた外部電極ランド３７
に半田ペースト３８で接続される。第２面に設けられた
フィンガー３３は引き回し配線３４と配線基板２０に設
けられたスルーホール３９と第１面２０ａに設けられた
外部電極ランド３７と必要に応じて引き回し配線２９と
外部電極ランド３７と半田ペースト３８とを介して電気
的に接続される。
【００２５】実施の形態１に示す半導体装置に用いる配
線基板２０について次に説明する。図２は配線基板２０
の第１面２０ａ側に配置される貫通穴２１とフインガ―
２７と外部電極ランド３７と引き回し配線２９とを示す
平面図である。（スルーホール３９は３７と２９と２７
とのいずれかと基板上の余裕のある部分で重ねて構成す
れば良く図示せず。）図において、半導体チップ２２と
３１とが背中合わせに固定される為にセンターパッド２
３とフインガ―２７との関係位置が上下反転するために
半導体チップ２２に設けられるセンターパッド２３の配
置を基準として説明のために一例を付加して示してい
る。（金属線２８は省略して図示せず。）
【００２６】図３は、配線基板２０の第２面２０ｂ側に
配置される貫通穴２１とフインガ―３３と外部電極ラン
ド３７と引き回し配線３４とを示した平面図である。図
３には、図２と同様にスルーホール３９を省略して示
し、半導体チップ３１に設けられるセンターパッド３２
の配置を図２と関連付けて図示している。実施の形態１
に用いられる配線パタンを示す図２、図３に示したセン
ターパッドの配置例は、半導体チップの中心線に沿って
１列に配置されたものに限るものではない。半導体チッ
プ２２の中心線近傍に分布して配置されていても、必要
なセンターパッドを貫通穴２１で囲い込むように構成出
来ればよい。図４は、図２と図３とを１層に構成した場
合の平面図を示す。図４の配線パターンを配線基板の第
１面と第２面とに設けても良い。
【００２７】次に、図２を基にして図３のパターンを作
成する方法を説明する。図２において、センターパッド
２３の上方に図示したフインガ―２７と外部電極ランド
３７と引き回し配線２９とを記号Ｙ１で示す。また、セ
ンターパッド２３の下方に図示したフインガ―２７と外
部電極ランド３７と引き回し配線２９とを記号Ｘ１で示
す。
【００２８】図３に、センターパッド３２の上方に表示
したフインガ―３３と外部電極ランド３７と引き回し配
線３４とを記号Ｙ２で示す。また、センターパッド３２
の下方に表示したフインガ―３３と外部電極ランド３７
と引き回し配線３４とを記号Ｘ２で示す。
【００２９】第１の半導体チップ２２と第２の半導体チ
ップ３１を背中合わせに固定した時、図２に示すセンタ
ーパッド２３の上下を反転さる場合と、左右を反転させ
て固定する場合の２通りがある。図２に示す配置状態の
上下を反転させると、Ｘ１がセンターパッド２３の上方
にＹ１がセンターパッド２３の下方に配置される事にな
る。この状態で、センターパッド２３の上方にきたＸ１
と下方にきているＹ１とをお互い上と下に移動して外部
電極ランド３７が一致するまで平行移動すると、図３で
示すフインガ―３３と外部電極ランド３７との配置が決
定する。ただし、このとき引き回し配線３４はこのまま
の状態では配線基板２０の第１面に設けた引き回し配線
２９がフインガ―２７と対応する外部電極ランド３７と
を接続しているのに対して、フインガ―３３と対応する
外部電極ランド３７が反転している為にその接続が正常
に接続されないので、引き回し配線３４は図３に示す様
に配線をし直す必要がある。
【００３０】引き回し配線３４の配線のしかたは、図２
と図２の上下反転図とをパソコン上で外部電極ランド３
７を一致させるように上述した手順で重ね書きをして図
２の引き回し配線２９で接続している外部電極ランド３
７に反転した図のフインガ―３３を接続するように引き
回し配線３４を外部電極ランド３７ごとに配線しなお
す。このようにして図３に示す引き回し配線３４を決定
する。
【００３１】図４は、上記のように形成した配線基板２
０の第１面２０ａに形成された図２のパターンと第２面
２０ｂに形成された図３の２つのパターンを重ね合わせ
て図示している。図４に示すフインガ―２７と３３およ
び引き回し配線２９と３４さらに外部電極ランド３７と
を配線基板の第１の面と第２の面とに形成すると、パタ
ーン形成用のマスクを１枚にする事が出来る。また配線
基板２０を省略して１層の配線パターンで実施の形態１
よりも安価なＳＭＣＰを得る事も可能である。
【００３２】図４に示す様に、各外部電極ランド３７と
フインガ―２７，３３とに接続する引き回し配線２９，
３４の長さは略等しく構成する事が出来る為に、インピ
ーダンスの差はなく略等しくなる。配線基板２０に設け
るパターンは第１面２０ａと第２面２０ｂとに図２と図
３に示す異なるパターンで構成しても、図４の同一パタ
ーンで構成しても良い。図４に示す同一パターンを設け
ることが、封止樹脂で封止する時の溶融封止樹脂の注入
圧力による半導体チップに掛る荷重を分散できるので、
より好ましい。
【００３３】次に、製造方法について以下詳細に説明す
る。図５は実施の形態１の製造フロー図を示す。
【００３４】図５（ａ）に示すように、配線基板２０の
第２面２０ｂ側に半導体チップ２２の外周寸法と略同じ
寸法の粘着テープ若しくは液状接着樹脂等の半導体チッ
プを接着する為の（一般に用いられるダイボンド材であ
れば良い。）接着材２４ａを略貫通穴２１の寸法だけ切
り抜いて除外したものを貼り付けまたは塗布して接着す
る。好ましくは接着材２４ａの厚み寸法が安定して構成
できるガラス繊維基材などの網組布基材若しくはポリイ
ミドテープやＵＶテープなどのテープ状基材の両面に接
着性材料をコーテイング若しくは張り合わせたもの若し
くは含侵させたものが好ましい。
【００３５】次に、図５（ｂ）に示すように、第１の半
導体チップ２２を接着材２４ａで配線基板２０の第２面
２０ｂ側に接着して固定する。このとき、半導体チップ
２２のセンターパッド２３全てを貫通穴２１で囲繞して
接着する。この後、必要に応じて接着材２４ａを硬化す
る為の硬化工程（キュア工程）を追加しても良い。
【００３６】次に、図５（ｃ）に示すように、半導体装
置に一般に用いられる金属線２８で、半導体チップ２２
のセンターパッド２３側にボールボンドと配線基板２０
のフインガ―２７側にステッチボンドとをワイヤボンド
法で行ない電気的に接続する。ワイヤボンド法とワイヤ
ボンド時における半導体チップ２２と配線基板２０との
固定方法等は従来一般に良く知られているので説明を省
略する。
【００３７】次に、図５（ｃ）で示す配線基板２０の表
と裏とを反転させて配線基板２０の第１面２０ａを支持
ブロックで支持する。この時、支持ブロックの支持面に
は金属線２８が当接して変形させたり外力が掛らないよ
うにその部分が当接しないように逃がし凹部を設けてい
るものを用いる。その後、半導体チップ２２の裏面２２
ｂに接着材２４ｂを接着する 。
【００３８】次に、図５（ｅ）に示すように、接着材２
４ｂに半導体チップ３１の裏面３１ｂを接着して固定す
る。この後、必要に応じて接着材２４ａを硬化する為の
硬化工程（キュア工程）を追加しても良い。
【００３９】次に、図５（ｆ）に示すように、金属線２
８で、半導体チップ３１のセンターパッド３２側にステ
ッチボンドを、配線基板２０のフインガ―３３側にボー
ルボンドとをワイヤボンド法で行ない電気的に接続す
る。センターパッド３２の配置間隔が狭い半導体チップ
３１の場合に、あらかじめワイヤボンドをする前にセン
ターパッド３２にボールボンドを行ないボールネック部
を切断しておいて、その切断されたボール上にステッチ
ボンドを行なっても良い。（これらの２重打ちワイヤボ
ンド方法に就いても従来良く知られているので詳細な説
明は省略する。）
【００４０】図５（ｇ）に、封止樹脂を用いて封止した
状態を示す。図において第１の半導体チップ２２と第２
の半導体チップ３１と接着材２４ａと２４ｂと金属線２
８と引き回し配線３４と配線基板２０の第２面側の所要
部分とを封止樹脂３５で覆い、第１面２０ａ側の所要部
分と貫通穴２１とフインガ―２７と金属線２８とを封止
樹脂３０で覆って封止する。封止する為に用いる封止金
型の上金型と下金型については一般に良く用いられるプ
ラスチックパッケージ用の金型やＣＳＰ用の金型やＢＧ
Ａ用の金型と基本的に異なることはないので改めて説明
する事を省略する。
【００４１】図５（ｇ）で、封止樹脂３５と封止樹脂３
０とを同時に封止する方法を説明したが、封止樹脂３０
の封止を先に行ない、キュア工程を完了後、封止樹脂３
５での封止を行なう２回のステップ封止を行なうことも
勿論可能である。また、封止樹脂は、従来開発されてい
る樹脂封止材料であれば良い。さらにまた、封止方法に
ついても良く知られたトランスフアーモールド法のみに
限らず、封止樹脂３０の封止をポッテイング法でおこな
ってもよい。（半田ボール３６を取りつける必要がない
場合にはこの後個片化工程で個片に分離されて完成す
る。）
【００４２】次に、半田ボール取りつけ工程について説
明する。図５（ｈ）は半田ボール３６を配線基板２０の
第１面２０ａ側に設けられている外部電極ランド３７に
取りつけた状態を示す。半田ボール取りつけは、図５
（ｈ）に示す半田ボール３６が上向きに成るように配線
基板を支持して行なう。配線基板２０の第１面２０ａを
上向きに、外部電極ランド３７が最上面になるように支
持ブロックに載置して、外部電極ランド３７に半田ペー
ストを半田マスクを用いてスキージで塗布する。その
後、半田ボール３６を塗布された半田ペーストの上に載
置する。その状態で、半田リフロー炉を通して半田ペー
ストを溶融するいわゆる一連の半田リフロー法で、外部
電極ランド３７と半田ボール３６とを固定する。
【００４３】図５を用いて、製造工程を説明する為に配
線基板２０に１つのＳＭＣＰを構成した図で説明した
が、配線基板２０に複数の行と複数の列に亘ってマトリ
ックス状に複数のＳＭＣＰを構成することは容易に可能
でありより効率的である。実施の形態１に示すＳＭＣＰ
の製造は、半田ボール付け工程完了までを配線基板２０
に構成した複数のＳＭＣＰ単位で行なう事が好ましい。
【００４４】半田ボール付け工程を完了した後、半田ボ
ール付けが必要でない場合は封止工程を完了した後、最
後に、配線基板２０に形成された複数のＳＭＣＰを切り
離して個片化を行なう。個片化の方法は、図５（ｉ）に
示すように、配線基板２０の第２面２０（ｂ）側に設け
られた封止樹脂３５の外周近傍を切断境界として、ドリ
ル加工若しくはシャー加工等の機械加工手段やダイシン
グブレードを用いた研磨による切断手段を用いてもよ
く、レーザー光による焼切り手段を用いて行なわれる。
【００４５】上記の全て一連の工程を完了して、図１に
示すセンターパッドを有する同一寸法のメモリ半導体チ
ップ２個を２段に重ねてメモリ容量を２倍にしたＳＭＣ
Ｐを容易にかつ安価に得る事ができる。上記一連の製造
フローの一例を示したが、図５ａから図５ｆに示した工
程において、第１の半導体チップ２２と第２の半導体チ
ップ３１の接着材２４ｂを介して固定する工程の後にセ
ンターパッド２３とフインガ―２７とセンターパッド３
２とフインガ―３３との電気的な接続を金線でワイヤボ
ンド法で行なうようにしても実施の形態１に示すＳＭＣ
Ｐ型半導体装置が有する同様の効果を奏する。
【００４６】実施の形態１によるＳＭＣＰでは、図１に
おいて、ＳＭＣＰの全体の厚みは、第２の半導体チップ
３１の表面３１ａから封止樹脂３５の上表面までの寸法
Ａ１と２段に重ねた半導体チップ２２，３１と接着剤２
４ｂとの合計厚みＢと第１の半導体チップ２２の表面２
２ａから半田ボール３６の先端までの寸法Ｄ１+Ｃ１と
の和となる。
【００４７】これに対して、従来のＳＭＣＰを示す図１
０の全体厚みは、第２の半導体チップ２の表面から封止
樹脂９の上表面までの寸法Ａ２と２段重ねした半導体チ
ップ１，２と接着剤７との合計厚みＢと第１の半導体チ
ップ１の表面から半田ボール１０の先端までの寸法Ｄ２
+Ｃ２との和である。
【００４８】一例として、半田ボールの径が０．４５ｍ
ｍ、配線基板の基材の厚みが０．１ｍｍ、配線層厚が
０．０２５ｍｍ、金線の直径が０．０３ｍｍの場合で、
図１と図１０との全体厚み寸法を比較する。一般に行わ
れるワイヤボンドによるワイヤの立ち上がり部寸法はＥ
２＝０．１８ｍｍである。ワイヤの最頭部から封止樹脂
上面までの寸法はＦ２＝０．０８ｍｍである。そのため
Ａ２＝０．２６ｍｍとなる。 一方、図１において第２
の半導体チップ主面３１ａと金線２８の下面までの隙間
を０．０５ｍｍとすればＥ１＝ ０．０９ｍｍとなり、
Ｆ１＝０．０８ｍｍ＝Ｆ２とすると、Ａ１＝０．１７ｍ
ｍとなる。また、図１０に示されるＤ２＝０．０８５ｍ
ｍであり、 Ｃ２＝半田ボール直径＋基材厚＋配線厚＝
０．４５+０．１+０．０２５＝０．５７５ｍｍとなる。
【００４９】これに対して、実施の形態１においては図
１に示すように、Ｄ１＝０．０８５ｍｍであり、両面配
線のためにＣ１＝０．４５+０．１+０．０２５+０．０
２５＝０．６ｍｍとなる。以上から明らかに、Ａ１＜Ａ
２で、Ｄ１+Ｃ１＜Ｄ２+Ｃ２である。この事から従来の
ＳＭＣＰより実施の形態１のＭＣＰの全体の厚さが０．
１５ｍｍ低いことがわかる。図１と図１０との比較で半
導体チップの厚みを同一として説明したが、一般に用い
られる半導体チップの厚み寸法は０．４ｍｍでありメモ
リ半導体チップの厚みは０．３ｍｍであるが、この厚み
を例えば０．２５ｍｍに薄く構成すると、全体の厚みを
従来のＳＭＣＰに対して、０．２５ｍｍから０．４５ｍ
ｍ薄くする事もできる。現在の研磨技術においては半導
体チップの厚みを０．１５ｍｍに薄く形成することも可
能である。
【００５０】実施の形態１のＳＭＣＰを構成する条件と
して、Ｄ１+Ｃ１＞Ｅ１+Ｆ１を満たす必要があるが、前
述したように、Ｄ１+Ｃ１＝０．６８５ｍｍで従来の図
１０に示すＡ２＝Ｅ２+Ｆ２＝０．２６ｍｍをＥ１+Ｆ１
として構成したとしても、条件Ｄ１+Ｃ１＞Ｅ１+Ｆ１を
十分満足する事ができる。
【００５１】実施の形態１で配線基板２０に設けるスル
ーホールの配置位置は、外部電極ランドの中心とスルー
ホールの中心とを一致させて設けてもよく、お互いの中
心点を偏芯させて設けても外部電極ランド領域のどこに
設けても良い。また、引き回し配線２９または３４が配
置された領域のどこに設けても良い。さらに場合によっ
ては、フインガ―２７または３３が配置された領域のど
こに設けても良い。配線基板に設けるスルーホールの形
成位置には制限されない。
【００５２】実施の形態１では、同一寸法でセンターパ
ッドを備えた半導体チップ２個を背中合わせに貼り付け
て構成するもので説明したが、第１の半導体チップにセ
ンターパッド半導体チップを用いて、周辺パッド半導体
チップでかつ寸法の異なる第２の半導体チップを用いて
も実施の形態１に述べたように厚み寸法の薄いＳＭＣＰ
が同様に得られる。
【００５３】実施の形態２ 半導体チップに設けられるセンターパッドの配列ピッチ
が狭い場合は、ボールの大きさをコントロールする技術
が普及しているので、センターパッド側は全てボールボ
ンドで行ないメモリー容量を２倍にするＳＭＣＰを構成
した一例を説明する。図６は実施の形態２を示す断面
図。図７は実施の形態２に用いられる配線基板の平面図
であり、図８は、図７における矢視ＶＩＩＩ−ＶＩＩＩ
方向断面図を示す。
【００５４】実施の形態２を示す半導体装置を示す図６
において、貫通穴４１を備えていて、第１の平面４０ａ
とその裏側には、外周領域を額縁状突起で囲繞した突起
面４０ｂとその突起面より低い段差平面４０ｃとの２面
で構成した第２の面とを備えた配線基板４０を用いてい
る。第１の半導体チップ２２の主面２２ａに配置したセ
ンターパッド２３は低い段差平面４０ｃに設けられた貫
通穴４１で囲繞して残部を接合材２４ａで固定してい
る。第１の半導体チップ２２の裏面２２ｂと第２の半導
体チップ３１の裏面３１ｂとは接合材２４ｂで固定して
いる。第１と第２の半導体チップ２２，３１とは配線基
板４０の第２の面側に設けた額縁状突起で囲繞していて
その突起面４０ｂと第２の半導体チップの主面３１ａと
は略同一面になるように構成する。
【００５５】突起面４０ｂに設けられたフインガ―４３
と第２の半導体チップ３１のセンターパッド３２とは金
属線２８で接続されている。第１の半導体チップ２２の
センターパッド２３と配線基板の第１面４０ａに設けら
れたフインガ―２７とは金属線２８で接続さる。封止樹
脂４５で金属線２８と各半導体チップ２２，３１と各接
合材２４ａ，２４ｂと配線基板４０の第２の面側４０ｂ
４０ｃを封止し、第１の平面４０ａ側は、第１の平面４
０ａに設けられたランド配置領域から外周領域までを除
きフインガ―２７と貫通穴４１とを埋めて封止してい
る。
【００５６】図７に示すように、実施の形態２に用いら
れる配線基板４０の第１面４０ａ側と第２面４０ｂ、４
０ｃ側のパターンは、図４で示した実施の形態１に用い
られる配線基板２０の第１面２０ａと第２面２０ｂとに
設けるパターンと全く同様にフインガ―２７，４３と外
部電極ランド３７と引き回し配線２９、３４となる。実
施の形態２に用いる配線基板４０の第２面側には外周領
域を額縁状突起で囲繞した突起面４０ｂとその突起面よ
り低い段差平面４０ｃとの２面が構成されていて、図７
に示すフインガ―４３とスルーホール４９とを突起面４
０ｂに設ける。突起面４０ｂに設ける配線パターンは具
体的には、パソコン上に第２面に設けるパターンを突起
面領域で切り取り突起面のパターンとすることで容易に
作成可能である。いずれにしても第１の面のパターンを
基に第２面のパターンを生成することはパソコン上で実
施の形態１で示した手順を用いると容易である。
【００５７】突起面より低い段差平面４０ｃには、少な
くとも外部電極ランド３７とスルーホール３９と引き回
し配線２９、４３を備えている。パターン形成用のマス
クの種類を少なくするためには第１の平面４０ａと同様
のパターンを設けることが好ましい。フインガ―２７，
４３と外部電極ランド３７とを形成したパターン用のマ
スクと、引き回し配線パターン用のマスクと分割してマ
スクを形成するとより効率的である。図７に示す第１の
平面と第２の平面とに同一パターンを設けるとより好ま
しい。
【００５８】図８に示す図７における矢視ＶＩＩＩ−Ｖ
ＩＩＩ方向の断面図において、配線基板４０の第２の面
側に形成する突起面４０ｂと低面４０ｃの形成方法は、
突起面から底面領域を削除して形成する。好ましくは、
実施の形態の１に用いる配線基板の第２面にその外周を
囲繞する突起面を構成した同一基材のスペーサーを積層
して形成する。積層の仕方については、従来の積層基板
と異なることはなく説明を省略する。この実施の形態２
に用いられる配線基板においては、少なくともフインガ
―４３とスルーホール４９とを突起面に設ける。スルー
ホール４９を設ける目的は、フインガ―４３を低面４０
ｃに設けた導通すべきフインガ―または配線３４を介し
て外部電極ランド３７と導通するためである。低面４０
ｃに設けたスルーホール３９については実施の形態１で
詳細に示したのであらためて説明することを省略する。
【００５９】製造方法は、実施の形態１と製造工程が同
一であり重複する為に省略する。配線基板４０と封止樹
脂４５と金属線２８との形状が実施の形態２では図１と
図６とで示すように異なる。特に、金属線２８によるセ
ンターパッドとフインガ―との接続において、高容量化
または高機能化によってパッドとパッドとの間隔が狭く
配置された半導体チップのセンターパッド側には、ボー
ル径をパッド間隔に対応して小さく形成してボールボン
ドを行ない隣接するボール同士のショート不良を回避
し、半導体チップの主面３１ａと略同一面高さに形成し
た突起面に設けたフインガ―３４にステッチボンドを行
なうことで、金属線と半導体チップとの接触によるショ
ート不良を回避する。
【００６０】図７および図８には突起部で形成する突起
面４０ｂの形状をほぼ等幅で示したが突起面の形状はこ
れに限るものではない。
【００６１】また、貫通穴４１は連続したものを示した
がセンターパッドを囲繞するようにすると、並列分割で
も直列分割して設けても良い。さらに、センターパッド
であれば貫通穴は十字状であっても実施の形態１および
実施の形態２に示すＳＭＣＰと同様の効果を奏する。
【００６２】また、外部電極ランド３７は半田接合部の
強度を増す為に、若しくは、熱放散を良くする目的で、
必要に応じて必要な数のダミー外部電極ランドを追加し
て設けても実施の形態１および実施の形態２に示すＳＭ
ＣＰと同様の効果を奏する。
【００６３】さらにまた、外部電極ランド３７を千鳥配
置としても良い。この場合、実装基板に実装した時に半
田ボール接続部分に生じる熱歪による半田接合部寿命を
実施の形態１および実施の形態２に例示したＳＭＣＰよ
り長くすることができる。
【００６４】また、図７に示す突起面４０ｂのランド４
３が配置されない部分を有するときは、その部分に、ダ
ミーの配線銅箔で補強部を設けて配線基板の反りを少な
くすることも基板の機械的な強度を増すことも可能であ
る。
【００６５】２段重ねする半導体チップのパッドの配置
によっては、突起平面の４辺にフインガ―４３を設ける
事も勿論可能である。
【００６６】実施の形態１および実施の形態２において
は、同一寸法の半導体チップ２個を背中合わせに貼り合
わせて構成するもので説明したが、寸法の異なる半導体
チップを用いても、センターパッドを備えた第１の半導
体チップを貫通穴を備える配線基板を用いて貫通穴でセ
ンターパッドを囲繞して接着固定すると、第２の半導体
装置は、寸法が異なっていても、周辺パッド配置の半導
体チップであっても実施の形態１および実施の形態２に
例示した半導体装置と同様の効果を奏する。
【００６７】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。
【００６８】この発明の第１の局面に係る半導体装置
は、貫通穴を備え第１の面と第２の面とにランドとフイ
ンガ―と引き回し配線とスルーホールとを配置した配線
基板と、センターパッドを主面に配置した第１の半導体
チップとを、貫通穴でセンターパッドを囲繞して接合材
で固定し、半導体チップの裏面同士を固定し、金線等の
導電率の高い金属線で各半導体チップのパッドとフイン
ガ―とを接続して、封止樹脂で金属線と各半導体チップ
と各接合材と貫通穴を埋め、さらに配線基板の第１面の
第１面に設けられたランド配置領域から外周領域までを
除いてフインガ―を封止したのでＳＭＣＰの全体の厚み
を低くする事ができる。
【００６９】また、配線基板の第１面に設けられたラン
ドに半田ボールを設けたので実装基板への実装が効率的
になる。
【００７０】また、第１の半導体チップと第２の半導体
チップとが同一半導体チップであるので容量を２倍にで
きる。
【００７１】また、金属線で第１の半導体チップのセン
ターパッドにボールボンドを行ない、配線基板の第１面
に設けたフインガ―にステッチボンドを行ない接続する
と共に、配線基板の第２面に設けたフインガ―に金属線
でボールボンドを行ない第２の半導体チップのパッドに
ステッチボンドを行ない接続したのでよりＳＭＣＰの高
さを低くする事ができる。
【００７２】配線基板は、その第１面にフインガ―を貫
通穴の近傍に略平行に設け、ランドを等間隔で平行に複
列整列してフインガ―の外側に平行に配置し、配線基板
の第２面にフインガ―を配線基板の外周辺の近傍に略平
行に設け、ランドを等間隔で平行に複列整列してフイン
ガ―の内側に配置したのですべてのランドにフインガ―
から引き回す配線の長さを略一定にする事で略等インピ
ーダンスとすることが可能である。
【００７３】配線基板には、貫通穴に沿ってその近傍に
略平行に設けたフインガ―と配線基板の外周辺に沿って
その近傍に略平行に設けられたフインガ―との間の領域
にランドを等間隔で平行に複列整列して設けたのですべ
ての配線を略等インピーダンスにすることが可能であ
る。さらに単層配線でも構成することが可能である。
【００７４】この発明の第２の局面に係る半導体装置に
おいては、貫通穴を備えた第１の平面と第２の平面とを
備え、第２の平面は外周領域を額縁状に囲繞する突起面
とその突起面より低い段差低面との２面を備え、配線基
板の第１の平面と第２の面にはランドとフインガ―と引
き回し配線とスルーホールとを配置した配線基板とセン
ターパッドを備えた半導体チップ２個を、半導体チップ
の裏面と裏面とを接合材で固定し、半導体チップの第２
の主面と突起面と略同一平面に配置し、半導体チップの
第１の主面と配線基板の第２の平面における段差底面と
を貫通穴で囲繞して接合材で固定し、金属線で半導体チ
ップのセンターパッドにボールボンドを行ない配線基板
のフインガ―にステッチボンドで電気的に接続し、封止
樹脂で金属線と各半導体チップと各接合材と配線基板の
第２の面側を封止し、配線基板の第１の平面に設けたラ
ンド配置領域から外周領域までを除きフインガ―と貫通
穴とを埋めて封止したので、安価にＳＭＣが得られる。
【００７５】また、配線基板の第１の平面に設けられた
ランドにさらに半田ボールを設けたので、実装基板への
実装が容易な半導体装置が得られる。
【図面の簡単な説明】
【図１】 実施の形態１である半導体装置の構成を示す
断面図。
【図２】 図２は、図１に示す半導体装置に用いられる
配線基板の第１面に配置される配線パターンの平面図。
【図３】 図３は、図１に示す半導体装置に用いられる
配線基板の第２面に配置される配線パターンの平面図。
【図４】 図４は、図１に示す半導体装置に用いられる
配線基板の配線パターンの平面図。
【図５】 図５は、図１に示す半導体装置の製造フロー
図。
【図６】 図６は、実施の形態２である半導体装置の構
成を示す断面図。
【図７】 図７は、図６に示す半導体装置に用いられる
配線基板の第２面に配置される配線パターンの平面図。
【図８】 図７における矢視ＶＩＩＩ−ＶＩＩＩ線から
見た断面図である。
【図９】 図９は、従来の半導体装置の構成を示す断面
図。
【図１０】 図１０は、従来の半導体装置の構成を示す
断面図。
【図１１】 図１１は、図９に示す半導体装置に用いら
れる配線基板の配線パターンの平面図。
【符号の説明】
２０ 配線基板 ２０ａ 第１の平面 ２０ｂ 第２の平面 ２１ 貫通穴 ２２ 第１の半導体チップ ２２ａ 第１の半導体チップの主面 ２２ｂ 第１の半導体チップの裏面 ２３ 第１の半導体チップの主面に設けたセンターパッ
ド ２４ａ、２４ｂ 接着材 ２７ 配線基板の第１面に設けたフインガ― ２８ 金線 ２９ 配線基板の第１面に設けた引き回し配線 ３０ 配線基板の第１面側の封止樹脂 ３１ 第２の半導体チップ ３１ａ 第２の半導体チップの主面 ３１ｂ 第２の半導体チップの裏面 ３２ 第２の半導体チップ主面のセンターパッド ３３ 配線基板の第２面に設けたフインガ― ３４ 配線基板の第２面に設けた引き回し配線 ３５ 配線基板の第２面側の封止樹脂 ３６ 半田ボール ３７ 外部電極ランド（ランド） ３９ スルーホール（電気的に導通するための貫通穴） ４０ 配線基板 ４０ａ 配線基板の第１の面 ４０ｂ 配線基板の第２面の突起面 ４０ｃ 配線基板の第２面の低面 ４１ 貫通穴 ４３ 配線基板の第２面の突起面に設けたフインガ― ４９ 配線基板の第２面の突起面に設けたスルーホール

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 貫通穴を備え第１の面と第２の面とにラ
    ンドとフインガ―と引き回し配線とスルーホールとを配
    置した配線基板と、センターパッドを主面に配置した第
    １の半導体チップとを、前記配線基板の第２の面の貫通
    穴で前記センターパッドを囲繞して接合材で固定し、前
    記第１の半導体チップの裏面と第２の半導体チップの裏
    面とを接合材で固定し、金属線で前記各半導体チップの
    パッドと対応する前記配線基板のフインガ―とを接続
    し、封止樹脂で前記金属線と各半導体チップと各接合材
    と前記貫通穴を埋め、さらに前記配線基板の第１の面に
    設けられたランド配置領域から外周領域までを除き前記
    フインガ―を封止した半導体装置。
  2. 【請求項２】 前記配線基板の第１面に設けられたラン
    ドに半田ボールを設けた請求項１に記載の半導体装置。
  3. 【請求項３】 前記第１の半導体チップと第２の半導体
    チップとが同一半導体チップである請求項１または請求
    項２に記載の半導体装置。
  4. 【請求項４】 金線で前記第１の半導体チップのセンタ
    ーパッドにボールボンドを行ない前記配線基板の第１面
    に設けたフインガ―にステッチボンドを行ない接続する
    と共に、前記配線基板の第２面に設けたフインガ―に金
    線でボールボンドを行ない前記第２の半導体チップのパ
    ッドにステッチボンドを行ない接続した請求項１ないし
    請求項３のいずれかに記載の半導体装置。
  5. 【請求項５】 前記配線基板は、その第１面にフインガ
    ―を貫通穴の近傍に略平行に設け、ランドを等間隔で平
    行に複列整列して前記フインガ―の外側に平行に配置
    し、前記配線基板の第２面にフインガ―を前記配線基板
    の外周辺の近傍に略平行に設け、ランドを等間隔で平行
    に複列整列して前記フインガ―の内側に配置された請求
    項１ないし請求項４のいずれかに記載の半導体装置。
  6. 【請求項６】 前記配線基板には、前記貫通穴に沿って
    その近傍に略平行に設けたフインガ―と前記配線基板の
    外周辺に沿ってその近傍に略平行に設けられたフインガ
    ―との間の領域に前記ランドを等間隔で平行に複列整列
    して設けた請求項１ないし請求項４のいずれかに記載の
    半導体装置。
  7. 【請求項７】 第１の平面と第２の平面とを備え、前記
    第２の平面は外周領域を額縁状に囲繞するフインガ―を
    備えた突起面と前記突起面より低い段差で形成された低
    面との２面で構成し、前記第１の平面と前記第２の低面
    とには貫通穴とランドとフインガ―と引き回し配線とス
    ルーホールとを備え、前記配線基板と裏面と裏面とを接
    合材で固定したセンターパッドを備える第１と第２の半
    導体チップ２個を、前記第１の半導体チップの主面を前
    記配線基板の前記底面に前記貫通穴でセンターパッドを
    囲繞して接合材で固定し、前記第２の半導体チップの主
    面と前記突起面と略同一平面に配置し、金属線で前記半
    導体チップの前記センターパッドにボールボンドを行な
    い前記配線基板の前記フインガ―にステッチボンドを行
    ない電気的に接続し、封止樹脂で前記金属線と前記各半
    導体チップと前記各接合材と前記配線基板の第２の面側
    を封止し、前記配線基板の第１の平面に設けたランド配
    置領域から外周領域までを除き前記フインガ―と前記貫
    通穴とを埋めて封止した半導体装置。
  8. 【請求項８】 前記配線基板の第１の平面に設けられた
    ランドにさらに半田ボールを設けた請求項７に記載の半
    導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231881A (ja) * 2001-02-02 2002-08-16 Oki Electric Ind Co Ltd 半導体チップパッケージ
JP2009140995A (ja) * 2007-12-04 2009-06-25 Elpida Memory Inc 半導体装置
JP2009141312A (ja) * 2007-12-06 2009-06-25 Nanya Sci & Technol Co Ltd スタック型チップパッケージ構造
JP2009272359A (ja) * 2008-05-01 2009-11-19 Powertech Technology Inc 半導体パッケージ
JP2010073994A (ja) * 2008-09-19 2010-04-02 Powertech Technology Inc ウインドウ型ｂｇａパッケージ及びその製造方法

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10127009A1 (de) * 2001-06-05 2002-12-12 Infineon Technologies Ag Kunststoffgehäuse mit mehreren Halbleiterchips und einer Umverdrahtungsplatte sowie ein Verfahren zur Herstellung des Kunststoffgehäuses in einer Spritzgußform
JP4126891B2 (ja) * 2001-08-03 2008-07-30 セイコーエプソン株式会社 半導体装置の製造方法
DE10142114C1 (de) * 2001-08-30 2003-02-13 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens zwei Halbleiterchips sowie Verfahren zu seiner Herstellung
JP2003197856A (ja) * 2001-12-28 2003-07-11 Oki Electric Ind Co Ltd 半導体装置
SG121705A1 (en) * 2002-02-21 2006-05-26 United Test & Assembly Ct Ltd Semiconductor package
SG121707A1 (en) * 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
US6979904B2 (en) * 2002-04-19 2005-12-27 Micron Technology, Inc. Integrated circuit package having reduced interconnects
US6809416B1 (en) * 2002-05-28 2004-10-26 Intersil Corporation Package for integrated circuit with thermal vias and method thereof
TWI322448B (en) * 2002-10-08 2010-03-21 Chippac Inc Semiconductor stacked multi-package module having inverted second package
US7034387B2 (en) 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
KR100618812B1 (ko) * 2002-11-18 2006-09-05 삼성전자주식회사 향상된 신뢰성을 가지는 적층형 멀티 칩 패키지
DE10259221B4 (de) * 2002-12-17 2007-01-25 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
US6818980B1 (en) * 2003-05-07 2004-11-16 Asat Ltd. Stacked semiconductor package and method of manufacturing the same
DE10339762B4 (de) * 2003-08-27 2007-08-02 Infineon Technologies Ag Chipstapel von Halbleiterchips und Verfahren zur Herstellung desselben
JP3695458B2 (ja) * 2003-09-30 2005-09-14 セイコーエプソン株式会社 半導体装置、回路基板並びに電子機器
US8970049B2 (en) * 2003-12-17 2015-03-03 Chippac, Inc. Multiple chip package module having inverted package stacked over die
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US8552551B2 (en) 2004-05-24 2013-10-08 Chippac, Inc. Adhesive/spacer island structure for stacking over wire bonded die
US20050258527A1 (en) * 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
WO2005119759A1 (ja) * 2004-06-01 2005-12-15 Rohm Co., Ltd 半導体装置および電子装置
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
JP2006073825A (ja) * 2004-09-02 2006-03-16 Toshiba Corp 半導体装置及びその実装方法
FI20041525A7 (fi) * 2004-11-26 2006-03-17 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
CN1906715B (zh) * 2004-12-20 2010-06-16 株式会社村田制作所 层压陶瓷电子元件及其制造方法
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
TWI442520B (zh) * 2005-03-31 2014-06-21 史達特司奇帕克有限公司 具有晶片尺寸型封裝及第二基底及在上側與下側包含暴露基底表面之半導體組件
WO2006105514A2 (en) * 2005-03-31 2006-10-05 Stats Chippac Ltd. Semiconductor stacked package assembly having exposed substrate surfaces on upper and lower sides
US7429786B2 (en) * 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US7354800B2 (en) 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
TWI269420B (en) 2005-05-03 2006-12-21 Megica Corp Stacked chip package and process thereof
US7582960B2 (en) * 2005-05-05 2009-09-01 Stats Chippac Ltd. Multiple chip package module including die stacked over encapsulated package
JP4311376B2 (ja) 2005-06-08 2009-08-12 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、電子部品、回路基板及び電子機器
US7394148B2 (en) * 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
US7190604B2 (en) * 2005-06-27 2007-03-13 Lyontek Inc. Capacity dividable memory IC
SG130055A1 (en) 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
DE102005039786A1 (de) * 2005-08-22 2007-03-15 Infineon Technologies Ag Dual-Die-FBGA
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7750482B2 (en) * 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
TWI288959B (en) * 2006-03-17 2007-10-21 Chipmos Technologies Inc Chip package and wafer treating method for making adhesive chips
US20080308914A1 (en) * 2006-03-17 2008-12-18 Chipmos Technologies Inc. Chip package
US7638880B2 (en) * 2006-03-17 2009-12-29 Chipmos Technologies Inc. Chip package
US20080308915A1 (en) * 2006-03-17 2008-12-18 Chipmos Technologies Inc. Chip package
JP2009038142A (ja) * 2007-07-31 2009-02-19 Elpida Memory Inc 半導体積層パッケージ
US7915724B2 (en) * 2007-09-28 2011-03-29 Stats Chippac Ltd. Integrated circuit packaging system with base structure device
JP2011249582A (ja) * 2010-05-27 2011-12-08 Elpida Memory Inc 半導体装置
JP5968713B2 (ja) * 2012-07-30 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
US20140070404A1 (en) * 2012-09-12 2014-03-13 Shing-Ren Sheu Semiconductor package structure and interposer therefor
CN115528006A (zh) * 2021-06-24 2022-12-27 华为技术有限公司 堆叠器件和堆叠器件的焊接方法
US11961831B2 (en) * 2021-08-20 2024-04-16 Advanced Semiconductor Engineering, Inc. Electronic package, semiconductor package structure, and method for manufacturing the semiconductor package structure
CN115360166B (zh) * 2022-10-19 2023-03-24 江苏长晶科技股份有限公司 一种芯片封装结构及芯片封装方法
US12176701B2 (en) 2022-11-18 2024-12-24 Abb Schweiz Ag Ground fault protection in a high resistance grounding system

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000315765A (ja) * 1999-04-28 2000-11-14 Shinko Electric Ind Co Ltd 半導体装置とそれに用いる配線基板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06252342A (ja) * 1993-02-22 1994-09-09 Hitachi Ltd 半導体装置
US5483024A (en) * 1993-10-08 1996-01-09 Texas Instruments Incorporated High density semiconductor package
US6667560B2 (en) 1996-05-29 2003-12-23 Texas Instruments Incorporated Board on chip ball grid array
JPH11219984A (ja) * 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
JP3481444B2 (ja) 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
US6118176A (en) * 1999-04-26 2000-09-12 Advanced Semiconductor Engineering, Inc. Stacked chip assembly utilizing a lead frame

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000315765A (ja) * 1999-04-28 2000-11-14 Shinko Electric Ind Co Ltd 半導体装置とそれに用いる配線基板

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231881A (ja) * 2001-02-02 2002-08-16 Oki Electric Ind Co Ltd 半導体チップパッケージ
JP2009140995A (ja) * 2007-12-04 2009-06-25 Elpida Memory Inc 半導体装置
JP2009141312A (ja) * 2007-12-06 2009-06-25 Nanya Sci & Technol Co Ltd スタック型チップパッケージ構造
JP2009272359A (ja) * 2008-05-01 2009-11-19 Powertech Technology Inc 半導体パッケージ
JP2010073994A (ja) * 2008-09-19 2010-04-02 Powertech Technology Inc ウインドウ型ｂｇａパッケージ及びその製造方法

Also Published As

Publication number Publication date
TWI243464B (en) 2005-11-11
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