JP2003015152A - 表示装置 - Google Patents
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 クロック信号の調整を低コストで実行する。
【解決手段】 基板１０上に、外部からのクロック信号
ＣＫＨ１，ＣＫＨ２を入力する外部クロック入力部Ｔ
１，Ｔ２と、サンプリング信号作成回路（シフトレジス
タ）との間に、遅延時間を調整する１以上のインバータ
回路を有し、このうち必要なインバータ回路のみを選択
し接続して、映像信号のサンプリングタイミングを遅延
させる。インバータ回路の信号経路への接続は、接続配
線パターンマスクを接続するインバータ回路の数に応じ
て変更するだけで、他の製造工程を変更することなく実
現できる。
ＣＫＨ１，ＣＫＨ２を入力する外部クロック入力部Ｔ
１，Ｔ２と、サンプリング信号作成回路（シフトレジス
タ）との間に、遅延時間を調整する１以上のインバータ
回路を有し、このうち必要なインバータ回路のみを選択
し接続して、映像信号のサンプリングタイミングを遅延
させる。インバータ回路の信号経路への接続は、接続配
線パターンマスクを接続するインバータ回路の数に応じ
て変更するだけで、他の製造工程を変更することなく実
現できる。
Description
【０００１】
【発明の属する技術分野】本発明は映像表示装置の駆動
回路におけるクロック信号に基づいた映像信号のサンプ
リングのためのタイミングの制御に関する。
回路におけるクロック信号に基づいた映像信号のサンプ
リングのためのタイミングの制御に関する。
【０００２】
【従来の技術】近年、映像表示装置は、携帯可能な表示
装置、例えば携帯用テレビ、携帯電話等のモニターとし
て特に市場ニーズが強く、またこれらの用途では、表示
装置はそれに応じて小型化、軽量化、省消費電力化の要
求が特に強いので要求を満たすために研究開発も盛んで
ある。
装置、例えば携帯用テレビ、携帯電話等のモニターとし
て特に市場ニーズが強く、またこれらの用途では、表示
装置はそれに応じて小型化、軽量化、省消費電力化の要
求が特に強いので要求を満たすために研究開発も盛んで
ある。
【０００３】図８に従来の液晶表示装置の等価回路図を
示し、図９にその液晶表示装置の駆動時のタイミングチ
ャートを示す。
示し、図９にその液晶表示装置の駆動時のタイミングチ
ャートを示す。
【０００４】図８に示すように、液晶表示パネルＰは絶
縁性基板１０上に、ゲート信号を供給するゲートドライ
バ５０に接続された複数のゲート信号線５１と、ドレイ
ン信号を供給するドレインドライバ６０から出力される
サンプリングパルスのタイミングに応じてサンプリング
トランジスタＳＰｔ１，ＳＰｔ２，・・・，ＳＰｔｎがオ
ンし、それに応じてデータ信号線（映像信号線）６２の
データ信号（映像信号）Ｓｉｇが供給される複数のドレ
イン信号線６１が配置されており、それらの両信号線５
１，６１の交差部近傍には、それらの両信号線５１，６
１に接続されたＴＦＴ７０と、そのＴＦＴ７０に接続さ
れた表示電極８０が配置されている。
縁性基板１０上に、ゲート信号を供給するゲートドライ
バ５０に接続された複数のゲート信号線５１と、ドレイ
ン信号を供給するドレインドライバ６０から出力される
サンプリングパルスのタイミングに応じてサンプリング
トランジスタＳＰｔ１，ＳＰｔ２，・・・，ＳＰｔｎがオ
ンし、それに応じてデータ信号線（映像信号線）６２の
データ信号（映像信号）Ｓｉｇが供給される複数のドレ
イン信号線６１が配置されており、それらの両信号線５
１，６１の交差部近傍には、それらの両信号線５１，６
１に接続されたＴＦＴ７０と、そのＴＦＴ７０に接続さ
れた表示電極８０が配置されている。
【０００５】また、絶縁性基板１０とは別基板の外付け
回路基板には、パネル駆動用ＬＳＩが設けられている。
この外部に設けたパネル駆動用ＬＳＩから、外部クロッ
ク入力部Ｔ１，Ｔ２を介してクロック信号ＣＫＨ１及び
ＣＫＨ２が供給される。このクロック信号ＣＫＨ１とＣ
ＫＨ２とは互いに位相が逆のクロック信号であり、サン
プリングトランジスタＳＰｔ１、ＳＰｔ２、ＳＰｔ３・・
・が、映像信号をラッチするタイミングを決めるタイミ
ング信号を生成するための基準信号である。
回路基板には、パネル駆動用ＬＳＩが設けられている。
この外部に設けたパネル駆動用ＬＳＩから、外部クロッ
ク入力部Ｔ１，Ｔ２を介してクロック信号ＣＫＨ１及び
ＣＫＨ２が供給される。このクロック信号ＣＫＨ１とＣ
ＫＨ２とは互いに位相が逆のクロック信号であり、サン
プリングトランジスタＳＰｔ１、ＳＰｔ２、ＳＰｔ３・・
・が、映像信号をラッチするタイミングを決めるタイミ
ング信号を生成するための基準信号である。
【０００６】また、パネル駆動用ＬＳＩからは、垂直ド
ライバのスタート信号ＳＴＶ、水平ドライバのスタート
信号ＳＴＨが、それぞれゲートドライバ５０及びドレイ
ンドライバ６０に入力され、またデータ信号Ｓｉｇがデ
ータ信号線６２に入力される。
ライバのスタート信号ＳＴＶ、水平ドライバのスタート
信号ＳＴＨが、それぞれゲートドライバ５０及びドレイ
ンドライバ６０に入力され、またデータ信号Ｓｉｇがデ
ータ信号線６２に入力される。
【０００７】まず、外部から入力されたクロック信号、
即ち外部クロック信号ＣＫＨ１，ＣＫＨ２は、それぞれ
レベルシフタ（Ｌ／Ｓ）に入力されて例えば０〜３Ｖが
０〜８Ｖに昇圧される。そして、その出力信号は整形用
インバータ回路１０２に入力され、バッファ回路１０１
を介してドレインドライバ６０を構成する各シフトレジ
スタにクロック信号として入力される。
即ち外部クロック信号ＣＫＨ１，ＣＫＨ２は、それぞれ
レベルシフタ（Ｌ／Ｓ）に入力されて例えば０〜３Ｖが
０〜８Ｖに昇圧される。そして、その出力信号は整形用
インバータ回路１０２に入力され、バッファ回路１０１
を介してドレインドライバ６０を構成する各シフトレジ
スタにクロック信号として入力される。
【０００８】各シフトレジスタはインバータ回路及びク
ロックドインバータ回路から成り水平方向のスタート信
号ＳＴＨに基づいて順次次段にクロック信号が転送さ
れ、各シフトレジスタによってサンプリングパルスが発
生される。
ロックドインバータ回路から成り水平方向のスタート信
号ＳＴＨに基づいて順次次段にクロック信号が転送さ
れ、各シフトレジスタによってサンプリングパルスが発
生される。
【０００９】このサンプリングパルスに基づいて、外部
から入力される映像信号をサンプリングＴＦＴによって
サンプリングし、それぞれのドレイン信号線６１に出力
される。即ち、スタート信号ＳＴＨに基づくサンプリン
グ信号に応じてサンプリングＴＦＴＳＰｔがオンし映像
信号線６２の映像信号がドレイン信号線６１に供給され
る。
から入力される映像信号をサンプリングＴＦＴによって
サンプリングし、それぞれのドレイン信号線６１に出力
される。即ち、スタート信号ＳＴＨに基づくサンプリン
グ信号に応じてサンプリングＴＦＴＳＰｔがオンし映像
信号線６２の映像信号がドレイン信号線６１に供給され
る。
【００１０】また、ゲート信号がゲート信号線５１から
ゲート電極１３に入力され、ＴＦＴ７０がオンする。そ
れによってＴＦＴ７０を介してドレイン信号が表示電極
８０に印加される。それと同時に、表示電極８０に印加
された電圧を１フィールド期間保持するために補助容量
８５にもドレイン信号がＴＦＴ７０を介して印加され
る。この補助容量８５の一方の電極はＴＦＴ７０のソー
ス１１ｓに接続されており、他方の電極は各表示画素Ｐ
１１，Ｐ１２，Ｐ１３・・・、Ｐ２１，Ｐ２２，Ｐ２３
・・・において共通の電位が印加されている。
ゲート電極１３に入力され、ＴＦＴ７０がオンする。そ
れによってＴＦＴ７０を介してドレイン信号が表示電極
８０に印加される。それと同時に、表示電極８０に印加
された電圧を１フィールド期間保持するために補助容量
８５にもドレイン信号がＴＦＴ７０を介して印加され
る。この補助容量８５の一方の電極はＴＦＴ７０のソー
ス１１ｓに接続されており、他方の電極は各表示画素Ｐ
１１，Ｐ１２，Ｐ１３・・・、Ｐ２１，Ｐ２２，Ｐ２３
・・・において共通の電位が印加されている。
【００１１】ＴＦＴ７０のゲート１３が開いてドレイン
信号が液晶２１に印加されると、１フィールド期間保持
されなければならないが、液晶２１のみではその信号の
電圧は時間経過とともに次第に低下してしまう。そうす
ると、フリッカや表示むらとして現れてしまい良好な表
示が得られなくなる。そこでその電圧を１フィールド期
間保持するために補助容量８５を設けている。
信号が液晶２１に印加されると、１フィールド期間保持
されなければならないが、液晶２１のみではその信号の
電圧は時間経過とともに次第に低下してしまう。そうす
ると、フリッカや表示むらとして現れてしまい良好な表
示が得られなくなる。そこでその電圧を１フィールド期
間保持するために補助容量８５を設けている。
【００１２】表示電極８０に印加された電圧が液晶２１
に印加されることにより、その電圧に応じて液晶２１が
配向して表示を得ることができる。
に印加されることにより、その電圧に応じて液晶２１が
配向して表示を得ることができる。
【００１３】
【発明が解決しようとする課題】ところが、従来の液晶
表示装置では、製造工程条件等のばらつきに伴い各回
路、例えばインバータ回路１０１，１０２の特性の変動
が生じることがある。そのため、クロック信号に基づく
映像信号をサンプリングするタイミングが早くなったり
遅延したりという変動が生じることになる。
表示装置では、製造工程条件等のばらつきに伴い各回
路、例えばインバータ回路１０１，１０２の特性の変動
が生じることがある。そのため、クロック信号に基づく
映像信号をサンプリングするタイミングが早くなったり
遅延したりという変動が生じることになる。
【００１４】従って、映像信号線６２からドレイン信号
線６１に供給されるドレイン信号の電位が、映像信号Ｓ
ｉｇの電位にまで十分に充電される前に、サンプリング
ＴＦＴＳＰｔによってサンプリングされて確定してしま
い、この場合、表示電極８０には、不十分な電圧が印加
され、表示品質の低い表示装置になってしまうという問
題があった。
線６１に供給されるドレイン信号の電位が、映像信号Ｓ
ｉｇの電位にまで十分に充電される前に、サンプリング
ＴＦＴＳＰｔによってサンプリングされて確定してしま
い、この場合、表示電極８０には、不十分な電圧が印加
され、表示品質の低い表示装置になってしまうという問
題があった。
【００１５】図９に図８中のＡ，Ｂ，Ｃの各点における
タイミングチャートを示す。
タイミングチャートを示す。
【００１６】外部クロック信号ＣＫＨ１，ＣＫＨ２に基
づいて、上述のようにドレインドライバ６０内で水平ス
タート信号ＳＴＨがシフトされ、サンプリングタイミン
グ信号ＳＴＨ、ＳＴＨ２・・・が生成されてドレインド
ライバ６０の各段から出力される（Ａ点）。このタイミ
ング信号は異なるインバータを介して極性が異なる同位
相のタイミング信号となり、サンプリングＴＦＴＳＰｔ
に印加される（Ｂ，Ｃ点）。しかし、例えばインバータ
回路１０１等の特性変動により、サンプリングＴＦＴＳ
Ｐｔをオンさせるタイミング信号（Ｂ，Ｃ）が図９のよ
うなタイミングで出力されると、映像信号Ｓ１１の電位
が映像信号線６２においてまだ確定しないタイミングで
サンプリングしてしまう。従って、このような場合には
表示品質が低下してしまう。
づいて、上述のようにドレインドライバ６０内で水平ス
タート信号ＳＴＨがシフトされ、サンプリングタイミン
グ信号ＳＴＨ、ＳＴＨ２・・・が生成されてドレインド
ライバ６０の各段から出力される（Ａ点）。このタイミ
ング信号は異なるインバータを介して極性が異なる同位
相のタイミング信号となり、サンプリングＴＦＴＳＰｔ
に印加される（Ｂ，Ｃ点）。しかし、例えばインバータ
回路１０１等の特性変動により、サンプリングＴＦＴＳ
Ｐｔをオンさせるタイミング信号（Ｂ，Ｃ）が図９のよ
うなタイミングで出力されると、映像信号Ｓ１１の電位
が映像信号線６２においてまだ確定しないタイミングで
サンプリングしてしまう。従って、このような場合には
表示品質が低下してしまう。
【００１７】このようなサンプリング信号と、映像信号
とのタイミングのずれを解消するには、クロック信号Ｃ
ＫＨ１，ＣＫＨ２の位相を調整することが考えられる。
具体的には、位相の調整とは、クロック信号ＣＫＨ１，
ＣＫＨ２の遅延時間を変更することで、これはクロック
入力部のインバータ回路の数を変更することが考えられ
る。しかし、インバータ回路を各回路形成後に変更する
ことはできないので、新たな別のパターンマスク、即ち
インバータ回路を構成するＴＦＴの能動層の島化工程の
パターンマスクから、ＴＦＴのソース及びドレイン電極
並びに配線を形成するためのパターンマスクまでの全て
のパターンマスクを作製しなければならない。そうする
と、その新規にパターンマスクを作製するにあたり、コ
ストが非常にかかるという欠点が生じていた。
とのタイミングのずれを解消するには、クロック信号Ｃ
ＫＨ１，ＣＫＨ２の位相を調整することが考えられる。
具体的には、位相の調整とは、クロック信号ＣＫＨ１，
ＣＫＨ２の遅延時間を変更することで、これはクロック
入力部のインバータ回路の数を変更することが考えられ
る。しかし、インバータ回路を各回路形成後に変更する
ことはできないので、新たな別のパターンマスク、即ち
インバータ回路を構成するＴＦＴの能動層の島化工程の
パターンマスクから、ＴＦＴのソース及びドレイン電極
並びに配線を形成するためのパターンマスクまでの全て
のパターンマスクを作製しなければならない。そうする
と、その新規にパターンマスクを作製するにあたり、コ
ストが非常にかかるという欠点が生じていた。
【００１８】本発明は、上記の従来の欠点に鑑みてなさ
れたものであり、コストを増大させることなく容易にサ
ンプリングトランジスタが映像信号をサンプリングする
タイミングを適正なタイミングとすることができ、それ
により良好な表示を得ることができる映像表示装置を提
供することを目的とする。
れたものであり、コストを増大させることなく容易にサ
ンプリングトランジスタが映像信号をサンプリングする
タイミングを適正なタイミングとすることができ、それ
により良好な表示を得ることができる映像表示装置を提
供することを目的とする。
【００１９】
【課題を解決するための手段】本発明は、外部から順次
転送される表示信号を外部クロック信号に基づいてサン
プリングして、マトリクス状に配置された各画素に供給
し、各画素に表示させる表示装置であり、前記表示信号
をサンプリングするためのサンプリング信号を、前記外
部クロック信号に基づいて作成するサンプリング信号作
成回路と、該サンプリング信号作成回路と、前記外部ク
ロック信号の供給端子との間に配置されて前記外部クロ
ック信号を遅延させる機能を備えた１以上のクロック遅
延用回路と、を備え、前記１以上のクロック遅延用回路
は、前記サンプリング信号作成回路に前記外部クロック
信号を供給する信号伝達配線に対し、前記信号伝達配線
及びこれに対する接続配線形成工程において、要求され
る遅延回路接続数に応じて使用する接続配線用パターン
マスクを変更して形成することで接続する。
転送される表示信号を外部クロック信号に基づいてサン
プリングして、マトリクス状に配置された各画素に供給
し、各画素に表示させる表示装置であり、前記表示信号
をサンプリングするためのサンプリング信号を、前記外
部クロック信号に基づいて作成するサンプリング信号作
成回路と、該サンプリング信号作成回路と、前記外部ク
ロック信号の供給端子との間に配置されて前記外部クロ
ック信号を遅延させる機能を備えた１以上のクロック遅
延用回路と、を備え、前記１以上のクロック遅延用回路
は、前記サンプリング信号作成回路に前記外部クロック
信号を供給する信号伝達配線に対し、前記信号伝達配線
及びこれに対する接続配線形成工程において、要求され
る遅延回路接続数に応じて使用する接続配線用パターン
マスクを変更して形成することで接続する。
【００２０】本発明の他の態様では、上記表示装置にお
いて、前記クロック遅延用回路は、ｎ型薄膜トランジス
タとｐ型薄膜トランジスタとを相補的接続することで構
成されるインバータ回路であり、１つのインバータ回路
を構成する前記ｎ型及び前記ｐ型薄膜トランジスタの能
動層は、互いに前記信号伝達配線の線幅より大きく離間
されている。
いて、前記クロック遅延用回路は、ｎ型薄膜トランジス
タとｐ型薄膜トランジスタとを相補的接続することで構
成されるインバータ回路であり、１つのインバータ回路
を構成する前記ｎ型及び前記ｐ型薄膜トランジスタの能
動層は、互いに前記信号伝達配線の線幅より大きく離間
されている。
【００２１】本発明の他の態様では、上記表示装置にお
いて、前記各画素には、それぞれスイッチング素子が形
成され、該スイッチング素子に接続される電極又は配線
と、前記信号伝達配線及び前記１以上のクロック遅延用
回路の接続配線とは同一材料からなる。
いて、前記各画素には、それぞれスイッチング素子が形
成され、該スイッチング素子に接続される電極又は配線
と、前記信号伝達配線及び前記１以上のクロック遅延用
回路の接続配線とは同一材料からなる。
【００２２】このような表示装置によれば、コストを増
大させることなく容易にサンプリングトランジスタによ
る映像信号のサンプリングを適正なタイミングで実行す
ることができ、それにより良好な表示を得ることができ
る。
大させることなく容易にサンプリングトランジスタによ
る映像信号のサンプリングを適正なタイミングで実行す
ることができ、それにより良好な表示を得ることができ
る。
【００２３】本発明の他の態様では、外部から順次転送
される表示信号を外部クロック信号に基づいてサンプリ
ングして、マトリクス状に配置された各画素に供給し、
各画素に表示させる表示装置であり、前記表示信号をサ
ンプリングするためのサンプリング信号を、前記外部ク
ロック信号に基づいて作成するサンプリング信号作成回
路と、該サンプリング信号作成回路と、前記外部クロッ
ク信号の供給端子との間に配置されて前記外部クロック
信号を遅延させる機能を備えた１以上のクロック遅延用
回路と、を備え、前記１以上のクロック遅延用回路の少
なくとも１つが、前記サンプリング信号作成回路に前記
外部クロック信号を供給するための信号伝達配線から絶
縁されている。
される表示信号を外部クロック信号に基づいてサンプリ
ングして、マトリクス状に配置された各画素に供給し、
各画素に表示させる表示装置であり、前記表示信号をサ
ンプリングするためのサンプリング信号を、前記外部ク
ロック信号に基づいて作成するサンプリング信号作成回
路と、該サンプリング信号作成回路と、前記外部クロッ
ク信号の供給端子との間に配置されて前記外部クロック
信号を遅延させる機能を備えた１以上のクロック遅延用
回路と、を備え、前記１以上のクロック遅延用回路の少
なくとも１つが、前記サンプリング信号作成回路に前記
外部クロック信号を供給するための信号伝達配線から絶
縁されている。
【００２４】本発明の他の態様では、上記表示装置にお
いて、前記信号伝達配線は、前記信号伝達経路に電気的
に接続されていない前記１以上のクロック遅延用回路の
形成領域内を、該回路との絶縁を維持しつつ通過するよ
うに配置されている。
いて、前記信号伝達配線は、前記信号伝達経路に電気的
に接続されていない前記１以上のクロック遅延用回路の
形成領域内を、該回路との絶縁を維持しつつ通過するよ
うに配置されている。
【００２５】本発明の他の態様では、上記表示装置にお
いて、前記クロック遅延用回路は、ｎ型薄膜トランジス
タとｐ型薄膜トランジスタとを相補的接続することで構
成されるインバータ回路であり、１つのインバータ回路
を構成する前記ｎ型及び前記ｐ型薄膜トランジスタの能
動層は、互いに前記信号伝達配線の線幅より大きく離間
されている。
いて、前記クロック遅延用回路は、ｎ型薄膜トランジス
タとｐ型薄膜トランジスタとを相補的接続することで構
成されるインバータ回路であり、１つのインバータ回路
を構成する前記ｎ型及び前記ｐ型薄膜トランジスタの能
動層は、互いに前記信号伝達配線の線幅より大きく離間
されている。
【００２６】本発明の他の態様では、上記表示装置にお
いて、前記クロック遅延用回路は、ｎ型薄膜トランジス
タとｐ型薄膜トランジスタとを相補的接続することで構
成されるインバータ回路であり、前記信号伝達配線から
絶縁されている前記クロック遅延用回路の形成領域で
は、１つのインバータ回路を構成しうる前記ｎ型及び前
記ｐ型薄膜トランジスタの互いに離間配置さた能動層の
間隙に前記信号伝達配線が配置されている。
いて、前記クロック遅延用回路は、ｎ型薄膜トランジス
タとｐ型薄膜トランジスタとを相補的接続することで構
成されるインバータ回路であり、前記信号伝達配線から
絶縁されている前記クロック遅延用回路の形成領域で
は、１つのインバータ回路を構成しうる前記ｎ型及び前
記ｐ型薄膜トランジスタの互いに離間配置さた能動層の
間隙に前記信号伝達配線が配置されている。
【００２７】本発明の他の態様では、上記表示装置にお
いて、前記クロック遅延用回路は、ｎ型薄膜トランジス
タとｐ型薄膜トランジスタとを相補的接続することで構
成されるインバータ回路であり、前記信号伝達経路に電
気的に接続されていない前記１以上のクロック遅延用回
路のための前記ｎ型及びｐ型薄膜トランジスタは、それ
ぞれ低圧側電源ライン、高圧側電源ラインに接続されて
いる。
いて、前記クロック遅延用回路は、ｎ型薄膜トランジス
タとｐ型薄膜トランジスタとを相補的接続することで構
成されるインバータ回路であり、前記信号伝達経路に電
気的に接続されていない前記１以上のクロック遅延用回
路のための前記ｎ型及びｐ型薄膜トランジスタは、それ
ぞれ低圧側電源ライン、高圧側電源ラインに接続されて
いる。
【００２８】このように信号経路に接続されないトラン
ジスタについては、電源ラインに接続することにより、
電気的にフローティングな状態になることがなく、非接
続の遅延回路が存在していても他の回路素子に与える影
響を非常に小さくすることが可能となる。
ジスタについては、電源ラインに接続することにより、
電気的にフローティングな状態になることがなく、非接
続の遅延回路が存在していても他の回路素子に与える影
響を非常に小さくすることが可能となる。
【００２９】本発明の他の態様では、外部から順次転送
される表示信号を外部クロック信号に基づいてサンプリ
ングして、マトリクス状に配置された各画素に供給し、
各画素に表示させる表示装置であり、前記表示信号をサ
ンプリングするためのサンプリング信号を、前記外部ク
ロック信号に基づいて作成するサンプリング信号作成回
路と、該サンプリング信号作成回路と、前記外部クロッ
ク信号の供給端子との間の信号伝達配線には、前記外部
クロック信号を遅延させる機能を備えた１以上のクロッ
ク遅延用回路が接続され、前記１以上のクロック遅延用
回路の全ては、各回路を構成する複数の素子間が前記信
号伝達配線の線幅より大きく離間されている。
される表示信号を外部クロック信号に基づいてサンプリ
ングして、マトリクス状に配置された各画素に供給し、
各画素に表示させる表示装置であり、前記表示信号をサ
ンプリングするためのサンプリング信号を、前記外部ク
ロック信号に基づいて作成するサンプリング信号作成回
路と、該サンプリング信号作成回路と、前記外部クロッ
ク信号の供給端子との間の信号伝達配線には、前記外部
クロック信号を遅延させる機能を備えた１以上のクロッ
ク遅延用回路が接続され、前記１以上のクロック遅延用
回路の全ては、各回路を構成する複数の素子間が前記信
号伝達配線の線幅より大きく離間されている。
【００３０】本発明の他の態様では、上記表示装置にお
いて、前記１以上のクロック遅延用回路は、ｎ型薄膜ト
ランジスタとｐ型薄膜トランジスタとを相補的接続する
ことで構成されるインバータ回路であり、１つのインバ
ータ回路を構成する前記ｎ型及び前記ｐ型薄膜トランジ
スタの能動層は、互いに前記信号伝達配線の線幅より大
きく離間されている。
いて、前記１以上のクロック遅延用回路は、ｎ型薄膜ト
ランジスタとｐ型薄膜トランジスタとを相補的接続する
ことで構成されるインバータ回路であり、１つのインバ
ータ回路を構成する前記ｎ型及び前記ｐ型薄膜トランジ
スタの能動層は、互いに前記信号伝達配線の線幅より大
きく離間されている。
【００３１】
【発明の実施の形態】本発明の好適な実施の形態（以下
実施形態）に係る映像表示装置について以下に図面を用
いて説明する。
実施形態）に係る映像表示装置について以下に図面を用
いて説明する。
【００３２】図１に本発明の映像表示装置を液晶表示装
置に応用した場合の等価回路図を示し、図２にその液晶
表示装置の各点における駆動時のタイミングチャートを
示す。
置に応用した場合の等価回路図を示し、図２にその液晶
表示装置の各点における駆動時のタイミングチャートを
示す。
【００３３】図１に示すように、液晶表示パネルＰは、
液晶表示パネルＰとは別体の外付けのパネル駆動用ＬＳ
Ｉ及び各信号端子から供給される各信号に基づいて駆動
される。
液晶表示パネルＰとは別体の外付けのパネル駆動用ＬＳ
Ｉ及び各信号端子から供給される各信号に基づいて駆動
される。
【００３４】液晶表示パネルＰは、ゲート信号を供給す
るゲートドライバ５０に接続された複数のゲート信号線
５１が行方向（水平方向）に配置されており、ドレイン
信号を供給するドレインドライバ６０に接続された複数
のドレイン信号線６１が列方向（垂直方向）に配置され
ている。両信号線５１，６１の交差部近傍には表示領域
におけるスイッチング素子であるＴＦＴ７０が配置され
ている。また、液晶表示パネルＰには、複数の表示画素
Ｐ１１，Ｐ１２，Ｐ１３・・・がマトリクス状に配置さ
れている。これらの表示画素は、ゲート信号線５１とド
レイン信号線６１によって区画された領域にそれぞれ構
成されている。このＴＦＴ７０に接続された表示電極８
０に印加された電圧によって液晶２１の立ち上がり及び
立ち下がりが制御される。
るゲートドライバ５０に接続された複数のゲート信号線
５１が行方向（水平方向）に配置されており、ドレイン
信号を供給するドレインドライバ６０に接続された複数
のドレイン信号線６１が列方向（垂直方向）に配置され
ている。両信号線５１，６１の交差部近傍には表示領域
におけるスイッチング素子であるＴＦＴ７０が配置され
ている。また、液晶表示パネルＰには、複数の表示画素
Ｐ１１，Ｐ１２，Ｐ１３・・・がマトリクス状に配置さ
れている。これらの表示画素は、ゲート信号線５１とド
レイン信号線６１によって区画された領域にそれぞれ構
成されている。このＴＦＴ７０に接続された表示電極８
０に印加された電圧によって液晶２１の立ち上がり及び
立ち下がりが制御される。
【００３５】液晶表示パネルＰには、外付けのパネル駆
動用ＬＳＩから供給される各ドライバ５０，６０をスキ
ャンさせるための外部クロック信号、データ信号、対向
電極電圧、各ドライバを駆動する電圧、及び信号保持回
路を駆動する電圧を印加する端子Ｔ１〜Ｔ９が備えられ
ている。
動用ＬＳＩから供給される各ドライバ５０，６０をスキ
ャンさせるための外部クロック信号、データ信号、対向
電極電圧、各ドライバを駆動する電圧、及び信号保持回
路を駆動する電圧を印加する端子Ｔ１〜Ｔ９が備えられ
ている。
【００３６】このように、外付けのパネル駆動用ＬＳＩ
は、上述のドライバ５０，６０を動作させるための外部
クロック信号ＣＫＶ１，ＣＫＶ２，ＣＫＨ１，ＣＫＨ
２、タイミング信号（ＳＴＶ，ＳＴＨ）、表示データ信
号（Ｓｉｇ）を作成する。また、各信号端子Ｔ１〜Ｔ９
からは、外部クロック信号、対向電極電圧Ｖcom、ドラ
イバ電源などを液晶表示パネルＰに供給する。
は、上述のドライバ５０，６０を動作させるための外部
クロック信号ＣＫＶ１，ＣＫＶ２，ＣＫＨ１，ＣＫＨ
２、タイミング信号（ＳＴＶ，ＳＴＨ）、表示データ信
号（Ｓｉｇ）を作成する。また、各信号端子Ｔ１〜Ｔ９
からは、外部クロック信号、対向電極電圧Ｖcom、ドラ
イバ電源などを液晶表示パネルＰに供給する。
【００３７】各シフトレジスタはドレインドライバ６０
を構成しており、インバータ回路及びクロックドインバ
ータ回路からなり、水平方向のスタート信号ＳＴＨを、
クロック信号ＣＫＨ１，ＣＫＨ２に基づいて順次次段に
転送し、各シフトレジスタからサンプリングパルスを出
力する。なお、クロックドインバータの構成は、インバ
ータ回路とトランスファーゲートに置き換え可能であ
る。
を構成しており、インバータ回路及びクロックドインバ
ータ回路からなり、水平方向のスタート信号ＳＴＨを、
クロック信号ＣＫＨ１，ＣＫＨ２に基づいて順次次段に
転送し、各シフトレジスタからサンプリングパルスを出
力する。なお、クロックドインバータの構成は、インバ
ータ回路とトランスファーゲートに置き換え可能であ
る。
【００３８】図１において特徴的なことは、外部クロッ
ク信号入力部Ｔ１，Ｔ２とシフトレジスタ（サンプリン
グ信号作成回路）６０との間に、サンプリングのタイミ
ングを調整する遅延時間調整回路（遅延回路）１００で
ある複数のインバータ回路１１１が設けられている点で
ある。
ク信号入力部Ｔ１，Ｔ２とシフトレジスタ（サンプリン
グ信号作成回路）６０との間に、サンプリングのタイミ
ングを調整する遅延時間調整回路（遅延回路）１００で
ある複数のインバータ回路１１１が設けられている点で
ある。
【００３９】ここで、本発明の映像表示装置の駆動方法
について図２を参照して説明する。
について図２を参照して説明する。
【００４０】１周期がｔの外部クロック信号ＣＫＨ１，
ＣＫＨ２に基づいて、シフトレジスタは、スタート信号
ＳＴＨを転送し、また、対応するサンプリングＴＦＴＳ
Ｐｔ１，ＳＰｔ２、ＳＰｔ３・・・に対して、選択レベ
ルが”ｔ”期間であるサンプリング信号を出力する（図
中Ａ参照）。サンプリングＴＦＴＳＰｔは、このサンプ
リング信号に応じたタイミングで映像信号をサンプリン
グする。
ＣＫＨ２に基づいて、シフトレジスタは、スタート信号
ＳＴＨを転送し、また、対応するサンプリングＴＦＴＳ
Ｐｔ１，ＳＰｔ２、ＳＰｔ３・・・に対して、選択レベ
ルが”ｔ”期間であるサンプリング信号を出力する（図
中Ａ参照）。サンプリングＴＦＴＳＰｔは、このサンプ
リング信号に応じたタイミングで映像信号をサンプリン
グする。
【００４１】点Ｂ，Ｃ、即ちサンプリングＴＦＴの映像
信号のサンプリングタイミングは、映像信号Ｓ１１が映
像信号線６２に十分に充電されて、この映像信号線６２
の電位が映像信号Ｓ１１本来の電位に等しくなったタイ
ミングで行われている。
信号のサンプリングタイミングは、映像信号Ｓ１１が映
像信号線６２に十分に充電されて、この映像信号線６２
の電位が映像信号Ｓ１１本来の電位に等しくなったタイ
ミングで行われている。
【００４２】これは、図９で示したように、サンプリン
グＴＦＴが映像信号をサンプリングするタイミングが、
その映像信号Ｓ１１によって映像信号線６２が十分に充
電されていないタイミングの場合に比べ、必要な遅延時
間を得るために必要なインバータ回路を選択することに
より、サンプリングのタイミングを遅らせたためであ
る。従って、十分に電位が充電した状態でサンプリング
することができ、良好な表示を得ることができる。
グＴＦＴが映像信号をサンプリングするタイミングが、
その映像信号Ｓ１１によって映像信号線６２が十分に充
電されていないタイミングの場合に比べ、必要な遅延時
間を得るために必要なインバータ回路を選択することに
より、サンプリングのタイミングを遅らせたためであ
る。従って、十分に電位が充電した状態でサンプリング
することができ、良好な表示を得ることができる。
【００４３】図３は、互いに電気的に独立したインバー
タ回路１１１を選択して、それらを接続する例を示す。
タ回路１１１を選択して、それらを接続する例を示す。
【００４４】図３（ａ）は、互いに電気的に独立な２つ
のインバータ回路を形成した場合を示す。ただし、この
図３（ａ）は、タイミング調整用としてのインバータ回
路１１１を１つも選択していない状態である。また、図
３（ｂ）は図３（ａ）に示す２つのインバータ回路を外
部クロック入力部Ｔ１，Ｔ２とシフトレジスタ６０との
間に接続した場合の等価回路である。この接続されたイ
ンバータ回路は、映像表示装置の表示領域及びその周辺
領域の駆動回路を構成するスイッチングＴＦＴと同時に
形成する。また、それらのスイッチングＴＦＴのソース
及びドレイン電極並びに配線を形成する工程に用いるマ
スクパターンのみ、インバータ回路を接続するパターン
を採用し、そのパターンに基づいて電極及び配線形成と
同時にインバータ接続線を形成し所望のインバータ回路
を接続するのである。
のインバータ回路を形成した場合を示す。ただし、この
図３（ａ）は、タイミング調整用としてのインバータ回
路１１１を１つも選択していない状態である。また、図
３（ｂ）は図３（ａ）に示す２つのインバータ回路を外
部クロック入力部Ｔ１，Ｔ２とシフトレジスタ６０との
間に接続した場合の等価回路である。この接続されたイ
ンバータ回路は、映像表示装置の表示領域及びその周辺
領域の駆動回路を構成するスイッチングＴＦＴと同時に
形成する。また、それらのスイッチングＴＦＴのソース
及びドレイン電極並びに配線を形成する工程に用いるマ
スクパターンのみ、インバータ回路を接続するパターン
を採用し、そのパターンに基づいて電極及び配線形成と
同時にインバータ接続線を形成し所望のインバータ回路
を接続するのである。
【００４５】図３（ｃ）の例は、電気的に独立したイン
バータ回路を形成した場合、即ち、遅延時間調整用のイ
ンバータ回路を１つも選択して接続していない場合であ
る。
バータ回路を形成した場合、即ち、遅延時間調整用のイ
ンバータ回路を１つも選択して接続していない場合であ
る。
【００４６】図３（ｄ）及び図３（ｅ）では、図３
（ｃ）の場合と同じインバータ回路が形成されている
が、配線及び電極間のパターンマスクとして、１つまた
は２つのインバータ回路を接続するマスクを用いること
で、図示するような信号経路内で複数のインバータ回路
をパラレル接続している。
（ｃ）の場合と同じインバータ回路が形成されている
が、配線及び電極間のパターンマスクとして、１つまた
は２つのインバータ回路を接続するマスクを用いること
で、図示するような信号経路内で複数のインバータ回路
をパラレル接続している。
【００４７】このように、２つまたは３つのインバータ
回路をパラレルに接続すれば、１つのインバータ回路の
場合と比べて、回路的にみた場合のトランジスタのサイ
ズ（即ち回路の負荷）を変更することができる。なお、
例えば、チャネル長を６μｍに一定にし、ｎチャネルの
チャネル幅を５０μｍ、ｐチャネルのチャネル幅を７５
μｍにすると、映像信号のサンプリングタイミングを１
０ナノ秒（ｎＳｅｃ）遅延させることができる。
回路をパラレルに接続すれば、１つのインバータ回路の
場合と比べて、回路的にみた場合のトランジスタのサイ
ズ（即ち回路の負荷）を変更することができる。なお、
例えば、チャネル長を６μｍに一定にし、ｎチャネルの
チャネル幅を５０μｍ、ｐチャネルのチャネル幅を７５
μｍにすると、映像信号のサンプリングタイミングを１
０ナノ秒（ｎＳｅｃ）遅延させることができる。
【００４８】図４及び図５は本発明及び従来の映像表示
のインバータ回路の配置パターンを示し、図６（ａ）は
図４（ａ）のＡ−Ａ線に沿った断面図を示し、図６
（ｂ）は図４（ｂ）のＢ−Ｂ線に沿った断面図を示す。
なお、図４（ａ）〜４（ｃ）にはインバータ回路を４つ
分のパターンを基板上に作製した場合を示している。
のインバータ回路の配置パターンを示し、図６（ａ）は
図４（ａ）のＡ−Ａ線に沿った断面図を示し、図６
（ｂ）は図４（ｂ）のＢ−Ｂ線に沿った断面図を示す。
なお、図４（ａ）〜４（ｃ）にはインバータ回路を４つ
分のパターンを基板上に作製した場合を示している。
【００４９】図４（ａ）には、いずれのインバータ回路
１１１も斜線を付した例えばアルミニウムからなる接続
線パターン、特にレベルシフタ（Ｌ／Ｓ）からバッファ
回路につながる接続線（信号伝達配線）Ｌ１によって接
続されていない場合を示している。図４（ｂ）は、４つ
のインバータ回路が全て接続線パターンによって接続さ
れている場合を示し、図４（ｃ）は、４つのインバータ
回路のうち、図中の左２つのインバータ回路を接続線パ
ターンによって接続した場合を示している。また、各図
において、Ｌ／Ｓに接続された整形用のインバータ回路
からの出力信号が配線Ｌ１に入力され、接続された各イ
ンバータ回路を介してバッファ回路１０１に出力され
る。各図の上下には電源ラインが延び、インバータ回路
の電源電圧ＶDDとＶSSが印加されている。
１１１も斜線を付した例えばアルミニウムからなる接続
線パターン、特にレベルシフタ（Ｌ／Ｓ）からバッファ
回路につながる接続線（信号伝達配線）Ｌ１によって接
続されていない場合を示している。図４（ｂ）は、４つ
のインバータ回路が全て接続線パターンによって接続さ
れている場合を示し、図４（ｃ）は、４つのインバータ
回路のうち、図中の左２つのインバータ回路を接続線パ
ターンによって接続した場合を示している。また、各図
において、Ｌ／Ｓに接続された整形用のインバータ回路
からの出力信号が配線Ｌ１に入力され、接続された各イ
ンバータ回路を介してバッファ回路１０１に出力され
る。各図の上下には電源ラインが延び、インバータ回路
の電源電圧ＶDDとＶSSが印加されている。
【００５０】映像表示装置を作製した場合、ある製造ロ
ットにおいて映像信号のサンプリングのタイミングが早
すぎ、まだ十分に映像信号によって映像信号線が充電さ
れていないタイミングでサンプリングしてしまう等、正
常なサンプリングができない場合には、次の製造ロット
においてはインバータ回路を選択して接続線パターンで
接続する。そうしてサンプリングのタイミングを遅延さ
せる。即ち、図４（ａ）のように、インバータ用のＴＦ
Ｔが基板上に形成してあるもののいずれのインバータ回
路も信号経路から切り離されたままで選択されていない
パターンの採用された製造ロットにおいて製造されたデ
ィスプレイでサンプリングのタイミングが早すぎたとす
る。この場合には、次の製造ロットにおいては、ディス
プレイ製造時に、非選択用の接続線パターン（図４
（ａ）の斜線ハッチング領域）に代えて、４つのインバ
ータ回路選択用の接続線パターン（図４（ｂ）の斜線ハ
ッチング領域）を採用し、信号経路内に４つのインバー
タ回路を配置する。あるいは、図４（ｃ）の斜線ハッチ
ング領域に示すように２つのインバータ回路選択用の接
続線パターンを採用して２つのインバータ回路を配置す
る。このように信号経路内にインバータ回路を接続する
ことにより信号（ここではクロック信号ＣＫＨ１，ＣＫ
Ｈ２）の遅延時間を調整する。ここで、選択するインバ
ータ回路の数は、サンプリングのタイミングが映像信号
によって、映像信号線が十分に充電されたタイミングと
なるような数にすれば良い。なお、基板上に作製する互
いに電気的に独立のインバータ回路の数は各製造ロット
におけるサンプリングのタイミングの遅れまたは早まり
をカバーできる数であれば良い。
ットにおいて映像信号のサンプリングのタイミングが早
すぎ、まだ十分に映像信号によって映像信号線が充電さ
れていないタイミングでサンプリングしてしまう等、正
常なサンプリングができない場合には、次の製造ロット
においてはインバータ回路を選択して接続線パターンで
接続する。そうしてサンプリングのタイミングを遅延さ
せる。即ち、図４（ａ）のように、インバータ用のＴＦ
Ｔが基板上に形成してあるもののいずれのインバータ回
路も信号経路から切り離されたままで選択されていない
パターンの採用された製造ロットにおいて製造されたデ
ィスプレイでサンプリングのタイミングが早すぎたとす
る。この場合には、次の製造ロットにおいては、ディス
プレイ製造時に、非選択用の接続線パターン（図４
（ａ）の斜線ハッチング領域）に代えて、４つのインバ
ータ回路選択用の接続線パターン（図４（ｂ）の斜線ハ
ッチング領域）を採用し、信号経路内に４つのインバー
タ回路を配置する。あるいは、図４（ｃ）の斜線ハッチ
ング領域に示すように２つのインバータ回路選択用の接
続線パターンを採用して２つのインバータ回路を配置す
る。このように信号経路内にインバータ回路を接続する
ことにより信号（ここではクロック信号ＣＫＨ１，ＣＫ
Ｈ２）の遅延時間を調整する。ここで、選択するインバ
ータ回路の数は、サンプリングのタイミングが映像信号
によって、映像信号線が十分に充電されたタイミングと
なるような数にすれば良い。なお、基板上に作製する互
いに電気的に独立のインバータ回路の数は各製造ロット
におけるサンプリングのタイミングの遅れまたは早まり
をカバーできる数であれば良い。
【００５１】また、図４（ａ）〜４（ｃ）において点線
で示す各能動層と、斜線ハッチングしたアルミニウムか
らなる各電極及び接続線との、コンタクト位置は図中
「Ｘ」で示され、全図とも接続関係は異なるが「Ｘ」の
位置は、図４（ａ）〜４（ｃ）で全て同じである。ま
た、ＴＦＴの例えばクロム（Ｃｒ）からなるゲート電極
と上記接続線とのコンタクト位置は図中「○」印で示さ
れ、このコンタクトも、上記「Ｘ」で示すコンタクト同
様、図４（ａ）〜４（ｃ）の各図で接続関係は異なる
が、全図とも同じ位置に形成されている。さらに、信号
経路に接続されるインバータ回路も接続されないインバ
ータ回路のいずれも、能動層と接続配線とのコンタク
ト、及びゲートとなる配線と接続配線とのコンタクトが
形成されている。
で示す各能動層と、斜線ハッチングしたアルミニウムか
らなる各電極及び接続線との、コンタクト位置は図中
「Ｘ」で示され、全図とも接続関係は異なるが「Ｘ」の
位置は、図４（ａ）〜４（ｃ）で全て同じである。ま
た、ＴＦＴの例えばクロム（Ｃｒ）からなるゲート電極
と上記接続線とのコンタクト位置は図中「○」印で示さ
れ、このコンタクトも、上記「Ｘ」で示すコンタクト同
様、図４（ａ）〜４（ｃ）の各図で接続関係は異なる
が、全図とも同じ位置に形成されている。さらに、信号
経路に接続されるインバータ回路も接続されないインバ
ータ回路のいずれも、能動層と接続配線とのコンタク
ト、及びゲートとなる配線と接続配線とのコンタクトが
形成されている。
【００５２】そのため、表示画素領域内及びその周辺領
域の駆動回路を構成するＴＦＴのドレイン信号線の形成
工程と同時に、ここではインバータ構造の遅延回路を必
要数だけ接続することができる。即ち、遅延回路の数を
変えるにあたり、新たにインバータ回路を構成するＴＦ
Ｔを作り込む方法を採用すると、コンタクト部形成工程
までマスクパターン変更して製造しなければならない。
しかし、本発明では、表示領域内及びその周辺領域の駆
動回路を構成するスイッチング素子であるＴＦＴの電極
及び配線の形成工程において、使用するマスクパターン
として、インバータ回路を信号経路に接続する接続線パ
ターンを備えたものを用いるだけで良く、工程を増大さ
せることなく、また工程順の変更もなく、単に配線パタ
ーンの変更をするだけで遅延時間の調整が可能となる。
域の駆動回路を構成するＴＦＴのドレイン信号線の形成
工程と同時に、ここではインバータ構造の遅延回路を必
要数だけ接続することができる。即ち、遅延回路の数を
変えるにあたり、新たにインバータ回路を構成するＴＦ
Ｔを作り込む方法を採用すると、コンタクト部形成工程
までマスクパターン変更して製造しなければならない。
しかし、本発明では、表示領域内及びその周辺領域の駆
動回路を構成するスイッチング素子であるＴＦＴの電極
及び配線の形成工程において、使用するマスクパターン
として、インバータ回路を信号経路に接続する接続線パ
ターンを備えたものを用いるだけで良く、工程を増大さ
せることなく、また工程順の変更もなく、単に配線パタ
ーンの変更をするだけで遅延時間の調整が可能となる。
【００５３】ここで図４（ａ）〜４（ｃ）において、そ
れぞれ「Ｘ」、「○」で示したコンタクト位置に加え、
本実施形態では、Ｃｒなどからなるゲート電極１３（各
図の白抜きの配線）についても、図４（ａ）〜４（ｃ）
の各図において、全て同位置に形成されている。また、
インバータ回路の信号伝達配線（Ｌ１）への接続の有無
に関わらず、このインバータ回路を構成するＴＦＴの位
置、具体的にはＴＦＴの島状能動層の位置は全て同じで
ある。このように能動層、コンタクト位置をインバータ
回路の信号経路への接続の有無に関わらず同位置に配置
するため、本実施形態では、１つのインバータ回路１１
１を構成するｎｃｈ型ＴＦＴとｐｃｈ型ＴＦＴの各能動
層の間が、インバータ回路の信号伝達配線Ｌ１がこの間
に配置可能なだけ離間されている。そして、信号伝達配
線に接続されないインバータ回路については、図４
（ａ）に示されているように、信号伝達配線Ｌ１が各イ
ンバータ回路１１１のｎｃｈ型ＴＦＴとｐｃｈ型ＴＦＴ
の能動層の間を通り抜けるようにレイアウトされてい
る。
れぞれ「Ｘ」、「○」で示したコンタクト位置に加え、
本実施形態では、Ｃｒなどからなるゲート電極１３（各
図の白抜きの配線）についても、図４（ａ）〜４（ｃ）
の各図において、全て同位置に形成されている。また、
インバータ回路の信号伝達配線（Ｌ１）への接続の有無
に関わらず、このインバータ回路を構成するＴＦＴの位
置、具体的にはＴＦＴの島状能動層の位置は全て同じで
ある。このように能動層、コンタクト位置をインバータ
回路の信号経路への接続の有無に関わらず同位置に配置
するため、本実施形態では、１つのインバータ回路１１
１を構成するｎｃｈ型ＴＦＴとｐｃｈ型ＴＦＴの各能動
層の間が、インバータ回路の信号伝達配線Ｌ１がこの間
に配置可能なだけ離間されている。そして、信号伝達配
線に接続されないインバータ回路については、図４
（ａ）に示されているように、信号伝達配線Ｌ１が各イ
ンバータ回路１１１のｎｃｈ型ＴＦＴとｐｃｈ型ＴＦＴ
の能動層の間を通り抜けるようにレイアウトされてい
る。
【００５４】インバータ回路を遅延回路として複数用い
る場合、通常、必要な数のインバータ回路を最初から形
成し、複数のインバータ回路は直列に接続される。そし
て、図５（ａ）に示すように、１つのインバータ回路を
構成するｎｃｈ型ＴＦＴと、ｐｃｈ型ＴＦＴとは互いに
できる限り隙間なく配置される。このため、必要なイン
バータ回路の接続数が変更になった場合は、接続数に応
じたインバータ回路形成用マスクを各製造工程で使用す
るのである。
る場合、通常、必要な数のインバータ回路を最初から形
成し、複数のインバータ回路は直列に接続される。そし
て、図５（ａ）に示すように、１つのインバータ回路を
構成するｎｃｈ型ＴＦＴと、ｐｃｈ型ＴＦＴとは互いに
できる限り隙間なく配置される。このため、必要なイン
バータ回路の接続数が変更になった場合は、接続数に応
じたインバータ回路形成用マスクを各製造工程で使用す
るのである。
【００５５】これに対し、本実施形態では、上述のよう
に、基板上に形成されるインバータ回路はこれがクロッ
クの信号伝達配線に接続されるかどうかに関わらず、同
じ位置に形成され、各配線や電極とのコンタクト位置も
同一である。従って、配線（例えば、表示装置のデータ
信号ライン、ＶＤＤ及びＶＳＳライン、信号伝達配線Ｌ
１）形成用工程においてのみ、インバータ回路の接続数
に応じた配線パターンの描画されたマスクに変更するこ
とで、インバータ回路の接続数を変更できる。
に、基板上に形成されるインバータ回路はこれがクロッ
クの信号伝達配線に接続されるかどうかに関わらず、同
じ位置に形成され、各配線や電極とのコンタクト位置も
同一である。従って、配線（例えば、表示装置のデータ
信号ライン、ＶＤＤ及びＶＳＳライン、信号伝達配線Ｌ
１）形成用工程においてのみ、インバータ回路の接続数
に応じた配線パターンの描画されたマスクに変更するこ
とで、インバータ回路の接続数を変更できる。
【００５６】図５（ｂ）及び５（ｃ）は、遅延回路とし
て機能するインバータ回路の上記図４（ａ）〜４（ｃ）
と異なるレイアウトを示している。なお、図５（ｂ）で
は、全てのインバータ回路が信号伝達配線Ｌ１と絶縁さ
れ、図５（ｃ）では全てのインバータ回路が配線Ｌ１に
接続されている。上記図４（ａ）〜４（ｃ）と相違する
点は各ＴＦＴの配列方向であり、図４（ａ）〜４（ｃ）
では、各ＴＦＴのチャネル長方向がＶDD及びＶSSライン
の延在方向に沿っているが、図５（ｂ）及び図５（ｃ）
のレイアウトでは、ＴＦＴのチャネル長方向が、ＶＤＤ
及びＶＳＳラインの延在方向と直交する方向である点で
ある。しかし、各ＴＦＴがインバータ回路の電源となる
ＶDD及びＶSSラインの間に形成され、かつ、１つのイン
バータ回路を構成するｎｃｈ型ＴＦＴとｐｃｈ型ＴＦＴ
の能動層が、信号伝達配線Ｌ１に接続されたかどうかに
関わらず、離間配置されている点は共通する。また、同
様に、このような配置により、信号伝達配線Ｌ１に接続
されるかどうかにかかわらず、ＴＦＴの形成位置及び各
電極又は配線とのコンタクト位置は同じである。なお、
図４（ａ）〜４（ｃ）、５（ｂ）及び５（ｃ）のいずれ
の配線パターンマスクについても、表示領域及びその周
辺領域の駆動回路を構成するＴＦＴの電極及び配線パタ
ーンが同一マスク内に描画されている。
て機能するインバータ回路の上記図４（ａ）〜４（ｃ）
と異なるレイアウトを示している。なお、図５（ｂ）で
は、全てのインバータ回路が信号伝達配線Ｌ１と絶縁さ
れ、図５（ｃ）では全てのインバータ回路が配線Ｌ１に
接続されている。上記図４（ａ）〜４（ｃ）と相違する
点は各ＴＦＴの配列方向であり、図４（ａ）〜４（ｃ）
では、各ＴＦＴのチャネル長方向がＶDD及びＶSSライン
の延在方向に沿っているが、図５（ｂ）及び図５（ｃ）
のレイアウトでは、ＴＦＴのチャネル長方向が、ＶＤＤ
及びＶＳＳラインの延在方向と直交する方向である点で
ある。しかし、各ＴＦＴがインバータ回路の電源となる
ＶDD及びＶSSラインの間に形成され、かつ、１つのイン
バータ回路を構成するｎｃｈ型ＴＦＴとｐｃｈ型ＴＦＴ
の能動層が、信号伝達配線Ｌ１に接続されたかどうかに
関わらず、離間配置されている点は共通する。また、同
様に、このような配置により、信号伝達配線Ｌ１に接続
されるかどうかにかかわらず、ＴＦＴの形成位置及び各
電極又は配線とのコンタクト位置は同じである。なお、
図４（ａ）〜４（ｃ）、５（ｂ）及び５（ｃ）のいずれ
の配線パターンマスクについても、表示領域及びその周
辺領域の駆動回路を構成するＴＦＴの電極及び配線パタ
ーンが同一マスク内に描画されている。
【００５７】次に、図６に基づいて、上述のようなイン
バータ回路の製造方法について説明する。まず、無アル
カリガラス基板、石英基板等の絶縁性基板１０上に、プ
ラズマＣＶＤ法を用いて非晶質シリコン膜（以下、「ａ
−Ｓｉ膜」と称する）を堆積し、その表面側からＸｅＣ
ｌエキシマレーザビームを走査しながら照射して、ａ−
Ｓｉ膜を溶融再結晶化させて多結晶シリコン膜（以下、
「ｐ−Ｓｉ膜」と称する）１１にする。それをフォトマ
スクパターンを用いるホトリソ技術により島化し、それ
が薄膜トランジスタの能動層となる。
バータ回路の製造方法について説明する。まず、無アル
カリガラス基板、石英基板等の絶縁性基板１０上に、プ
ラズマＣＶＤ法を用いて非晶質シリコン膜（以下、「ａ
−Ｓｉ膜」と称する）を堆積し、その表面側からＸｅＣ
ｌエキシマレーザビームを走査しながら照射して、ａ−
Ｓｉ膜を溶融再結晶化させて多結晶シリコン膜（以下、
「ｐ−Ｓｉ膜」と称する）１１にする。それをフォトマ
スクパターンを用いるホトリソ技術により島化し、それ
が薄膜トランジスタの能動層となる。
【００５８】ｐ−Ｓｉ膜１１を覆う基板１０全面には、
ゲート絶縁膜１２として、ＣＶＤ法によってＳｉＮ膜及
びＳｉＯ2膜を順に積層する。このゲート絶縁膜１２の
上に、ゲート電極のパターンを有するフォトマスクパタ
ーンを用い、ホトリソ技術によって、Ｃｒ、Ｗ等の高融
点金属からなるゲート電極１３を形成する。このゲート
電極１３をマスクとして、能動層のソース１１ｓまたは
ドレイン１１ｄになる領域にイオンドーピングをする。
ｎチャネル型ＴＦＴとする場合にはリン（Ｐ）を導入
し、ｐチャネル型ＴＦＴとする場合にはボロン（ｂ）を
導入する。
ゲート絶縁膜１２として、ＣＶＤ法によってＳｉＮ膜及
びＳｉＯ2膜を順に積層する。このゲート絶縁膜１２の
上に、ゲート電極のパターンを有するフォトマスクパタ
ーンを用い、ホトリソ技術によって、Ｃｒ、Ｗ等の高融
点金属からなるゲート電極１３を形成する。このゲート
電極１３をマスクとして、能動層のソース１１ｓまたは
ドレイン１１ｄになる領域にイオンドーピングをする。
ｎチャネル型ＴＦＴとする場合にはリン（Ｐ）を導入
し、ｐチャネル型ＴＦＴとする場合にはボロン（ｂ）を
導入する。
【００５９】その後、ＳｉＯ2膜、ＳｉＮ膜及びＳｉＯ2
膜を順に積層した層間絶縁膜１４を形成する。この層間
絶縁膜１４の、ソース１１ｓ及びドレイン１１ｄに対応
した領域にコンタクトホール１５を形成する。その際
も、コンタクトホールを形成するためのパターンを有す
るホトマスクパターンを用いてホトリソ技術によりコン
タクトホール１５を形成する。そしてそのコンタクトホ
ールを含む層間絶縁膜１４上にアルミニウム（Ａｌ）を
スパッタ法を用いて堆積する。そして、ソース１６及び
ドレイン電極１７並びに配線１８のパターンを有するホ
トマスクパターンを用いてホトリソ技術によりこのＡｌ
をパターニングしてソース電極１６及びドレイン電極１
７及び配線１８を形成する。最後に、ソース及びドレイ
ン電極１６，１７並びに配線１８上に、絶縁膜を形成し
て表面を絶縁する。なお、図６におけるソース・ドレイ
ン電極１６，１７は、ここでは図４（ａ）〜４（ｃ）に
示すように、採用されるインバータ回路の接続パターン
に応じて、ＶDDラインまたはＶSSラインのいずれかが兼
用している。なお、もちろんこの電極及び配線形成と同
時に、所望とする数のインバータ回路を接続する接続線
配線も形成される。
膜を順に積層した層間絶縁膜１４を形成する。この層間
絶縁膜１４の、ソース１１ｓ及びドレイン１１ｄに対応
した領域にコンタクトホール１５を形成する。その際
も、コンタクトホールを形成するためのパターンを有す
るホトマスクパターンを用いてホトリソ技術によりコン
タクトホール１５を形成する。そしてそのコンタクトホ
ールを含む層間絶縁膜１４上にアルミニウム（Ａｌ）を
スパッタ法を用いて堆積する。そして、ソース１６及び
ドレイン電極１７並びに配線１８のパターンを有するホ
トマスクパターンを用いてホトリソ技術によりこのＡｌ
をパターニングしてソース電極１６及びドレイン電極１
７及び配線１８を形成する。最後に、ソース及びドレイ
ン電極１６，１７並びに配線１８上に、絶縁膜を形成し
て表面を絶縁する。なお、図６におけるソース・ドレイ
ン電極１６，１７は、ここでは図４（ａ）〜４（ｃ）に
示すように、採用されるインバータ回路の接続パターン
に応じて、ＶDDラインまたはＶSSラインのいずれかが兼
用している。なお、もちろんこの電極及び配線形成と同
時に、所望とする数のインバータ回路を接続する接続線
配線も形成される。
【００６０】以上のようにしてインバータ回路が完成す
る。なお、このようなインバータ回路を含む周辺駆動回
路を形成するのと同時に、映像表示装置の表示領域に配
置されるＴＦＴ７０（画素スイッチ用）も形成される
（図１参照）。
る。なお、このようなインバータ回路を含む周辺駆動回
路を形成するのと同時に、映像表示装置の表示領域に配
置されるＴＦＴ７０（画素スイッチ用）も形成される
（図１参照）。
【００６１】本発明の構成によれば、遅延条件によって
は、基板上に形成されているものの信号経路には接続さ
れないインバータ回路が存在することになる。この場合
であっても、図４（ａ）に示すように非接続のインバー
タ回路は信号経路に電気的にはＶDDラインまたはＶSSラ
インに接続され、この例では、これらのＴＦＴはいずれ
もＯＦＦ電圧がゲート電極１３に印加されているので、
予期しない誤動作が確実に防止されている。
は、基板上に形成されているものの信号経路には接続さ
れないインバータ回路が存在することになる。この場合
であっても、図４（ａ）に示すように非接続のインバー
タ回路は信号経路に電気的にはＶDDラインまたはＶSSラ
インに接続され、この例では、これらのＴＦＴはいずれ
もＯＦＦ電圧がゲート電極１３に印加されているので、
予期しない誤動作が確実に防止されている。
【００６２】このように、映像表示装置のＴＦＴを形成
するにあたっては、各工程においてパターンマスクを用
いる。従来であれば、映像信号のサンプリングタイミン
グを調整するためには、インバータ回路の数を変更する
にあたり、いろいろな数のインバータ回路をその都度追
加形成するためのパターンマスクをそれぞれ準備してお
く必要がある。一方、本発明では、信号経路に接続する
か否かに関わらず、あらかじめ互いに電気的に独立な複
数のインバータ回路を作製するためのパターンを描画し
た各工程のパターンマスクによって複数のインバータ回
路を形成しておく。従って、遅延時間調整のためのイン
バータ回路の数を変更するためには、各インバータ回路
を接続するためのインバータ接続線パターンのみが異な
るパターンマスクを、想定されるインバータ回路接続数
分だけ準備しておけばよい。即ち、あらかじめ複数のイ
ンバータ回路を作製しておき、それらを必要に応じて接
続するためのパターンマスクを用意しておけば、接続線
パターン形成より前の工程に必要なパターンマスクを用
意する必要はない。
するにあたっては、各工程においてパターンマスクを用
いる。従来であれば、映像信号のサンプリングタイミン
グを調整するためには、インバータ回路の数を変更する
にあたり、いろいろな数のインバータ回路をその都度追
加形成するためのパターンマスクをそれぞれ準備してお
く必要がある。一方、本発明では、信号経路に接続する
か否かに関わらず、あらかじめ互いに電気的に独立な複
数のインバータ回路を作製するためのパターンを描画し
た各工程のパターンマスクによって複数のインバータ回
路を形成しておく。従って、遅延時間調整のためのイン
バータ回路の数を変更するためには、各インバータ回路
を接続するためのインバータ接続線パターンのみが異な
るパターンマスクを、想定されるインバータ回路接続数
分だけ準備しておけばよい。即ち、あらかじめ複数のイ
ンバータ回路を作製しておき、それらを必要に応じて接
続するためのパターンマスクを用意しておけば、接続線
パターン形成より前の工程に必要なパターンマスクを用
意する必要はない。
【００６３】こうして形成されたインバータ回路を必要
に応じてその数を選択してそれを接続させる場合につい
て説明する。
に応じてその数を選択してそれを接続させる場合につい
て説明する。
【００６４】図６に示す２つのインバータ回路におい
て、上述のように図６（ａ）は、図４（ａ）のＡ−Ａ線
に沿った断面図であり、いずれのインバータ回路も信号
経路に接続されていない。一方、図６（ｂ）は、図４
（ｂ）のＢ−Ｂ線に沿った断面図であり、図示された全
てのインバータ回路が信号経路に接続されている。な
お、上述の図５（ｂ），５（ｃ）に示すインバータ回路
も図６（ａ），６（ｂ）に示すものと同様な断面構造を
有する。
て、上述のように図６（ａ）は、図４（ａ）のＡ−Ａ線
に沿った断面図であり、いずれのインバータ回路も信号
経路に接続されていない。一方、図６（ｂ）は、図４
（ｂ）のＢ−Ｂ線に沿った断面図であり、図示された全
てのインバータ回路が信号経路に接続されている。な
お、上述の図５（ｂ），５（ｃ）に示すインバータ回路
も図６（ａ），６（ｂ）に示すものと同様な断面構造を
有する。
【００６５】即ち、インバータ回路を接続する場合に
は、ソース及びドレイン電極並びに配線パターンが形成
されたフォトマスクパターンとして、必要なインバータ
回路を接続するパターンが描画されたマスクを用いてイ
ンバータ回路を構成する各ｎチャネルＴＦＴ及びｐチャ
ネルＴＦＴを必要な数だけ接続する。これによりサンプ
リングタイミングの所望量の遅延制御が可能となる。
は、ソース及びドレイン電極並びに配線パターンが形成
されたフォトマスクパターンとして、必要なインバータ
回路を接続するパターンが描画されたマスクを用いてイ
ンバータ回路を構成する各ｎチャネルＴＦＴ及びｐチャ
ネルＴＦＴを必要な数だけ接続する。これによりサンプ
リングタイミングの所望量の遅延制御が可能となる。
【００６６】上述のように、表示領域及び周辺領域の駆
動回路のスイッチング素子を形成するための各パターン
を形成したフォトマスクパターンに、互いに電気的に独
立した複数のインバータ回路を形成するマスクパターン
も描画しておき、表示領域及び周辺領域の駆動回路のス
イッチング素子の形成と同時に互いに電気的に独立した
複数のインバータ回路を形成する。
動回路のスイッチング素子を形成するための各パターン
を形成したフォトマスクパターンに、互いに電気的に独
立した複数のインバータ回路を形成するマスクパターン
も描画しておき、表示領域及び周辺領域の駆動回路のス
イッチング素子の形成と同時に互いに電気的に独立した
複数のインバータ回路を形成する。
【００６７】その後のスイッチング素子の電極及び配線
形成のマスクパターンに、必要なインバータ接続線のパ
ターンも描画しておき、表示領域及び周辺領域の駆動回
路の形成と同時に、インバータ回路を接続するのであ
る。
形成のマスクパターンに、必要なインバータ接続線のパ
ターンも描画しておき、表示領域及び周辺領域の駆動回
路の形成と同時に、インバータ回路を接続するのであ
る。
【００６８】こうして、外部クロック入力部とシフトレ
ジスタとの間に、サンプリングタイミングの遅延時間に
応じて、所望の数のインバータ回路を接続するためのパ
ターンが形成されたパターンマスクを切り替えるだけ
で、インバータ回路を選択して接続することが容易にで
き、また遅延時間を調整することができるのでサンプリ
ングのタイミングが良好となるとともに、表示の乱れも
なくなる。
ジスタとの間に、サンプリングタイミングの遅延時間に
応じて、所望の数のインバータ回路を接続するためのパ
ターンが形成されたパターンマスクを切り替えるだけ
で、インバータ回路を選択して接続することが容易にで
き、また遅延時間を調整することができるのでサンプリ
ングのタイミングが良好となるとともに、表示の乱れも
なくなる。
【００６９】上述のように本発明の映像表示装置によれ
ば、あるロットの映像表示装置の映像信号のサンプリン
グのタイミングがずれた場合には、次のロットの映像表
示装置の製造の際には、タイミングの遅延時間を適切な
値になるようにインバータ回路の数、即ち遅延時間を選
択し、その選択したインバータ回路を接続するための配
線パターンを有するフォトマスクパターンによって接続
することができるため、適正なタイミングで映像信号の
サンプリングができるので、十分な電位にまで充電する
ことができるため、良好な表示を得ることが可能とな
る。
ば、あるロットの映像表示装置の映像信号のサンプリン
グのタイミングがずれた場合には、次のロットの映像表
示装置の製造の際には、タイミングの遅延時間を適切な
値になるようにインバータ回路の数、即ち遅延時間を選
択し、その選択したインバータ回路を接続するための配
線パターンを有するフォトマスクパターンによって接続
することができるため、適正なタイミングで映像信号の
サンプリングができるので、十分な電位にまで充電する
ことができるため、良好な表示を得ることが可能とな
る。
【００７０】なお、上述の実施の形態においては、遅延
時間を増大させる場合について説明したが、図４（ｂ）
のパターンから図４（ｃ）のパターンに変更する場合、
即ち遅延時間を減少させる場合についてもインバータを
選択する数を減少させることによりタイミングの調整が
可能である。
時間を増大させる場合について説明したが、図４（ｂ）
のパターンから図４（ｃ）のパターンに変更する場合、
即ち遅延時間を減少させる場合についてもインバータを
選択する数を減少させることによりタイミングの調整が
可能である。
【００７１】また、上述の基板上に製造するインバータ
回路は、そのインバータ回路を構成するＴＦＴのサイズ
によって遅延時間を異ならせることができる。従って、
１つのインバータ回路でサンプリングのタイミングを大
きく遅延させる場合には、チャネル幅を大きくしたイン
バータ回路を製造すればよく、逆に、遅延量を小さくし
たい場合には、チャネル幅を小さくすることにより実現
できる。
回路は、そのインバータ回路を構成するＴＦＴのサイズ
によって遅延時間を異ならせることができる。従って、
１つのインバータ回路でサンプリングのタイミングを大
きく遅延させる場合には、チャネル幅を大きくしたイン
バータ回路を製造すればよく、逆に、遅延量を小さくし
たい場合には、チャネル幅を小さくすることにより実現
できる。
【００７２】さらに上述の実施の形態においては、遅延
回路としてインバータ回路を用いた場合について説明し
たが、本発明はそれに限定されるものではなく、図７
（ａ）に示すように抵抗と容量を接続しそれらの抵抗
値、容量値を調整することにより遅延時間を調整するこ
とができる。また、図７（ｂ）に示すように、インバー
タ回路ＮＡＮＤゲート回路に置き換えることによっても
遅延時間を調整することができる。さらに、図７（ｃ）
に示すように、ＮＯＲゲート回路を用いて遅延時間を調
整することができる。
回路としてインバータ回路を用いた場合について説明し
たが、本発明はそれに限定されるものではなく、図７
（ａ）に示すように抵抗と容量を接続しそれらの抵抗
値、容量値を調整することにより遅延時間を調整するこ
とができる。また、図７（ｂ）に示すように、インバー
タ回路ＮＡＮＤゲート回路に置き換えることによっても
遅延時間を調整することができる。さらに、図７（ｃ）
に示すように、ＮＯＲゲート回路を用いて遅延時間を調
整することができる。
【００７３】さらにまた、本発明において、「遅延時
間」とは、サンプリングのタイミングが遅れる場合はも
ちろん早い場合も含むものとする。
間」とは、サンプリングのタイミングが遅れる場合はも
ちろん早い場合も含むものとする。
【図１】 本発明の実施形態に係る表示装置を液晶表示
装置に応用した場合の等価回路図である。
装置に応用した場合の等価回路図である。
【図２】 本発明の実施形態に係る表示装置のタイミン
グチャートである。
グチャートである。
【図３】 本発明の実施形態に係る表示装置のインバー
タ回路の接続方法を示す図である。
タ回路の接続方法を示す図である。
【図４】 本発明の実施形態に係る表示装置のインバー
タ回路の接続方法を示す図である。
タ回路の接続方法を示す図である。
【図５】 一般的な表示装置のインバータ回路及び本発
明の実施形態に係る表示装置のインバータ回路の接続方
法を示す図である。
明の実施形態に係る表示装置のインバータ回路の接続方
法を示す図である。
【図６】 図４のインバータ回路の断面図である。
【図７】 本発明の遅延時間調整回路の他の実施の形態
を示す等価回路図である。
を示す等価回路図である。
【図８】 従来の液晶表示装置の等価回路図である。
【図９】 従来の液晶表示装置の各点におけるタイミン
グチャート図である。
グチャート図である。
１０ 絶縁性基板、２１ 液晶、５０ ゲートドライ
バ、５１ ゲート信号線、６０ ドレインドライバ（シ
フトレジスタ）、６１ ドレイン信号線、６２映像信号
線、７０ ＴＦＴ、８０ 表示電極、１００ 遅延時間
調整用インバータ回路、Ｌ／Ｓ レベルシフタ、Ｌ１
接続配線、Ｐ 液晶表示パネル、ＳＰｔ１〜ＳＰｔ３
サンプリングトランジスタ。
バ、５１ ゲート信号線、６０ ドレインドライバ（シ
フトレジスタ）、６１ ドレイン信号線、６２映像信号
線、７０ ＴＦＴ、８０ 表示電極、１００ 遅延時間
調整用インバータ回路、Ｌ／Ｓ レベルシフタ、Ｌ１
接続配線、Ｐ 液晶表示パネル、ＳＰｔ１〜ＳＰｔ３
サンプリングトランジスタ。
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｈ ５Ｆ０４８
６２３Ｍ ５Ｆ０６４
3/36 3/36 ５Ｆ１１０
Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 27/08 ３３１Ｅ
21/82 29/78 ６１２Ｃ
21/822 27/04 Ｍ
27/04 21/82 Ｓ
27/08 ３３１ 29/78 ６１２Ｄ
29/786 ６１２Ｂ
６１３Ａ
Ｆターム(参考） 2H092 GA31 JA24 JB35 NA11 PA06
2H093 NA16 NA31 NC21 NC34 NC90
ND34 NE03
5C006 AC09 AC21 AF46 AF50 AF51
AF52 AF53 AF72 BB16 BC13
BC20 BC23 BF03 BF07 BF11
BF27 BF33 BF34 EB05 FA16
FA20
5C080 AA10 BB05 DD09 DD28 FF11
GG07 GG08 JJ03 JJ04 JJ06
5F038 AV06 AV12 CD02 CD05 CD06
CD08 CD09 CD18 DF06 EZ06
EZ20
5F048 AB04 AC04 BA16 BB05 BB09
BC01 BD01 BF11 BG07
5F064 BB07 CC12 DD09 DD14 EE09
EE33 EE47 EE52 EE54 EE56
FF09 FF24 FF48
5F110 AA16 AA30 BB02 BB04 CC02
DD02 DD03 EE04 FF02 FF03
FF09 FF29 GG02 GG13 GG26
GG45 HJ01 HJ12 HL03 HL23
NN03 NN23 NN24 NN35 PP03
QQ01 QQ11
Claims (10)
- 【請求項１】 外部から順次転送される表示信号を外部
クロック信号に基づいてサンプリングして、マトリクス
状に配置された各画素に供給し、各画素に表示させる表
示装置であり、 前記表示信号をサンプリングするためのサンプリング信
号を、前記外部クロック信号に基づいて作成するサンプ
リング信号作成回路と、 該サンプリング信号作成回路と、前記外部クロック信号
の供給端子との間に配置されて前記外部クロック信号を
遅延させる機能を備えた１以上のクロック遅延用回路
と、を備え、 前記１以上のクロック遅延用回路は、前記サンプリング
信号作成回路に前記外部クロック信号を供給する信号伝
達配線に対し、前記信号伝達配線及びこれに対する接続
配線形成工程において、要求される遅延回路接続数に応
じて使用する接続配線用パターンマスクを変更して形成
することで接続することを特徴とする表示装置。 - 【請求項２】 請求項１に記載の表示装置において、 前記クロック遅延用回路は、ｎ型薄膜トランジスタとｐ
型薄膜トランジスタとを相補的接続することで構成され
るインバータ回路であり、 １つのインバータ回路を構成する前記ｎ型及び前記ｐ型
薄膜トランジスタの能動層は、互いに前記信号伝達配線
の線幅より大きく離間されていることを特徴とする表示
装置。 - 【請求項３】 請求項１又は請求項２に記載の表示装置
において、 前記各画素には、それぞれスイッチング素子が形成さ
れ、 該スイッチング素子に接続される電極又は配線と、前記
信号伝達配線及び前記１以上のクロック遅延用回路の接
続配線とは同一材料からなることを特徴とする表示装
置。 - 【請求項４】 外部から順次転送される表示信号を外部
クロック信号に基づいてサンプリングして、マトリクス
状に配置された各画素に供給し、各画素に表示させる表
示装置であり、 前記表示信号をサンプリングするためのサンプリング信
号を、前記外部クロック信号に基づいて作成するサンプ
リング信号作成回路と、 該サンプリング信号作成回路と、前記外部クロック信号
の供給端子との間に配置されて前記外部クロック信号を
遅延させる機能を備えた１以上のクロック遅延用回路
と、を備え、 前記１以上のクロック遅延用回路の少なくとも１つが、
前記サンプリング信号作成回路に前記外部クロック信号
を供給するための信号伝達配線から絶縁されていること
を特徴とする表示装置。 - 【請求項５】 請求項４に記載の表示装置において、 前記信号伝達配線は、前記信号伝達経路に電気的に接続
されていない前記１以上のクロック遅延用回路の形成領
域内を、該回路との絶縁を維持しつつ通過するように配
置されていることを特徴とする表示装置。 - 【請求項６】 請求項５に記載の表示装置において、 前記クロック遅延用回路は、ｎ型薄膜トランジスタとｐ
型薄膜トランジスタとを相補的接続することで構成され
るインバータ回路であり、 １つのインバータ回路を構成する前記ｎ型及び前記ｐ型
薄膜トランジスタの能動層は、互いに前記信号伝達配線
の線幅より大きく離間されていることを特徴とする表示
装置。 - 【請求項７】 請求項５に記載の表示装置において、 前記クロック遅延用回路は、ｎ型薄膜トランジスタとｐ
型薄膜トランジスタとを相補的接続することで構成され
るインバータ回路であり、 前記信号伝達配線から絶縁されている前記クロック遅延
用回路の形成領域では、１つのインバータ回路を構成し
うる前記ｎ型及び前記ｐ型薄膜トランジスタの互いに離
間配置さた能動層の間隙に前記信号伝達配線が配置され
ていることを特徴とする表示装置。 - 【請求項８】 請求項５に記載の表示装置において、 前記クロック遅延用回路は、ｎ型薄膜トランジスタとｐ
型薄膜トランジスタとを相補的接続することで構成され
るインバータ回路であり、 前記信号伝達経路に電気的に接続されていない前記１以
上のクロック遅延用回路のための前記ｎ型及びｐ型薄膜
トランジスタは、それぞれ低圧側電源ライン、高圧側電
源ラインに接続されていることを特徴とする表示装置。 - 【請求項９】 外部から順次転送される表示信号を外部
クロック信号に基づいてサンプリングして、マトリクス
状に配置された各画素に供給し、各画素に表示させる表
示装置であり、 前記表示信号をサンプリングするためのサンプリング信
号を、前記外部クロック信号に基づいて作成するサンプ
リング信号作成回路と、 該サンプリング信号作成回路と、前記外部クロック信号
の供給端子との間の信号伝達配線には、前記外部クロッ
ク信号を遅延させる機能を備えた１以上のクロック遅延
用回路が接続され、 前記１以上のクロック遅延用回路の全ては、各回路を構
成する複数の素子間が前記信号伝達配線の線幅より大き
く離間されていることを特徴とする表示装置。 - 【請求項１０】 請求項９に記載の表示装置において、 前記１以上のクロック遅延用回路は、ｎ型薄膜トランジ
スタとｐ型薄膜トランジスタとを相補的接続することで
構成されるインバータ回路であり、 １つのインバータ回路を構成する前記ｎ型及び前記ｐ型
薄膜トランジスタの能動層は、互いに前記信号伝達配線
の線幅より大きく離間されていることを特徴とする表示
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002062463A JP4259803B2 (ja) | 2001-03-08 | 2002-03-07 | 表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001065056 | 2001-03-08 | ||
| JP2001-65056 | 2001-03-08 | ||
| JP2002062463A JP4259803B2 (ja) | 2001-03-08 | 2002-03-07 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003015152A true JP2003015152A (ja) | 2003-01-15 |
| JP4259803B2 JP4259803B2 (ja) | 2009-04-30 |
Family
ID=26610878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002062463A Expired - Lifetime JP4259803B2 (ja) | 2001-03-08 | 2002-03-07 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4259803B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296741A (ja) * | 2003-03-26 | 2004-10-21 | Semiconductor Energy Lab Co Ltd | ソースフォロワ回路又はブートストラップ回路、当該回路を有する駆動回路、及び当該駆動回路を有する液晶表示装置 |
| JP2005249940A (ja) * | 2004-03-02 | 2005-09-15 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| KR100685814B1 (ko) | 2005-02-18 | 2007-02-22 | 삼성에스디아이 주식회사 | 스캔 드라이버 및 이를 구비한 평판 표시 장치 |
| JP2009122600A (ja) * | 2007-11-19 | 2009-06-04 | Seiko Epson Corp | 電気泳動表示装置、及び電子機器 |
| JP2010103185A (ja) * | 2008-10-21 | 2010-05-06 | Nec Corp | 半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法 |
-
2002
- 2002-03-07 JP JP2002062463A patent/JP4259803B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296741A (ja) * | 2003-03-26 | 2004-10-21 | Semiconductor Energy Lab Co Ltd | ソースフォロワ回路又はブートストラップ回路、当該回路を有する駆動回路、及び当該駆動回路を有する液晶表示装置 |
| US7701009B2 (en) | 2003-03-26 | 2010-04-20 | Semiconductor Energy Laboratory Co., Ltd | Source follower circuit or bootstrap circuit, driver circuit comprising such circuit, and display device comprising such driver circuit |
| US8026551B2 (en) | 2003-03-26 | 2011-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Source follower circuit or bootstrap circuit, driver circuit comprising such circuit, and display device comprising such driver circuit |
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