JP2003018552A - 走査線変換回路 - Google Patents

走査線変換回路

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JP2003018552A
JP2003018552A JP2001195585A JP2001195585A JP2003018552A JP 2003018552 A JP2003018552 A JP 2003018552A JP 2001195585 A JP2001195585 A JP 2001195585A JP 2001195585 A JP2001195585 A JP 2001195585A JP 2003018552 A JP2003018552 A JP 2003018552A
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Hiroshi Nagata
宏 永田
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Abstract

(57)【要約】 【課題】 ３次元動き適応型順次走査変換と走査線変換
（解像度変換）とを回路及びメモリを共有化して同時に
行うことによって、高画質で低コストの走査線変換回路
を提供する。 【解決手段】 アドレス生成部２４では、同期信号と垂
直方向の拡大率を設定する拡大率とから、走査線変換す
るために必要な走査線補間後の空間的位置、即ちアドレ
スを生成する。メモリ制御部２５は最終段にある乗算器
２７〜３１に、解像度変換に必要なラインのデータが送
出されるように、走査線変換を行うためのＦＩＦＯメモ
リ２、フィールドメモリ３，４及び１ライン遅延メモリ
７，８，９，１５をリード・ライト制御するためのメモ
リ制御信号を生成する。アドレス生成部２４から出力さ
れる信号を基に、係数生成部２６では乗算器２７〜３１
に送る係数を生成し、乗算器２７乃至３１では順次走査
変換処理で得られた信号に係数をかけ、加算器３２が乗
算器の出力を加算する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶ディスプレイ
又はプラズマディスプレイのような表示装置において、
入力された映像信号を表示装置のもつ走査線数に変換す
るために用いられる走査線変換回路に関する。
【０００２】
【従来の技術】走査線変換回路は、特に液晶ディスプレ
イ又はプラズマディスプレイのような表示装置におい
て、入力された映像信号を表示装置のもつ走査線数に変
換するために使用されている。
【０００３】このような走査線変換回路は、一般的に、
インタレース信号を入力した場合には、入力された信号
が静止画か動画かの区別なしに、フィールド内で走査線
を補間すると共に、ノンインタレース信号に変換する方
法、又は一度３次元動き適応型走査線補間によりノンイ
ンタレース信号に変換した後、解像度変換処理により走
査線数を変換するという方法により走査線数を変換して
いる（特開２０００−２５３３６５）。
【０００４】図８は従来のシステム構成を示すブロック
図、図９は従来の３次元動き適応型順次走査変換回路を
示す回路図、図１０は従来の走査線変換回路を示す回路
図である。図８に示すように、映像信号は入力端３０１
から３次元動き適応型順次走査変換回路３０２に入力さ
れ、３次元動き適応型順次走査変換によりノンインタレ
ース信号に変換された後、解像度変換回路３０４に入力
され、表示装置の解像度に変換される。このように、３
次元動き適応型順次走査変換と解像度変換を組み合わせ
て行う場合、図９で示されるような３次元動き適応型順
次走査変換を行った後、図１０に示すような解像度変換
を行い、図８に示すように、順次走査変換用と解像度変
換用に個別にＳＤＲＡＭ３０３，３０５を設けることが
必要である。
【０００５】図９に示す従来の３次元動き適応型順次走
査変換回路３０２においては、信号端子１に入力された
インタレース信号は、フィールドメモリ３、動き検出部
６、及び加算器５に供給される。更に、フィールドメモ
リ３の出力は、次段のフィールドメモリ４に入力され
る。
【０００６】フィールドメモリ４から出力される信号は
加算器５に入力され、更に加算器５から出力される信号
を１／２倍にするための乗算器１２に送られる。加算器
５及び乗算器１２では、インタレース信号のため現フィ
ールドには送られてきていない信号を、１フィールド前
の信号と１フィールド後の信号から生成することにな
り、入力された信号が静止画であった場合の補間処理を
行っている。
【０００７】また、フィールドメモリ３から出力された
信号は、１ライン遅延を行うための１Ｈ遅延メモリ８、
加算器１０及び乗算器３１に送られる。１Ｈ遅延メモリ
８から出力された信号は加算器１０に供給される。更
に、加算器１０の出力は、これを１／２倍にするための
乗算器１３に供給される。
【０００８】加算器１０では、入力されたインタレース
信号において、上下の走査線を加算していることから、
現フィールでは送られてきていない信号を上下の走査線
から生成することになり、入力された信号が動いている
映像であった場合の補間処理を行っている。
【０００９】他方、動き検出部６では前述の入力端子１
の信号と、フィールドメモリ３，４による２フィールド
遅延、即ち１フレーム前の信号が入力され、その差分を
とることによって動きレベルが検出される。動き検出部
６では、動きレベルから動き量を係数化するための処理
を行う。動き検出部６から出力される係数は、乗算器１
９，２０に送られ、入力された信号の動きの量に応じて
適応的に、静止画用に補間された信号と動画用に補間さ
れた信号の混合比を変える。
【００１０】乗算器１９，２０の出力は加算器２１にて
加算され、加算器２１からラインメモリ１０２に出力さ
れる。また、フィールドメモリ３の出力はラインメモリ
１０１に入力され、ラインメモリ１０１、１０２の出力
はスイッチ１０３により選択されて走査線変換回路３０
４に出力される。
【００１１】図１０の従来の走査線変換回路３０４にお
いては、走査線変換を行うためのＦＩＦＯ（First In F
irst Out）メモリ２０７と、アドレスを生成するアドレ
ス生成部２０５と、メモリを制御するためのメモリ制御
部２０２と、アドレス生成部２０５から得られた信号か
ら係数を生成するための係数生成部２０６と、順次走査
変換処理で得られた信号に係数をかけるための乗算器２
１１乃至２１４と、乗算器２１１乃至２１４の出力を加
算するための加算器２１５とが設けられている。ＦＩＦ
Ｏメモリ２０７から出力された信号は、１ライン遅延を
行うための１Ｈ遅延メモリ２０８及び乗算器２１４に送
られる。１Ｈ遅延メモリ２０８から出力された信号は縦
列された１Ｈ遅延メモリ２０９及び加算器２１３に供給
され、１Ｈ遅延メモリ２０９から出力された信号は縦列
された１Ｈ遅延メモリ２１０及び加算器２１２に供給さ
れ、１Ｈ遅延メモリ２１０から出力された信号は加算器
２１１に供給される。
【００１２】アドレス生成部２０５では、端子２０４に
入力される信号の同期信号と、端子２０３に入力され垂
直方向の拡大率を設定する拡大率とから、走査線変換す
るために必要な走査線補間後の空間的位置、即ちアドレ
スを生成する。アドレス生成部２０５から出力されたア
ドレスを基に、メモリ制御部２０２は、解像度変換を行
う場合に使用するラインを決める。即ち、メモリ制御部
２０２は最終段にある乗算器２１１〜２１４に、解像度
変換に必要なラインのデータが送出されるように、ＦＩ
ＦＯメモリ２０７、及び１ライン遅延メモリ２０８，２
０９，２１０をリード・ライト制御するためのメモリ制
御信号を生成する。また、アドレス生成部２０５から出
力される信号を基に、係数生成部２０６では、乗算器２
１１〜２１４に送る係数を生成する。
【００１３】乗算器２１１〜２１４には、順次走査変換
した信号と等価な信号が入力され、乗算器２１１乃至２
１４がこの信号に対して係数生成部２０６から送られて
きた係数を乗算し、加算器２１５にてこれらの値を加算
することにより、走査線変換を行うことが可能となる。
【００１４】また、特開２０００−２５３３６５号公報
には、従来の３次元走査線補間回路及び解像度変換回路
とを備えた走査線変換回路が提案されている。
【００１５】解像度変換回路には、ＤＲＡＭを用いたフ
レームメモリを持つ場合とフレームメモリを持たないで
数ラインのラインメモリをＬＳＩの内部に持つ場合とが
ある。フレームメモリを持つ場合には、フィールド周波
数の変換ができること又は部分拡大及び縮小ができると
いう利点がある。
【００１６】更に、現在では、３次元動き適応型順次走
査変換を行わず、垂直方向の解像度変換処理を行うとき
にフィールドごとの初期値をオフセットさせることによ
り順次走査変換を兼ねて行うものの方が多く見られる。
しかし、この場合はインタレース信号をフィールド内補
間して順次走査変換したものであり、静止画において
も、ラインフリッカが見られることになる。従って、こ
のラインフリッカを防ぐために、３次元動き適応型順次
走査変換を行った後、解像度変換を行う方法が高画質化
につながる。
【００１７】
【発明が解決しようとする課題】しかしながら、フィー
ルド内のみで走査線を補間する場合は、回路規模は小さ
くて済むが、静止画においてもラインフリッカが発生す
るという問題点がある。また、一度３次元動き適応型走
査線補間によりノンインタレース信号に変換した後、解
像度変換により走査線を補間する場合は、回路規模が大
きく、コスト高で実装面積も多く必要となるという問題
点もある。
【００１８】また、図８に示すように順次走査変換用と
解像度変換用に別々にＳＤＲＡＭ３０３，３０５を持つ
必要があり、外付けのＳＤＲＡＭが多くなるという問題
点がある。更に、特開２０００−２５３３６５号公報に
示す走査線変換回路がフレームメモリを持つ場合には、
３次元走査線補間回路及び解像度変換回路にフレームメ
モリが必要であり、従来例と同様に外付けのＳＤＲＡＭ
が多くなるという問題点がある。
【００１９】更に、従来の回路では、例えば７６８本の
走査線数で構成される表示装置にＨＤＴＶ信号を入力す
る場合、７４．２５ＭＨｚのクロックレートで入力され
たデジタルＨＤＴＶの信号を３次元動き適応型順次走査
変換により走査線数が１０８０本、１４８．５ＭＨｚの
クロックレートの信号を生成した後、７６８本の走査線
数に変換するような処理を行う必要があり、信号処理の
過程では、表示装置の解像度に必要なクロックレートよ
りも高い周波数で動作させる必要がある。
【００２０】更にまた、近時、液晶ディスプレイの大型
化又は大画面プラズマディスプレイの開発により、大画
面テレビが実用化されつつあるが、このような大画面テ
レビにおいては、インタレース信号を入力した場合の画
質改善の要求が強いと共に、低コスト化が不可欠であ
る。よって、これらを満足することができる走査線変換
回路の開発が要望されている。
【００２１】本発明はかかる問題点に鑑みてなされたも
のであって、３次元動き適応型順次走査変換と走査線変
換（解像度変換）とを回路及びメモリを共有化して同時
に行うことによって、高画質で低コストの走査線変換回
路を提供することを目的とする。
【００２２】
【課題を解決するための手段】本発明に係る走査線変換
回路は、入力した映像信号の走査線数を変換する走査線
変換回路において、映像信号が入力されるＦＩＦＯメモ
リと、前記ＦＩＦＯメモリから入力されたインタレース
信号をノンインタレース信号に変換する順次走査変換回
路部と、垂直方向の拡大率と同期信号を入力して走査線
変換後の空間位置であるアドレスを生成するアドレス生
成部と、前記アドレス生成部から入力したアドレスを基
にメモリ制御のための信号を生成するメモリ制御部と、
走査線変換を行うための係数を生成する係数生成部と、
前記順次走査変換回路部から得られた順次走査変換後の
信号に係数をかける複数の第１の乗算器と、前記乗算器
から出力された信号を加算する加算器とを有することを
特徴とする。
【００２３】この走査線変換回路において、前記メモリ
制御部は、前記ＦＩＦＯメモリと、前記順次走査変換回
路部のフィールドメモリとを含むメモリを制御して、解
像度変換に必要なラインのデータを前記乗算器に入力さ
せるように構成することができる。
【００２４】また、前記順次走査変換回路部は、前記Ｆ
ＩＦＯメモリからインタレース信号が入力される２段の
フィールドメモリと、前記ＦＩＦＯメモリからのインタ
レース信号と後段の前記フィールドメモリからの１フレ
ーム前の信号が入力されてその差分により動きレベルを
検出する動き検出部と、１フィールド前の信号と１フィ
ールド後の信号から静止画の補間処理を行う手段と、現
フィールドでは送られてきていない信号を上下の走査線
から生成して動画の補間処理を行う手段と、前記動き検
出部から出力される動き係数を１ライン分遅延する第１
の１Ｈ遅延メモリとを有し、前記動き検出部及び前記第
１の１Ｈ遅延メモリから出力される係数に基づいて、静
止画用に補間された信号と動画用に補間された信号の混
合比が決められるように構成することができる。
【００２５】更に、前記静止画の補間処理を行う手段
は、例えば、前記ＦＩＦＯメモリ及び後段の前記フィー
ルドメモリから出力された信号を加算する第１の加算器
と、前記第１の加算器から出力される信号を１／２倍す
る第２の乗算器と、を有する。
【００２６】更にまた、前記動画の補間処理を行う手段
は、例えば、前段の前記フィールドメモリから出力され
た信号を１ライン遅延する第２の１Ｈ遅延メモリと、前
記前段のフィールドメモリ及び前記第２の１Ｈ遅延メモ
リの出力信号を加算する第２の加算器と、前記第２の加
算器から出力される信号を１／２倍する第３の乗算器
と、前記第２の１Ｈ遅延メモリの出力信号を１ライン遅
延する第３の１Ｈ遅延メモリと、前記第２及び第３の１
Ｈ遅延メモリの出力信号を加算する第３の加算器と、前
記第３の加算器から出力される信号を１／２倍する第４
の乗算器とを有する。
【００２７】更にまた、前記第２の乗算器の出力と前記
第３の乗算器の出力が入力されると共に前記動き検出部
からの係数により混合比が制御されその出力が前記第１
の乗算器に入力される手段と、前記第２の乗算器の出力
を１ライン遅延する第４の１Ｈ遅延メモリと、前記第４
の乗算器及び前記第４の１Ｈ遅延メモリの出力が入力さ
れると共に前記第１の１Ｈ遅延メモリからの係数により
混合比が制御されその出力が前記第１の乗算器に入力さ
れる手段とを有するように構成することができる。な
お、前記第４の１Ｈ遅延メモリ、前記第２の１Ｈ遅延メ
モリ及び前記第３の１Ｈ遅延メモリがこの順に接続さ
れ、前記ＦＩＦＯメモリの出力が前記第４の１Ｈ遅延メ
モリに入力され、前記第３の１Ｈ遅延メモリの出力が前
記第１の乗算器に入力されるように接続を切り替える切
換回路を設けることにより、ノンインタレース信号の解
像度変換のみを選択的に行うことができる。
【００２８】本発明においては、従来別々に設けていた
順次走査変換回路と走査線変換回路による３次元動き適
応型順次走査変換と走査線変換（解像度変換）を同時に
行うことが可能となり、回路の削減による回路全体の縮
小化が可能となる。また、近年、図１のＦＩＦＯメモリ
２及びフィールドメモリ３、４は、ＳＤＲＡＭを用いて
構成することが多く、図６のように順次走査変換用と解
像度変換用に個別にＳＤＲＡＭを持つ必要があったが、
本発明によりこれらを共有することが可能となり、外付
けのＳＤＲＡＭを低減できるためコストダウンも可能に
なる。
【００２９】更に、従来の回路では、入力映像信号を３
次元動き適応型順次走査変換した後、走査線数を変換し
ているので、信号処理の過程では、表示装置の解像度に
必要なクロックレートよりも高い周波数で動作させる必
要があったが、本発明では、表示装置よりも高いクロッ
クレートに変換する必要がないため、ＬＳＩ化が容易に
なるという利点もある。
【００３０】
【発明の実施の形態】以下、本発明の実施例に係る走査
線変換回路について添付の図面を参照して詳細に説明す
る。
【００３１】図１は本発明の実施例に係る走査線変換回
路を示す。本実施例の走査線変換回路においては、図７
に示す従来の３次元動き適応型順次走査変換回路に対
し、走査線変換を行うためのＦＩＦＯ（First In First
Out）メモリ２と、アドレスを生成するアドレス生成部
２４と、メモリを制御するためのメモリ制御部２５と、
アドレス生成部２４から得られた信号から係数を生成す
るための係数生成部２６と、順次走査変換処理で得られ
た信号に係数をかけるための乗算器２７乃至３１と、乗
算器の出力を加算するための加算器３２とが設けられて
いる。
【００３２】このアドレス生成部２４では、端子２３に
入力される信号の同期信号と、端子２２に入力され垂直
方向の拡大率を設定する拡大率とから、走査線変換する
ために必要な走査線補間後の空間的位置、即ちアドレス
を生成する。アドレス生成部２４から出力されたアドレ
スを基に、メモリ制御部２５は、解像度変換を行う場合
に使用するラインを決める。即ち、メモリ制御部２５は
最終段にある乗算器２７〜３１に、解像度変換に必要な
ラインのデータが送出されるように、ＦＩＦＯメモリ
２、フィールドメモリ３，４及び１ライン遅延メモリ
７，８，９，１５をリード・ライト制御するためのメモ
リ制御信号を生成する。また、アドレス生成部２４から
出力される信号を基に、係数生成部２６では、乗算器２
７〜３１に送る係数を生成する。
【００３３】乗算器２７〜３１には、順次走査変換した
信号と等価な信号が入力され、乗算器２７乃至３１がこ
の信号に対して係数生成部２６から送られてきた係数を
乗算し、加算器３２にてこれらの値を加算することによ
り、３次元動き適応型順次走査線変換と走査線変換を全
く同時に行うことが可能となる。
【００３４】従って、従来、３次元動き適応型順次走査
変換を行った後に、表示するパネルに応じた走査線数に
変換するための走査線変換を行うという作業が必要であ
ったが、本発明では３次元動き適応型順次走査変換と走
査線変換を同時に行うことができるため、全体の回路規
模を小さくすると共に、順次走査変換された信号の解像
度よりも解像度変換された信号の解像度が低い場合は、
最大動作周波数を解像度変換された信号の周波数よりも
高くする必要がなくなるため、ＬＳＩの設計が容易にな
るという効果が得られる。
【００３５】次に、図１を参照して、本発明の実施例に
係る走査線変換回路について更に詳細に説明する。この
走査線変換回路は、インタレースの映像信号を入力する
信号入力端子１を有する。この端子１に入力されたイン
タレース信号は、ＦＩＦＯメモリ２に供給され、入力ク
ロックに同期した信号から、走査線変換後のクロックに
同期した信号に変換するための非同期処理が行われる。
ＦＩＦＯメモリ２の出力は、フィールドメモリ３、動き
検出部６、及び加算器５に供給される。更に、フィール
ドメモリ３の出力は、次段のフィールドメモリ４に入力
される。
【００３６】ＦＩＦＯメモリ２及びフィールドメモリ４
から出力される信号は加算器５に入力され、更に加算器
５から出力される信号を１／２倍にするための乗算器１
２に送られる。加算器５及び乗算器１２では、インタレ
ース信号のため現フィールドには送られてきていない信
号を、１フィールド前の信号と１フィールド後の信号か
ら生成することになり、入力された信号が静止画であっ
た場合の補間処理を行っている。
【００３７】また、フィールドメモリ３から出力された
信号は、１ライン遅延を行うための１Ｈ遅延メモリ８、
加算器１０及び乗算器３１に送られる。１Ｈ遅延メモリ
８から出力された信号は縦列された１Ｈ遅延メモリ９及
び加算器１０，１１及び乗算器２９に供給される。更
に、１Ｈ遅延メモリ９の出力は、加算器１１の他方の入
力に供給されると共に、乗算器２７に供給される。加算
器１０及び加算器１１の出力は、これらの値を夫々１／
２倍にするための乗算器１３及び１４に供給される。
【００３８】加算器１０及び１１では、入力されたイン
タレース信号において、上下の走査線を加算しているこ
とから、現フィールでは送られてきていない信号を上下
の走査線から生成することになり、入力された信号が動
いている映像であった場合の補間処理を行っている。
【００３９】他方、動き検出部６では前述のＦＩＦＯメ
モリ２の出力と、フィールドメモリ３，４による２フィ
ールド遅延、即ち１フレーム前の信号が入力され、その
差分をとることによって動きレベルが検出される。動き
検出部６では、動きレベルから動き量を係数化するため
の処理を行う。動き検出部６から出力される係数は、１
ライン分の遅延を行う１Ｈ遅延メモリ７に入力される。
動き検出部６及び１Ｈ遅延メモリ７から出力される係数
は、夫々乗算器１９，２０及び乗算器１６、１７に送ら
れ、入力された信号の動きの量に応じて適応的に、静止
画用に補間された信号と動画用に補間された信号の混合
比を変える。
【００４０】最後に乗算器２７、２８、２９、３０、３
１に順次走査変換された信号が加算器３２に供給され、
この順次走査変換された各信号に対し、係数生成部２６
で生成した各係数値ｓ０、ｓ１、ｓ２、ｓ３、ｓ４を乗
算し、この乗算された値を加算器３２にて加算すること
により、動き適応型順次走査線変換と走査線変換を同時
に行うことが可能となる。
【００４１】以下、本実施例の動作について説明する。
先ず、インタレースの映像信号は、信号入力端子１に入
力される。入力端子１に入力されたインタレース信号は
ＦＩＦＯメモリ２に供給され、入力クロックに同期した
信号から、走査線変換後のクロックに同期した信号に変
換するための非同期処理が行われる。ＦＩＦＯメモリ２
の出力は、フィールドメモリ３、動き検出部６、加算器
５に供給される。更にフィールドメモリ３の出力は、次
段のフィールドメモリ４に入力される。
【００４２】ＦＩＦＯメモリ２及びフィールドメモリ４
から出力される信号は加算器５に入力され、加算器５か
ら出力される信号を１／２倍にするための乗算器１２に
送られる。加算器５及び乗算器１２では、インタレース
信号のため現フィールドには送られてきていない信号を
１フィールド前の信号と１フィールド後の信号から生成
することになり、入力された信号が静止画であった場合
に用いられるフィールド間補間処理を行っている。
【００４３】また、フィールドメモリ３から出力された
信号は、１ライン遅延を行うための１Ｈ遅延メモリ８、
加算器１０及び乗算器３１に送られる。１Ｈ遅延メモリ
８から出力された信号は縦列された１Ｈ遅延メモリ９及
び加算器１０，１１及び乗算器２９に供給される。更
に、１Ｈ遅延メモリ９の出力は、加算器１１の他方の入
力及び乗算器２７に供給される。加算器１０及び加算器
１１の出力はこれらの値をそれぞれ１／２倍にするため
の乗算器１３及び１４に供給する。
【００４４】加算器１０及び１１では、入力されたイン
タレース信号において、上下の走査線を加算しているこ
とから現フィールドでは送られてきていない信号を上下
の走査線から生成することになり、入力された信号が動
いている映像であった場合に用いられるフィールド内補
間処理を行っている。
【００４５】他方、動き検出部６では前述のＦＩＦＯメ
モリ２の出力と、２フィールド遅延、即ち１フレーム前
の信号が入力され、その差分をとることによって動きレ
ベルが検出される。動き検出部６では、動きレベルから
動き量を係数化するための処理を行う。一般的には、８
ビットで入力された信号のフレーム差分値を２ビット又
は４ビット程度の動き量係数として出力している。この
動き検出部６から出力される係数は、１ライン分の遅延
を行う１Ｈ遅延メモリ７に入力される。この動き検出部
６及び１Ｈ遅延メモリ７から出力される係数は乗算器１
９，２０及び乗算器１６、１７に送られ、入力された信
号の動きの量に応じて適応的に静止画用に生成されたフ
ィールド間補間信号と動画用に生成されたフィールド内
補間信号の混合比を変える。フレーム間補間により得ら
れた信号を処理するための乗算器１７及び２０に供給す
る係数ｊ、ｋの値は動き量が少ないほど１に近い値とな
る。
【００４６】最後に乗算器２７、２８、２９、３０、３
１に順次走査変換された信号と等価な信号が供給され、
係数生成部２６で生成した係数値ｓ０、ｓ１、ｓ２、ｓ
３、ｓ４をそれぞれに乗算し、乗算された値を加算器３
２にて加算することにより、動き適応型順次走査線変換
と走査線変換を同時に行うことが可能となる。
【００４７】次に、図１のアドレス生成部２４の動作に
ついて図２に示す走査線変換による空間位置図を用いて
説明する。本実施例では、インタレースで入力される１
０８０ラインの映像信号を８６４ラインのノンインタレ
ース信号に変換する場合を例に説明する。アドレス生成
部２４には、同期信号と拡大率が入力される。
【００４８】入力信号が１０８０ラインで出力信号が８
６４ラインなので、８６４／１０８０に縮小することに
なる。８６４／１０８０の逆数は１．２５となり、この
値が図１の拡大率入力部２２に入力されることになる。
【００４９】１．２５という値は、入力された映像信号
のライン間の空間距離を１としたときに対する出力信号
の空間距離に相当する。
【００５０】アドレス生成部２４では、１．２５という
値を出力側の水平同期信号のタイミングで随時加算する
処理を行う。このとき、垂直同期信号が入力されると随
時加算していく値はゼロにクリアする。従って、アドレ
ス生成部２４では、出力側の水平同期信号が入力される
たびに、０．００、１．２５、２．５０、３．７５、
５．００、６．２５、７．５０、８．７５、１０．０
０、１１．２５、１２．５０、…という値が生成され
る。
【００５１】この値の整数部がメモリ制御部２５に、小
数部が係数生成部２６に送られる。メモリ制御部２５は
０、１、２、３、４、５、６、７、８、９、１０、１
１、１２、…という値から入力信号のどのラインを使っ
て解像度変換を行うかを判断し、最終段にある乗算器に
解像度変換に必要なラインのデータが送出されるように
メモリのリード・ライト制御を行う。本実施例におい
て、入力信号の２ラインを使用して解像度変換を行う場
合では、 解像度変換後の０ライン：０ライン目と１ライン目とを
使用する。 解像度変換後の１ライン：１ライン目と２ライン目とを
使用する。 解像度変換後の２ライン：２ライン目と３ライン目とを
使用する。 解像度変換後の３ライン：３ライン目と４ライン目とを
使用する。 解像度変換後の５ライン：５ライン目と６ライン目とを
使用する。 解像度変換後の６ライン：６ライン目と７ライン目とを
使用する。 ということになり、４ライン目と５ライン目とを使用し
た解像度変換は行わない。
【００５２】また、入力信号の４ラインを使用して解像
度変換を行う場合では、 解像度変換後の０ライン：−１、０、１、２ライン目を
使用する。 解像度変換後の１ライン：０、１、２、３ライン目を使
用する。 解像度変換後の２ライン：１、２、３，４ライン目を使
用する。 解像度変換後の３ライン：２、３、４、５ライン目を使
用する。 解像度変換後の５ライン：４、５、６、７ライン目を使
用する。 解像度変換後の６ライン：５、６、７、８ライン目を使
用する。 ということになる。この場合、−１ラインは存在しない
ので、図２に示すように、走査線変換後の信号における
０ラインでは、３ラインにより補間される。このよう
に、アドレス生成部２４で生成された値の整数部は入力
された信号のどのラインを用いるかというものを表して
いる。即ち、アドレス生成部２４から出力される値の整
数部を見ることにより、拡大率が決まれば重み付けに関
係なく使用されるラインが決定する。
【００５３】一方、小数部は係数生成部２６に送られ
る。得られた値の小数部は、入力された信号と走査線変
換により得られる信号の空間距離を表すことになり、係
数生成部２６では空間距離に応じて乗算の重み付けを決
定するための係数ｓ０、ｓ１、ｓ２、ｓ３、ｓ４を生成
する。
【００５４】先ず、入力信号の２ライン分を使用した場
合の解像度変換について説明する。図３は２ラインを使
用した場合の解像度変換を示す模式図である。図３に示
すように、●で表される画像データＰ（ｕ，ｖ）を求め
るために、２ライン分（４個の画像データ）を使用した
場合の解像度変換は下記数式１で表される。なお、数式
１において、ｕは水平方向の座標を示し、ｖは垂直方向
の座標を示す。この場合、水平の解像度変換に関しては
述べていない。このため、数式１のｕは無視するものと
して、小数部が（ｖ−ｊ）に相当するものになる。
【００５５】
【数１】Ｐ＝{（ｉ＋１）−ｕ}{（ｊ＋１）−ｖ}Ｐ
ｉ，ｊ＋{（ｉ＋１）−ｕ}{ｖ−ｊ}Ｐ ｉ，ｊ+１＋{ｕ−
ｉ}{（ｊ＋１）−ｖ}Ｐｉ+１，ｊ＋{ｕ−ｉ}{ｖ−ｊ}Ｐ
ｉ+１ ，ｊ+１
【００５６】図４は係数生成部２６により生成される係
数の算出方法を説明する模式図である。図４において、
ラインｎ、ｎ＋１、ｎ＋２、ｎ＋３の間隔を１とし、ラ
インｎ＋１とラインｍとの距離をｘとする。ａｍ〜ｄｍ
は出力画素の値を示し、ａｎ〜ｄｎ、ａｎ＋１〜ｄ
ｎ＋１、ａｎ＋２〜ｄｎ＋２及びａｎ＋３〜ｄｎ＋３は
入力画素の値である。画素ａｍはａｎ＋１及びａｎ＋２
から生成し、数式１からａ ｍは下記数式２で表される。
【００５７】
【数２】ａｍ＝ｘ×ａｎ＋２＋（１−ｘ）×ａｎ＋１
【００５８】数式２よりｘが小さい程、ａｍはａｎ＋１
に近いので、このａｎ＋１の比重が大きい。また、画素
ｂｍ〜ｄｍについてもａｍと同様に求めることができ
る。
【００５９】次に、入力信号の４ライン分を使用した場
合の解像度変換について説明する。図５は４ラインを使
用した場合の解像度変換を示す模式図である。図５に示
すように、●で表される画像データＰ（ｕ，ｖ）を求め
るために、４ライン分（１６個の画像データ）を使用し
た場合の解像度変換は、下記数式３及び数式４により求
められる。
【００６０】
【数３】
【００６１】
【数４】
【００６２】４ラインから画素ａｍを求める場合、画素
ａｍはａｎ、ａｎ＋１、ａｎ＋２及びａｎ＋３から生成
し、数式３及び４からａｍは下記数式５で表される。こ
のとき、ａｎとａｍとの距離は１＋ｘ、ａｎ＋１とａｍ
との距離はｘ、ａｎ＋２とａ ｍとの距離は１−ｘ、ａ
ｎ＋３とａｍとの距離は１＋（１−ｘ）＝２−ｘであ
る。
【００６３】
【数５】ａｍ＝ａｎ×{４−８（１＋ｘ）＋５（１＋
ｘ）２−（１＋ｘ）３}＋ａｎ＋１×{１−２ｘ２＋
ｘ３}＋ａｎ＋２×{１−２（１−ｘ）２＋（１−
ｘ）３}＋ａｎ＋３×{４−８（２−ｘ）＋５（２−ｘ）
２−（２−ｘ）３}
【００６４】次に、４ラインを使用して、インタレース
信号を扱う場合について説明する。図６はインタレース
信号の解像度変換を説明する模式図である。図６におい
て、各ライン間を１とする。この場合、画素ａｍ及びａ
ｍ’は前述の４ラインによる方法と同様にして下記数式
６及び数式７で与えられる。
【００６５】
【数６】ａｍ＝ｓ０×ａｎ＋ｓ１×ａｌ＋ｓ２×ａ
ｎ＋１＋ｓ３×ａｌ＋１＋ｓ４×ａｎ ＋２
【００６６】
【数７】ａｍ’＝ｓ０×ａｎ＋ｓ１×ａｌ＋ｓ２×ａ
ｎ＋１＋ｓ３×ａｌ＋１＋ｓ４×ａ ｎ＋２
【００６７】上記数式６において、ａｎ＋２に掛ける係
数ｓ４は数式４から０になり、上記数式７において、ａ
ｎに掛ける係数ｓ０は数式４から０になる。
【００６８】生成する係数は、走査線変換後の信号との
距離が近いほど大きくするような係数を生成する場合、
又は下記数式４を拡張した式として下記数式８がある。
数式８はＳｉｎ（ｘ）／ｘの近似式である。
【００６９】
【数８】
【００７０】数式８において、ａの値は−１≦ａ＜−２
程度の値になる。このとき、ａの値を−１とすると、上
記数式４に等しくなる。数式８から下記数式９乃至１２
に示すように、各係数Ｋａ〜Ｋｄが求められる。
【００７１】
【数９】Ｋａ＝ａ（１＋ｘ）３−５ａ（１＋ｘ）２＋
８ａ（１＋ｘ）−４ａ
【００７２】
【数１０】Ｋｂ＝（ａ＋２）ｘ３−（ａ＋３）ｘ２＋１
【００７３】
【数１１】Ｋｃ＝（ａ＋２）（１−ｘ）３−（ａ＋３）
（１−ｘ）２＋１
【００７４】
【数１２】Ｋｄ＝ａ（２−ｘ）３−５ａ（２−ｘ）２＋
８ａ（２−ｘ）−４ａ
【００７５】ｘは走査線変換により得られる信号と入力
された信号の空間的距離、即ちアドレス生成部から出力
する小数点以下の数により得られるものであり、上記数
式９乃至１２に示すｘが上述の小数部に相当する。図６
において、ａｍを求める場合では、Ｋａ＝ｓ０、Ｋｂ＝
ｓ１、Ｋｃ＝ｓ２、Ｋｄ＝ｓ３、ｓ４＝０である。ま
た、ａｍ’の場合では、ｓ０＝０、Ｋａ＝ｓ１、Ｋｂ＝
ｓ２、Ｋｃ＝ｓ３、Ｋｄ＝ｓ４である。
【００７６】このように、走査線変換後の空間位置が入
力されたインタレース信号のすぐ下に位置する場合は、
乗算器２８、２９、３０、３１を用いて演算処理をする
ため、乗算器２７のｓ０の値はゼロになる。また、走査
線変換後の空間位置が入力されていないインタレース信
号のすぐ下に位置する場合は、乗算器２７、２８、２
９、３０を用いて演算処理をするため、乗算器３１のｓ
４の値はゼロになる。
【００７７】なお、本実施例においては、高性能な解像
度変換を行うことを目的としていることから、入力信号
の４ライン分を使用して出力信号を求めることについて
説明した。即ち、図１の加算器３２に入力される信号
は、１つの画素にゼロの係数をかけ、それ以外の４つの
画素に係数をかけたものを加算し、４ラインから補間を
行う方式について説明した。しかし、走査線変換されて
生成される画素の上下の空間距離にある２ラインの信号
から補間を行うという構成も可能であり、数式２に示す
ように入力信号の２ラインを使用した場合でも解像度変
換を行うことができる。
【００７８】次に、本発明の他の実施例について説明す
る。図７は本発明の他の実施例に係る走査線変換回路を
示す回路図である。本実施例において、図１乃至図６に
示す実施例と同一構成物には同一符号を付してその詳細
な説明は省略する。
【００７９】この本発明の他の実施例は、ノンインタレ
ース信号が入力され、順次走査変換を行わずに走査線変
換のみを行う場合と、インタレース信号が入力され、３
次元動き適応型順次走査変換を行いながら走査線変換を
行う場合とを切換可能にしたものである。本実施例にお
いては、図１の実施例に対し、切換回路（スイッチ）６
０１、６０２、６０３が追加されている。
【００８０】本実施例において、切換回路６０１，６０
２，６０３の切換状態が図７に示した態様にある場合、
加算器５及び乗算器１２がバイパスされ、乗算器１９，
２０及び加算器２１がバイパスされると共に、乗算器３
１と加算機１０に対し、フィールドメモリ３の出力では
なく、１Ｈ遅延メモリ１５の出力が入力される。これに
より、１Ｈ遅延メモリ１５、１Ｈ遅延メモリ８及び１Ｈ
遅延メモリ９がこの順に接続され、ＦＩＦＯメモリ２の
出力が１Ｈ遅延メモリ１５に入力され、１Ｈ遅延メモリ
９の出力が乗算器２７に入力されるように接続が切り替
えられる。このとき、係数生成部２６から出力される係
数は、０及びｐ０、ｐ１、ｐ２、ｐ３であり、乗算器２
８に係数０が与えられ、乗算器２７、２９，３０，３１
に夫々係数ｐ０、ｐ１、ｐ３、ｐ２が与えられる。
【００８１】このように構成された走査線変換回路にお
いて、信号入力端子１にノンインタレース信号が入力さ
れる場合は、切換回路６０１，６０２，６０３が図７に
示す態様に切り替えられ、入力されたノンインタレース
信号は順次走査変換が不要ななため、そのための処理を
行わず、走査線変換のみが行われる。一方、切換回路６
０１，６０２，６０３が図７に示す態様と反対の態様に
切り替えられている場合は、図１に示す回路と同一にな
り、インタレース信号の処理が可能となる。従って、本
実施例においては、インタレース信号が入力され、３次
元動き適応型順次走査変換を行いながら走査線変換を行
う場合と、ノンインタレース信号が入力され、走査線変
換のみを行う場合との双方が、図１の回路に対してわず
かな追加回路（切換回路６０１，６０２，６０３）で実
現することができる。
【００８２】
【発明の効果】以上詳述したように本発明によれば、従
来別々に設けていた順次走査変換回路と走査線変換回路
を同時に行うことが可能となり、回路規模を縮小するこ
とが可能となる。
【００８３】また、近時、ＦＩＦＯメモリ及びフィール
ドメモリは、ＳＤＲＡＭを用いて構成することが多い
が、本発明においては、順次走査変換用と解像度変換用
にＳＤＲＡＭを共有することが可能となり、外付けのＳ
ＤＲＡＭを減らすことができ、コストダウンが可能であ
る。
【００８４】更に、従来の回路では、例えば７６８本の
走査線数で構成される表示装置にＨＤＴＶ信号を入力す
る場合、７４．２５ＭＨｚのクロックレートで入力され
たデジタルＨＤＴＶの信号を、３次元動き適応型順次走
査変換により、走査線数が１０８０本、１４８．５ＭＨ
ｚのクロックレートの信号を生成した後、７６８本の走
査線数に変換するような処理を行う必要があり、信号処
理の過程では、表示装置の解像度に必要なクロックレー
トよりも高い周波数で動作させる必要があったが、本発
明では、表示装置よりも高いクロックレートに変換する
必要がないため、ＬＳＩ化が容易になるという利点もあ
る。
【図面の簡単な説明】
【図１】本発明の実施例に係る走査線変換回路を示す回
路図である。
【図２】本発明の実施例に係る走査線変換の空間位置を
示す模式図である。
【図３】２ラインを使用した場合の解像度変換を示す模
式図である。
【図４】係数生成部により生成される係数の算出方法を
説明する模式図である。
【図５】４ラインを使用した場合の解像度変換を示す模
式図である。
【図６】インタレース信号の解像度変換を説明する模式
図である。
【図７】本発明の他の実施例に係る走査線変換回路を示
す回路図である。
【図８】従来のシステム構成を示すブロック図である。
【図９】従来の３次元動き適応型順次走査変換回路を示
す回路図である。
【図１０】従来の走査線変換回路を示す回路図である。
【符号の説明】
１；信号入力端子 ２；ＦＩＦＯメモリ ３、４；フィールドメモリ ５、１０、１１；加算器 ６；動き検出部 ７、８、９；１Ｈ遅延メモリ １２、１３、１４、１６、１７、１９、２０、２７、２
８、２９、３０、３１；乗算器 ２２；拡大率入力部 ２４；アドレス生成部 ２５；メモリ制御部 ２６；係数生成部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 5/391 Ｆターム(参考） 5C063 AA01 AA06 AA11 BA03 BA04 BA08 BA09 BA12 CA01 CA05 CA07 CA16 5C080 AA05 AA10 BB05 DD27 EE29 GG15 GG17 JJ01 JJ02 KK43 5C082 AA02 BA12 BA41 BB25 BC06 BC07 BC19 CA32 CA84 DA59 DA61 MM07 MM10

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 入力した映像信号の走査線数を変換する
    走査線変換回路において、映像信号が入力されるＦＩＦ
    Ｏメモリと、前記ＦＩＦＯメモリから入力されたインタ
    レース信号をノンインタレース信号に変換する順次走査
    変換回路部と、垂直方向の拡大率と同期信号を入力して
    走査線変換後の空間位置であるアドレスを生成するアド
    レス生成部と、前記アドレス生成部から入力したアドレ
    スを基にメモリ制御のための信号を生成するメモリ制御
    部と、走査線変換を行うための係数を生成する係数生成
    部と、前記順次走査変換回路部から得られた順次走査変
    換後の信号に係数をかける複数の第１の乗算器と、前記
    乗算器から出力された信号を加算する加算器とを有する
    ことを特徴とする走査線変換回路。
  2. 【請求項２】 前記メモリ制御部は、前記ＦＩＦＯメモ
    リと、前記順次走査変換回路部のフィールドメモリとを
    含むメモリを制御して、解像度変換に必要なラインのデ
    ータを前記乗算器に入力させることを特徴とする請求項
    １に記載の走査線変換回路。
  3. 【請求項３】 前記順次走査変換回路部は、前記ＦＩＦ
    Ｏメモリからインタレース信号が入力される２段のフィ
    ールドメモリと、前記ＦＩＦＯメモリからのインタレー
    ス信号と後段の前記フィールドメモリからの１フレーム
    前の信号が入力されてその差分により動きレベルを検出
    する動き検出部と、１フィールド前の信号と１フィール
    ド後の信号から静止画の補間処理を行う手段と、現フィ
    ールドでは送られてきていない信号を上下の走査線から
    生成して動画の補間処理を行う手段と、前記動き検出部
    から出力される動き係数を１ライン分遅延する第１の１
    Ｈ遅延メモリとを有し、前記動き検出部及び前記第１の
    １Ｈ遅延メモリから出力される係数に基づいて、静止画
    用に補間された信号と動画用に補間された信号の混合比
    が決められることを特徴とする請求項２に記載の走査線
    変換回路。
  4. 【請求項４】 前記静止画の補間処理を行う手段は、前
    記ＦＩＦＯメモリ及び後段の前記フィールドメモリから
    出力された信号を加算する第１の加算器と、前記第１の
    加算器から出力される信号を１／２倍する第２の乗算器
    と、を有することを特徴とする請求項３に記載の走査線
    変換回路。
  5. 【請求項５】 前記動画の補間処理を行う手段は、前段
    の前記フィールドメモリから出力された信号を１ライン
    遅延する第２の１Ｈ遅延メモリと、前記前段のフィール
    ドメモリ及び前記第２の１Ｈ遅延メモリの出力信号を加
    算する第２の加算器と、前記第２の加算器から出力され
    る信号を１／２倍する第３の乗算器と、前記第２の１Ｈ
    遅延メモリの出力信号を１ライン遅延する第３の１Ｈ遅
    延メモリと、前記第２及び第３の１Ｈ遅延メモリの出力
    信号を加算する第３の加算器と、前記第３の加算器から
    出力される信号を１／２倍する第４の乗算器とを有する
    ことを特徴とする請求項４に記載の走査線変換回路。
  6. 【請求項６】 前記第２の乗算器の出力と前記第３の乗
    算器の出力が入力されると共に前記動き検出部からの係
    数により混合比が制御されその出力が前記第１の乗算器
    に入力される手段と、前記第２の乗算器の出力を１ライ
    ン遅延する第４の１Ｈ遅延メモリと、前記第４の乗算器
    及び前記第４の１Ｈ遅延メモリの出力が入力されると共
    に前記第１の１Ｈ遅延メモリからの係数により混合比が
    制御されその出力が前記第１の乗算器に入力される手段
    とを有することを特徴とする請求項５に記載の走査線変
    換回路。
  7. 【請求項７】 前記第４の１Ｈ遅延メモリ、前記第２の
    １Ｈ遅延メモリ及び前記第３の１Ｈ遅延メモリがこの順
    に接続され、前記ＦＩＦＯメモリの出力が前記第４の１
    Ｈ遅延メモリに入力され、前記第３の１Ｈ遅延メモリの
    出力が前記第１の乗算器に入力されるように接続を切り
    替える切換回路を有することを特徴とする請求項６に記
    載の走査線変換回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012244491A (ja) * 2011-05-20 2012-12-10 Canon Inc 画像処理装置及び画像処理装置の制御方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4261970B2 (ja) 2003-04-24 2009-05-13 キヤノン株式会社 映像情報処理装置及び映像情報処理方法
US7075581B1 (en) * 2003-06-03 2006-07-11 Zoran Corporation Interlaced-to-progressive scan conversion based on film source detection
KR100580172B1 (ko) * 2003-06-27 2006-05-16 삼성전자주식회사 디-인터레이싱 방법, 그 장치, 그 비디오 디코더 및 그재생 장치
JP2005080134A (ja) * 2003-09-02 2005-03-24 Sanyo Electric Co Ltd 画像信号処理回路
JP2007127972A (ja) * 2005-11-07 2007-05-24 Toshiba Corp 画像表示調整装置
JP5142689B2 (ja) 2006-12-21 2013-02-13 キヤノン株式会社 画像形成装置
JP4956180B2 (ja) * 2006-12-26 2012-06-20 株式会社東芝 順次走査変換装置及び順次走査変換方法
US8130299B2 (en) * 2009-03-10 2012-03-06 Pixart Imaging Inc. Method of performing interlaced preview for a CMOS sensor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57111177A (en) * 1980-12-26 1982-07-10 Sony Corp Television picture receiver
JPS6130887A (ja) * 1984-07-23 1986-02-13 Hitachi Ltd デジタルテレビジヨン受像機の信号変換回路
JPH0810912B2 (ja) * 1987-01-23 1996-01-31 株式会社日立製作所 ス−パ−インポ−ズ装置
EP0474287B1 (en) * 1990-09-03 1995-11-22 Koninklijke Philips Electronics N.V. Method and apparatus for processing a picture signal
JP3240697B2 (ja) * 1992-08-11 2001-12-17 松下電器産業株式会社 映像拡大装置
KR0126330Y1 (ko) * 1993-10-23 1998-12-15 김광호 텔레비젼 수상기의 더블스캔 제어회로
US5793435A (en) * 1996-06-25 1998-08-11 Tektronix, Inc. Deinterlacing of video using a variable coefficient spatio-temporal filter
AU719477B2 (en) * 1996-12-11 2000-05-11 Sony Corporation Signal converting apparatus and method
JP2002528931A (ja) * 1997-10-06 2002-09-03 ディーブイディーオー インコーポレーテッド デジタルビデオシステム及びそれを提供する方法
JP3365333B2 (ja) 1999-03-03 2003-01-08 日本電気株式会社 解像度変換装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012244491A (ja) * 2011-05-20 2012-12-10 Canon Inc 画像処理装置及び画像処理装置の制御方法

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