JP2003100517A - 積層チップインダクタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 内部コイルと外部電極端子とを電気的に接続
する内部引き出し導体部の形成が簡単に可能な積層チッ
プインダクタ及びその製造方法の提供。 【解決手段】 積層チップインダクタ２０は、電気絶縁
層と導体パターンとを交互に積層してなり、その積層体
４の内部に導体パターンからなるコイルパターン２６が
順次接続されて螺旋状のコイル６が設けられ、コイル６
と外部電極端子８との間には、両者を電気的に接続する
内部引き出し導体部２２が積層体４内部に設けられてい
る。内部引き出し導体部２２は多数の帯状パターン２４
により形成されている。帯状パターン２４は、導体パタ
ーンとして設けられ、各端部が積層方向に沿って交互に
ジグザグ状に連結されている。帯状パターン２４の形成
は従来のスルーホールを形成する場合に比べて寸法制御
が容易で、内部引き出し導体部２２の形成が非常に簡単
に行える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気絶縁層と導体
パターンとを交互に積層して形成するとともに各導体パ
ターンを順次接続してその内部に螺旋状のコイルを形成
してなる、携帯機器等に搭載される表面実装型の積層チ
ップインダクタに関する。

【０００２】

【従来の技術】図５は、一般的に知られている積層チッ
プインダクタの一例を示したものである。この積層チッ
プインダクタ２は、誘電体セラミックまたは磁性体セラ
ミックからなる電気絶縁層（図示外）と導体パターン５
とを交互に積層して形成された積層体４からなる。積層
体４の内部には、導体パターン５が積層方向に沿って順
次接続されて螺旋状のコイル６が形成されている。積層
体４の両端部にはコイル６の端部６ａ，６ｂにそれぞれ
接続された外部電極端子８が設けられている。

【０００３】この積層チップインダクタにあっては次の
ような問題点があった。すなわち、外部電極端子８と積
層体４内部のコイル６との間に大きな浮遊容量が発生
し、共振周波数を高める妨げになり、高性能なチップが
思うように得られないといった問題があったのである。
また、外部電極端子８の形成には、積層体４の両端部を
それぞれ導体ペースト中に浸漬（ディップ）して膜層に
形成するという非常に膜形成の制御が難しい手法を採用
しているため、精度よく寸法通りに形成するのがきわめ
て困難であった。

【０００４】そこで、このような問題点を解消するため
に、図６（ａ）に示すように、積層体４の周側面のうち
電子回路基板に密着される実装面４ａにのみ外部電極端
子８を設け、他の周側面や積層体４の端面には外部電極
端子８を設けないようにした積層インダクタ３が提案さ
れている（特開平１１−２６５８２３号参照）。このよ
うに外部電極端子８を実装面４ａにのみ設けることで、
外部電極端子８の形成面積を削減してコイル６との間に
発生する浮遊容量を可及的に低減している。

【０００５】さらに外部電極端子８とコイル６の各端部
６ａ，６ｂとを電気的に接続するために、積層体４の内
部に図６（ｂ）に示すような引き出し導体部１０を設け
る構造も提案されている。この内部引き出し導体部１０
は、導体ペーストと交互に積層される電気絶縁層に対し
てそれぞれスルーホールを設け、このスルーホールに導
体ペーストを充填して、これを積層方向に沿って順次接
続することにより形成したものである。このように積層
体４内部に引き出し導体部１０を形成すれば、外部電極
端子８が実装面４ａのみに設けられた場合であっても、
コイル６の各端部６ａ，６ｂと外部電極端子８とをスム
ーズに接続することができる。

【０００６】

【発明が解決しようとする課題】ところで、この積層イ
ンダクタ３では、そのサイズが小さくなれば小さくなる
ほど、そのサイズに合わせて小さなスルーホールを形成
しなければならず、このため、高度な技術が必要となる
とともに歩留まりの低下を招くなどの問題があった。こ
れらの問題を回避するためにサイズの小さなものであっ
てもスルーホールのサイズを大きくすることが考えられ
るが、スペース上の理由からそのような大きなスルーホ
ールの形成はきわめて困難であった。例えば１００５タ
イプ（縦０．５ｍｍ×横１．０ｍｍ×高さ０．５ｍｍ）
の積層インダクタでは、スルーホールの大きさを幅０．
１ｍｍとすると、周りの絶縁等の必要性から周囲０．０
５ｍｍ以上の距離を確保しなければならず、結果的に
０．２ｍｍもの大きなスペースが必要となり、スルーホ
ールの形成は難しい。

【０００７】本発明は、このような事情に鑑みてなされ
たものであって、その目的は、サイズが小さくてもその
内部に簡単に引き出し導体部を形成することが可能な積
層チップインダクタ及びその製造方法を提供することに
ある。

【０００８】

【課題を解決するための手段】このような目的を達成す
るために本発明に係る積層チップインダクタにあって
は、電気絶縁層と導体パターンとを交互に積層して形成
される積層体の内部に前記導体パターンからなる複数の
コイルパターンの各端部を積層方向に沿って順次接続し
て形成された螺旋状のコイルと、前記積層体の外表面部
に設けられた一対の外部電極端子と、前記外部電極端子
と前記コイルの各端部とをそれぞれ結んで前記積層体の
内部に設けられた一対の内部引き出し導体部とを備えた
積層チップインダクタにおいて、前記積層体内部に前記
導体パターンからなる複数の帯状パターンを前記電気絶
縁層を介して積層し、これら各帯状パターンの端部を相
互に接続することで前記内部引き出し導体部を形成した
ことを特徴とする（請求項１）。

【０００９】この積層チップインダクタでは、積層体の
内部に導体パターンからなる複数の帯状パターンを電気
絶縁層を介して積層し、これら各帯状パターンの端部を
相互に接続することで内部引き出し導体部を形成したこ
とで、従来のように電気絶縁層にスルーホールを形成し
なくても内部引き出し導体部を設けることができる。帯
状パターンは、従来のスルーホールに比べて寸法制御が
容易に、非常に高精度に形成することができる。このた
め、小さなサイズでも簡単に形成することができる。こ
のことから、高性能な積層チップインダクタを容易に得
ることができる。

【００１０】また、この積層チップインダクタにあって
は、前記帯状パターンの端部どうしが交互に接続されて
前記内部引き出し導体部が上下方向にジグザク状に設け
られていることを特徴とする（請求項２）。このように
帯状パターンが交互に接続してジグザク状に形成するこ
とで、内部引き出し導体部を積層体内部にコンパクトに
形成することができる。

【００１１】また、この積層チップインダクタにあって
は、前記内部引き出し導体部が前記積層体の隅角部に沿
って設けられていることを特徴とする（請求項３）。こ
のように内部引き出し導体部が積層体の隅角部に沿って
設けることで、積層体の内部にあまり邪魔にならないよ
うに形成することができる。

【００１２】また、この積層チップインダクタにあって
は、前記外部電極端子が前記積層体の実装面にのみ設け
られ、当該実装面以外の他の周側面及び前記積層体の端
面には設けられていないことを特徴とする（請求項
４）。このように外部電極端子が積層体の実装面にのみ
設けられ、他の周側面および端面に設けられていないこ
とで、外部電極端子と積層体内部のコイルとの間に発生
する浮遊容量を可及的に低減することができ、これによ
り共振周波数を高めることで、性能の向上が図れる。

【００１３】また、本発明に係る積層チップインダクタ
の製造方法にあっては、前記積層チップインダクタを製
造する方法であって、前記外部電極端子を形成するため
の一対の外部電極端子パターンを形成し、それら各外部
電極端子パターンの上にその一部を覆って第１電気絶縁
層を施し、当該第１電気絶縁層と前記各外部電極端子パ
ターンの上に両者に跨ってそれぞれ前記導体パターンか
らなる帯状パターンを施し、前記外部電極端子パターン
の露出部を覆って第２電気絶縁層を施して積層基板を形
成する第１製造プロセスと、前記積層基板の上面に対
し、当該上面に露出した前記帯状パターンの露出端部に
その一端部を接続して帯状パターンを施す工程と、前記
帯状パターンの未接続側端部を除く部分を覆って第３電
気絶縁層を施す工程とにより、前記引き出し導体部を内
部に備えた前記積層体の下層部を形成する第２製造プロ
セスと、前記下層部の上面に対し、当該上面に露出した
前記各帯状パターンの露出端部の一方に前記コイルパタ
ーンを螺旋状に接続して施すとともに、他方の前記露出
端部に新たな帯状パターンを継足し接続して施す工程
と、前記コイルパターンの終端部及び前記帯状パターン
の未接続側端部を除く部分を覆って新たな電気絶縁層を
施す工程とを繰り返して、前記引き出し導体部及び前記
コイルを内部に備えた前記積層体の中層部を形成する第
３製造プロセスと、前記中層部の上面に対し、当該上面
に露出した前記コイルパターンの終端部と前記帯状パタ
ーンの端部とを接続する導体パターンを施した後、その
上面全体を覆って１層または複数層の電気絶縁層を形成
して前記積層体の上層部を形成する第４製造プロセスと
からなることを特徴とする（請求項５）。このような製
造方法によれば、本発明に係る積層チップインダクタを
簡単にかつ効率よく製造することができ、このため、大
幅なコストアップを招かずに済む。

【００１４】

【発明の実施の形態】以下に本発明に係る積層チップイ
ンダクタ及びその製造方法の実施の形態について説明す
る。図１及び図２は、本発明に係る積層チップインダク
タの一実施形態を示したものである。図１はその積層チ
ップインダクタの内部の導体構造を示した内部透視斜視
図であり、図２はその積層チップインダクタの断面図で
ある。なお、ここで従来と同一の構成要素には同一の符
号を付して示した。

【００１５】この積層チップインダクタ２０は、図１に
示すように、従来と同様、電気絶縁層と導体パターン２
６，２４とを交互に積層して形成された積層体４からな
り、この積層体４の内部に導体パターンとして設けられ
たコイルパターン２６が積層方向に沿って順次接続され
て螺旋状のコイル６が形成されている。また、積層体４
の下面には、導体材料により形成された一対の外部電極
端子８が設けられている。電気絶縁層は、誘電体セラミ
ックまたは磁性体セラミックなどの電気絶縁材料により
形成されている。導体パターンは、例えば銀等の導体材
料により形成されている。

【００１６】外部電極端子８は、本実施形態では積層体
４の４つの側面のうち電子回路基板に対し密着される実
装面４ａ（下面）にのみ設けられ、当該実装面４ａ以外
の他の積層体４の周側面及び端面には設けられないよう
になっている。これは、従来技術でも説明したように、
外部電極端子８とコイル６との間に発生する浮遊容量を
可及的に低減して共振周波数を高めるようにするためで
あり、高性能化を図ることを目的としている。

【００１７】これら外部電極端子８とコイル６の各端部
６ａ，６ｂとの間には、これらを相互に結んで電気的に
接続するための引き出し導体部２２が設けられている。
この引き出し導体部２２は積層体４の内部に設けられた
もので、ここでは次のように設けられている。すなわ
ち、内部引き出し導体部２２は、外部電極端子８とコイ
ル６の各端部６ａ，６ｂとの間に設けられた多数の帯状
パターン２４から構成されている。この帯状パターン２
４は、前記導体パターンとしてコイルパターン２６とと
もに電気絶縁層と交互に積層されて設けられたものであ
り、このコイルパターン２６と同様に、例えば銀ペース
ト等の導体ペーストにより所定の厚さの膜層として同サ
イズに形成されている。帯状パターン２４は、外部電極
端子８とコイル６の各端部６ａ，６ｂとの間に積層体４
の積層方向に沿って多数連設され、端部どうしが交互に
接続されて上下にジグザク状となった内部引き出し導体
部２２を形成している。帯状パターン２４の幅寸法や長
さ寸法または形成個数などについては、当該積層チップ
インダクタ２０のＬ値の微調整を行うために適宜設定さ
れる。

【００１８】このように内部引き出し導体部２２が多数
の帯状パターン２４をジグザク状に連結して構成される
ことで、従来のようにスルーホール等を形成しなくて
も、簡単に内部引き出し導体部２２を形成することがで
きる。

【００１９】次に本発明の積層チップインダクタを製造
する方法の実施の形態について説明する。図３（ａ）〜
（ｎ）は、本発明に係る積層チップインダクタの製造方
法の一例を示したものである。ここでは、印刷積層法
（スクリーン印刷）により製造を行う。電気絶縁層の形
成材料として、アルミナにホウケイ酸ガラスを混合した
誘電体材料にガラスを添加するとともに、ビヒクルとし
てエチルセルロースと分散剤、可塑剤を混合して作成し
たセラミックスペーストなどが使用される。また、導体
パターンの形成材料には、例えば銀ペースト等の導体ペ
ーストにビヒクルを混合したものなどが好ましく使用さ
れる。

【００２０】この製造方法では、まず、図３（ａ）に示
すように、１つの積層チップインダクタを形成するため
の領域内に、その両端部に位置するように外部電極端子
８を形成するための外部電極端子パターン３２を一対形
成する。各外部電極端子パターン３２は、前述した導体
ペーストにより所定の厚さの膜層として相互に間隔をあ
けて印刷形成される。本実施形態では、各外部電極端子
パターン３２は矩形状に成形されている。

【００２１】次に、図３（ｂ）に示すように、このよう
に形成された外部電極端子パターン３２の上にその一部
を覆いつつ両者間にわたって本発明に係る電気絶縁層と
して第１セラミックパターン３４を施す。この第１セラ
ミックパターン３４は、前述したセラミックペーストに
より外部電極端子パターン３２と同じく所定の厚さの膜
層として形成されたもので、ここでは横長な長方形状に
形成されている。

【００２２】次に、図３（ｃ）に示すように各外部電極
端子パターン３２及び第１セラミックパターン３４の上
に両者に跨ってそれぞれ帯状パターン２４を施す。この
帯状パターン２４は、前述した外部電極端子パターン３
２と同じく導体ペーストにより所定の厚さの膜層として
形成されたもので、外部電極端子パターン３２の上に設
けられることで、その一端部が外部電極端子パターン３
２に接続されている。一方、各帯状パターン２４の他端
部は第１セラミックパターン３４上に載せられて設けら
れている。

【００２３】次に、図３（ｄ）に示すように、外部電極
端子パターン３２上の第１セラミックパターン３４が施
されていない領域に第２セラミックパターン３５を施
す。この第２セラミックパターン３５は、第１セラミッ
クパターン３４と同様、前述したセラミックペーストに
より所定の厚さの膜層として形成されたもので、２つの
外部電極端子パターン３２に跨って第１セラミックパタ
ーン３４よりも幅広く横長な長方形状に形成されてい
る。これら第１セラミックパターン３４と第２セラミッ
クパターン３５の形成により積層基板３０を形成する。

【００２４】次に、図３（ｅ）に示すように、積層基板
３０の上面に、当該上面に露出した２つの帯状パターン
２４のうちの一方の端部２４ａに、前記コイルパターン
としてＬ型パターン３８を接続して施す。このＬ型パタ
ーン３８は、前述した外部電極端子パターン３２や帯状
パターン２４と同様、導体ペーストにより所定の厚さの
膜層として形成されたもので、その始端部３８ｂが帯状
パターン２４の端部２４ａに重ねられて接続されてい
る。ここで、Ｌ型パターン３８の終端部３８ａは、第２
セラミックパターン３５の上面に掛かるように設けられ
る。

【００２５】また、他方の帯状パターン２４の露出端部
２４ａには、新たな帯状パターン２４ｂが重ねられて施
される。この帯状パターン２４ｂは、下側の帯状パター
ン２４と同形にその直上に配置形成されたもので、その
一端部が下側の帯状パターン２４の露出端部２４ａに接
続される。また、帯状パターン２４ｂの一端部も第２セ
ラミックパターン３５の上面に掛けられて形成される。

【００２６】次に、図３（ｆ）に示すように、Ｌ型パタ
ーン３８及び帯状パターン２４ｂの上に前記第１セラミ
ックパターン３４の上方にこれと同形のセラミックパタ
ーン３４を施す。ここで、Ｌ型パターン３８の終端部３
８ａ及び帯状パターン２４ｂの上端部の上には、セラミ
ックパターン３４を施さずに露出させる。

【００２７】次に、図３（ｇ）に示すように、上面に露
出したＬ型パターン３８の終端部３８ａにはコイルパタ
ーンとしてコ字型パターン４０を接続して施し、また帯
状パターン２４ｂの上端部には同形の帯状パターン２４
ｃを接続して施す。コ字型パターン４０及び帯状パター
ン２４ｃは共に導体ペーストにより所定の厚さの膜層と
して形成する。コ字型パターン４０はＬ型パターン３８
に螺旋状に接続されて設けられる。ここで、コ字型パタ
ーン４０の終端部４０ａ及び帯状パターン２４ｃの下端
部は、第１セラミックパターン３４の上面に掛かるよう
に設けられる。

【００２８】次に図３（ｈ）に示すようにコ字型パター
ン４０の終端部４０ａ及び帯状パターン２４ｃの下端部
を除くその他の部分を覆って、前記第２セラミックパタ
ーン３５の上方にこれと同形のセラミックパターン３５
を施す。

【００２９】次に図３（ｉ）に示すように、図３（ｅ）
と同様に、コ字型パターン４０の終端部４０ａにＬ型パ
ターン３８を螺旋状に接続して施すとともに帯状パター
ン２４ｃの露出端部に新たな帯状パターン２４ｄを接続
して施す。

【００３０】次に図３（ｊ）〜（ｌ）においては、図３
（ｆ）〜（ｈ）と同様な工程を実施する。そして、これ
ら図３（ｉ）〜（ｌ）の工程をコイルの巻回数に応じて
適宜繰り返して積層体４内部にコイル６を形成してゆく
とともに、帯状パターン２４を端部どうしを交互に接続
して積層体４内部において上下にジグザク状に連結した
内部引き出し導体部２２を形成してゆく。

【００３１】そして、最後に、図３（ｍ）に示すよう
に、その上面に露出したコイルパターン（ここではコ字
型パターン）４０の終端部４０ａと、帯状パターン２４
の露出端部２４ｅとを電気的に接続する導体パターン４
１を施した後、さらに図３（ｎ）に示すように、その上
面全体を覆ってセラミックパターン３７を１または複数
回にわたって施して積層体４の上層部を形成する。

【００３２】その後、このようにして製作された積層体
４を裁断してチップ化し、そして各チップごとに焼成し
て積層チップインダクタを得る。

【００３３】なお、この実施形態では、外部電極端子パ
ターンに接続された帯状パターン２４が、図３（ｅ）に
示すように、直接コイルパターン（Ｌ型パターン）３８
に接続されているが、コイル６の巻数が少ない場合や、
外部電極端子８とコイル６との間に距離を確保する場合
には、図３（ｄ）の工程の後に、帯状パターン２４の露
出端部２４ａに新たな帯状パターンを接続して設ける図
３（ｃ）と同様の工程と、これら各帯状パターン２４の
下端部２４ａを除くその他の上方部分を覆って図３
（ｄ）と同様のセラミックパターン３４，３５を施す工
程を繰り返し行って、外部電極端子パターン３２に接続
された帯状パターン２４を順次ジグザグ状に継ぎ足して
内部引き出し導体部２２を形成するようにしても良い。

【００３４】図４（ａ）〜（ｐ）は、本発明に係る積層
チップインダクタの製造方法として、コイルの巻回方向
が逆向きの積層チップインダクタを製造する場合の手順
を示したものである。

【００３５】図４（ａ）〜（ｄ）では、前述した実施の
形態の場合と同じく、外部電極端子８を形成するための
外部電極端子パターン３２を設け（図４（ａ））、その
後、この外部電極端子パターン３２の上にその一部を覆
って第１のセラミックパターン３４を施し（図４
（ｂ））、次にこれら外部電極端子パターン３２及び第
１セラミックパターン３４に跨って帯状パターン２４を
施し（図４（ｃ））、そして、第１のセラミックパター
ン３４が施されていない領域を覆って第２のセラミック
パターン３５を施して（図４（ｄ））、積層基板３０を
形成する。

【００３６】そしてこの実施形態では、積層基板３０の
上面の各帯状パターン２４の露出端部２４ａにそれぞれ
別途、帯状パターン２４ｂを接続して施して（図４
（ｅ））、さらにその上に各帯状パターン２４の接続端
部２４ａを覆って第１のセラミックパターン３４の上に
これと同形のセラミックパターン３４を施している（図
４（ｆ））。これにより、帯状パターンを複数連結して
内部引き出し導体部２２を形成し、積層体４の下層部を
形成する。

【００３７】そして、前記実施形態の場合と同様、図３
の場合とはコイル６の巻回方向が逆になるようなコイル
パターンとして、図４（ｇ）に示すようなコ字型パター
ン４２を接続して設ける。なお、コ字型パターン４２
は、その始端部４２ｂが２つの帯状パターン２４ｂのう
ちの一方（右側）の露出端部に接続される。当該コ字型
パターン４２が接続されなかった他方（左側）の帯状パ
ターンの露出端部２４ｂには、図３（ｇ）の場合と同
様、新たな帯状パターン２４ｃが接続されて設けられ
る。

【００３８】その後、図３（ｈ）と同様に、第２セラミ
ックパターン３５の上にこれと同形のセラミックパター
ン３５を施して、コ字型パターン４２の終端部４２ａ及
び帯状パターンの下端部２４ｃを除く他の部分を覆って
から（図４（ｈ））、図３（ｉ）〜（ｌ）と同様に、こ
のコ字型パターン４２の終端部４２ａにコイルパターン
としてＬ型パターン４４を螺旋状に接続しつつ第１セラ
ミックパターン３４または第２セラミックパターン３５
の上に同形のセラミックパターン３４，３５を施して、
コイル６及び内部引き出し導体部２２を有する積層体４
の中層部を形成する（図４（ｉ）〜（ｎ））。

【００３９】最後に、コイルパターンとして、図４
（ｏ）に示されるような他方の帯状パターンの露出端部
２４ｆにその終端部４２ａを接続してコ字型パターン４
２を施してから、その後、図４（ｐ）に示すようにその
上面全体を覆ってセラミックパターン３７を１または複
数回にわたり施し、積層体４の上層部を形成する。

【００４０】その後、前述した実施形態と同様に、製作
された積層体４を裁断してチップ化し、それから各チッ
プごとに焼成して積層チップインダクタ２０を得る。

【００４１】なお、この実施形態でも、コイル６の巻数
が少ない場合や、外部電極端子８とコイル６との間に距
離がある場合には、帯状パターン２４を継ぎ足す工程
と、第１のセラミックパターン３４または第２のセラミ
ックパターン３５の上方にセラミックパターンを施す工
程とを繰り返してジグザグ状の内部引き出し導体部２２
を形成するようにしても良い。

【００４２】以上この積層チップインダクタ及びその製
造方法にあっては、積層体４の内部に導体パターンから
なる複数の帯状パターン２４を電気絶縁層（セラミック
パターン）を介して、これら各帯状パターン２４の端部
を相互に接続することで内部引き出し導体部２２を形成
したことで、従来のように電気絶縁層にスルーホールを
形成しなくても非常に高精度にかつ簡単に内部引き出し
導体部２２を設けることができる。これによって、チッ
プのサイズが小さくても内部引き出し導体部２２の形成
が容易で、非常に高性能な積層チップインダクタが得ら
れる。

【００４３】また、この積層チップインダクタ２０で
は、内部引き出し導体部２２を積層体４の隅角部に沿っ
て設けたことで、積層体４の内部にあまり邪魔にならな
いように形成することができる。

【００４４】また、この積層チップインダクタ２０で
は、外部電極端子８が積層体４の実装面４ａにのみ設け
られ、当該実装面４ａ以外の他の周側面及び端面には設
けられていないため、外部電極端子８と積層体４内部の
コイル６との間に発生する浮遊容量を可及的に低減する
ことができ、これにより共振周波数を高めることがで
き、高性能化が図れる。

【００４５】

【発明の効果】本発明の請求項１に係る積層チップイン
ダクタによれば、積層体の内部に導体パターンからなる
複数の帯状パターンを電気絶縁層を介して、これら各帯
状パターンの端部を相互に接続することで内部引き出し
導体部を形成したことで、従来のように電気絶縁層にス
ルーホールを形成しなくても非常に高精度にかつ簡単に
内部引き出し導体部を設けることができる。これによっ
て、サイズが小さくても内部引き出し導体部の形成が容
易で、高性能な積層チップインダクタが簡単に得られ
る。

【００４６】また、請求項２に記載の積層チップインダ
クタにあっては、帯状パターンの端部どうしが交互に接
続されて内部引き出し導体部がジグザク状に設けられて
いることで、内部引き出し導体部を積層体内部にコンパ
クトに形成することができる。

【００４７】また、請求項３に記載の積層チップインダ
クタにあっては、内部引き出し導体部が積層体の隅角部
に沿って設けられていることで、積層体の内部にあまり
邪魔にならないように形成することができる。

【００４８】また、請求項４に記載の積層チップインダ
クタにあっては、外部電極端子が積層体の実装面にのみ
設けられ、当該実装面以外の他の周側面及び積層体の端
面には設けられていないことで、外部電極端子と積層体
内部のコイルとの間に発生する浮遊容量を可及的に低減
することができ、これにより共振周波数が高められ、高
性能化が図れる。

【００４９】また、請求項５に記載の積層チップインダ
クタの製造方法にあっては、本発明に係る積層チップイ
ンダクタを簡単にかつ効率よく製造することができ、こ
のため、大幅なコストアップを招かずに済む。

【図面の簡単な説明】

【図１】本発明に係る積層チップインダクタの一実施形
態の内部導体構造を示した内部透視斜視図である。

【図２】図１に示す積層チップインダクタの内部導体構
造を示した断面図である。

【図３】本発明に係る積層チップインダクタの製造方法
の手順を説明する説明図である。

【図４】本発明に係る他の積層チップインダクタの製造
方法の手順を説明する説明図である。

【図５】代表的な積層チップインダクタの一例を示した
斜視図である。

【図６】従来の積層チップインダクタの外観及び内部導
体構造を示した斜視図である。

【符号の説明】

４ 積層体 ４ａ 実装面 ５ 導体パターン ６ コイル ８ 外部電極端子 ２０ 積層チップインダクタ ２２ 内部引き出し導体部 ２４ 帯状パターン ３２ 外部電極端子パターン ３４，３５ セラミックパターン ３８，４０，４２，４４ コイルパターン

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電気絶縁層と導体パターンとを交互に積
   層して形成される積層体の内部に前記導体パターンから
   なる複数のコイルパターンの各端部を積層方向に沿って
   順次接続して形成された螺旋状のコイルと、前記積層体
   の外表面部に設けられた一対の外部電極端子と、前記外
   部電極端子と前記コイルの各端部とをそれぞれ結んで前
   記積層体の内部に設けられた一対の内部引き出し導体部
   とを備えた積層チップインダクタにおいて、 前記積層体内部に前記導体パターンからなる複数の帯状
   パターンを前記電気絶縁層を介して積層し、これら各帯
   状パターンの端部を相互に接続することで前記内部引き
   出し導体部を形成したことを特徴とする積層チップイン
   ダクタ。
2. 【請求項２】 前記帯状パターンの端部が交互に接続さ
   れて前記内部引き出し導体部が上下方向にジグザク状に
   形成されていることを特徴とする請求項１に記載の積層
   チップインダクタ。
3. 【請求項３】 前記内部引き出し導体部が前記積層体の
   隅角部に沿って設けられていることを特徴とする請求項
   １または２に記載の積層チップインダクタ。
4. 【請求項４】 前記外部電極端子が前記積層体の実装面
   にのみ設けられ、当該実装面以外の他の周側面及び前記
   積層体の端面には設けられていないことを特徴とする請
   求項１〜３のいずれか１項に記載の積層チップインダク
   タ。
5. 【請求項５】 請求項１〜４のいずれか１項に記載の積
   層チップインダクタを製造する方法であって、 前記外部電極端子を形成するための一対の外部電極端子
   パターンを形成し、それら各外部電極端子パターンの上
   にその一部を覆って第１電気絶縁層を施し、当該第１電
   気絶縁層と前記各外部電極端子パターンの上に両者に跨
   ってそれぞれ前記導体パターンからなる帯状パターンを
   施し、前記外部電極端子パターンの露出部を覆って第２
   電気絶縁層を施して積層基板を形成する第１製造プロセ
   スと、 前記積層基板の上面に対し、当該上面に露出した前記帯
   状パターンの露出端部にその一端部を接続して帯状パタ
   ーンを施す工程と、前記帯状パターンの未接続側端部を
   除く部分を覆って第３電気絶縁層を施す工程とにより、
   前記引き出し導体部を内部に備えた前記積層体の下層部
   を形成する第２製造プロセスと、 前記下層部の上面に対し、当該上面に露出した前記各帯
   状パターンの露出端部の一方に前記コイルパターンを螺
   旋状に接続して施すとともに、他方の前記露出端部に新
   たな帯状パターンを継足し接続して施す工程と、前記コ
   イルパターンの終端部及び前記帯状パターンの未接続側
   端部を除く部分を覆って新たな電気絶縁層を施す工程と
   を繰り返して、前記引き出し導体部及び前記コイルを内
   部に備えた前記積層体の中層部を形成する第３製造プロ
   セスと、 前記中層部の上面に対し、当該上面に露出した前記コイ
   ルパターンの終端部と前記帯状パターンの端部とを接続
   する導体パターンを施した後、その上面全体を覆って１
   層または複数層の電気絶縁層を形成して前記積層体の上
   層部を形成する第４製造プロセスとからなることを特徴
   とする積層チップインダクタの製造方法。