JP2003100996A - スタックキャパシタ及びその製造方法 - Google Patents

スタックキャパシタ及びその製造方法

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JP2003100996A
JP2003100996A JP2002150644A JP2002150644A JP2003100996A JP 2003100996 A JP2003100996 A JP 2003100996A JP 2002150644 A JP2002150644 A JP 2002150644A JP 2002150644 A JP2002150644 A JP 2002150644A JP 2003100996 A JP2003100996 A JP 2003100996A
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barrier layer
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Somei Shu
聰明 朱
Masahiro Kiyotoshi
正弘 清利
Masatoshi Fukuda
昌俊 福田
Hisaya Suzuki
壽哉 鈴木
Min-Chieh Yang
閔傑 楊
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Toshiba Corp
Fujitsu Ltd
Winbond Electronics Corp
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Toshiba Corp
Fujitsu Ltd
Winbond Electronics Corp
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Abstract

(57)【要約】 【課題】 バリア層あるいはコンタクトプラグの酸化を
発生させる酸素拡散を防止する。 【解決手段】 本発明のスタックキャパシタは、スタッ
クキャパシタの下部電極であって、開口部１２０を有す
る円筒形導電層１１８と、円筒形導電層１１８の開口部
１２０中に設けて開口部１２０の一部分を充填する第２
バリア層１１６と、円筒形導電層１１８と第２バリア層
１１６との上に設けられたキャパシタ誘電体層１２２
と、キャパシタ誘電体層１２２上に設けられた上部電極
層１２４とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体製造に関
し、特にスタックキャパシタ及びその製造方法に関す
る。
【０００２】
【従来の技術】チタン酸ジルコン酸鉛（PZT）、タンタ
ル酸ストロンチウムビスマス（SBT）、BaSrTiO3（BST）
あるいはSrTiO3（ST）などの強誘電体材料は、キャパシ
タの誘電体層として使用される。強誘電体材料は、酸素
中の高温下で堆積あるいはアニール処理が行われ、結晶
誘電体膜を得ていた。しかしながら、コンタクトプラグ
は高濃度酸素の高温度状況下において容易に酸化し、プ
ラグ酸化のためにコンタクト抵抗が増大する。
【０００３】C.S.HWang（三星電子株式会社）がMateria
ls Science and Engineering B56、178-190、1998にお
いて開示したように、強誘電体キャパシタのプロセスイ
ンテグレーション（集積化プロセス）中に発生する問題
点は、キャパシタとセルトランジスタとを接続するポリ
シリコン又はWプラグとのインターフェイスで、ストレ
ージノード材料（例えばPr、Ru、Ｉｒおよび導電性の金
属酸化物など）が、バリア金属層（BM）を必要とすると
いうことに帰結している。
【０００４】図１において、従来の強誘電体キャパシタ
の構造を示す。その強誘電体キャパシタは、ビットライ
ン１０上に設けられるものであって、ストレージ電極１
２、強誘電体キャパシタの誘電体層１４および相対電極
１６を含む。二元あるいは三元の高融点金属の窒化物
（例えばTiN、TiSiNあるいはTiAlNなど）をバリア層１
９としてコンタクトプラグ１８上で使用して、高温アニ
ール、または、強誘電体材料もしくは絶縁層の堆積の際
に、バリア層１９は、コンタクトプラグ１８の上側にあ
るストレージ電極１２と反応することを防止する。
【０００５】しかしながら、それらの工程を行った後
に、バリア層１９は良好な導電性を維持することが難し
かった。K.Hieda（東芝セミコンダクタ株式会社）がIED
M（1999）において開示したように、SrRuO3ストレージ
ノードとWプラグとの間のバリア層としてTiAlNを使用
し、SrRuO3とW（タングステン）との間の反応を防止し
ている。問題はTiAlNバリア層の熱安定性が悪いことで
あり、TiAlNのバリア層は高濃度酸素で高温度の工程
（例えば強誘電材料堆積または酸素中でのアニール）に
おいて容易に酸化し、その酸素はバリア層に浸透してコ
ンタクトプラグを酸化し、その結果コンタクト抵抗の増
大を引き起こすおそれがあった。
【０００６】ストレージ電極とコンタクトプラグとの間
にバリア層を単に形成するのみでは酸素拡散を防止する
には充分でなかった。そのため、良好な電気特性を達成
するためにスタックキャパシタの構造を改良することが
必要であった。
【０００７】トランジスタの密度が高くなるにつれて、
半導体デバイスの設計ルールもより小さくなってきてお
り、次世代のDRAMにおいては、設計ルールが0.11μｍあ
るいは0.1μｍになるであろう。そのような場合、スト
レージノードの高さは500ｎｍを超えて、強誘電体層堆
積中のアスペクト比は５を超える。強誘電体膜のコンフ
ォーミティの高アスペクト比に関する予備実験を行った
結果、そのSrTiO3膜の段差被覆性はとても悪かった（約
40％であり、その底部はとても薄いSrTiO3層である）。
そして、シリンダー内の底部での組成制御性も、リーク
のためストレージノードとして良くなかった。上で述べ
た結果から、シリンダー内の底部はストレージノードと
して適合しなかった。
【０００８】
【発明が解決しようとする課題】そのため、本発明の目
的は円筒形構造のキャパシタおよびその製造方法を提供
して、バリア層あるいはコンタクトプラグの酸化を発生
する酸素拡散を防止することである。
【０００９】本発明のその他の目的は円筒形構造のキャ
パシタおよびその製造方法を提供して、高アスペクト円
筒形電極中の強誘電体層の段差被覆性を改善することで
ある。
【００１０】
【課題を解決するための手段】上記問題を解決し、所望
の目的を達成するために、本発明はSiN、TA2O5あるいは
Al2O3などの酸素拡散を防止する堅牢な材料を、第２バ
リア層として円筒形ストレージ電極上に形成して、円筒
の底部を覆う。キャパシタ誘電体層を堆積する際、第２
バリア層は、下にある第１バリア層およびコンタクトプ
ラグに酸素が浸透することを防止するとともに、ストレ
ージ電極を形成する際にウェットエッチング溶液の浸透
も防止することができる。さらに、円筒形底部中の第２
バリア層を堆積するためにアスペクト比が減少して、イ
ンターフェイス中のリーク領域が無いためキャパシタリ
ークも減少される。
【００１１】本発明が提供するスタックキャパシタが、
スタックキャパシタの下部電極であって、開口部を有す
る円筒形導電層と、円筒形導電層の開口部中に設けられ
開口部の一部分を充填するバリア層と、円筒形導電層と
バリア層との上に設けられたキャパシタ誘電体層と、キ
ャパシタ誘電体層上に設けられた上部電極層とを含む。
【００１２】本発明が提供するスタックキャパシタが、
スタックキャパシタの下部電極であって、開口部を有す
る円筒形導電層と、円筒形導電層の開口部の下部分およ
び底部中に設けるバリア層と、円筒形導電層とバリア層
との上に設けられたキャパシタ誘電体層と、キャパシタ
誘電体層上に設けられた上部電極層とを含む。
【００１３】本発明が提供するスタックキャパシタの製
造方法が次のステップを含む。第１絶縁層を有して、コ
ンタクトプラグが第１絶縁層中に埋め込まれている半導
体基板を提供するステップ。半導体基板上に第２絶縁層
および第３絶縁層を順番に形成するステップ。第２絶縁
層および第３絶縁層の一部分を除去して開口部を形成し
て、コンタクトプラグを露出するステップ。第１バリア
層および第１導電層を、順番に開口部および第３絶縁層
の上に堆積して、第２バリア層を第１導電層上に堆積
し、堆積の厚さを制御して、第２バリア層が開口部を充
填するか、あるいは充填しないステップ。第２バリア層
の表面が開口部の上部以下になるまで、第２バリア層を
エッチバックするステップ。開口部上の第１導電層を除
去して、開口部中に円筒形導電層を、スタックキャパシ
タの下部電極として形成するステップ。第３絶縁層およ
び第１バリア層を、第２絶縁層が露出するまでエッチバ
ックするステップ。第２バリアおよび円筒形導電層の上
に、キャパシタ誘電体層を形成するステップ。キャパシ
タ誘電体層上に上部電極層を形成するステップ。
【００１４】
【発明の実施の形態】図２に示すのは、本発明における
第１実施形態のキャパシタ構造の断面図である。本発明
において、キャパシタは半導体基板１００のコンタクト
プラグ１０４上に形成される。円筒形導電層１１８はキ
ャパシタの下部電極として働き、そのうち円筒形導電層
１１８中には開口部１２０がある。第２バリア層１１６
が円筒形導電層１１８の内側に設けられて、開口部１２
０の一部分を充填する。キャパシタ誘電体層１２２が、
第２バリア層１１６と下部電極（円筒形導電層）１１８
の上に形成される。上部電極層１２４がキャパシタ誘電
体層１２２上に形成されて、円筒形キャパシタを完成す
る。
【００１５】図３から図８までの図において、図２のキ
ャパシタを製造する流れを示す。図２および図３から図
８までにおいて、同じエレメントは同じ符号で示され
る。
【００１６】以下に述べる「基板」は、所定のデバイスお
よび／または膜がその上にある半導体ウェーハを表し、
「基板表面」は、ウェーハの露出表面（例えばウェーハ上
の表面層、絶縁層、または、金属層）を表す。図３にお
いて、第１絶縁層１０２を半導体基板１００上に形成し
て、コンタクトプラグ１０４を第１絶縁層１０２中に埋
め込む。図には示されていないが、もし必要な場合には
半導体基板１００上にMOSデバイス、ビットライン、ロ
ジックデバイスまたはポリシリコンプラグがあっても良
い。
【００１７】コンタクトプラグ１０４は、第１絶縁層１
０２に堆積して形成される。基板表面上の第１絶縁層１
０２は、例えば厚さが200〜1000ｎｍのシリコン酸化膜
であり、直径が0.07〜0.2μｍの複数個のコンタクトホ
ールが、第１絶縁層１０２上にリソグラフィおよびエッ
チングによりパターニングされている。ポリシリコン層
がコンタクトホール中に堆積されて、化学ドライエッチ
ング（CDE）あるいは反応性イオンエッチング（RIE）に
よりポリシリコン層の表面を第１絶縁層より100〜500ｎ
ｍ以上低くなるまでエッチバックしてポリシリコンプラ
グを形成する。Wプラグをポリシリコンプラグ上に堆積
して複合Wプラグを形成し、Wプラグ表面を化学機械的研
磨（CMP）あるいは反応性イオンエッチング（RIE）によ
り平坦化して第１絶縁層と同じ高さにする。
【００１８】第２絶縁層１０６および第３絶縁層１０８
を第１絶縁層１０２およびコンタクトプラグ１０４上に
順次形成する。第２絶縁層１０６はエッチングストッパ
ー層として使用されて、その材料は厚さが10〜100ｎｍ
の窒化ケイ素あるいはシリコン酸化物でもよい。また、
第３絶縁層１０８の材料は厚さが300〜1000ｎｍのシリ
コン酸化物でもよい。
【００１９】図４において、第３絶縁層１０８および第
２絶縁層１０６の所定領域を、リソグラフィおよびエッ
チングによりコンタクトプラグ１０４が露出するまで除
去して、直径が約0.1〜0.2μｍの開口部１１０を形成し
て、開口部１１０中の傾斜角度を約80〜90度にする。コ
ンフォーマルな第１バリア層１１２を第１絶縁層１０８
と開口部１１０の上に堆積して、その材料はTiN、TiSiN
あるいはTiAlNでよい。
【００２０】導電層１１４を第１バリア層１１２上に下
部電極層として堆積し、その材料はPt、Ir、Ruなどの貴
金属、あるいはIrO2あるいはRuO2などの導電性の金属酸
化物である。ここで重要なのは、その導電層１１４が開
口部１１０を完全に充填しないことである。
【００２１】図５において、本発明の重要なステップを
示す。第２バリア層１１６が下部電極（導電層）１１４
上に堆積されて、開口部１１０を充填する。第２バリア
層１１６にSiN、Ta2O5あるいはAl2O3などの堅牢な材料
を使用する理由は酸素拡散することを防ぐためであり、
それら材料のうちではTa2O5が好ましい。
【００２２】図６に示すように、第２バリア層１１６を
化学ドライエッチングあるいは反応性イオンエッチング
により、第２バリア層１１６の表面が開口部１１０より
下回るように、厚さ100〜500ｎｍのエッチバックを行
う。第３絶縁層１０８上の導電層１１４が化学機械的研
磨あるいは反応性イオンエッチングにより除去されて、
開口部１１０中の導電層１１４だけが残される。開口部
１１０中に残された導電層１１４は、キャパシタの下部
電極としての中空の円筒形導電層１１８である。
【００２３】図７に示すように、第３絶縁層１０８およ
び第１バリア層１１２はウェットエッチングあるいはド
ライエッチングにより、第２絶縁層１０６および円筒形
導電層１１８の外表面が露出されるまでエッチバックさ
れる。図７に示すように、円筒形導電層１１８中に第２
バリア層１１６が堆積されているため、浅い開口部１２
０（100〜500ｎｍ）が残り、それは後に続くキャパシタ
誘電層の堆積を改良することができる。
【００２４】図８において、コンフォーマルなキャパシ
タ誘電体層１２２および上部電極層１２４を、第２絶縁
層１０６、第２バリア層１１６および円筒形導電層１１
８の表面上に順次堆積してキャパシタを完成させる。キ
ャパシタ誘電体層１２２の厚さは約10〜40ｎｍであり、
その材料はチタン酸ジルコン酸鉛（PZT）、タンタル酸
ストロンチウムビスマス（SBT）、BaSrTiO3（BST）ある
いはSrTiO3（ST）でよい。上部電極層１２４の厚さは約
20〜100ｎｍで、その材料はPt、IrあるいはRuなどの貴
金属でよい。
【００２５】図９において、本発明の第２実施形態のキ
ャパシタ構造の断面図を示す。図９では図２と同じエレ
メントを同じ符号で示し、類似するエレメントはａが加
えられた同じ符号で示される。図９において、薄第２バ
リア層１１６ａが、円筒形開口部１２０の底部内側およ
び下部表面に形成される。これは円筒をバリア材料で充
填しないで、（例えば、図９で図示した中空の薄第２バ
リア層１１６ａとなるように）そのバリア層をエッチバ
ックして図９に示すように第２バリア層１１６ａを形成
することにより達成することができる。
【００２６】図１０と図１１に示すように、本発明の第
３実施形態および第４実施形態において、コンタクトプ
ラグ１０４ａの材料は下部電極である円筒形導電層１１
８と同じで、例えばRuプラグなどの貴金属プラグであ
る。そして下部電極である円筒形導電層１１８およびコ
ンタクトプラグ１０４ａ中への酸素拡散を更に防止し
て、金属下部電極である円筒形導電層１１８は充分な厚
さを確保することができる。
【００２７】以上のごとく、この発明を好適な実施形態
により開示したが、もとより、この発明を限定するため
のものではなく、同業者であれば容易に理解できるよう
に、この発明の技術思想の範囲において、適当な変更な
らびに修正が当然なされうるものであるから、その特許
権保護の範囲は、特許請求の範囲および、それと均等な
領域を基準として定めなければならない。
【００２８】
【発明の効果】上記構成により、この発明は、下記のよ
うな長所を有する。本発明は、バリア層がストレージ電
極下に形成されて、SiN、Ta2O5、あるいはAl2O3などの
堅牢な材料で形成した第２バリア層１１６を円筒形スト
レージ電極上に提供して、円筒形の底部を覆って酸素拡
散を防止する。そしてキャパシタ誘電体層１２２を堆積
する際、バリア層１１６により酸素が下のバリア層ある
いはプラグへ浸透することを防ぐ。第２バリア層１１６
はさらにストレージ電極１１８を形成する際、ウェット
エッチング溶液が浸透することを防ぐ。そして、開口部
１２０底部の第２バリア層１１６が堆積されているため
アスペクト比が減少される。さらに、インターフェイス
中のリーク領域がないためにキャパシタリークもまた減
少することができる。
【図面の簡単な説明】
【図１】従来の技術にかかる、二元あるいは三元の高融
点金属の窒化物をバリア層としてストレージノードとコ
ンタクトプラグとの間に形成する構造を示す断面図であ
る。
【図２】本発明の第１実施形態にかかる、キャパシタ構
造の断面図である。
【図３】図２のキャパシタ製造の流れを示す断面図であ
る。
【図４】図２のキャパシタ製造の流れを示す断面図であ
る。
【図５】図２のキャパシタ製造の流れを示す断面図であ
る。
【図６】図２のキャパシタ製造の流れを示す断面図であ
る。
【図７】図２のキャパシタ製造の流れを示す断面図であ
る。
【図８】図２のキャパシタ製造の流れを示す断面図であ
る。
【図９】本発明の第２実施形態にかかる、キャパシタ構
造を示す断面図である。
【図１０】本発明の第３実施形態にかかる、キャパシタ
構造を示す断面図である。
【図１１】本発明の第４実施形態にかかる、キャパシタ
構造を示す断面図である。
【符号の説明】 １００ 半導体基板 １０２ 第１絶縁層 １０４ コンタクトプラグ １０６ 第２絶縁層 １０８ 第３絶縁層 １１０ 開口部 １２０ 浅開口部 １１２ 第１バリア層 １１４ 導電層 １１６ 第２バリア層 １１８ 円筒形導電層 １２２ キャパシタ誘電体層 １２４ 上部電極層 １１６ａ 薄第２バリア層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朱 聰明 台湾台南縣楠西鹿田村40−２号 (72)発明者 清利 正弘 神奈川県横浜市磯子区新杉田町８番４階 301号 (72)発明者 福田 昌俊 神奈川県横浜市磯子区新杉田町８番４階 301号 (72)発明者 鈴木 壽哉 神奈川県横浜市磯子区新杉田町８番４階 301号 (72)発明者 楊 閔傑 台湾高雄市新興区振華里10鄰民享街131号 Ｆターム(参考） 5F083 AD24 AD49 AD56 GA27 JA06 JA14 JA15 JA17 JA35 JA36 JA38 JA39 JA40 JA43 MA06 MA17 PR40

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 スタックキャパシタの下部電極であっ
    て、開口部を有する円筒形導電層と、 前記円筒形導電層の開口部中に設けられ、前記開口部の
    一部分を充填するバリア層と、 前記円筒形導電層と前記バリア層との上に設けられたキ
    ャパシタ誘電体層と、 前記キャパシタ誘電体層上に設けられた上部電極層とを
    含むものである、 半導体基板のコンタクトプラグ上のスタックキャパシ
    タ。
  2. 【請求項２】 前記円筒形導電層の材料が、Pt、Ru、I
    r、IrO2およびRuO2で構成するグループ中から選択され
    るものである、請求項１記載のスタックキャパシタ。
  3. 【請求項３】 前記円筒形導電層の材料がRuである、請
    求項１記載のスタックキャパシタ。
  4. 【請求項４】 前記バリア層の材料が、SiN、Ta2O5およ
    びAl2O3で構成するグループ中から選択されるものであ
    る、請求項１記載のスタックキャパシタ。
  5. 【請求項５】 前記バリア層の材料がTa2O5である、請
    求項１記載のスタックキャパシタ。
  6. 【請求項６】 前記キャパシタ誘電体層の材料が、チタ
    ン酸ジルコン酸鉛（PZT）、タンタル酸ストロンチウム
    ビスマス（SBT）、BaSrTiO3（BST）およびSrTiO3(ST）
    で構成するグループ中から選択されるものである、請求
    項１記載のスタックキャパシタ。
  7. 【請求項７】 前記上部電極層の材料が、Pt、Irおよび
    Ruで構成するグループ中から選択されるものである、請
    求項１記載のスタックキャパシタ。
  8. 【請求項８】 前記コンタクトプラグがタングステンを
    含むものである、請求項１記載のスタックキャパシタ。
  9. 【請求項９】 前記コンタクトプラグと前記円筒形導電
    層との間に、もう一つのバリア層が設けられるものであ
    る、請求項８記載のスタックキャパシタ。
  10. 【請求項１０】 前記コンタクトプラグがRuを含むもの
    である、請求項１記載のスタックキャパシタ。
  11. 【請求項１１】 スタックキャパシタの下部電極であっ
    て、開口部を有する前記円筒形導電層と、 前記円筒形導電層の前記開口部の下部分および底部中に
    設けられたバリア層と、 前記円筒形導電層と前記バリア層との上に設けられたキ
    ャパシタ誘電体層と、 前記キャパシタ誘電体層上に設けられた上部電極層とを
    含むものである、 半導体基板のコンタクトプラグ上のスタックキャパシ
    タ。
  12. 【請求項１２】 前記円筒形導電層の材料が、Pt、Ru、
    Ir、IrO2およびRuO2で構成するグループ中から選択され
    るものである、請求項１１記載のスタックキャパシタ。
  13. 【請求項１３】 前記円筒形導電層の材料がRuである、
    請求項１１記載のスタックキャパシタ。
  14. 【請求項１４】 前記バリア層の材料が、SiN、Ta2O5お
    よびAl2O3で構成するグループ中から選択されるもので
    ある、請求項１１記載のスタックキャパシタ。
  15. 【請求項１５】 前記バリア層の材料がTa2O5である、
    請求項１１記載のスタックキャパシタ。
  16. 【請求項１６】 前記キャパシタ誘電体層の材料が、チ
    タン酸ジルコン酸鉛（PZT）、タンタル酸ストロンチウ
    ムビスマス（SBT）、BaSrTiO3（BST）およびSrTiO3（S
    T）で構成するグループ中から選択されるものである、
    請求項１１記載のスタックキャパシタ。
  17. 【請求項１７】 前記上部電極層の材料が、Pt、Irおよ
    びRuで構成するグループ中から選択されるものである、
    請求項１１記載のスタックキャパシタ。
  18. 【請求項１８】 前記コンタクトプラグがタングステン
    を含むものである、請求項１１記載のスタックキャパシ
    タ。
  19. 【請求項１９】 前記コンタクトプラグと前記円筒形導
    電層との間に、もう一つのバリア層が設けられるもので
    ある、請求項１８記載のスタックキャパシタ。
  20. 【請求項２０】 前記コンタクトプラグがRuを含むもの
    である、請求項１１記載のスタックキャパシタ。
  21. 【請求項２１】（ａ）その上に第１絶縁層を有して、コ
    ンタクトプラグが前記第１絶縁層中に埋め込まれている
    半導体基板を提供するステップと、 （ｂ）前記半導体基板上に第２絶縁層および第３絶縁層
    を順番に形成するステップと、 （ｃ）リソグラフィおよびエッチングにより、前記第２
    絶縁層および前記第３絶縁層の一部分を除去して開口部
    を形成して、前記コンタクトプラグを露出するステップ
    と、 （ｄ）第１バリア層および第１導電層を、順番に前記開
    口部および前記第３絶縁層の上に堆積するステップと、 （ｅ）第２バリア層を前記第１導電層上に堆積して、前
    記第２バリア層の表面が前記開口部の上部より低くなる
    まで、前記第２バリア層をエッチバックするステップ
    と、 （ｆ）前記開口部から上の前記第１導電層を除去して、
    前記開口部中に円筒形導電層を、前記スタックキャパシ
    タの下部電極として形成するステップと、 （ｇ）前記第３絶縁層および前記第１バリア層を、前記
    第２絶縁層が露出するまでエッチバックするステップ
    と、 （ｈ）前記第２バリア層および前記円筒形導電層の上
    に、キャパシタ誘電体層を形成するステップと、 （ｉ）前記キャパシタ誘電体層上に上部電極層を形成す
    るステップとを含むスタックキャパシタの製造方法。
  22. 【請求項２２】 前記第１絶縁層および前記第３絶縁層
    の材料がシリコン酸化物である、請求項２１記載のスタ
    ックキャパシタの製造方法。
  23. 【請求項２３】 前記第２絶縁層の材料が窒化ケイ素で
    ある、請求項２１記載のスタックキャパシタの製造方
    法。
  24. 【請求項２４】 前記コンタクトプラグがタングステン
    を含むものである、請求項２１記載のスタックキャパシ
    タの製造方法。
  25. 【請求項２５】 前記コンタクトプラグがRuを含むもの
    である、請求項２１記載のスタックキャパシタの製造方
    法。
  26. 【請求項２６】 前記第１バリア層の材料が、TiN、TiS
    iNおよびTiAlNで構成するグループ中から選択されるも
    のである、請求項２１記載のスタックキャパシタの製造
    方法。
  27. 【請求項２７】 前記第２バリア層の材料が、SiN、Ta2
    O5およびAl2O3で構成するグループ中から選択されるも
    のである、請求項２１記載のスタックキャパシタの製造
    方法。
  28. 【請求項２８】 前記第２バリア層の材料がTa2O5であ
    る、請求項２１記載のスタックキャパシタの製造方法。
  29. 【請求項２９】 前記第１導電層の材料が、Pt、Ru、I
    r、IrO2およびRuO2で構成するグループ中から選択され
    るものである、請求項２１記載のスタックキャパシタの
    製造方法。
  30. 【請求項３０】 前記キャパシタ誘電体層の材料が、チ
    タン酸ジルコン酸鉛（PZT）、タンタル酸ストロンチウ
    ムビスマス（SBT）、BaSrTiO3（BST）およびSrTiO3（S
    T）で構成するグループ中から選択されるものである、
    請求項２１記載のスタックキャパシタの製造方法。
  31. 【請求項３１】 前記上部電極層の材料が、Pt、Irおよ
    びRuで構成するグループ中から選択されるものである、
    請求項２１記載のスタックキャパシタの製造方法。
  32. 【請求項３２】 前記ステップ（ｅ）で、前記第２バリ
    ア層を前記第１導電層上に堆積して、前記開口部を前記
    第２バリア層で充填するものである、請求項２１記載の
    スタックキャパシタの製造方法。
  33. 【請求項３３】 前記ステップ（ｅ）で、前記第２バリ
    ア層を前記第１導電層上に堆積して、前記開口部を前記
    第２バリア層で充填しないものである、請求項２１記載
    のスタックキャパシタの製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005072380A (ja) * 2003-08-26 2005-03-17 Toshiba Corp 不揮発性半導体記憶装置、その製造方法、電子カード及び電子装置
KR101767107B1 (ko) * 2011-01-31 2017-08-10 삼성전자주식회사 반도체 장치의 캐패시터
CN114068413A (zh) * 2020-07-31 2022-02-18 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6943097B2 (en) * 2003-08-19 2005-09-13 International Business Machines Corporation Atomic layer deposition of metallic contacts, gates and diffusion barriers
KR100560803B1 (ko) * 2004-02-04 2006-03-13 삼성전자주식회사 캐패시터를 갖는 반도체 소자 및 그 제조방법
KR100601953B1 (ko) * 2004-05-03 2006-07-14 삼성전자주식회사 메모리 소자의 캐패시터 및 그 제조 방법
US20070040501A1 (en) 2005-08-18 2007-02-22 Aitken Bruce G Method for inhibiting oxygen and moisture degradation of a device and the resulting device
US20080206589A1 (en) * 2007-02-28 2008-08-28 Bruce Gardiner Aitken Low tempertature sintering using Sn2+ containing inorganic materials to hermetically seal a device
US7722929B2 (en) * 2005-08-18 2010-05-25 Corning Incorporated Sealing technique for decreasing the time it takes to hermetically seal a device and the resulting hermetically sealed device
US7829147B2 (en) * 2005-08-18 2010-11-09 Corning Incorporated Hermetically sealing a device without a heat treating step and the resulting hermetically sealed device
KR100772896B1 (ko) * 2006-05-01 2007-11-05 삼성전자주식회사 반도체 소자의 제조방법
US20080048178A1 (en) * 2006-08-24 2008-02-28 Bruce Gardiner Aitken Tin phosphate barrier film, method, and apparatus
KR100925031B1 (ko) * 2007-06-11 2009-11-03 주식회사 하이닉스반도체 실린더형 캐패시터를 구비한 반도체 소자의 제조 방법
US8552515B2 (en) 2011-08-12 2013-10-08 Cypress Semiconductor Corporation Method for fabricating a damascene self-aligned ferroelectric random access memory (F-RAM) device structure employing reduced processing steps
US8518792B2 (en) * 2011-08-12 2013-08-27 Cypress Semiconductor Corporation Method for fabricating a damascene self-aligned ferroelectric random access memory (F-RAM) having a ferroelectric capacitor aligned with a three dimensional transistor structure
US9337210B2 (en) 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
US20150206893A1 (en) * 2014-01-20 2015-07-23 Cypress Semiconductor Corporation Damascene oxygen barrier and hydrogen barrier for ferroelectric random-access memory
US9263577B2 (en) 2014-04-24 2016-02-16 Micron Technology, Inc. Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors
US9472560B2 (en) 2014-06-16 2016-10-18 Micron Technology, Inc. Memory cell and an array of memory cells
US9159829B1 (en) 2014-10-07 2015-10-13 Micron Technology, Inc. Recessed transistors containing ferroelectric material
US9305929B1 (en) 2015-02-17 2016-04-05 Micron Technology, Inc. Memory cells
US9853211B2 (en) 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device
US10134982B2 (en) 2015-07-24 2018-11-20 Micron Technology, Inc. Array of cross point memory cells
CN106024893B (zh) * 2016-05-30 2019-03-19 上海华力微电子有限公司 高k金属栅器件及其制备方法
CN106531451B (zh) * 2016-11-04 2019-01-22 华北电力大学（保定） 一种Sr-Bi-C纳米材料、其制备方法及其应用
US10396145B2 (en) 2017-01-12 2019-08-27 Micron Technology, Inc. Memory cells comprising ferroelectric material and including current leakage paths having different total resistances
US11170834B2 (en) 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
CN112185963B (zh) * 2020-09-30 2022-06-03 福建省晋华集成电路有限公司 存储器及其形成方法
US12193208B2 (en) * 2021-01-20 2025-01-07 Micron Technology, Inc. Capacitors with electrodes having a portion of material removed, and related semiconductor devices, systems, and methods

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100228038B1 (ko) * 1996-02-22 1999-11-01 니시무로 타이죠 박막캐패시터
US6294420B1 (en) * 1997-01-31 2001-09-25 Texas Instruments Incorporated Integrated circuit capacitor
KR100280206B1 (ko) * 1997-12-06 2001-03-02 윤종용 고유전체 캐패시터 및 그의 제조 방법
JP2000124416A (ja) * 1998-10-14 2000-04-28 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
KR100313506B1 (ko) * 1999-03-16 2001-11-07 김영환 고유전막을 이용한 반도체 소자의 커패시터 및 그 제조방법
US6465828B2 (en) * 1999-07-30 2002-10-15 Micron Technology, Inc. Semiconductor container structure with diffusion barrier
US6326260B1 (en) * 2000-06-22 2001-12-04 International Business Machines Corporation Gate prespacers for high density, high performance DRAMs
US6563161B2 (en) * 2001-03-22 2003-05-13 Winbond Electronics Corporation Memory-storage node and the method of fabricating the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005072380A (ja) * 2003-08-26 2005-03-17 Toshiba Corp 不揮発性半導体記憶装置、その製造方法、電子カード及び電子装置
KR101767107B1 (ko) * 2011-01-31 2017-08-10 삼성전자주식회사 반도체 장치의 캐패시터
CN114068413A (zh) * 2020-07-31 2022-02-18 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

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