JP2003109384A - データ書込装置、データ書込制御方法及びプログラム - Google Patents

データ書込装置、データ書込制御方法及びプログラム

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JP2003109384A JP2001301789A JP2001301789A JP2003109384A JP 2003109384 A JP2003109384 A JP 2003109384A JP 2001301789 A JP2001301789 A JP 2001301789A JP 2001301789 A JP2001301789 A JP 2001301789A JP 2003109384 A JP2003109384 A JP 2003109384A
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Abstract

(57)【要約】 【課題】 不良メモリブロックを含み得る複数の記憶装
置に効率的に同一のデータを記憶させるためのデータ書
込装置及びデータ書込制御方法を提供することである。 【解決手段】 ＮＡＮＤフラッシュメモリコントローラ
ＣＮは、ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎ（ｎ
は自然数）が記憶するエラーフラグに基づき、書き込み
対象のデータがあるメモリブロックのアドレスを各々の
ＮＡＮＤフラッシュメモリ毎に決定する。そして、書き
込み対象のデータの同一部分をＮＡＮＤフラッシュメモ
リＮ−１〜Ｎ−ｎに記憶させるため、決定した各アドレ
スを該当するＮＡＮＤフラッシュメモリにラッチさせ、
当該部分を一括してＮＡＮＤフラッシュメモリＮ−１〜
Ｎ−ｎに供給する。アドレスは複数回に分けてラッチさ
せ、各アドレスを構成する複数個の部分のうち、複数の
ＮＡＮＤフラッシュメモリに共通している部分は、該当
する複数のＮＡＮＤフラッシュメモリに一括してラッチ
させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、データ書込装置
及びデータ書込制御方法に関し、特に、複数の記憶装置
に同一のデータを書き込むためのデータ書込装置及びデ
ータ書込制御方法に関する。
【０００２】
【従来の技術】小型の記憶装置として、フラッシュメモ
リが用いられている。フラッシュメモリには、大別して
ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型がある。ＮＯＲ型のフ
ラッシュメモリは、１バイト単位でのランダムアクセス
が可能である。しかし、ＮＡＮＤ型やＡＮＤ型のフラッ
シュメモリに比べると、高価であり、集積度が低い。一
方、ＮＡＮＤ型やＡＮＤ型のフラッシュメモリは、ＮＯ
Ｒ型のフラッシュメモリに比べると、安価で集積度が高
いため、広く用いられている。ＮＡＮＤ型のフラッシュ
メモリとしては、例えば、東芝社製の「ＴＨ５８５１２
ＦＴ」などがある。
【０００３】
【発明が解決しようとする課題】しかし、ＮＡＮＤ型や
ＡＮＤ型のフラッシュメモリは、記憶領域を構成するメ
モリブロックのうちに含まれる不良メモリブロック（デ
ータを正常に記憶できないメモリブロック）の割合が無
視できないほど大きい。従って、複数のＮＡＮＤ型（あ
るいはＡＮＤ型）フラッシュメモリに同一のデータを書
き込むためにアドレシングを並列的に行っても、正常に
書き込みができない場合が多い。
【０００４】このため、複数のＮＡＮＤ型（あるいはＡ
ＮＤ型）フラッシュメモリに同一のデータを書き込む場
合は、フラッシュメモリに個別にチップイネーブル信号
などの制御信号を供給するなどして、個々のフラッシュ
メモリに順次にデータの書き込みを行っていた。
【０００５】しかし、この手法によった場合、データを
書き込む対象のＮＡＮＤ型（あるいはＡＮＤ型）フラッ
シュメモリが大量であると、書き込みを完了するのに要
する時間が極めて長くなって非効率的である。このた
め、所定のデータがプリインストールされたＮＡＮＤ型
（あるいはＡＮＤ型）フラッシュメモリを含む製品を量
産することは、従来極めて困難であった。
【０００６】この発明は上記実状に鑑みてなされたもの
で、不良メモリブロックを含み得る複数の記憶装置に効
率的に同一のデータを記憶させるためのデータ書込装置
及びデータ書込制御方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、この発明の第１の観点にかかるデータ書込装置は、
アドレスを割り当てられた複数のメモリブロックをそれ
ぞれ含む複数の記憶装置に互いに同一のデータを記憶さ
せるためのデータ書込装置であって、各記憶装置は、シ
リアルデータの入力を指示するストアコマンド及びアド
レスを供給された後に書き込む対象のデータを供給さ
れ、最後に書き込みを指示するライトコマンドを供給さ
れたとき、当該アドレスを割り当てられたメモリブロッ
クに当該データを記憶する手段と、不良のメモリブロッ
クを特定するエラー情報を供給する手段とを備えるもの
であり、各記憶装置よりエラー情報を取得し、取得した
エラー情報に基づき、同一のデータを記憶するメモリブ
ロックのアドレスを記憶装置毎に決定するアドレス決定
手段と、各記憶装置にストアコマンドを供給し、同一の
データを記憶する各メモリブロックを示すものとして決
定された各アドレスを記憶装置別に供給した後、当該デ
ータを各記憶装置に一括して供給し、最後にライトコマ
ンドを供給することにより各該メモリブロックにデータ
を記憶させる書込手段と、を備える、ことを特徴とす
る。
【０００８】このようなデータ書込装置によれば、デー
タを記憶させるメモリブロックが記憶装置毎に個別に決
定された上、記憶させるべきデータは一括して供給され
る。従って、これらの記憶装置は、不良ブロックを含ん
でいても、効率的に同一のデータを記憶する。なお、シ
リアルデータは１ビット毎に順次伝送されるデータには
限られず、いわゆるバイトシリアル構成のデータ（１バ
イト毎に順次伝送されるデータ）等、複数ビット毎に順
次伝送されるデータも含む。
【０００９】各記憶装置は、アドレスの供給を複数個に
分けて受けるものであってもよい。この場合、前記書込
手段は、記憶装置別に供給する各アドレスを構成する複
数個の部分のうち、複数の記憶装置に共通している部分
を、当該複数の記憶装置に一括して供給するものであっ
てもよい。このような構成を有することにより、データ
を記憶させるメモリブロックのアドレスも、その共通部
分が一括して複数の記憶装置に供給されるので、データ
を記憶させるために要する時間は更に短縮される。
【００１０】各記憶装置は、データを記憶した後、当該
データが正常に記憶された否かを判別して判別結果を前
記書込手段に通知する手段を備えるものであってもよ
い。この場合、前記書込手段は、データが正常に記憶さ
れていないことを示す判別結果を通知されたとき、当該
判別結果を通知した記憶装置のメモリブロックのうちか
ら、当該データを新たに記憶させる対象のメモリブロッ
クを決定し、正常に記憶されなかったデータを当該メモ
リブロックに記憶させる手段を備えるものとすれば、た
とえば後発的に不良のメモリブロックが生じた場合に
も、記憶に失敗したデータが代わりのメモリブロックに
確実に記憶される。
【００１１】前記書込手段は、データを記憶させるべき
メモリブロックが不足する記憶装置があるか否かを判別
し、あると判別したとき、当該記憶装置のメモリブロッ
クに当該データ以降のデータを記憶させるのを停止する
手段を備えるものとすれば、データを記憶させるべきメ
モリブロックが存在しないにも係わらずデータの記憶を
試みる無駄な処理が続くことが避けられ、データを記憶
させる処理が更に効率的になる。
【００１２】前記記憶装置は、具体的には、たとえばＮ
ＡＮＤ型フラッシュメモリより構成されていてもよい
し、また、ＡＮＤ型フラッシュメモリより構成されてい
てもよい。
【００１３】また、この発明の第２の観点にかかるデー
タ書込制御方法は、アドレスを割り当てられた複数のメ
モリブロックをそれぞれ含む複数の記憶装置に互いに同
一のデータを記憶させるためのデータ書込方法であっ
て、各記憶装置は、シリアルデータの入力を指示するス
トアコマンド及びアドレスを供給された後に書き込む対
象のデータを供給され、最後に書き込みを指示するライ
トコマンドを供給されたとき、当該アドレスを割り当て
られたメモリブロックに当該データを記憶する手段と、
不良のメモリブロックを特定するエラー情報を供給する
手段とを備えるものであり、各記憶装置よりエラー情報
を取得し、取得したエラー情報に基づき、同一のデータ
を記憶するメモリブロックのアドレスを記憶装置毎に決
定し、各記憶装置にストアコマンドを供給し、同一のデ
ータを記憶する各メモリブロックを示すものとして決定
された各アドレスを記憶装置別に供給した後、当該デー
タを各記憶装置に一括して供給し、最後にライトコマン
ドを供給することにより各該メモリブロックにデータを
記憶させる、ことを特徴とする。
【００１４】このようなデータ書込制御方法によれば、
データを記憶させるメモリブロックが記憶装置毎に個別
に決定された上、記憶させるべきデータは一括して供給
される。従って、これらの記憶装置は、不良ブロックを
含んでいても、効率的に同一のデータを記憶する。
【００１５】また、この発明の第３の観点にかかるプロ
グラムは、コンピュータを、シリアルデータの入力を指
示するストアコマンド及びアドレスを供給された後に書
き込む対象のデータを供給され、最後に書き込みを指示
するライトコマンドを供給されたとき、当該アドレスを
割り当てられたメモリブロックに当該データを記憶する
手段と、不良のメモリブロックを特定するエラー情報を
供給する手段とを各々備える複数の記憶装置よりエラー
情報を取得し、取得したエラー情報に基づき、同一のデ
ータを記憶するメモリブロックのアドレスを記憶装置毎
に決定するアドレス決定手段と、各記憶装置にストアコ
マンドを供給し、同一のデータを記憶する各メモリブロ
ックを示すものとして決定された各アドレスを記憶装置
別に供給した後、当該データを各記憶装置に一括して供
給し、最後にライトコマンドを供給することにより各該
メモリブロックにデータを記憶させる書込手段と、して
機能させるためのものであることを特徴とする。
【００１６】このようなプログラムを実行するコンピュ
ータは、データを記憶させるメモリブロックを記憶装置
毎に個別に決定した上、記憶させるべきデータを一括し
て供給する。従って、これらの記憶装置は、不良ブロッ
クを含んでいても、効率的に同一のデータを記憶する。
【００１７】
【発明の実施の形態】以下、この発明の実施の形態に係
るデータ書込装置及びデータ書込制御方法を、フラッシ
ュメモリ書込装置を例として説明する。
【００１８】（第１の実施の形態）図１は、この発明の
第１の実施の形態にかかるフラッシュメモリ書込装置の
構成を示す図である。図示するように、このフラッシュ
メモリ書込装置は、ＮＡＮＤフラッシュメモリコントロ
ーラＣＮと、バスＢ１と、アドレスラッチイネーブル信
号線Ｂ２−１〜Ｂ２−ｎ（ｎは後述するＮＡＮＤフラッ
シュメモリの総数）と、コマンドラッチイネーブル信号
線Ｂ３−１〜Ｂ３−ｎと、リードイネーブル信号線Ｂ４
−１〜Ｂ４−ｎと、レディー信号線Ｂ５−１〜Ｂ５−ｎ
とより構成されている。バスＢ１は、データを書き込む
対象であるｎ個のＮＡＮＤフラッシュメモリＮ−１〜Ｎ
−ｎに共通に接続されるデータ／アドレスバス及びライ
トイネーブル信号線とより構成されている。
【００１９】ＮＡＮＤフラッシュメモリコントローラＣ
Ｎは、バスＢ１を介して、ＮＡＮＤフラッシュメモリＮ
−１〜Ｎ−ｎの後述するデータ／アドレスバス及びライ
トイネーブル端子に接続されている。また、ＮＡＮＤフ
ラッシュメモリコントローラＣＮは、アドレスラッチイ
ネーブル信号線Ｂ２−ｋ（ｋは１以上ｎ以下の任意の整
数）を介して、ＮＡＮＤフラッシュメモリＮ−ｋのアド
レスラッチイネーブル端子に接続されている。また、Ｎ
ＡＮＤフラッシュメモリコントローラＣＮは、コマンド
ラッチイネーブル信号線Ｂ３−ｋを介して、ＮＡＮＤフ
ラッシュメモリＮ−ｋのコマンドラッチイネーブル端子
に接続されている。また、ＮＡＮＤフラッシュメモリコ
ントローラＣＮは、リードイネーブル信号線Ｂ４−ｋを
介して、ＮＡＮＤフラッシュメモリＮ−ｋのリードイネ
ーブル端子に接続されている。また、ＮＡＮＤフラッシ
ュメモリコントローラＣＮは、レディー信号線Ｂ５−ｋ
を介して、ＮＡＮＤフラッシュメモリＮ−ｋのレディー
端子に接続されている。
【００２０】ＮＡＮＤフラッシュメモリコントローラＣ
Ｎは、制御部及び記憶部より構成されている。ＮＡＮＤ
フラッシュメモリコントローラＣＮの制御部は、ＣＰＵ
（Central Processing Unit）等より構成されており、
ＮＡＮＤフラッシュメモリコントローラＣＮの記憶部か
ら、後述するデータ書き込みの処理を制御するプログラ
ムを読み出して実行する。
【００２１】ＮＡＮＤフラッシュメモリコントローラＣ
Ｎの記憶部は、ＰＲＯＭ（Programmable Read Only Mem
ory）等の不揮発性記憶装置と、ＲＡＭ（Random Access
Memory）等の揮発性記憶装置とより構成されている。
ＮＡＮＤフラッシュメモリコントローラＣＮの記憶部が
備える不揮発性記憶装置は、データ書き込みの処理を制
御する上述のプログラムを予め記憶しており、ＮＡＮＤ
フラッシュメモリコントローラＣＮの記憶部の揮発性記
憶装置は、ＮＡＮＤフラッシュメモリコントローラＣＮ
の制御部のワークエリアとして用いられる。
【００２２】ＮＡＮＤフラッシュメモリＮ−ｋ（ｋは１
以上ｎ以下の任意の整数）は、ＮＡＮＤ型のＥＥＰＲＯ
Ｍ（Electrically Erasable/Programmable ROM）より構
成されている。
【００２３】図２は、ＮＡＮＤフラッシュメモリＮ−ｋ
の構成を示すブロック図である。図示するように、ＮＡ
ＮＤフラッシュメモリＮ−ｋは、データ／アドレスバス
と、入出力コントロール回路と、コマンドレジスタと、
制御回路と、ステータスレジスタと、動作ロジックコン
トロール回路と、メモリセルアレイと、データレジスタ
と、アドレスレジスタと、ローアドレスバッファと、ロ
ーアドレスデコーダと、カラムバッファと、カラムデコ
ーダとから構成される。
【００２４】データ／アドレスバスは、外部の回路に接
続しており、複数ビットのビット幅を持っている。入出
力コントロール回路は、データ／アドレスバスを経由し
てコマンド、データ及びアドレスを外部の回路から受け
取り、あるいは外部の回路へと送出する。コマンドレジ
スタは、入出力コントロール回路が外部の回路から受け
取ったコマンドをビット列として保管する。制御回路
は、コマンドレジスタに保管されたコマンドにより指定
される通りに、ＮＡＮＤフラッシュメモリＮ−ｋの内部
の動作を制御する。ステータスレジスタは、制御回路が
行った制御の結果を外部の回路へ通知する。動作ロジッ
クコントロール回路は、外部の回路から供給される信号
に応答して入出力コントロール回路及び制御回路の動作
を制御する。なお、動作ロジックコントロール回路は、
ライトイネーブル端子、アドレスラッチイネーブル端
子、リードイネーブル端子、コマンドラッチイネーブル
端子、レディー端子を備えている。メモリセルアレイ
は、後述する複数のメモリセルより構成される。データ
レジスタは、メモリセルに読み書きされる対象のデータ
を保管する。アドレスレジスタは、メモリセルアレイに
読み書きされる対象のデータの位置（アドレス）を記憶
する。ローアドレスバッファ、ローアドレスデコーダ、
カラムバッファ及びカラムデコーダは、アドレスレジス
タが記憶する複数ビットのアドレスを、メモリセルを特
定する行及び列へと変換し、このメモリセルを選択す
る。
【００２５】ＮＡＮＤフラッシュメモリＮ−ｋの各メモ
リセルは、１バイトの記憶容量を有する。これらのメモ
リセルは、論理的には、たとえば、図３に示すように、
縦１３１０７２行、横５２８列のマトリクス状に配置さ
れている。従って、ＮＡＮＤフラッシュメモリＮ−ｋは
全体としてはほぼ６９．２メガバイトの記憶容量を有す
る。
【００２６】メモリセルのマトリクスの各行は、図示す
るように、５２８バイトの記憶容量を有するページを構
成する。各ページに含まれるメモリセルには、連続的に
１から５２８までの番地が与えられている。また、各ペ
ージは、先頭から３２ページ単位で１つのブロックを構
成する。各ブロックは１６キロバイトの記憶容量を有
し、記憶領域全体は、４０９６個のブロックから構成さ
れている。各々のブロックに属するページには、連続的
に１から３２までのページアドレスが与えられている。
【００２７】また、各ページは、図示するように、先頭
から５１２バイトの領域を占めるデータ領域と、末尾１
６バイトを占める冗長部とから構成される。読み書き対
象のデータのアドレス（物理アドレス）は、例えば２６
ビットのビット列より構成される。物理アドレスの下位
９ビットは、このデータが読み書きされるメモリセルが
ある列の位置（列位置）を、残りの上位１７ビットは、
このメモリセルがある行の位置（行位置）を示す。列位
置の範囲は１〜５１２であり、行位置の範囲は１〜１３
１０７２である。
【００２８】行位置を示す１７ビットのうち例えば下位
５ビットは、このメモリセルを含むブロック内でこのメ
モリセルが属するページの位置（ページ位置）を、残り
の上位１２ビットは、このブロックの位置（ブロック位
置）を示す。ページ位置の範囲は１〜３２であり、ブロ
ック位置の範囲は１〜４０９６である。
【００２９】フラッシュメモリＮ−ｋは、データを読み
書きするとき、通常、列位置「０」を示すアドレスを記
憶し、ページの先頭からデータを読み書きする。こうす
る結果、フラッシュメモリＮ−ｋは、データ領域の先頭
からデータを読み書きする。データ領域には、ユーザが
利用するユーザデータや、ＮＡＮＤフラッシュメモリＮ
−ｋにアクセスする外部の装置が実行するデバイスドラ
イバなど、任意のデータが格納される。
【００３０】一方、各々のページの冗長部には、後述す
る処理に従い、当該ページのデータ領域に格納されてい
るデータ（ユーザデータやデバイスドライバなど）の内
容が破壊されていないことを確認するためのエラーチェ
ックコードが格納され、更に、エラーフラグが格納され
る。エラーフラグは各ブロックのすべてのページに格納
される必要はなく、例えば各ブロックの先頭のページ
（つまり、１ページ目）の冗長部のみに格納されてもよ
い。
【００３１】エラーフラグは、このエラーフラグが格納
されているブロックが、データを正常に格納可能なブロ
ック（良品ブロック）であるか、良品ブロックでないブ
ロックすなわち不良ブロックであって、ＮＡＮＤフラッ
シュメモリＮ−ｋの製造者等によって出荷前に不良と判
断されたブロック（初期不良ブロック）であるか、不良
ブロックであって、ＮＡＮＤフラッシュメモリＮ−ｋの
使用中にデータの正常な格納ができないと判断されたブ
ロック（後発不良ブロック）であるか、を示すデータで
ある。
【００３２】ただし、エラーフラグは、例えば特願２０
０１−０７６９４５で開示されているように、冗長部に
格納された他のフラグと組み合わせて、データ領域にあ
るデータの属性を示すために用いてもよい。
【００３３】なお、良品ブロックを示すエラーフラグの
値は、データの消去を行わず単に上書きすることにより
後発不良ブロックを表す値へと更新可能となるように選
ばれている。具体的には、例えばエラーフラグが１バイ
ト（８ビット）のビット列より構成されるものとし、こ
のビット列のうち値「１」を示すビットが７ビット以上
あるときエラーフラグは良品ブロックを示すものとし、
２ビット以上６ビット以下のときは後発不良ブロックを
示すものとし、値「０」を示すビットが７ビット以上の
ときは初期不良ブロックを示すものとすればよい。この
ように定められていれば、冗長部のメモリセルの記憶値
を消去せず「１」から「０」へ上書きすることにより、
良品ブロックを示すエラーフラグを、後発不良ブロック
を表すよう更新できる。
【００３４】ＮＡＮＤフラッシュメモリＮ−ｋは、デー
タの読み出しを指示されたとき、読み出しを指示された
行のデータを、先頭からメモリセル１個分（すなわち、
１バイト）ずつ５２８回に分けて読み出し、データ／ア
ドレスバスから順次供給する機能を有する。なお、デー
タの読み出しの指示は、たとえば、データ／アドレスバ
スにリードコマンドを供給し、次にデータ／アドレスバ
スに読み出し対象の先頭のメモリセルを指定する物理ア
ドレスとなるアドレスビット列（ブロックアドレス、ペ
ージアドレス及び列アドレスを組み合わせたもの）を供
給し、ＮＡＮＤフラッシュメモリＮ−ｋが指定された１
ページ分（または、指定されたページのうち指定された
列アドレス以降）のデータをデータレジスタに保管して
レディー信号をアクティブレベルにしたことを確認後、
リードイネーブル端子にリードイネーブル信号を供給す
ることにより行う。
【００３５】また、ＮＡＮＤフラッシュメモリＮ−ｋ
は、記憶内容の消去をブロック単位で行う。ＮＡＮＤフ
ラッシュメモリＮ−ｋは、ブロックの記憶内容を消去す
るよう指示する消去コマンドに続いて、記憶内容を消去
する対象のブロックのアドレスを供給され、さらに消去
実行コマンドを供給されると、当該ブロックに含まれる
すべてのメモリセルの記憶内容をリセットする（具体的
には、各メモリセルの記憶値を「１」とする）。
【００３６】一方、ＮＡＮＤフラッシュメモリＮ−ｋ
は、データ／アドレスバスに所定のストアコマンドが供
給されると、ライトイネーブル端子に供給される後述の
ＷＥ（Write Enable）信号と、アドレスラッチイネーブ
ル端子に供給される後述のＡＬＥ（Address Latch Enab
le）信号との双方がいずれもアクティブレベルに達した
時点を検知する。そして、検知した時点にデータ／アド
レスバスに供給されているアドレスデータを、データ書
き込み対象の物理アドレス（詳しくは、ブロックアドレ
ス、ページアドレス、及びページ内の先頭バイトを表す
列アドレスを組み合わせたアドレスビット列）の一部を
表すビット列としてラッチする。そして、ビット列を４
回ラッチすると、その後、ＡＬＥ信号が非アクティブレ
ベルの状態でＷＥ信号がアクティブレベルに達する毎
に、データ／アドレスバスに供給された書き込み対象の
データを、ＮＡＮＤフラッシュメモリＮ−ｋのデータレ
ジスタに、１バイトずつ記憶する。
【００３７】１ページ分の書き込み対象のデータがデー
タレジスタに記憶された後、データ／アドレスバスに所
定のライトコマンド（又はプログラムコマンド）が供給
されると、ＮＡＮＤフラッシュメモリＮ−ｋは、データ
レジスタに保管されている書き込み対象のデータを、ラ
ッチした４個のビット列により表されるデータ書き込み
対処の物理アドレスが示すメモリセル以降のメモリセル
に記憶する。
【００３８】（第１の実施の形態の動作）次に、このフ
ラッシュメモリ書込装置の処理を、図４を参照して説明
する。図４は、データ書き込みの処理を示すフローチャ
ートである。
【００３９】このフラッシュメモリ書込装置がデータ書
き込みの処理を開始すると、まず、ＮＡＮＤフラッシュ
メモリコントローラＣＮは、ＮＡＮＤフラッシュメモリ
Ｎ−１〜Ｎ−ｎにデータ読み出しを指示し、ＮＡＮＤフ
ラッシュメモリＮ−１〜Ｎ−ｎの記憶領域の冗長部に格
納されているエラーフラグを読み出す。そして、ＮＡＮ
ＤフラッシュメモリコントローラＣＮが読み出したエラ
ーフラグが示す値に基づき、ＮＡＮＤフラッシュメモリ
Ｎ−１〜Ｎ−ｎの記憶領域内のすべての良品ブロックの
ブロックアドレスを表すデータ（テーブル）を作成し、
記憶する（図４、ステップＳ１）。
【００４０】次に、ＮＡＮＤフラッシュメモリコントロ
ーラＣＮは、変数ＤＡＴＡ＃の使用を宣言する（つま
り、変数ＤＡＴＡ＃の値を格納するための記憶領域を自
己の記憶部が備える揮発性記憶装置の記憶領域内に確保
する）。そして、変数ＤＡＴＡ＃に値「０」を格納する
（ステップＳ２）。
【００４１】さらにＮＡＮＤフラッシュメモリコントロ
ーラＣＮは、ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎ
に書き込む１ブロック分のデータを格納するための記憶
領域を自己の記憶部が備える揮発性記憶装置の記憶領域
内に確保し、図示しない記憶制御用の回路を制御するこ
とによって、１ブロック分の書き込みデータを、確保し
た記憶領域（データ保管領域）に収納する（ステップＳ
３）。
【００４２】次に、ＮＡＮＤフラッシュメモリコントロ
ーラＣＮは、変数ＤＡＴＡ＃の値を１だけインクリメン
トする（ステップＳ４）。次いで、ＮＡＮＤフラッシュ
メモリコントローラＣＮはテーブルを参照し、変数ＤＡ
ＴＡ＃の現在の値ｄに基づいて、ＮＡＮＤフラッシュメ
モリＮ−１〜Ｎ−ｎのどのブロックにデータを書き込む
かを決定する（ステップＳ５）。
【００４３】ステップＳ５の処理を更に具体的に説明す
ると、ＮＡＮＤフラッシュメモリコントローラＣＮはま
ず、テーブルを参照し、ＮＡＮＤフラッシュメモリＮ−
ｋ（ｋは１以上ｎ以下の任意の整数）について、ブロッ
クアドレスがｄ番目に小さい良品ブロックのブロックア
ドレスを特定する。
【００４４】次に、ＮＡＮＤフラッシュメモリコントロ
ーラＣＮは、変数ＰＡＧＥ＃の使用を宣言する（つま
り、変数ＰＡＧＥ＃の値を格納するための記憶領域を自
己の記憶部が備える揮発性記憶装置の記憶領域内に確保
する）。そして、変数ＰＡＧＥ＃に値「０」を格納する
（ステップＳ６）。
【００４５】さらにＮＡＮＤフラッシュメモリコントロ
ーラＣＮは、データ保管領域に収納されている１ブロッ
ク分のデータのうち、変数ＰＡＧＥ＃が示すページに格
納されるべき部分の先頭が収納されているアドレスを特
定する（ステップＳ７）。
【００４６】次に、ＮＡＮＤフラッシュメモリコントロ
ーラＣＮは、バスＢ１を介してＮＡＮＤフラッシュメモ
リＮ−１〜Ｎ−ｎのデータ／アドレスバスにストアコマ
ンド（Ｃｏｍｓ）を送出することにより、ＮＡＮＤフラ
ッシュメモリＮ−１〜Ｎ−ｎに、ＮＡＮＤフラッシュメ
モリＮ−１〜Ｎ−ｎのデータレジスタへ書き込み対象の
データの１ページ分を格納する準備をさせる。
【００４７】続いて、ＮＡＮＤフラッシュメモリコント
ローラＣＮは、変数ＤＡＴＡ＃によって特定したブロッ
クアドレス、変数ＰＡＧＥ＃によって特定したページア
ドレス、及びページ内の先頭を表す列アドレスを組み合
わせたアドレスビット列（物理アドレス）を、４回に分
けてＮＡＮＤフラッシュメモリＮ−ｋにラッチさせる。
具体的には、ＮＡＮＤフラッシュメモリコントローラＣ
Ｎは、ＮＡＮＤフラッシュメモリＮ−ｋにアドレスをラ
ッチさせるため、物理アドレスの一部を構成するビット
列をデータ／アドレスバスに送出し、この状態で更に、
アドレスラッチイネーブル信号線Ｂ２−ｋを介してＮＡ
ＮＤフラッシュメモリＮ−ｋにアクティブレベルのＡＬ
Ｅ信号を供給し、また、バスＢ１を介して、ＮＡＮＤフ
ラッシュメモリＮ−１〜Ｎ−ｎにアクティブレベルのＷ
Ｅ信号を供給する。
【００４８】ＮＡＮＤフラッシュメモリＮ−ｋは、自己
に供給されるＡＬＥ信号及びＷＥ信号の両方がアクティ
ブレベルとなった時点にデータ／アドレスバスに送出さ
れているデータを、物理アドレスの一部を表すビット列
としてラッチする。
【００４９】すなわち、たとえば図５に示すように、ス
トアコマンド（図５で「Ｃｏｍｓ」として示すデータ）
が送出された後、ＮＡＮＤフラッシュメモリＮ−１にラ
ッチさせるべきビット列のひとつ（図５で「ａｄｄ
（１）」として示すデータ）をラッチさせる場合は、Ｗ
Ｅ信号及びアドレスラッチイネーブル信号線Ｂ２−１に
供給されるＡＬＥ信号（図５で「ＡＬＥ信号（Ｂ２−
１）」として示す信号）が両方アクティブレベル（図５
で破線により示す信号レベル）に達する時点において、
このビット列（「ａｄｄ（１）」）がバスＢ１に送出さ
れているようにする。
【００５０】同様に、ＮＡＮＤフラッシュメモリＮ−ｋ
にラッチさせるべきビット列のひとつ（図５で「ａｄｄ
（ｋ）」として示すデータ）をラッチさせる場合は、Ｗ
Ｅ信号及びアドレスラッチイネーブル信号線Ｂ２−ｋに
供給されるＡＬＥ信号（図５で「ＡＬＥ信号（Ｂ２−
ｋ）」として示す信号）が両方アクティブレベルに達す
る時点においてビット列「ａｄｄ（ｋ）」がバスＢ１に
送出されているようにする。
【００５１】なお、ＮＡＮＤフラッシュメモリコントロ
ーラＣＮは、複数のＮＡＮＤフラッシュメモリにラッチ
させるビット列が共通する場合、なるべくこの共通する
ビット列が同一のタイミングでこれらのＮＡＮＤフラッ
シュメモリにラッチされるよう、各ビット列の送出のタ
イミングを調整するものとする。
【００５２】具体的には、たとえば図５に示すように、
ＮＡＮＤフラッシュメモリＮ−１及びＮ−ｎに共通にラ
ッチさせるべきビット列（図５で「ａｄｄ（ｎ）」とし
て示すデータ）をラッチさせる場合は、ＷＥ信号と、Ａ
ＬＥ信号（Ｂ２−１）と、アドレスラッチイネーブル信
号線Ｂ２−ｎに供給されるＡＬＥ信号（図５で「ＡＬＥ
信号（Ｂ２−ｎ）」として示す信号）とがいずれもアク
ティブレベルに達する時点においてビット列「ａｄｄ
（ｎ）」がバスＢ１に送出されているようにする。
【００５３】より具体的に、例えば、書き込み対象のデ
ータの物理アドレスが２６ビットのビット列からなり、
このビット列の下位９ビットがデータを書き込む対象の
先頭のメモリセルの列位置（１〜５１２）を示し、上位
１７ビットがこのメモリセルの行位置（１〜１３１０７
２）を示すとする。また、行位置を示す１７ビットのビ
ット列の下位５ビットがこのメモリセルのページ位置
（１〜３２）を示し、上位１２ビットがブロック位置
（１〜４０９６）を示すとする。そして、データを書き
込む対象のメモリセルの列位置の下位８ビットがｎ個の
ＮＡＮＤフラッシュメモリすべてに共通しており、ま
た、ブロック位置の上位１０ビットもＮＡＮＤフラッシ
ュメモリすべてに共通しているとする。また、メモリセ
ルの列位置の上位１ビット、ページ位置を示す５ビット
及びブロック位置の下位２ビットについては、値が共通
であるＮＡＮＤフラッシュメモリの組が３組あるとす
る。この場合、ＮＡＮＤフラッシュメモリコントローラ
ＣＮは、例えば、（１） 第１回目は、データを書き込
む対象のメモリセルの列位置の下位８ビットをｎ個のＮ
ＡＮＤフラッシュメモリすべてに共通して送出し、
（２） 第２回目〜第４回目では、このメモリセルの列
位置の上位１ビットと、ページ位置５ビットと、ブロッ
ク位置の下位２ビットとを、これらの値が共通であるＮ
ＡＮＤフラッシュメモリの組毎に１回ずつ、合計３回に
わたって送出し、（３） 第５回目は、ブロック位置の
上位１０ビットのうちの８ビットをすべてのＮＡＮＤフ
ラッシュメモリに共通して送出し、（４） 第６回目
は、ブロック位置を示すビット列の残り２ビットを、す
べてのＮＡＮＤフラッシュメモリに共通して送出する、
等の手法で、各ビット列の送出のタイミングを調整す
る。
【００５４】このようなタイミングの調整を行うことに
より、ＮＡＮＤフラッシュメモリコントローラＣＮは、
ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎに物理アドレ
スをラッチさせるために費やす時間を短縮する。
【００５５】なお、ビット列の送出タイミングを説明す
るために上述した具体的な数値は、この実施の形態の理
解を容易にするために例示したものであって、数値の組
み合わせは上述したものには限定されない。
【００５６】続いて、ＮＡＮＤフラッシュメモリコント
ローラＣＮは、ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−
ｎにデータを書き込むため、データ保管領域に収納され
ている１ブロック分のデータのうちアドレスが特定され
た先頭位置以降の１ページ分のデータを先頭から１バイ
トずつ順次データ／アドレスバスに送出し、１バイト送
出する毎に、ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎ
にアクティブレベルのＷＥ信号を供給する。この結果、
ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎは、各自のデ
ータレジスタに１ページ分のデータを保管する。
【００５７】次に、ＮＡＮＤフラッシュメモリコントロ
ーラＣＮは、バスＢ１を介してＮＡＮＤフラッシュメモ
リＮ−１〜Ｎ−ｎのデータ／アドレスバスにライトコマ
ンド（図５で「Ｃｏｍｗ」として示すデータ）を送出す
る。ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎの制御回
路は、ライトコマンドを受け取ると書き込み動作を開始
し、レディー信号を非アクティブ状態にする。この結
果、ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎは、各自
が最も新しくラッチした物理アドレスが示すページのメ
モリセルに、データレジスタに保管している書き込み対
象のデータ１ページ分を記憶する（ステップＳ８）。
【００５８】ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎ
の各制御回路は、１ページ分のデータをデータレジスタ
からメモリセルに書き込むとき、データの書き込みの成
否を検査しながら書き込みを行う。具体的には、例え
ば、メモリセルの記憶内容とデータレジスタの記憶内容
とを比較して、データが所定の時間内または所定回数以
内の書き込み動作で正しくメモリセルにデータが記憶さ
れたか否かを検査する。正しく記憶されなかった場合は
データ書き込み失敗（Ｆａｉｌ）を示し、正しく記憶さ
れた場合はデータ書き込み成功（Ｐａｓｓ）を示すステ
ータスビットをステータスレジスタに格納する。そし
て、１ページ分のデータの書き込みを終了すると、レデ
ィー信号をアクティブ状態にする。
【００５９】ＮＡＮＤフラッシュメモリコントローラＣ
Ｎは、ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎすべて
のレディー信号がアクティブ状態になったことを確認
し、バスＢ１を介して、ＮＡＮＤフラッシュメモリＮ−
１〜Ｎ−ｎのデータ／アドレスバスにステータスリード
コマンドを送出する。
【００６０】次に、ＮＡＮＤフラッシュメモリコントロ
ーラＣＮは、ＮＡＮＤフラッシュメモリＮ−ｋのリード
イネーブル信号をアクティブ状態にして、ＮＡＮＤフラ
ッシュメモリＮ−ｋのステータスレジスタを記憶内容を
読み取る。
【００６１】ＮＡＮＤフラッシュメモリコントローラＣ
Ｎは、ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎのすべ
てについて上述の動作によりステータスレジスタの記憶
内容を読み取り、処理をステップＳ１０に移す（ステッ
プＳ９）。
【００６２】ＮＡＮＤフラッシュメモリコントローラＣ
Ｎは、ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎのすべ
てのステータスレジスタの記憶内容が、に書き込み成功
（具体的には、例えば、ステータスレジスタ内の「Ｐａ
ｓｓ」を表す特定のビットが所定のアクティブ状態にな
っている場合）であれば、処理をステップＳ１１に移
す。
【００６３】一方、ＮＡＮＤフラッシュメモリＮ−１〜
Ｎ−ｎのいずれかのステータスレジスタの記憶内容が、
に書き込み失敗（具体的には、例えば、ステータスレジ
スタ内の「Ｐａｓｓ」を表すビットが非アクティブ状態
になっている場合）であれば、該当するＮＡＮＤフラッ
シュメモリのブロックが後発不良であるとして処理をス
テップＳ１３に移す（ステップＳ１０）。
【００６４】ステップＳ１１で、ＮＡＮＤフラッシュメ
モリコントローラＣＮは、変数ＰＡＧＥ＃の値に基づ
き、ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎに最後に
データを書き込んだページが、ブロックの末尾のページ
であるか否かを判別する。
【００６５】具体的には、例えばＮＡＮＤフラッシュメ
モリＮ−１〜Ｎ−ｎの各々のブロックが３２個のページ
からなる場合、変数ＰＡＧＥ＃の値が「３１」未満であ
れば、現在書き込み対象であるブロックにまだデータが
書き込まれていないページがあると判断し、処理をステ
ップＳ１６に移す。一方、変数ＰＡＧＥ＃の値が「３
１」であれば、最後にデータを書き込んだページが、現
在書き込み対象であるブロックの末尾のページであると
判断し、処理をステップＳ１２に移す。
【００６６】ステップＳ１６で、ＮＡＮＤフラッシュメ
モリコントローラＣＮは、変数ＰＡＧＥ＃の値を１だけ
インクリメントすることにより次のページにデータを書
き込む準備をして、処理をステップＳ７へ移す。
【００６７】ステップＳ１２で、ＮＡＮＤフラッシュメ
モリコントローラＣＮは、ＮＡＮＤフラッシュメモリＮ
−１〜Ｎ−ｎに書き込むべきデータがすべて書き込まれ
たか否かを判別し、書き込まれていないと判別すれば処
理をステップＳ３に戻し、書き込まれたと判別すれば、
データ書き込みの処理を終了する。
【００６８】ステップＳ１３で、ＮＡＮＤフラッシュメ
モリコントローラＣＮは、書き込み失敗となったＮＡＮ
Ｄフラッシュメモリ（以下では、このＮＡＮＤフラッシ
ュメモリはＮＡＮＤフラッシュメモリＮ−ｋであるもの
として説明する）のブロックを後発不良ブロックと特定
する。また、ステップＳ８で最も新しく書き込みを行っ
たページを表す変数ＰＡＧＥ＃の値を特定する。
【００６９】次に、ＮＡＮＤフラッシュメモリコントロ
ーラＣＮは、データが正常に書き込まれなかったＮＡＮ
ＤフラッシュメモリＮ−ｋのページを含むブロック内の
各ページの冗長部に、このブロックが後発不良ブロック
であることを示すエラーフラグを書き込む。ただし、こ
のブロックのすべてのページにエラーフラグを書き込む
代わりに、このブロックの先頭のページの冗長部のみに
エラーフラグを書き込むようにしてもよい。こうするこ
とにより、このブロックが後発不良ブロックであること
を示すようにする書き込みの時間を短縮することができ
る。
【００７０】続いて、ＮＡＮＤフラッシュメモリコント
ローラＣＮは、データが正常に書き込まれなかったＮＡ
ＮＤフラッシュメモリＮ−ｋのブロックを表すデータを
除外する形で、テーブルを更新（あるいは再度作成）す
る（ステップＳ１４）。
【００７１】続いて、ＮＡＮＤフラッシュメモリコント
ローラＣＮは、更新（又は再度作成）されたテーブルに
基づいて、ＮＡＮＤフラッシュメモリＮ−ｋのｄ番目の
良品ブロックとなったブロックを特定し、特定したブロ
ックに、変数ＤＡＴＡ＃が示すブロックの先頭のページ
から変数ＰＡＧＥ＃が特定するページまでに書き込まれ
たデータを、ステップＳ８と同様の処理を行うことによ
り順次書き込む。そして、ＮＡＮＤフラッシュメモリＮ
−１〜Ｎ−ｎの残りのページへの書き込みを行うため処
理をステップＳ１１へ移す（ステップＳ１５）。
【００７２】以上説明したステップＳ１〜Ｓ１６の処理
が行われる結果、ＮＡＮＤフラッシュメモリＮ−１〜Ｎ
−ｎには、互いに同一のデータが書き込まれる。なお、
ステップＳ１５で新たに選んだ良品ブロックへの書き込
み処理のとき、ページへの書き込み後、ステップＳ９と
同様にして書き込みの成否を検査し、書き込み失敗と判
断したときはステップＳ１３以降の処理を再度行うよう
にしてもよい。こうすると、後発不良ブロックが連続し
て発生した場合にも代わりのブロックを特定することが
でき、より効率的な書き込みが行える。
【００７３】なお、このフラッシュメモリ書込装置の構
成は上述のものに限られない。例えば、ＮＡＮＤフラッ
シュメモリＮ−ｋの各ブロックの大きさは上述の大きさ
に限られない。例えば、各ブロックは３２ページから構
成される必要はなく、例えば、各ページの大きさの整数
倍であればよい。また、１個の物理アドレスを構成する
ビット列をラッチする回数も上述の回数に限られない。
また、ＮＡＮＤフラッシュメモリＮ−ｋが備えるブロッ
クの数や、１ページあたりのメモリセルの数や冗長部の
数も任意である。
【００７４】また、フラッシュメモリＮ−ｋの各ブロッ
クは、更に複数のゾーンへと更に分類されていもよく、
各ゾーンにゾーンアドレスが与えられていてもよい。こ
の場合、データ書き込みの処理においてＮＡＮＤフラッ
シュメモリコントローラＣＮが作成（更新、再作成）す
るテーブルは、ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−
ｎの記憶領域内の良品ブロックのブロックアドレス及び
ゾーンアドレスを表すデータより構成されているように
すればよい。
【００７５】また、ＮＡＮＤフラッシュメモリコントロ
ーラＣＮは、ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎ
に書き込むデータを、操作者の操作に従って取得した
り、あるいは、自己に装着された記録媒体から読み取る
ことにより取得したり、あるいは通信回線を介して外部
のシステムから受信することにより取得するようにして
もよいこの場合、ＮＡＮＤフラッシュメモリコントロー
ラＣＮは、たとえば、キーボードや、記録媒体からのデ
ータの読み出しを行う記録媒体ドライバ（例えば、フレ
キシブルディスクドライブ装置やＭＯ（Magneto Optica
l disk）ドライブ装置）や、外部との通信を行うための
シリアルポート等からなる入力部を備えていればよい。
【００７６】また、上述のステップＳ２で変数ＤＡＴＡ
＃に代入する初期値は、必ずしも「０」である必要はな
く、例えば、ＮＡＮＤフラッシュメモリＮ−ｋの末尾の
ブロックのブロックアドレスより１だけ大きい数を変数
ＤＡＴＡ＃の初期値としてもよいし、あるいは、ＮＡＮ
ＤフラッシュメモリＮ−ｋの末尾のブロックのブロック
アドレス以下の任意のオフセット値を変数ＤＡＴＡ＃の
初期値としてもよい。
【００７７】また、変数ＤＡＴＡ＃をインクリメントす
る代わりにデクリメントする（具体的には、変数ＤＡＴ
Ａ＃の値を１だけ減少させる）ことも差し支えない。
【００７８】また、ＮＡＮＤフラッシュメモリコントロ
ーラＣＮは、たとえば上述のステップＳ１２においてテ
ーブルを参照する等して、ＮＡＮＤフラッシュメモリＮ
−１〜Ｎ−ｎのうちに、データを記憶させることが可能
なメモリブロックが残っていないものがあるか否かを判
別し、あると判別したとき、データ書き込みの処理を中
断するようにしてもよい。こうすることにより、無駄な
処理が後続することが避けられる。なお、データ書き込
みの処理を中断する対象のＮＡＮＤフラッシュメモリ
は、データを記憶させることが可能なメモリブロックが
残っていないと案別されたものだけでもよいし、ｎ個の
ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎすべてであっ
てもよい。
【００７９】また、１ページ分のデータを書き込むと
き、上述した動作では、同一ページのデータ領域と冗長
部とには、ステップＳ８及びＳ１５の処理各１回でデー
タを書き込んでいる。しかし、データ領域及び冗長部の
それぞれについて別個にステップＳ８〜Ｓ１０及びＳ１
３〜Ｓ１５の処理を行うことにより、データを書き込む
ようにしてもよい。こうすることにより、データ領域の
書き込みの成否を検査した後、検査結果（後発不良ブロ
ックであるか否か）に関係なく冗長部にデータの書き込
みができる。この手法によれば、ＮＡＮＤフラッシュメ
モリの冗長部に特殊なフラグなどを書き込んで使用する
ことが容易になる。
【００８０】（第２の実施の形態）次に、ＮＡＮＤフラ
ッシュメモリへのデータの書き込みを行う、この発明の
第２の実施の形態フラッシュメモリ書込装置を説明す
る。図６は、このフラッシュメモリ書込装置の構成を示
す図である。
【００８１】図６に示すように、このフラッシュメモリ
書込装置は、ＮＡＮＤフラッシュメモリコントローラＣ
Ｎに代えてＮＡＮＤフラッシュメモリコントローラＣＡ
を備える点と、バスＢ１に代えてバスＢ６を備える点
と、アドレスラッチイネーブル信号線Ｂ２−１〜Ｂ２−
ｎに代えてライトイネーブル信号線Ｂ７−１〜Ｂ７−ｎ
を備える点と、コマンドラッチイネーブル信号線Ｂ３−
１〜Ｂ３−ｎを備えていない代わりに、アドレスラッチ
イネーブル信号とコマンドラッチイネーブル信号とがＮ
ＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎに共通なバス信
号としてバスＢ６により伝送される点とを除き、図１に
示す構成と実質的に同一である。なお、ＮＡＮＤフラッ
シュメモリＡ−ｋの構成は、ＮＡＮＤフラッシュメモリ
Ｎ−ｋと実質的に同一である。
【００８２】ＮＡＮＤフラッシュメモリコントローラＣ
Ａは、バスＢ６を介して、データを書き込む対象である
ｎ個のＮＡＮＤフラッシュメモリＡ−１〜Ａ−ｎのデー
タ／アドレスバスと、アドレスラッチイネーブル端子
と、コマンドラッチイネーブル端子とに接続されている
ものとする。また、ＮＡＮＤフラッシュメモリコントロ
ーラＣＡは、リードイネーブル信号線Ｂ４−ｋを介し
て、ＮＡＮＤフラッシュメモリＡ−ｋのリードイネーブ
ル端子に接続されており、また、レディー信号線Ｂ５−
ｋを介して、ＮＡＮＤフラッシュメモリＡ−ｋのレディ
ー端子に接続されており、また、ライトイネーブル信号
線Ｂ７−ｋを介して、ＮＡＮＤフラッシュメモリＡ−ｋ
のライトイネーブル端子に接続されているものとする。
【００８３】また、ＮＡＮＤフラッシュメモリＡ−ｋ
は、データ／アドレスバスにストアコマンド（Ｃｏｍ
ｓ）が供給されると、ライトイネーブル端子に供給され
るＷＥ信号がアクティブレベルに達した時点を検知し、
検知した時点にデータ／アドレスバスに供給されている
データを、データ書き込み対象のブロックのブロックア
ドレスの一部を表すビット列としてラッチする。そし
て、ビット列を４回ラッチすると、その後ＷＥ信号がア
クティブレベルに達する毎に、データ／アドレスバスに
供給された書き込み対象のデータを、ラッチした４個の
ビット列により表されるブロックアドレスが示すブロッ
クに、１バイトずつ記憶する。
【００８４】ＮＡＮＤフラッシュメモリコントローラＣ
Ａの物理的及び機能的構成は、実行するデータ書き込み
処理が後述の通りである点を除き、ＮＡＮＤフラッシュ
メモリコントローラＣＮの構成と実質的に同一である。
【００８５】（第２の実施の形態の動作）図５のフラッ
シュメモリ書込装置のＮＡＮＤフラッシュメモリコント
ローラＣＡ及びＮＡＮＤフラッシュメモリＡ−１〜Ａ−
ｎが行うデータ書き込みの処理は、図３に示す処理、す
なわち図１の構成のＮＡＮＤフラッシュメモリコントロ
ーラＣＮ及びＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎ
が行う処理と実質的に同一である。
【００８６】ただし、ステップＳ８及びＳ１５でＮＡＮ
ＤフラッシュメモリコントローラＣＡは、データを書き
込むページの物理アドレスとして特定した物理アドレス
をラッチさせるため、この物理アドレスの一部をなすビ
ット列をデータ／アドレスバスに送出し、この状態で更
に、バスＢ６にアドレスラッチイネーブル（ＡＬＥ）信
号を送出すると共に、ライトイネーブル信号線Ｂ７−ｋ
を介してＮＡＮＤフラッシュメモリＡ−ｋにアクティブ
レベルのＷＥ信号を供給するものとする。そして、ＮＡ
ＮＤフラッシュメモリＡ−ｋは、自己に供給されるＡＬ
Ｅ信号とＷＥ信号とがいずれもアクティブレベルとなっ
た時点にデータ／アドレスバスに送出されているデータ
を、物理アドレスの一部を表すビット列としてラッチす
るものとする。
【００８７】すなわち、たとえば図７に示すように、ス
トアコマンド「Ｃｏｍｓ」が送出された後、ＮＡＮＤフ
ラッシュメモリＡ−１にラッチさせるべきビット列のひ
とつ（図７で「ａｄｄ（１）」として示すデータ）をラ
ッチさせる場合は、バスＢ６のアドレスラッチイネーブ
ル（ＡＬＥ）信号がアクティブレベル（図７で破線によ
り示す信号レベル）に保持された状態で、ライトイネー
ブル信号線Ｂ７−１に供給されるＷＥ信号（図７で「Ｗ
Ｅ信号（Ｂ７−１）」として示す信号）がアクティブレ
ベルに達する時点において、このビット列「ａｄｄ
（１）」がバスＢ６にデータ／アドレス信号として送出
されているようにする。
【００８８】また、ＮＡＮＤフラッシュメモリＡ−ｋに
ラッチさせるべきビット列のひとつ（図７で「ａｄｄ
（ｋ）」として示すデータ）をラッチさせる場合は、バ
スＢ６のＡＬＥ信号がアクティブレベルに保持された状
態で、ライトイネーブル信号線Ｂ７−ｋに供給されるＷ
Ｅ信号（図７で「ＷＥ信号（Ｂ７−ｋ）」として示す信
号）がアクティブレベルに達する時点において、ビット
列「ａｄｄ（ｋ）」がバスＢ６にデータ／アドレス信号
として送出されているようにする。
【００８９】なお、ＮＡＮＤフラッシュメモリコントロ
ーラＣＡも、第１の実施の形態と同様、複数のＮＡＮＤ
フラッシュメモリにラッチさせるビット列が共通する場
合は、なるべくこの共通するビット列が同一のタイミン
グでこれらのＮＡＮＤフラッシュメモリにラッチされる
よう、各ビット列の送出のタイミングを調整するものと
する。こうすることにより、ＮＡＮＤフラッシュメモリ
コントローラＣＡは、ＮＡＮＤフラッシュメモリＡ−１
〜Ａ−ｎにブロックアドレスをラッチさせるために費や
す時間を短縮する。
【００９０】すなわち、たとえば図７に示すように、Ｎ
ＡＮＤフラッシュメモリＡ−１及びＡ−ｎに共通にラッ
チさせるべきビット列（図７で「ａｄｄ（ｎ）」として
示すデータ）をラッチさせる場合は、バスＢ６のＡＬＥ
信号がアクティブレベルに保持された状態で、しかも、
ＷＥ信号（Ｂ７−１）と、ライトイネーブル信号線Ｂ７
−ｎに供給されるＷＥ信号（図７で「ＷＥ信号（Ｂ７−
ｎ）」として示す信号）とがいずれもアクティブレベル
に達する時点において、ビット列「ａｄｄ（ｎ）」がバ
スＢ６にデータ／アドレス信号として送出されているよ
うにする。
【００９１】なお、このフラッシュメモリ書込装置の構
成は上述のものに限られない。例えば、ＮＡＮＤフラッ
シュメモリＡ−１〜Ａ−ｎは、ＡＮＤフラッシュメモリ
（例えば、日立製作所製のＨＮ２９Ｗ１２８１１など）
より構成されていてもよい。
【００９２】また、チップイネーブル（ＣＥ）信号によ
ってフラッシュメモリの入出力のイネーブル／ディスエ
ーブルを制御する構成を有したフラッシュメモリがあ
る。このようなフラッシュメモリにデータを書き込むた
め、ＡＬＥ信号の代わりにＣＥ信号を用いて物理アドレ
スのラッチを行わせるような構成を有していてもよい。
【００９３】また、ＡＬＥ信号の供給を受けずＷＥ信号
のみによって物理アドレスのラッチを制御する構成を有
したフラッシュメモリがある。このようなフラッシュメ
モリにデータを書き込むため、ＡＬＥ信号を用いずＷＥ
信号を用いて物理アドレスのラッチを行わせ、シリアル
クロック信号を用いてデータの読み書きを制御する構成
を有してもよい。
【００９４】その他、本発明の実施の形態に係るフラッ
シュメモリ書込装置の構成は、本発明の主旨の範囲内で
種々応用が可能である。
【００９５】以上、この発明の実施の形態を説明した
が、この発明のデータ書込装置は、専用のシステムによ
らず、通常のコンピュータシステムを用いて実現可能で
ある。具体的には、たとえばＮＡＮＤフラッシュメモリ
が接続されたコンピュータに上述のＮＡＮＤフラッシュ
メモリコントローラＣＮの動作を実行するためのプログ
ラムを格納した媒体（フレキシブルディスク、ＣＤ−Ｒ
ＯＭ等）から当該プログラムをインストールしたり、Ａ
ＮＤフラッシュメモリが接続されたコンピュータに上述
のＡＮＤフラッシュメモリコントローラＣＡの動作を実
行するためのプログラムを格納した媒体から当該プログ
ラムをインストールしたりすることにより、上述の処理
を実行するフラッシュメモリ書込装置を構成することが
できる。
【００９６】また、例えば、通信ネットワークの掲示板
（ＢＢＳ）に当該プログラムを掲示し、これを通信回線
を介して配信してもよく、また、当該プログラムを表す
信号により搬送波を変調し、得られた変調波を伝送し、
この変調波を受信した装置が変調波を復調して当該プロ
グラムを復元するようにしてもよい。そして、当該プロ
グラムを起動し、ＯＳの制御下に、他のアプリケーショ
ンプログラムと同様に実行することにより、上述の処理
を実行することができる。
【００９７】なお、ＯＳが処理の一部を分担する場合、
あるいは、ＯＳが本願発明の１つの構成要素の一部を構
成するような場合には、記録媒体には、その部分を除い
たプログラムを格納してもよい。この場合も、この発明
では、その記録媒体には、コンピュータが実行する各機
能又はステップを実行するためのプログラムが格納され
ているものとする。
【００９８】
【発明の効果】以上説明したように、この発明によれ
ば、不良メモリブロックを含み得る複数の記憶装置に効
率的に同一のデータを記憶させるためのデータ書込装置
及びデータ書込制御方法が実現される。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態にかかるフラッシ
ュメモリ書込装置の基本構成を示す図である。
【図２】フラッシュメモリの物理的構成を示すブロック
図である。
【図３】フラッシュメモリの記憶領域の論理的構造を示
す図である。
【図４】データ書き込みの処理を示すフローチャートで
ある。
【図５】ＮＡＮＤフラッシュメモリコントローラがブロ
ックアドレス及びデータを供給するタイミング示す図で
ある。
【図６】この発明の第２の実施の形態にかかるフラッシ
ュメモリ書込装置の基本構成を示す図である。
【図７】ＡＮＤフラッシュメモリコントローラがブロッ
クアドレス及びデータを供給するタイミング示す図であ
る。
【符号の説明】
ＣＮ、ＣＡ ＮＡＮＤフラッシュメモリコントロー
ラ Ｎ−１〜Ｎ−ｎ、Ａ−１〜Ａ−ｎ ＡＮＤフラッシ
ュメモリ Ｂ１、Ｂ６ バス Ｂ２−１〜Ｂ２−ｎ アドレスラッチイネーブル信
号線 Ｂ３−１〜Ｂ３−ｎ コマンドラッチイネーブル信
号線 Ｂ４−１〜Ｂ４−ｎ リードイネーブル信号線 Ｂ５−１〜Ｂ５−ｎ レディー信号線 Ｂ７−１〜Ｂ７−ｎ ライトイネーブル信号線

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】アドレスを割り当てられた複数のメモリブ
    ロックをそれぞれ含む複数の記憶装置に互いに同一のデ
    ータを記憶させるためのデータ書込装置であって、 各記憶装置は、シリアルデータの入力を指示するストア
    コマンド及びアドレスを供給された後に書き込む対象の
    データを供給され、最後に書き込みを指示するライトコ
    マンドを供給されたとき、当該アドレスを割り当てられ
    たメモリブロックに当該データを記憶する手段と、不良
    のメモリブロックを特定するエラー情報を供給する手段
    とを備えるものであり、 各記憶装置よりエラー情報を取得し、取得したエラー情
    報に基づき、同一のデータを記憶するメモリブロックの
    アドレスを記憶装置毎に決定するアドレス決定手段と、 各記憶装置にストアコマンドを供給し、同一のデータを
    記憶する各メモリブロックを示すものとして決定された
    各アドレスを記憶装置別に供給した後、当該データを各
    記憶装置に一括して供給し、最後にライトコマンドを供
    給することにより各該メモリブロックにデータを記憶さ
    せる書込手段と、を備える、 ことを特徴とするデータ書込装置。
  2. 【請求項２】各記憶装置は、アドレスの供給を複数個に
    分けて受けるものであり、 前記書込手段は、記憶装置別に供給する各アドレスを構
    成する複数個の部分のうち、複数の記憶装置に共通して
    いる部分を、当該複数の記憶装置に一括して供給する、 ことを特徴とする請求項１に記載のデータ書込装置。
  3. 【請求項３】各記憶装置は、データを記憶した後、当該
    データが正常に記憶された否かを判別して判別結果を前
    記書込手段に通知する手段を備えるものであり、 前記書込手段は、データが正常に記憶されていないこと
    を示す判別結果を通知されたとき、当該判別結果を通知
    した記憶装置のメモリブロックのうちから、当該データ
    を新たに記憶させる対象のメモリブロックを決定し、正
    常に記憶されなかったデータを当該メモリブロックに記
    憶させる手段を備える、 ことを特徴とする請求項１又は２に記載のデータ書込装
    置。
  4. 【請求項４】前記書込手段は、データを記憶させるべき
    メモリブロックが不足する記憶装置があるか否かを判別
    し、あると判別したとき、当該記憶装置のメモリブロッ
    クに当該データ以降のデータを記憶させるのを停止する
    手段を備える、 ことを特徴とする請求項１、２又は３に記載のデータ書
    込装置。
  5. 【請求項５】前記記憶装置は、ＮＡＮＤ型フラッシュメ
    モリより構成されている、 ことを特徴とする請求項１乃至４のいずれか１項に記載
    のデータ書込装置。
  6. 【請求項６】前記記憶装置は、ＡＮＤ型フラッシュメモ
    リより構成されている、 ことを特徴とする請求項１乃至４のいずれか１項に記載
    のデータ書込装置。
  7. 【請求項７】アドレスを割り当てられた複数のメモリブ
    ロックをそれぞれ含む複数の記憶装置に互いに同一のデ
    ータを記憶させるためのデータ書込方法であって、 各記憶装置は、シリアルデータの入力を指示するストア
    コマンド及びアドレスを供給された後に書き込む対象の
    データを供給され、最後に書き込みを指示するライトコ
    マンドを供給されたとき、当該アドレスを割り当てられ
    たメモリブロックに当該データを記憶する手段と、不良
    のメモリブロックを特定するエラー情報を供給する手段
    とを備えるものであり、 各記憶装置よりエラー情報を取得し、取得したエラー情
    報に基づき、同一のデータを記憶するメモリブロックの
    アドレスを記憶装置毎に決定し、 各記憶装置にストアコマンドを供給し、同一のデータを
    記憶する各メモリブロックを示すものとして決定された
    各アドレスを記憶装置別に供給した後、当該データを各
    記憶装置に一括して供給し、最後にライトコマンドを供
    給することにより各該メモリブロックにデータを記憶さ
    せる、 ことを特徴とするデータ書込制御方法。
  8. 【請求項８】コンピュータを、 シリアルデータの入力を指示するストアコマンド及びア
    ドレスを供給された後に書き込む対象のデータを供給さ
    れ、最後に書き込みを指示するライトコマンドを供給さ
    れたとき、当該アドレスを割り当てられたメモリブロッ
    クに当該データを記憶する手段と、不良のメモリブロッ
    クを特定するエラー情報を供給する手段とを各々備える
    複数の記憶装置よりエラー情報を取得し、取得したエラ
    ー情報に基づき、同一のデータを記憶するメモリブロッ
    クのアドレスを記憶装置毎に決定するアドレス決定手段
    と、 各記憶装置にストアコマンドを供給し、同一のデータを
    記憶する各メモリブロックを示すものとして決定された
    各アドレスを記憶装置別に供給した後、当該データを各
    記憶装置に一括して供給し、最後にライトコマンドを供
    給することにより各該メモリブロックにデータを記憶さ
    せる書込手段と、 して機能させるためのプログラム。
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