JP2003115578A - 不揮発固体磁気メモリ装置、該不揮発固体磁気メモリ装置の製造方法およびマルチ・チップ・パッケージ - Google Patents

不揮発固体磁気メモリ装置、該不揮発固体磁気メモリ装置の製造方法およびマルチ・チップ・パッケージ

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JP2003115578A
JP2003115578A JP2001310014A JP2001310014A JP2003115578A JP 2003115578 A JP2003115578 A JP 2003115578A JP 2001310014 A JP2001310014 A JP 2001310014A JP 2001310014 A JP2001310014 A JP 2001310014A JP 2003115578 A JP2003115578 A JP 2003115578A
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mram chip
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Akio Koganei
昭雄 小金井
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  • Semiconductor Memories (AREA)
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Abstract

(57)【要約】 【課題】 WLP時代に相応しいMRAMを外部磁界から守
り、外部磁界による誤動作を防止すること、並びにメモ
リ素子の記録再生動作の安定性を高め、高速に記録再生
可能な不揮発固体メモリを実現する。 【解決手段】 MRAMチップ100は絶縁層101で覆われ、外
部とのインターフェースとなる電極パッド103a,103bの
部分を除き磁気遮蔽構造102で周囲を覆われた構造とな
っている（図（ａ））。また、MRAMチップ111と第2デバ
イス112はそれぞれダイ接続層113、114を介して重畳し
てある。MRAMチップ111とデバイス112の間はボンディン
グワイヤー116で接続され、MRAMチップ111と半導体実装
基板110の間はボンディングワイヤー117で接続されてい
る。半導体実装基板110にはインターポーザ119が形成さ
れて、裏面の半田ボール120を介して外部回路と接続す
る。全体は樹脂パッケージ115で封止されている（図
（ｂ））。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、磁気抵抗効果を用
いた不揮発の固体メモリ素子、およびメモリとそれらの
磁気シールドパッケージ及びその製法に関するものであ
る。
【０００２】
【従来の技術】昨今では、携帯電話、PDAを中心として
モバイル端末の開発が盛んになっている。モバイル機器
においては格納用メモリとして、大容量の不揮発性高速
アクセスメモリの必要性が叫ばれている。近年、非磁性
層を強磁性層の間にはさみ込んだ磁気抵抗膜で巨大磁気
抵抗効果（Ｇｉａｎｔ Ｍａｇｎｅｔ Ｒｅｇｉｓｔａ
ｎｃｅ）が発見され、この現象を利用した磁気センサ
ー、磁気メモリ素子（以下、「MRAM」という）が注目を
集めている。強磁性層／非磁性絶縁層／強磁性層と積層
された薄膜の膜垂直方向に電流を流したときの電気抵抗
の変化は、強磁性層のスピン分極率の差により、非磁性
絶縁層をトンネルバリア層としたトンネル電流の変化と
して検知され、トンネル磁気抵抗効果(TMR効果)と呼ば
れている。TMR素子では高い磁気抵抗比が得られること
から、MRAMや磁気ヘッドの実用化に向け開発が加速して
いる。
【０００３】MRAMでは２つの強磁性層とその間に挟んだ
薄い非磁性層が情報を記憶する基本構造となる。非磁性
層をはさみ込んだ強磁性層の磁化方向がそろっている場
合と反平行な場合とで抵抗値が異なる現象を利用して、
“０”、“１”の状態を記憶する。
【０００４】情報の読み出しは、抵抗の絶対値で判断す
る絶対検出方式と、書き込みの際より弱い磁場を印加し
て、保磁力が低い方の強磁性層だけ磁化反転させて
“０”、“１”の状態を読み出す差動検出方式が知られ
ている。
【０００５】情報の書き込みは、絶対検出方式では、２
つの強磁性層のうち、保磁力が低い一方の磁化方向を外
部磁界で変化させることで行う。差動検出方式では２つ
の強磁性層のうち、保磁力が高い一方の磁化方向を外部
磁界で変化させることで行う。磁気抵抗素子の近傍に配
置した配線に電流を流し、発生する磁界を利用する方法
が知られている。
【０００６】MRAMは磁気的に記憶されるため放射線耐性
に優れ、原理的に不揮発であり高速で書き込み回数の制
限がない利点がある。既存の半導体技術を流用する事で
高密度記録が容易に行えるので、将来的にはDRAMの置き
換えが期待される。
【０００７】磁気メモリにおいては、外部からの磁界に
よって記録情報が乱される恐れがある。格納された情報
は、メモリセル近傍に配した配線の電流磁界で書き換え
が行われるが、書き換えに要する磁界の大きさは10〜50
[Oe]（７９０〜３９５０[Ａ/ｍ]）程度に設定される。
従って、これを超える磁界が想定外の要因で印加される
と誤記録や誤動作の原因となり、メモリの信頼性を著し
く損なうことになる。
【０００８】特に近年では、携帯電話やノート型パソコ
ン、PDA等、より高密度に高い機能を有するデバイスを
実装する機器が爆発的に増加している。これらの機器に
おいては、基板上にデバイスを並べる従来の方式と比べ
飛躍的に集積度があがる技術としてチップ・サイズ・パ
ッケージあるいはシステム・イン・パッケージといっ
た、チップの裏面を利用して表面実装を実現する、ある
いは、複数の異種プロセスチップを１パッケージ化して
実装密度を低減する方法が採用されている。
【０００９】入力/出力（I/O）点数の増加に伴い、実装
技術はワイヤボンディングの時代からバンプと呼ばれる
厚膜メタル突起による表面実装の時代へと進化してお
り、３００ｍｍウエハ以降においては、広くこうしたウ
エハ・レベル・パッケージ（WLP）技術が浸透していく
ことが予測されている。
【００１０】さらに今後の展開として、システム・オン
・チップと呼ばれ複数の機能デバイスを同一ウエハ上に
混載する技術が研究開発されている。MRAMも高密度なパ
ッケージが要求される上記の用途に組み込んで使用され
る。
【００１１】中でも外部からの磁界が大きいケースとし
ては携帯電話が考えられる。携帯電話では電話の着信
や、機器の動作状態を使用者に振動によって知らせるバ
イブレーション機能が普及している。バイブレーターと
しては、偏心分銅を配した電磁モーターが広く用いられ
ており、コアの有無を含め多様な種類が使用されてい
る。このモーター周辺では通常より高い数10[Oe]（７９
０[A/ｍ]）程度の磁界が存在するため、高密度に実装を
行った場合にはパッケージ内部に対しても大きく変動す
る磁界が加わることになる。
【００１２】図１９は異種プロセスチップを１パッケー
ジ化するスタックMCP（マルチ・チップ・パッケージ）
の構造例を示すものである。同図において符号110は半
導体実装基板、符号111は第1デバイス、符号112は第2デ
バイスを示す。第1デバイス111と第2デバイス112はそれ
ぞれダイ接続層113、114を介して重畳してある。第1デ
バイス111と第2デバイス112の間はボンディングワイヤ
ー116でコンタクトパッド同士が接続されている。第1デ
バイス111と半導体実装基板110の間はボンディングワイ
ヤー117でコンタクトパッド同士が接続されている。半
導体実装基板110にはインターポーザ（相互接続部）119
が形成されており、裏面の半田ボール120を介して外部
回路と接続する。全体は樹脂パッケージ115で封止され
ている。このような構造においては従来とは比べ物にな
らない程、非常に過酷な電磁波環境にさらされる。換言
すれば、パッケージ外部からのEMI環境だけでなく、他
チップから発生するEMIにも耐性を持つ構造とする必要
がある。
【００１３】ここで提案されている磁気遮蔽構造に関し
て俯瞰する。
【００１４】磁気抵抗効果膜をもちいた磁気ディスクの
ヘッドにおいて、特開2000-188435号公報には図２０に
見られるように磁気ディスクのヘッド部には書き込み磁
界の影響を回避するための磁気シールドが読み取り部を
囲むように設置される構造をとる。
【００１５】また、局部的な磁気遮蔽を利用して電流磁
界の利用効率を高めようという提案も数多く存在する。
例えば、特開平09-204770号公報では、磁性体を利用し
て磁場を磁気メモリ・セル素子内に集中させ、記録・再
生時に必要な電流を減少させることが開示されている。
図２１に示すようにメモリ素子の近傍に高透磁率材料か
らなる磁性体を配置することで、書き込み線による発生
磁界を該当メモリセルに集中させる構造とするものであ
る。
【００１６】
【発明が解決しようとする課題】今後ＭＲＡＭを製品と
して実施していくためには，省電力化を図る必要があ
る。一般にＭＲＡＭにおける情報の記録再生には配線に
流す電流により誘起される磁界を用いる場合が多い。し
たがって、省電力化を図るためには流す電流値を小さく
するのが好ましい。
【００１７】しかしながら、これを達成するためには、
磁気抵抗素子の磁性膜の保磁力を小さくする必要があ
る。それによって外部からの磁界による誤書き込みなど
の誤動作を誘発する恐れがあり、またこれは複数の回路
を近接して設けるマルチパッケージなどの場合において
は、特に顕著に現れる恐れがある。
【００１８】そこで、本発明が解決しようとする第１の
課題（目的）は、WLP時代に相応しいMRAMを外部磁界か
ら守り、外部磁界による誤動作を防止することである。
【００１９】また、第2の課題（目的）はメモリ素子の
記録再生動作の安定性を高め、高速に記録再生可能な不
揮発固体磁気メモリを実現することである。
【００２０】
【課題を解決するための手段】本発明者は鋭意検討の結
果、以下の手段が課題を解決できることを見出した。
【００２１】すなわち、基板上に積層された第１磁性層
と第２磁性層と前記磁性層間に積層された非磁性層とか
らなる磁気抵抗素子と、前記磁気抵抗素子の上部に設け
られたビット線と、前記第１磁性層または第２磁性層の
磁化方向を電流によって発生する磁界により変化させる
書き込み線と、電界効果トランジスタからなるメモリ素
子を、マトリクス状に設けたMRAMチップにおいて、MRAM
チップ近傍に高透磁率材料を配したことを特徴とする磁
気遮蔽構造である。
【００２２】ここで、前記高透磁率材料が、MRAMチップ
と外部回路とのインターフェースとなる電極パッドの部
分を除いたMRAMチップの周囲を覆っていることが好まし
い。
【００２３】前記高透磁率材料を、前記メモリ素子がマ
トリクス状に配置されている領域に配することが好まし
い。
【００２４】前記高透磁率材料を、前記メモリ素子がマ
トリクス状に配置されている領域を上下に挟む位置に配
することが好ましい。
【００２５】前記高透磁率材料が接地回路に接続されて
いることが好ましい。
【００２６】前記高透磁率材料の周囲が絶縁層で覆われ
ていることが好ましい。
【００２７】前記高透磁率材料がNi、Fe、Coのうち少な
くとも一つの元素を含み、比透磁率が5000以上であるこ
とが好ましい。
【００２８】前記MRAMチップの一辺の幅をｃ、厚さを
p、高透磁率材料の厚さをチップ面に水平方向をｄ、垂
直方向をｑとした場合に、ｃ / (ｃ+ｄ) もしくは p /
(p+q)が0.9997以下であることが好ましい。
【００２９】前記非磁性層が絶縁体であることが好まし
い。
【００３０】前記第１磁性層と第２磁性層の磁化容易軸
が膜面垂直方向であることが好ましい。
【００３１】前記第１磁性層と第２磁性層の磁化容易軸
が膜面水平方向であることが好ましい。
【００３２】前記第１磁性層もしくは第２磁性層が、希
土類鉄族合金からなることが好ましい。
【００３３】前記希土類鉄族合金のうち、希土類元素が
Gd, Tb, Dyの少なくとも１種の元素を含み、鉄族元素が
Fe, Coのうち、少なくとも１種の元素を含むことが好ま
しい。
【００３４】前記第１磁性層と前記非磁性層間と、前記
第２磁性層と前記非磁性層間の少なくとも一方に、Fe,
Coのうち、少なくとも一つの元素を含む磁性層が設けら
れていることが好ましい。
【００３５】さらに、前記磁気遮蔽構造を有するMRAMチ
ップと、１つ以上の他チップと、チップ間を電気的に接
続する接続手段と、チップ間を固定するダイ接続層と、
半導体実装基板と、半導体実装基板と外部回路との電気
的接続を行う端子と、外部回路との電気的接続を行う端
子と、半導体実装基板との接続を行うインターポーザ
と、封止材料とからなるマルチ・チップ・パッケージに
おいて、前記磁気遮蔽構造を有するMRAMチップと、１つ
以上の他チップとを半導体実装基板に対して重畳して１
パッケージ化したことを特徴とするマルチ・チップ・パ
ッケージも本発明に包含する。
【００３６】ここで、前記マルチ・チップ・パッケージ
において、前記１つ以上の他チップが前記磁気遮蔽構造
を有するMRAMチップより半導体実装基板側に位置してい
ることが好ましい。
【００３７】前記マルチ・チップ・パッケージにおい
て、チップ間を電気的に接続する接続手段がワイヤーボ
ンディングであることが好ましい。
【００３８】前記マルチ・チップ・パッケージにおい
て、チップ間を電気的に接続する接続手段が半田ボール
で接続されていることを特徴とする。
【００３９】前記マルチ・チップ・パッケージにおい
て、チップ間を電気的に接続する接続手段がフリップチ
ップボンディングであることが好ましい。
【００４０】前記マルチ・チップ・パッケージにおい
て、半導体実装基板と外部回路との電気的接続を行う端
子が半田ボールであることが好ましい。
【００４１】さらに、基板上に積層された第１磁性層と
第２磁性層と前記磁性層間に積層された非磁性層とから
なる磁気抵抗効果素子、前記磁気抵抗効果素子の上部に
設けられたビット線、前記第１磁性層または第２磁性層
の磁化方向を電流によって発生する磁界により変化させ
る書き込み線、および電界効果トランジスタからなるメ
モリ素子をマトリクス状に設けたMRAMチップを有する不
揮発固体磁気メモリ装置の製造方法において、MRAMチッ
プと外部回路とのインターフェースとなる電極パッドの
部分を除きMRAMチップの周囲を外部散乱磁界を遮蔽する
磁気遮蔽構造を設けることを特徴とする不揮発固体磁気
メモリ装置の製造方法も本発明は包含する。
【００４２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００４３】図１は、本発明の磁気遮蔽構造の実施形態
を示す断面図である。図１（ａ）おいて、MRAMチップ10
0は、絶縁層101で覆われている。さらに外部とのインタ
ーフェースとなる電極パッド103a,103bの部分を除き磁
気遮蔽構造102で周囲を覆われた構造となっている。上
記の構造とすることでMRAMチップ単体を外部磁界から遮
蔽することが可能になる。
【００４４】また図１（ａ）に示した基本的な構造は図
１（ｂ）に示すスタックMCPに適用することで、パッケ
ージ外部からの磁界だけでなく、他チップから発生する
EMIにも耐性を持つ構造とすることが可能になる。
【００４５】図１（ｂ）において、符号110は半導体実
装基板、符号111は磁気遮蔽構造を有するMRAMチップ、
符号112は第2デバイスを示す。MRAMチップ111と第2デバ
イス112はそれぞれダイ接続層113、114を介して重畳し
てある。MRAMチップ111とデバイス11２の間はボンディ
ングワイヤー116でコンタクトパッド同士が接続されて
いる。MRAMチップ111と半導体実装基板110の間はボンデ
ィングワイヤー117でコンタクトパッド同士が接続され
ている。半導体実装基板110にはインターポーザ（相互
接続部）119が形成されており、裏面の半田ボール120を
介して外部回路と接続する。全体は樹脂パッケージ115
で封止されている。
【００４６】ここで、MRAMチップ111は図１（ａ）と同
様に周囲を磁気遮蔽構造で覆われた構造となっている。
磁気遮蔽構造としては高透磁率材料が好適である。図１
（ｂ）では高透磁率材料で覆われたイメージを太線で表
記した。従って、MRAMチップ単体を外部磁界から遮蔽す
る構造としたことで、隣接する第2デバイス112や他の周
辺回路から生じるEMI環境に対して著しく強い耐性を得
ることが可能になった。
【００４７】MRAMチップとはメモリセルとなる磁気抵抗
効果膜が搭載された基板を指す。選択トランジスタと接
続して形成された磁気抵抗効果膜、センス線やワード線
といったメモリ素子としての基本構成を含む。また情報
の記録再生用の周辺回路も１チップ化して設けてもよ
い。
【００４８】また図１（ａ）に示す高透磁率材料102が
周囲の露出した形態では、高透磁率材料102が導電性を
示すため他のデバイス間とで絶縁不良を引き起こす可能
性がある。例えば、図１（ｂ）に示すスタックMCPのダ
イ接続層103,104の材質によっては他のデバイス112や実
装回路基板110との間でショートを起こして回路を破壊
する危険性がある。
【００４９】図３に示すように高透磁率材料102の周囲
をさらに絶縁層104で覆う構造とすることが出来る。逆
に高透磁率材料102が十分な絶縁性を保つのであれば図
４に示すように電極パッド103a,103bの部分を除き高透
磁率材料102で周囲を覆われた構造としても良い。
【００５０】図１（ａ）において電極パッド103a,103b
の部分を除き高透磁率材料102で覆う構造とした理由
は、理想的な磁気遮蔽構造に近づけるためである。しか
しながら、実際には、図５に示すようにチップの端部を
省略し、メモリ素子がマトリクス状に多数配置されてい
る領域を中心に高透磁率材料を配置するだけでも効果が
認められる。もしくは、図６に示すように、高透磁率材
料102を用い、メモリ素子がマトリクス状に配置されて
いる領域を上下に挟む形にするだけでも良い。特に、垂
直磁化膜を利用したMRAMチップの場合には、基板面に対
し垂直方向に磁化が記録されているため、効果が高い。
【００５１】磁気遮蔽構造に使用する高透磁率材料とし
ては、パーマロイやフェライト、Ｃｏ系非晶質材料，セ
ンダスト（Ｆｅ−Ａｌ−Ｓｉ合金）、Ｆｅ−Ｃｏ−Ｂの
３元系等、各種の磁性体が用いられる。リードフレーム
材料として従来から知られている42Ni-Fe系材料も強磁
性体で比較的透磁率の高いNiを含むため適用可能であ
る。形態としては薄膜をなし、複数層からなる複合体で
あっても良い。高透磁率材料の作成方法はドライ成膜、
メッキなど各種方法を取ることが出来る。また、高透磁
率材料とは比透磁率μsが５０００以上のものを高透磁
率材料と定義する。
【００５２】Ni−Fe合金のめっきは、異常共析型に属
し、Niに比べてFeが析出し易やすい。Ｆｅ2+およびＮｉ
2+のイオン濃度を管理しないと、組成や膜質にバラツキ
を生じる。また、Ｆｅ2+イオンは空気酸化によりＦｅ3+
イオンとなるので、Ｆｅ2+イオンと全鉄イオンを管理
しなければならない。パーマロイの場合はサッカリンの
添加により容易に粒子の微細化が実現する。また再現性
よくウエハ表面上に均一な流れを作り、電流密度の制御
を行うことで良質の高透磁率材料を均質に作ることが可
能になる。なお、膜厚に関する詳細は後述する。
【００５３】図１（ａ）に示す高透磁率材料102は磁性
材料であり導電性を有する場合が多い。従って、図２に
示すように接地回路105と高透磁率材料102を接続するこ
とで所謂ベタアースを形成することが出来る。大きな接
地面積をMRAMチップ周囲に得ることで電磁波ノイズシー
ルドとして機能させることも可能である。
【００５４】図１（ａ）に示す本発明の構造は断面構造
のイメージを示すもので、電極パッド103a,103bの構造
次第では上下を逆転させることも可能である。具体的に
は電極パッドを半田ボール、もしくはバンプとすること
でMRAMチップを対象物に押し付けて約250℃の半田リフ
ロー工程を行うことによりチップ・サイズ・パッケージ
となる接合を得ることが出来る。この場合は、図１
（ｂ）に示すボンディングワイヤーの電極パッドスペー
スを減らし、第2デバイス112のサイズを拡大することが
可能になる。ただし、BGA（ボール・グリッド・アレ
イ）構造に用いる半田ボールのピッチは0.4mm程度が限
界のため、ボンディングワイヤーを用いる場合と比べ配
線ピッチが広くなる点は配慮が必要である。
【００５５】また、図１（ｂ）は本発明の適用例に過ぎ
ず、MCP構造やチップ間の接続方式によって限定される
ものではない。ワイヤーボンディング方式以外の高周波
に対応可能なフリップチップ方式や、他のMCP構造にお
いても成立する。
【００５６】磁気遮蔽構造に用いる高透磁率材料に必要
な膜厚は、MRAMが膜面に平行な磁化成分を持つ面内磁化
膜型か、膜面に垂直な磁化成分を持つ垂直磁化膜型かで
大きく異なる。ＮｉＦｅ，Ｃｏ等の強磁性体は、磁化方
向が膜面に平行な面内磁化膜型であり、ＴｂＦｅ，Ｔｂ
ＦｅＣｏ，ＧｄＦｅ等の希土類−遷移金属からなるフェ
リ磁性体を用いる場合は垂直磁化膜型である。磁気遮蔽
の原理から、必要となる高透磁率材料の膜厚を算定する
ことが可能である。
【００５７】磁気遮蔽に関しては「詳解 電磁気学演
習」（後藤憲一、山崎修一郎 共編、共立出版株式会社
ISBN4-320-03022-2）に記載されているように、内半径
a、外半径bの、比透磁率μsの中空球を、一様な磁界H0
の中に置く時、球内の中空部に生じる磁界を求めること
によって説明すると、外球表面の任意の点Bでの両側の
磁界の接線成分と磁束密度の法線成分の連続より式
（１）と式（２）が得られる（図７）。また、内球面の
任意の点Aでの同様の連続条件よりより式（３）と式
（４）が得られる（図７）。この４式からH1,H2,M1,M2
が求められ、球内の中空部に生じる磁界H2は式（５）で
表される（図７）。要するに、比透磁率μsを大きくす
れば、球内の中空部に生じる磁界H2は外部磁界H0に比べ
て非常に小さくなる。このとき、a/bが小さいほど効果
が高いことを表している。つまり、磁気的に遮蔽したい
空間を比透磁率μsが大きい材料で作った厚い壁で覆う
ことが望ましい。
【００５８】図8は、上記のa/bとH2/H0の関係を示すグ
ラフである。比透磁率μsとしては、高透磁率材料とし
て知られるpermendur (μs＝5000)、78permalloy (μs
＝10000)、sendust (μs＝120000)の場合を示した。a/b
=1すなわち、高透磁率材料の膜厚がゼロの場合には球内
の中空部に生じる磁界H2は外部磁界H0と等しくなるた
め、全ての曲線はH2/H0=1に収束する。収束の仕方は、
先述の通りμsが大きい材料ほどa/bが１に近くなってか
ら急激に収束する形である。つまり、高透磁率材料の膜
厚が薄くて良いことを示している。
【００５９】図8の関係においてH2/H0をどこまで下げる
必要があるかは外部磁界と磁気抵抗素子を形成する磁性
膜の保磁力に依存する。内部磁界H2は先に述べた書き換
えに要する磁界の大きさ（10〜50[Oe]（７９０〜３９５
０[A/m]）程度）としても、外部磁界H0は環境によるた
め一概に定義できない。しかしながら、例えば携帯電話
において電話の着信や、機器の動作状態を使用者に振動
によって知らせるバイブレーション機能に使用される電
磁モーター周辺では通常より高い数10[Oe]（７９０[A/
m]）程度の磁界が周囲に存在する場合が予想される。従
って、H2/H0は0.5、すなわち外部磁界の５０％とするの
が妥当である。
【００６０】上記のμs＞5000とH2/H0 ＜0. 5の範囲を
満足するa/bに関して、理想的な球形の磁気遮蔽構造に
対して検討した結果、a/b＜0.9997以下とすることで、
外部磁界の影響を取り除く上では十分な性能を持つこと
を見出した。これは、半径1mmの球形磁気遮蔽構造で
は、厚さ0.3μmの高透磁率材料で覆うことを意味する。
さらに外部磁界の影響を下げる上ではH2/H0 ＜0. 2とし
てa/b＜0.9988以下が望ましい。これは、前記と同様な
表現によれば半径1mmの球形磁気遮蔽構造では、厚さ1.2
μmの高透磁率材料で覆うことを意味する。
【００６１】以上のように、理想的な球形における磁気
遮蔽構造に関する検討から、十分な磁気遮蔽構造を得る
上ではa/b＜0.9997以下とすることを見出した。次にデ
バイスチップ等のより具体的な形状において、どの程度
の膜厚が必要になるかを検討した結果を示す。
【００６２】図9は、本発明の磁気遮蔽構造で必要な高
透磁率材料の膜厚を算定するための形状断面図である。
同図において符号100はMRAMチップ、符号102は高透磁率
材料を示めす。ここでは仮にMRAMチップは平面的に正方
形として、MRAMチップの幅と厚さをそれぞれｃ，ｄ、高
透磁率材料の幅と厚さをそれぞれp，qとしている。簡略
化のため、図１（ａ）に見られた絶縁体101が省略され
ており、図9においてはMRAMチップ100に内包されている
と見なす。
【００６３】面内磁化膜を用いたMRAMチップに対して磁
気遮蔽構造を取るためには、前述の通り面内方向への磁
界の侵入を抑制する必要がある。従って、MRAMチップの
幅(寸法c)に合わせて横方向に高透磁率材料の幅(寸法p)
を確保することが要求される。
【００６４】一方、垂直磁化膜を用いた磁気メモリの場
合には、基板と垂直方向にかかる磁界に対処する必要が
ある。しかし、この場合は図9で明らかなようにMRAMチ
ップの幅(寸法c)と比べて十分薄いMRAMチップの厚さ(寸
法d)に合わせて縦方向に高透磁率材料の厚さ(寸法q)を
決めるため、厚膜とする必要が無い。
【００６５】図10を用いて本発明の効果を具体的に検証
する。図10は前出の式（５）を用いて、外部磁界H0と磁
気遮蔽構造の内部磁界H2の比を対象物の幅Wと高透磁率
材料の膜厚をパラメータに計算したものである。高透磁
率材料としてはμs＝5000とした。対象物の幅Wが1mmの
場合には外部磁界は急激に減衰し、高透磁率材料の厚さ
が0.15μmで透過量が50%以下(H2/H0が0.5以下)となる。
一方、対象物の幅Wが25mm,50mmと大きくなるにつれ、外
部磁界は容易に減衰しなくなり、必要な高透磁率材料の
厚さは厚くなる。対象物の幅Wが50mmの場合は高透磁率
材料の厚さが8μmとしてようやくH2/H0が0.5以下とな
る。
【００６６】上記の計算は球形に対するもので実際のチ
ップ形状とは異なる。しかしながら、この計算は、チッ
プに対し面内方向の磁界を抑制するための高透磁率材料
の厚さと比べ、膜面垂直方向の磁界を抑制するための高
透磁率材料の厚さは薄く出来うることを示している。
【００６７】MRAMチップの幅は、製造に用いる微細加工
装置によって変化する。高密度を実現するために最新鋭
の露光装置を用いると仮定すると、ワンショットで露光
できるフィールドサイズは縮小光学系が5対1のステッパ
ーの場合で概ね25mm角である。最近の集積回路は大規模
化しており、周辺回路まで含めて接続露光を行ったり、
露光面積が大きい他の露光装置と組み合わせてミックス
＆マッチで製造するケースが多いことから、チップ面積
としては50mm角程度まで拡大している。
【００６８】一方、MRAMチップの厚さは、製造に使用す
るウエハの厚さに依存する。8インチ(200mm)ウエハの規
格はJEIDA,SEMIいずれも0.725mmであり、300mmウエハに
おいても1mmを切る寸法である。
【００６９】前述の通り、磁気メモリに格納された情報
の書き換えに要する磁界の大きさは10〜50[Oe]（７９０
〜３９５０[A/m]）程度であり、隣接デバイスや外界か
らの磁界がどの程度MRAMに印加されるかは設計による。
しかしながら、H2/H0が0.5以下という一つの基準を設け
ると、面内磁化膜を用いたMRAMチップの場合には、十分
に外部磁界を下げるためには50mm角に対し8μmの高透磁
率材料で覆う必要がある。しかし、膜厚がここまで厚く
なると、ドライ成膜ではタクトタイムがかかりすぎる。
また、電着やメッキを用いることになるが大量の原材料
が必要であるだけでなく、液濃度の管理や電流密度の制
御が困難であることから、膜自体や基板等との熱膨張率
の差に起因する応力の制御や剥離などに対する耐久性の
確保、膜厚均一性の保証が困難である。
【００７０】一方、垂直方向の外部磁界を遮蔽する観点
では膜厚方向の厚さを気にすればよいことになるため、
面内膜と同じ条件下において0.15μmで十分な効果が得
られる。つまり、垂直磁化膜を用いたMRAMは磁気遮蔽構
造をとる上で非常に有利なことが明らかである。両者の
差は概ね５０倍である。
【００７１】従って、MRAMのパッケージとして必要な高
透磁率材料の厚さとしては、垂直磁化膜を利用したMRAM
に対しては0.2μm、面内磁化膜を利用したMRAMに対して
は10μmを目安とするのが適当である。
【００７２】磁気抵抗膜の構成要素である第１磁性層と
第２磁性層の組み合わせは軟磁性材料と硬磁性材料から
なり、第１磁性層が軟磁性層、第２磁性層が硬磁性層と
する組み合わせのみでなく、第１磁性層が硬磁性層、第
２磁性層が軟磁性層とする組み合わせを用いても良い。
差動検出方式において、軟磁性材料は容易に磁化が反転
するため再生層として機能する。硬磁性材料は軟磁性材
料と比べ、磁化が反転しにくいためメモリ層として機能
する。なお、本発明において、軟磁性材料と硬磁性材料
の区別は２つの強磁性層間における保磁力の大小関係で
定義されるもので、相対的に保磁力が大きいものを硬磁
性材料とする。
【００７３】また、第1磁性層、第2磁性層とは機能を示
すもので、各磁性層自体は単一元素から成る単層の場合
もあるが各種合金の多層構造でも良い。例えば、硬磁性
材料として機能させるために第１（あるいは第２）磁性
層として、厚さ５ｎｍのＣｏと厚さ３０ｎｍのＦｅＭｎ
の二層構造としてピン止めしたものを用いることができ
る。第１磁性層および第２磁性層としては、ＴｂＦｅ、
ＴｂＦｅＣｏ、ＧｄＦｅ等のフェリ磁性体が用いられ
る。これら二磁性層の組成は、その保磁力が異なるよう
適宜調整される。第１磁性層、第２磁性層の膜厚は、２
〜１００ｎｍの範囲に選択するのが好適である。
【００７４】垂直磁化膜の場合には、磁化の方向は、形
状的に最も反磁界が大きい膜面垂直方向を向いており、
垂直磁気異方性を示す時点で既に最大の反磁界係数に打
ち勝っている。そのため、素子を微細化した場合でもカ
ーリングは発生しにくい。また、面内磁化膜のように、
カーリングを防止するため平面的な形状を長方形とする
必要もないため、メモリセル部の集積度を向上する上で
は、垂直磁化膜は面内磁化膜と比べ有利である。
【００７５】上述したように磁気抵抗膜の積層方向の抵
抗は、第1磁性層と第2磁性層の磁化の相対角度によって
決まる。両者が平行な場合には抵抗が低くなり、反平行
な場合には抵抗は高くなる。アップスピンとダウンスピ
ンの状態密度の差が大きい方が磁気抵抗が大きくなり、
再生信号が大きくなるため、第１磁性層と第2磁性層の
間の絶縁層の界面近傍にはスピン分極率の高い磁性材料
を用いることが望ましい。具体的には、FeやCo等でこれ
らを主成分とする磁性材料を界面近傍にはさむことで理
論上は５０％に到達する抵抗変化が得られる。
【００７６】FeとCoを含むこれらの磁性材料は面内磁化
膜であるものが多いが、膜厚を数nm程度以下と薄くする
ことで垂直磁化膜からなる第１磁性層及び第2磁性層と
交換結合して垂直磁化膜として機能する。従って、磁化
の方向は膜面垂直方向で統一されることになり、信号が
小さくなることはない。
【００７７】
【実施例】さらに、本発明について、より具体的な実施
例を挙げて説明する。
【００７８】（実施例１）図１（ｂ）は本発明の実施例
を示すもので、垂直磁化膜を用いたMRAMチップとロジッ
クデバイスを１チップ化した断面構造を示す。図１
（ｂ）において、符号110は半導体実装基板、符号111は
MRAMチップ、符号112はロジックデバイスを示す。MRAM
チップ111とロジックデバイス112はそれぞれダイ接続層
113、114を介して重畳してある。MRAMチップ111とロジ
ックデバイス112の間はボンディングワイヤー116でコン
タクトパッド同士が接続されている。MRAMチップ111と
半導体実装基板110の間はボンディングワイヤー117でコ
ンタクトパッド同士が接続されている。半導体実装基板
110にはインターポーザ（相互接続部）119が形成されて
おり、裏面の半田ボール120を介して外部回路と接続す
る。全体は樹脂パッケージ115で封止されている。
【００７９】垂直磁化膜を用いたMRAMチップ111は図１
（ａ）に示すように周囲を高透磁率材料102で覆われた
構造となっている。ここで、図１５に垂直磁化膜を用い
たMRAMのメモリ素子の断面構造を示す。本実施例では、
隣接するメモリセルと書き込み線を共用化している。な
お、記号の記載のない部分は基本的に絶縁体を示す。図
ではメモリ素子２つ分を表示しており、機能が同一でそ
れぞれに固有な部分についてはａ，bと分けて表示して
いる。半導体基板１には、ドレイン領域2a，2b、ソース
領域3a，3bが形成され、さらに絶縁膜を介してゲート電
極4a，4bが形成され、これらでMOSFET（電界効果型トラ
ンジスタ）が構成されている。各電界効果トランジスタ
間はLOCOSフィールド酸化膜21によって絶縁されてい
る。
【００８０】電界効果トランジスタのドレイン領域2a，
2b には、プラグ電極5a，5bを介して、ドレイン領域2
a，2b の直上の位置に、膜面垂直方向に磁化した磁気抵
抗膜9a，9bが接続され、さらにビット線６に接続されて
いる。ソース電極22a，22bには、図示していないが接地
配線が設けられている。また、磁気抵抗膜9a(9b)の側部
下方には、絶縁体を介して書き込み線10,11(10,15)が磁
気抵抗膜9a(9b)の両脇に設けられている。書き込み線1
0,11,15、ゲート線4、ソース電極に接続された接地配線
は、紙面の垂直方向に伸びている。ビット線6は紙面平
行方向に伸びている。
【００８１】書き込み線10は、左側の磁気抵抗膜9aと右
側の磁気抵抗膜9bの両者に対して使える構造となってい
る。従って、磁気抵抗膜9aに対し情報を記録する場合に
は書き込み線10,11を使用し、磁気抵抗膜9bに対し情報
を記録する場合には書き込み線10,15を使用する。
【００８２】図１５を参照すると、磁気抵抗膜9a，9bと
電界効果トランジスタのドレイン領域2a，2bとはプラグ
5a，5bのみで接続されている。図１５のメモリ素子にお
いては、用いられている磁気抵抗膜が垂直磁化膜である
ため、書き込み線１０の発生磁界の膜面に対し垂直な成
分を利用して記録や再生を行っている。面内磁化膜を利
用したメモリ素子の場合は、磁性層の上か下に書き込み
線を配して面内方向の電流磁界を印加する必要があるた
め、プラグから横方向にオフセットした位置に磁気抵抗
膜を配置する必要があった。垂直磁化膜を利用したメモ
リ素子の場合には、その必要が無いため、よりシンプル
でプロセス加工マージンの広がる設計が可能である。
【００８３】また、垂直磁化膜を用いることによって、
メモリ素子のサイズを小さくしても反磁界の影響によっ
て、スピンがカーリングすることがなく、安定に磁化を
保つことが出来るため、面内磁化膜を利用したメモリ素
子と比較して、磁気抵抗膜の幅／長さの比が１にでき、
メモリセル面積が小さく出来、集積度を高めることが出
来る。加工におけるフィーチャーサイズをFとするとセ
ル面積は最小４F×２F＝８F2まで小さくすることが出来
る。
【００８４】図１１から図１４は図１５に示す実施例１
のメモリ素子を作成するまでのプロセス工程図である。
【００８５】まず始めに図１１に示すＭＯＳＦＥＴを半
導体プロセスを用いて作成する。半導体基板１には、ド
レイン領域2a，2b、ソース領域3a，3bが形成され、さら
に絶縁膜を介してゲート電極4a，4bが形成され、これら
でMOSFET（電界効果型トランジスタ）が構成されてい
る。各電界効果トランジスタ間はLOCOSフィールド酸化
膜21によって絶縁されている。
【００８６】電界効果トランジスタのドレイン領域2a，
2bには、プラグ電極5a，5bが形成され、また、その側部
下方には、絶縁体を介して書き込み線10,11,15がプラグ
電極5a，5bの両脇に設けられている。
【００８７】次にマグネトロンスパッタを用いて磁気抵
抗膜9を成膜する（図１２）。途中、非磁性層であるAl2
O3はプラズマ酸化を行って調質する。磁気抵抗膜（垂直
磁化膜）の層構成は表１に示す。
【００８８】
【表１】
【００８９】さらに、プラグ電極と接続するメモリセル
となる領域を規定する加工を行い、周囲を絶縁層で電気
的に隔離する(図１３)。磁気抵抗膜9a,9bと接続するよ
うに紙面平行方向にビット線6を形成し、絶縁層で埋め
込む(図１４)。
【００９０】最後にコンタクトパッド（不図示）の部分
を除いて本発明である高透磁率材料30として NiFeを0.2
μmスパッタリングで基板の両面に対して成膜する(図１
５)。以上でMRAMチップが完成する。
【００９１】これを図１（ｂ）に示すスタックMCPとす
るプロセスは次の通りである。図１（ｂ）を参照する
と、まずロジックチップ112の裏面にダイ接続層114を圧
着し、ロジックデバイス112とMRAMチップ111を接続す
る。次にMRAMチップ裏面にダイ接続層113を圧着し、イ
ンターポーザ119と半導体実装基板110に接続する。次に
ワイヤーボンディング工程を行い、MRAMチップ111とロ
ジックデバイス112の間はボンディングワイヤー116で、
MRAMチップ111と半導体実装基板110の間はボンディング
ワイヤー117で結線する。さらに、洗浄工程やヒートス
プレッダー（不図示）取り付けなどを経てからトランス
ファーモールドを行い樹脂パッケージ115を形成する。
最終的にBGAアレイ用の半田ボール120を形成して完成で
ある。
【００９２】本発明の構造とすることで、磁気的な錯乱
に強いEMI耐性に優れたMRAMとすることが出来た。
【００９３】（実施例２）図１（ｂ）は本発明の実施例
を示すもので、面内磁化膜を用いたMRAMチップとロジッ
クデバイスを１チップ化した断面構造を示す。実施例１
との主な違いはMRAMチップに面内磁化膜を使用した点
で、MRAMチップの作成プロセス、スタックMCP化の手法
などは実施例１と同じである。表２に面内磁化膜の層構
成を示す。
【００９４】
【表２】
【００９５】また、MRAMチップに面内磁化膜を使用して
いるため実施例１と比べ、高透磁率材料102を厚く成膜
する必要があった。厚さは10umで、無電解メッキ工程に
よりNiFeを形成した。
【００９６】本発明の構造とすることで、磁気的な錯乱
に強いEMI耐性に優れたMRAMとすることが出来た。
【００９７】（実施例３）図１（ｂ）は本発明の実施例
を示すもので、垂直磁化膜を用いたMRAMチップとロジッ
クデバイスを１チップ化した断面構造を示す。実施例１
との主な違いは、垂直磁化膜を用いたMRAMチップ111が
図３に示すように高透磁率材料102の周囲に絶縁体を配
した構造となっている点である。MRAMチップの作成プロ
セス、スタックMCP化の手法などは実施例１と同じであ
る。表１に垂直磁化膜の層構成を示した。
【００９８】本発明の構造とすることで、実施例１と遜
色ないレベルで磁気的な錯乱に強いEMI耐性に優れたMRA
Mとすることが出来た。
【００９９】（実施例４）図１（ｂ）は本発明の実施例
を示すもので、垂直磁化膜を用いたMRAMチップとロジッ
クデバイスを１チップ化した断面構造を示す。実施例１
との主な違いは、垂直磁化膜を用いたMRAMチップ111が
図５に示すようにチップ端部を除き高透磁率材料102で
覆われた構造となっている点である。MRAMチップの作成
プロセス、スタックMCP化の手法などは実施例１と同じ
である。表１に垂直磁化膜の層構成を示した。
【０１００】本発明の構造とすることで、実施例１と遜
色ないレベルで磁気的な錯乱に強いEMI耐性に優れたMRA
Mとすることが出来た。
【０１０１】（実施例５）図１（ｂ）は本発明の実施例
を示すもので、垂直磁化膜を用いたMRAMチップとロジッ
クデバイスを１チップ化した断面構造を示す。実施例１
との主な違いは、垂直磁化膜を用いたMRAMチップ111が
図６に示すようにメモリ素子がマトリクス状に配置され
る領域に対し上下に挟む位置に高透磁率材料102を配し
た構造となっている点である。MRAMチップの作成プロセ
ス、スタックMCP化の手法などは実施例１と同じであ
る。表１に垂直磁化膜の層構成を示した。
【０１０２】本発明の構造とすることで、実施例１と遜
色ないレベルで磁気的な錯乱に強いEMI耐性に優れたMRA
Mとすることが出来た。
【０１０３】（実施例６）図16は本発明の実施例を示す
もので、垂直磁化膜を用いたMRAMチップとDRAMチップを
１チップ化した断面構造を示す。本例は垂直磁化膜を用
いたMRAMチップをDRAMチップの上に重畳する構成となっ
ている。図16において、符号110は半導体実装基板、符
号111はDRAMチップ、符号112はMRAMチップを示す。DRAM
チップ111とMRAMチップ112はそれぞれダイ接続層113、1
14を介して重畳してある。DRAMチップ111とMRAMチップ1
12の間はボンディングワイヤー116でコンタクトパッド
同士が接続されている。DRAMチップ111と半導体実装基
板110の間はボンディングワイヤー117でコンタクトパッ
ド同士が接続されている。半導体実装基板110にはイン
ターポーザ（相互接続）119が形成されており、裏面の
半田ボール120を介して外部回路と接続する。全体は樹
脂パッケージ115で封止されている。高透磁率材料はNiF
eを用いて0.2μmスパッタリングで形成した。
【０１０４】実施例１との主な違いはMRAMチップをDRAM
チップの上に重畳する構成とした点で、MRAMチップの作
成プロセス、スタックMCP化の手法などは実施例１と同
じである。
【０１０５】本発明の構造とすることで、磁気的な錯乱
に強いEMI耐性に優れたMRAMとすることが出来た。
【０１０６】（実施例７）図17は本発明の実施例を示す
もので、垂直磁化膜を用いたMRAMチップとDRAMを１チッ
プ化した断面構造を示す。本例は垂直磁化膜を用いたMR
AMチップをDRAMチップの上に重畳する構成となってい
る。また、MRAMチップの電極パッドは半田ボールとした
ため表面実装が可能になりDRAMチップとほぼ同じサイズ
となっている。つまり、図１（ｂ）において上下逆転さ
せた形でDRAMチップに搭載できるようにしたということ
である。図17において、符号110は半導体実装基板、符
号111はDRAMチップ、符号112はMRAMチップを示す。DRAM
チップ111とMRAMチップ112はそれぞれダイ接続層113、1
14を介して重畳してある。DRAMチップ111とMRAMチップ1
12の間は半田ボール（不図示）で接続されている。DRAM
チップ111と半導体実装基板110の間はボンディングワイ
ヤー117でコンタクトパッド同士が接続されている。半
導体実装基板110にはインターポーザ（相互接続部）119
が形成されており、裏面の半田ボール120を介して外部
回路と接続する。全体は樹脂パッケージ115で封止され
ている。高透磁率材料はNiFeを用いて0.2μmスパッタリ
ングで形成した。
【０１０７】実施例１との主な違いはMRAMチップをDRAM
チップの上に重畳する構成とした点と、MRAMチップの電
極パッドは半田ボールとしたため表面実装が可能になり
DRAMチップとほぼ同じサイズとなっている点である。MR
AMチップの作成プロセスは電極パッドの作成方法が異な
るのみで、それ以外は実施例１と同じである。また、ス
タックMCP化の手法はDRAMチップとMRAMチップの間の接
続方法が半田ボール（不図示）でコンタクトパッド同士
を繋ぐ方式に変えている点が異なるのみで、それ以外は
実施例１と同じである。
【０１０８】本発明の構造とすることで、磁気的な錯乱
に強いEMI耐性に優れたMRAMとすることが出来た。
【０１０９】（実施例８）図18は本発明の実施例を示す
もので、垂直磁化膜を用いたMRAMチップとDRAMを１チッ
プ化した断面構造を示す。実施例１との主な違いはMRAM
チップをDRAMチップの上に重畳する構成とした点と、MR
AMチップの高透磁率材料はベタアースとしてDRAMチップ
と接続されている点である。アース線121はMRAMチップ1
12の高透磁率材料とDRAMチップ111で共通化されてい
る。MRAMチップの作成プロセス、スタックMCP化の手法
などは実施例１と同じである。
【０１１０】本発明の構造とすることで、磁気的な錯乱
に強いEMI耐性に優れたMRAMとすることが出来た。
【０１１１】
【発明の効果】以上説明したように本発明によれば、WL
P時代に相応しいMRAMチップを有する不揮発固定磁気メ
モリ装置において、MRAMチップを外部散乱磁界から遮蔽
する磁気遮蔽構造を有するものとし、該磁気遮蔽構造を
高透磁率材料により構成したり、MRAMチップ周辺に設け
られたパッケージを前記磁気遮蔽構造で構成することに
より、磁気抵抗効果を用いた不揮発固体メモリ装置を低
コストで実現することができる。さらには、省電力化の
ために磁気抵抗素子の磁性膜の保磁力を小さくして省電
力化を図る場合にも、メモリ素子の記録再生動作の安定
性を高め、高速に記録再生可能な不揮発固体磁気メモリ
を実現することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の磁気遮蔽構造を示す断面図、
（ｂ）は本発明の磁気遮蔽構造の使用例としてスタック
MCP構造とした断面図である。
【図２】本発明の１形態として高透磁率材料を接地した
磁気遮蔽構造の断面図である。
【図３】本発明の１形態として高透磁率材料の外側を絶
縁層で被覆した構造の断面図である。
【図４】本発明の１形態として高透磁率材料の絶縁性が
高い場合の構造断面図である。
【図５】本発明の１形態として高透磁率材料をMRAMチッ
プ端部では省略した磁気遮蔽構造の断面図である。
【図６】本発明の１形態として高透磁率材料をメモリ素
子がマトリクス上に並ぶ領域のみ配した磁気遮蔽構造の
断面図である。
【図７】磁気遮蔽構造の理論計算のための挿入図であ
る。
【図８】理論計算より高透磁率材料の膜厚と磁界の相関
を無次元量で示すグラフである。
【図９】チップ構造と高透磁率材料の寸法を定義するた
めの断面図である。
【図１０】理論計算より高透磁率材料の膜厚と磁界の透
過率の相関を示すグラフである。
【図１１】本発明の実施例に記載されているMRAMチップ
のプロセス図である。
【図１２】本発明の実施例に記載されているMRAMチップ
のプロセス図である。
【図１３】本発明の実施例に記載されているMRAMチップ
のプロセス図である。
【図１４】本発明の実施例に記載されているMRAMチップ
のプロセス図である。
【図１５】本発明の実施例に記載されているMRAMチップ
のプロセス図である。
【図１６】本発明の実施例であるスタックMCP構造を示
す断面図である。
【図１７】本発明の実施例であるスタックMCP構造を示
す断面図である。
【図１８】本発明の実施例であるスタックMCP構造を示
す断面図である。
【図１９】従来例であるスタックMCP構造を示す断面図
である。
【図２０】従来例である特開2000-188435の磁気遮蔽構
造を示す断面図である。
【図２１】従来例である特開平09-204770の磁場集中構
造を示す断面図である。
【符号の説明】
１ 半導体基板 ２ａ、２ｂ ドレイン領域 ３ａ、３ｂ ソース領域 ４ａ、４ｂ ゲート電極 ５ａ、５ｂ プラグ電極 ６ ビット線 ９、９ａ、９ｂ 磁気抵抗膜 １０ 書き込み線 ２１ LOCOSフィールド酸化膜 ２２ａ、２２ｂ ソース電極 ２５ 絶縁層 ３０ 高透磁率材料 １００ MRAMチップ １０１ 絶縁層 １０２ 高透磁率材料 １０３ａ、１０３ｂ 電極パッド １１０ 半導体実装基板 １１１ 第１デバイス（MRAMチップ、DRAMチップ） １１２ 第２デバイス（ロジックデバイス、MRAMチッ
プ） １１３、１１４ ダイ接続層 １１５ 樹脂パッケージ １１６、１１７ ボンディングワイヤー １１９ インターポーザ（相互接続部） １２０ 半田ボール １２１ アース線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 43/08 Ｈ０５Ｋ 9/00 Ｑ Ｈ０５Ｋ 9/00 Ｈ０１Ｌ 27/10 ４４７

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 基板上にマトリックス状に配置された磁
    気抵抗素子、該磁気抵抗素子に接続されたビット線、前
    記磁気抵抗素子に磁界を印加するための書き込み線、お
    よび電界効果トランジスタからなる複数のメモリ素子を
    有するMRAMチップと、 前記MRAMチップの周辺に設けられたパッケージと、を有
    する不揮発固体磁気メモリ装置において、 前記MRAMチップを外部散乱磁界から遮蔽する磁気遮蔽構
    造を有することを特徴とする不揮発固体磁気メモリ装
    置。
  2. 【請求項２】 前記磁気遮蔽構造が高透磁率材料よりな
    る請求項１に記載の不揮発固体磁気メモリ装置。
  3. 【請求項３】 前記磁気遮蔽構造が前記パッケージを兼
    ねている請求項１に記載の不揮発固体磁気メモリ装置。
  4. 【請求項４】 前記高透磁率材料が、前記MRAMチップと
    外部回路とのインターフェースとなる電極パッドの部分
    を除いたMRAMチップの周囲全体を覆っている請求項２記
    載の不揮発固体磁気メモリ装置。
  5. 【請求項５】 前記高透磁率材料を、前記メモリ素子が
    配置されている領域に配した請求項２記載の不揮発固体
    磁気メモリ装置。
  6. 【請求項６】 前記高透磁率材料を、前記メモリ素子が
    配置されている領域を上下に挟む位置に配した請求項２
    記載の不揮発固体磁気メモリ装置。
  7. 【請求項７】 前記高透磁率材料が接地されている請求
    項２記載の不揮発固体磁気メモリ装置。
  8. 【請求項８】 前記高透磁率材料の周囲が絶縁層で覆わ
    れている請求項２記載の不揮発固体磁気メモリ装置。
  9. 【請求項９】 前記高透磁率材料がNi、Fe、Coのうち少
    なくとも一つの元素を含み、比透磁率が5000以上である
    請求項１記載の不揮発固体磁気メモリ装置。
  10. 【請求項１０】 前記MRAMチップの一辺の幅をｃ、厚さ
    をp、高透磁率材料の厚さをチップ面に水平方向をｄ、
    垂直方向をｑとした場合に、ｃ / (ｃ+ｄ)もしくは p /
    (p+q) が0.9997以下である請求項２記載の不揮発固体
    磁気メモリ装置。
  11. 【請求項１１】 前記磁気抵抗素子が第１磁性層および
    第２磁性層と該磁性層間に絶縁体を有する構造である請
    求項１記載の不揮発固体磁気メモリ装置。
  12. 【請求項１２】 前記第１磁性層と第２磁性層の磁化容
    易軸が膜面垂直方向である請求項１１記載の不揮発固体
    磁気メモリ装置。
  13. 【請求項１３】 前記第１磁性層と第２磁性層の磁化容
    易軸が膜面水平方向である請求項１１記載の不揮発固体
    磁気メモリ装置。
  14. 【請求項１４】 前記第１磁性層もしくは第２磁性層
    が、希土類鉄族合金からなる請求項１２記載の不揮発固
    体磁気メモリ装置。
  15. 【請求項１５】 前記希土類鉄族合金のうち、希土類元
    素がGd, Tb, Dyの少なくとも１種の元素を含み、鉄族元
    素がFe, Coのうち、少なくとも１種の元素を含む請求項
    １４記載の不揮発固体磁気メモリ装置。
  16. 【請求項１６】 前記第１磁性層と前記非磁性層間と、
    前記第２磁性層と前記非磁性層間の少なくとも一方に、
    Fe, Coのうち、少なくとも一つの元素を含む磁性層が設
    けられている請求項１１記載の不揮発固体磁気メモリ装
    置。
  17. 【請求項１７】 MRAMチップと、他チップと、チップ間
    を電気的に接続する接続手段と、チップ間を固定するダ
    イ接続層と、半導体実装基板と、半導体実装基板と外部
    回路との電気的接続を行う端子と、外部回路との電気的
    接続を行う端子と、半導体実装基板との接続を行うイン
    ターポーザと、封止材料とからなるマルチ・チップ・パ
    ッケージにおいて、 前記MRAMチップと、１つ以上の他チップとを半導体実装
    基板に対して重畳したことを特徴とするマルチ・チップ
    ・パッケージ。
  18. 【請求項１８】 前記１つ以上の他チップが前記MRAMチ
    ップより半導体実装基板側に位置している請求項１７記
    載のマルチ・チップ・パッケージ。
  19. 【請求項１９】 前記チップ間を電気的に接続する接続
    手段がワイヤーボンディングである請求項１７記載のマ
    ルチ・チップ・パッケージ。
  20. 【請求項２０】 前記半導体実装基板と前記外部回路と
    の電気的接続を行う端子が半田ボールである請求項１７
    記載のマルチ・チップ・パッケージ。
  21. 【請求項２１】 基板上に積層された第１磁性層と第２
    磁性層と前記磁性層間に積層された非磁性層とからなる
    磁気抵抗効果素子、前記磁気抵抗効果素子の上部に設け
    られたビット線、前記第１磁性層または第２磁性層の磁
    化方向を電流によって発生する磁界により変化させる書
    き込み線、および電界効果トランジスタからなるメモリ
    素子をマトリクス状に設けたMRAMチップを有する不揮発
    固体磁気メモリ装置の製造方法において、 MRAMチップと外部回路とのインターフェースとなる電極
    パッドの部分を除きMRAMチップの周囲を外部散乱磁界を
    遮蔽する磁気遮蔽構造を設けることを特徴とする不揮発
    固体磁気メモリ装置の製造方法。
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